JP2000022177A - Schottky barrier diode - Google Patents
Schottky barrier diodeInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ショットキーバリ
アダイオード(Schottky Barrier Diode:以下SBD
と称す)に関し、詳しくは、同一面積でより大きな電流
容量を得ることができるSBD素子を得るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schottky Barrier Diode (SBD).
Specifically, the present invention is to provide an SBD element that can obtain a larger current capacity in the same area.
【0002】[0002]
【従来の技術】SBDは、半導体層に所定の金属層を接
触させた場合に形成されるショットキー障壁を用いた半
導体素子である。一般のPN接合ダイオードより高速
で、順方向電圧降下が小さいという特性を持つ(例え
ば、特開平5−152562)。2. Description of the Related Art An SBD is a semiconductor device using a Schottky barrier formed when a predetermined metal layer is brought into contact with a semiconductor layer. It has characteristics of higher speed and smaller forward voltage drop than general PN junction diodes (for example, Japanese Patent Application Laid-Open No. 5-152562).
【0003】図4を参照して、従来のSBDは、N+型
の半導体基板1の上にN−型のエピタキシャル層2を形
成し、エピタキシャル層2上のシリコン酸化膜3を開口
してシリコン表面を露出し、露出したシリコン表面にバ
リア金属層4を接触させた構成を有している。加えて、
N−型エピタキシャル層2の表面には環状のP+ガード
リング領域5を形成し、バリア金属層3の上をアルミ電
極6で被覆している。[0003] Referring to FIG. 4, in the conventional SBD, an N− type epitaxial layer 2 is formed on an N + type semiconductor substrate 1, and a silicon oxide film 3 on the epitaxial layer 2 is opened to open a silicon surface. And the barrier metal layer 4 is brought into contact with the exposed silicon surface. in addition,
An annular P + guard ring region 5 is formed on the surface of the N− type epitaxial layer 2, and the barrier metal layer 3 is covered with an aluminum electrode 6.
【0004】半導体装置を製造する上で、上記のバリア
金属層4としてはニッケル(Ni)、チタン(Ti)、
モリブデン(Mo)が好適な材料とされている。各々が
固有の仕事関数ΦBを持つことから、バリア金属層4と
して好適な金属を選択することでSBDの特性(順方向
電圧VF、逆方向電流IR)の大部分を決定することが
できる。これに、エピタキシャル層2の不純物濃度や、
ショットキー接触面の面積等の要素によってSBD素子
のダイオード特性が決定付けられる。In manufacturing a semiconductor device, nickel (Ni), titanium (Ti),
Molybdenum (Mo) is a preferred material. Since each has a unique work function Φ B, most of the SBD characteristics (forward voltage VF, reverse current IR) can be determined by selecting a suitable metal as the barrier metal layer 4. In addition, the impurity concentration of the epitaxial layer 2 and
The diode characteristics of the SBD element are determined by factors such as the area of the Schottky contact surface.
【0005】[0005]
【発明が解決しようとする課題】近年の低消費電力化の
傾向から、SBD素子には順方向電圧VFを小さくする
事が特に望まれている。順方向電圧VFを小さくする手
法としては、バリア金属層4を仕事関数ΦBの小さいも
のに変更する手法、エピタキシャル層2の不純物濃度を
増大する方法、等があるが、同じ電圧でより大きな電流
を流すことができれば、それは等価的に順方向電流VF
を小さくしたことになる。従って、ショットキー接触面
積を増大する事も有効な手段であるといえる。しかしな
がら、接触面積を増大することは即ちチップ面積を増大
することであって、即コスト高を招くという欠点があっ
た。In view of the recent trend for lower power consumption, it is particularly desired that the SBD element reduce the forward voltage VF. As a method of reducing the forward voltage VF, there are a method of changing the barrier metal layer 4 to a material having a small work function ΦB, a method of increasing the impurity concentration of the epitaxial layer 2, and the like. If it can flow, it is equivalent to forward current VF
Is reduced. Therefore, it can be said that increasing the Schottky contact area is also an effective means. However, increasing the contact area, that is, increasing the chip area, has the disadvantage of immediately increasing costs.
【0006】[0006]
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、シリコン層の表面にショット
キー障壁を形成する金属層を設け、該金属の表面を電極
材料で被覆したたショットキーバリアダイオードにおい
て、前記シリコン層の表面に複数の段差を設けてショッ
トキー接触の面積を増大したことを特徴とするものであ
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional problems, and has provided a metal layer for forming a Schottky barrier on the surface of a silicon layer and covering the surface of the metal with an electrode material. In the Schottky barrier diode, a plurality of steps are provided on the surface of the silicon layer to increase the area of the Schottky contact.
【0007】[0007]
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below in detail with reference to the drawings.
【0008】図1は本発明によるSBD素子を示す断面
図である。N+型のシリコン半導体基板11の上に気相
成長法によってN−型のエピタキシャル層12を形成
し、エピタキシャル層12の表面を被覆するシリコン酸
化膜13に開口部14を形成し、開口部14の周端近傍
のエピタキシャル層12表面に環状のP+型ガードリン
グ領域15を形成し、開口部14に露出したエピタキシ
ャル層12の表面にバリア金属層16として例えばチタ
ン(Ti)層を形成し、バリア層16を覆うようにアル
ミ電極17を形成したものである。FIG. 1 is a sectional view showing an SBD according to the present invention. An N− type epitaxial layer 12 is formed on a N + type silicon semiconductor substrate 11 by a vapor phase growth method, and an opening 14 is formed in a silicon oxide film 13 covering the surface of the epitaxial layer 12. An annular P + type guard ring region 15 is formed on the surface of the epitaxial layer 12 near the peripheral end, and a titanium (Ti) layer, for example, is formed as a barrier metal layer 16 on the surface of the epitaxial layer 12 exposed at the opening 14. An aluminum electrode 17 is formed so as to cover 16.
【0009】そして、開口部14に露出するエピタキシ
ャル層12表面には、複数の段差18を設けている。こ
の段差18は、選択酸化法で形成したLOCOS酸化膜
を除去した後のシリコン段差であり、表面から0.5〜
1.0μ程度凹んでいる。他に異方性エッチングによっ
てシリコン表面を削ることにより形成した段差でも良
い。段差18は開口部14の内部に多数個設けており、
島状、ストライプ状等のパターンで描画している。そし
て、バリア金属層16はエピタキシャル層12の平坦面
のみならず、段差18の側壁及び底部にも被着してシリ
コンとのショットキー障壁を形成している。[0009] A plurality of steps 18 are provided on the surface of the epitaxial layer 12 exposed in the opening 14. The step 18 is a silicon step after removing the LOCOS oxide film formed by the selective oxidation method.
It is concave about 1.0μ. Alternatively, a step formed by shaving the silicon surface by anisotropic etching may be used. A large number of steps 18 are provided inside the opening 14,
It is drawn in a pattern such as an island shape or a stripe shape. The barrier metal layer 16 is formed not only on the flat surface of the epitaxial layer 12 but also on the side wall and the bottom of the step 18 to form a Schottky barrier with silicon.
【0010】係る構成であれば、段差18の側壁の分だ
けシリコンとバリア金属層16との接触面積を増大でき
るので、ショットキー障壁の面積を実質的に増大するこ
とができる。上記の例では、開口部14(ガードリング
領域15の部分を含めない)の面積に対して、段差18
によって接触面積を約20%増大することができた。従
って、単位面積あたりの順方向電流IFの値を増大で
き、素子の電流容量を増大できる。このことは、チップ
面積を拡大する事に等しいので、ある順方向電流IFを
流したときの順方向電圧VFを小さくできることを意味
し、しかもチップ面積の増大がない。With such a configuration, the contact area between the silicon and the barrier metal layer 16 can be increased by the side wall of the step 18, so that the area of the Schottky barrier can be substantially increased. In the above example, the area of the opening 14 (excluding the portion of the guard ring region 15) is reduced by the step 18
The contact area could be increased by about 20%. Therefore, the value of the forward current IF per unit area can be increased, and the current capacity of the element can be increased. This means that the chip area is increased, so that the forward voltage VF when a certain forward current IF flows can be reduced, and the chip area does not increase.
【0011】図2と図3に、製造方法の一例を説明する
ための断面図を示した。FIGS. 2 and 3 are cross-sectional views for explaining an example of the manufacturing method.
【0012】先ず図2(A)を参照して、比抵抗ρが
0.5〜2.0Ω・cm、膜厚が2〜10μのエピタキ
シャル層12を形成したN+型半導体基板11を準備
し、選択拡散によってエピタキシャル層12の表面に環
状のP+ガードリング領域15を形成する。First, referring to FIG. 2A, an N + type semiconductor substrate 11 on which an epitaxial layer 12 having a specific resistance ρ of 0.5 to 2.0 Ω · cm and a thickness of 2 to 10 μm is prepared. An annular P + guard ring region 15 is formed on the surface of the epitaxial layer 12 by selective diffusion.
【0013】図2(B)を参照して、エピタキシャル層
12表面を被覆する酸化膜を除去した後に初期酸化膜2
0を形成し、初期酸化膜20の上にシリコン窒化膜を形
成し、これをパターニングして耐酸化膜21を形成す
る。Referring to FIG. 2B, after removing the oxide film covering the surface of epitaxial layer 12, initial oxide film 2 is removed.
0 is formed, a silicon nitride film is formed on the initial oxide film 20, and the silicon nitride film is patterned to form an oxidation resistant film 21.
【0014】図2(C)を参照して、基板全体を選択酸
化することにより、耐酸化膜21で覆われないエピタキ
シャル層12表面に厚さ1.0〜2.0μの厚いLOC
OS酸化膜22を形成する。Referring to FIG. 2C, by selectively oxidizing the entire substrate, a thick LOC having a thickness of 1.0 to 2.0 μm is formed on the surface of epitaxial layer 12 not covered with oxidation-resistant film 21.
An OS oxide film 22 is formed.
【0015】図3(D)を参照して、開口部14以外の
領域を被覆するレジストマスクを形成し、開口部14の
LOCOS酸化膜22をウェットエッチャントで除去す
る。これで、開口部14の表面にはLOCOS酸化膜2
2がエピタキシャル層12表面から下方に酸化された分
の深さを持つ段差18を形成することができる。Referring to FIG. 3D, a resist mask for covering the area other than the opening 14 is formed, and the LOCOS oxide film 22 in the opening 14 is removed by a wet etchant. Thus, the LOCOS oxide film 2 is formed on the surface of the opening 14.
A step 18 can be formed having a depth corresponding to the depth of the oxide layer 2 oxidized downward from the surface of the epitaxial layer 12.
【0016】図3(A)を参照して、段差18を形成し
た開口部14にスパッタ堆積法により膜厚300〜20
00ÅのTi層を堆積し、堆積したTi層を周知のホト
エッチング法によってパタニーングして、バリア金属層
16を形成する。Referring to FIG. 3A, a film thickness of 300 to 20 is formed in the opening 14 in which the step 18 is formed by the sputter deposition method.
A Ti layer of 00 ° is deposited, and the deposited Ti layer is patterned by a known photoetching method to form a barrier metal layer 16.
【0017】図3(B)を参照して、再度スパッタ堆積
法により膜厚1.0〜3.0μのアルミニウム層を堆積
し、ホトエッチングによってバリア金属層16を覆い且
つ外部接続用のパッドを構成するアルミ層17を形成し
て図1の構成を得る。Referring to FIG. 3B, an aluminum layer having a thickness of 1.0 to 3.0 .mu.m is deposited again by the sputter deposition method, and the barrier metal layer 16 is covered by photoetching and pads for external connection are formed. An aluminum layer 17 is formed to obtain the structure shown in FIG.
【0018】尚、上述した実施の形態においては、バリ
ア金属層16としてTiで説明したが、他のバリア金
属、例えばNiやMo等でも実施が可能である事は言う
までもない。In the above-described embodiment, the barrier metal layer 16 has been described with Ti, but it is needless to say that the present invention can be implemented with other barrier metals, such as Ni and Mo.
【0019】[0019]
【発明の効果】以上に説明したとおり、本発明によれ
ば、開口部14に段差18を設けることによって、バリ
ア金属層16とシリコンとのショットキー接触面積を増
大できる。これにより、開口部14の面積が同じもので
比較した場合、同じ順方向電圧VFでも多くの順方向電
流IFを流すことができ、結果として、順方向電圧VF
が小さいSBD装置を得ることができる利点を有する。
また、開口部14の面積を増大させないので、ペレット
サイズを増大することなく、より電流容量の大きな素子
を得ることができるものである。As described above, according to the present invention, by providing the step 18 in the opening 14, the Schottky contact area between the barrier metal layer 16 and silicon can be increased. As a result, when the openings 14 have the same area and are compared, a large amount of forward current IF can flow even with the same forward voltage VF. As a result, the forward voltage VF
This has the advantage that an SBD device with a small value can be obtained.
Further, since the area of the opening 14 is not increased, an element having a larger current capacity can be obtained without increasing the pellet size.
【図1】本発明を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining the present invention.
【図2】製造方法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining a manufacturing method.
【図3】製造方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a manufacturing method.
【図4】従来例を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining a conventional example.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小池 理麿 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 4M104 AA01 BB02 BB05 BB14 BB16 CC03 FF17 FF22 GG03 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Rimaro Koike 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. F-term (reference) 4M104 AA01 BB02 BB05 BB14 BB16 CC03 FF17 FF22 GG03
Claims (2)
ョットキー障壁を形成するバリア金属層を設け、該金属
層の上を電極材料で被覆したショットキーバリアダイオ
ードにおいて、 前記シリコン層の表面に複数の段差を設けることでショ
ットキー接触の面積を増大したことを特徴とするショッ
トキーバリアダイオード。1. A Schottky barrier diode in which a barrier metal layer for forming a Schottky barrier with the silicon layer is provided on the surface of the silicon layer, and the metal layer is covered with an electrode material. A Schottky barrier diode characterized in that the area of Schottky contact is increased by providing a plurality of steps.
ものであることを特徴とする請求項1記載のショットキ
ーバリアダイオード。2. The Schottky barrier diode according to claim 1, wherein said step is obtained by removing a LOCOS oxide film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18238098A JP2000022177A (en) | 1998-06-29 | 1998-06-29 | Schottky barrier diode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18238098A JP2000022177A (en) | 1998-06-29 | 1998-06-29 | Schottky barrier diode |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000022177A true JP2000022177A (en) | 2000-01-21 |
Family
ID=16117310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18238098A Pending JP2000022177A (en) | 1998-06-29 | 1998-06-29 | Schottky barrier diode |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000022177A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012023199A (en) * | 2010-07-14 | 2012-02-02 | Rohm Co Ltd | Schottky barrier diode |
JP2016096351A (en) * | 2015-12-17 | 2016-05-26 | ローム株式会社 | Schottky barrier diode |
CN113314618A (en) * | 2021-06-04 | 2021-08-27 | 厦门吉顺芯微电子有限公司 | Planar Schottky rectifier device with increased contact area and manufacturing method thereof |
-
1998
- 1998-06-29 JP JP18238098A patent/JP2000022177A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012023199A (en) * | 2010-07-14 | 2012-02-02 | Rohm Co Ltd | Schottky barrier diode |
US9859370B2 (en) | 2010-07-14 | 2018-01-02 | Rohm Co., Ltd. | Schottky barrier diode |
US10186578B2 (en) | 2010-07-14 | 2019-01-22 | Rohm Co., Ltd. | Schottky barrier diode |
US10559658B2 (en) | 2010-07-14 | 2020-02-11 | Rohm Co., Ltd. | Schottky barrier diode |
JP2016096351A (en) * | 2015-12-17 | 2016-05-26 | ローム株式会社 | Schottky barrier diode |
CN113314618A (en) * | 2021-06-04 | 2021-08-27 | 厦门吉顺芯微电子有限公司 | Planar Schottky rectifier device with increased contact area and manufacturing method thereof |
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