ITUB20153367A1 - Procedimento per la gestione di memorie, dispositivo ed apparecchiatura corrispondenti - Google Patents
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Description
"Procedimento per la gestione di memorie, dispositivo ed apparecchiatura corrispondenti"
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione si riferisce alla gestione delle memorie.
Una o più forme di attuazione si possono applicare alla gestione di memorie a semiconduttore guali ad es. RAM di tipo embedded.
Sfondo tecnologico
La gestione di memorie a semiconduttore guaie la gestione di parità in RAM embedded, come utilizzate ad es. in Unità di MicroControllore - MCU, Sistemi-su-Chip - SoCs, può essere un fattore chiave in certe applicazioni ed essere di scarso interesse per altre applicazioni.
Dedicare una porzione di un array di memoria alla gestione di parità (ad es. con parole su 36 bit per dati su 32 bit, parole su 72 bit per dati su 64 bit, e così via) può aggiungersi al costo di un array di memoria, anche in termini di dimensione di chip e modulo a semiconduttore, con il rischio che guesti fattori di costo aggiunti possano rivelarsi come ingiustificati per quelle applicazioni che non ne traggono vantaggio.
E' quindi avvertita 1'esigenza di dispositivi migliorati che possono superare gli svantaggi evidenziati in precedenza.
Scopo e sintesi
Uno scopo di una o più forme di attuazione è dare una risposta a tale esigenza.
Secondo una o più forme di attuazione, tale scopo può essere conseguito per mezzo di un procedimento avente le caratteristiche esposte nelle rivendicazioni che seguono.
Una o più forme di attuazione possono riferirsi ad un corrispondente dispositivo di memoria (ad es. un array di memoria) e ad una corrispondente apparecchiatura (quali una MCU, un SoC, e così via) comprendente un tale dispositivo.
Le rivendicazioni formano parte integrante della descrizione di una o più forme di attuazione esemplificative come qui fornite.
Una o più forme di attuazione possono provvedere memorie quali RAM che offrono prestazioni adeguate ad es. una parola di dati per ciclo di orologio (clock).
Una o più forme di attuazione può comportare la costruzione di una struttura a doppia memoria (ad es. RAM doppia) utilizzabile in maniera flessibile dedicando in modo selettivo almeno una porzione della memoria o alla parità o ai dati.
Breve descrizione delle figure
Una o più forme di attuazione verranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, m cui:
la Figura 1 è esemplificativa della gestione di memorie secondo una o più forme di attuazione;
- la Figura 2 è ulteriormente esemplificativa della gestione di memorie secondo una o più forme di attuazione;
la Figura 3 è un diagramma a blocchi funzionale esemplificativo di un dispositivo hardware secondo una o più forme di attuazione;
- le Figure da 4 a 6 prevedono ulteriori dettagli di una possibile gestione di memorie secondo una o più forme di attuazione; e
La Figura 7 è esemplificativa di un possibile dimensionamento di una memoria secondo una o più forme di attuazione.
Descrizione dettagliata
Nella descrizione che segue sono illustrati uno o più dettagli specifici, miranti a fornire una comprensione approfondita di esempi di forme di attuazione. Le forme di attuazione si possono ottenere senza uno o più dei dettagli specifici, o con altri procedimenti, componenti, materiali, ecc. In altri casi note strutture, materiali, o operazioni non sono illustrati o descritti nel dettaglio in modo che certi aspetti di forme di attuazione non verranno oscurati.
Il riferimento ad "una forma di attuazione" nell'ambito della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritte in relazione alla forma di attuazione è compresa in almeno una forma di attuazione. Pertanto, frasi guali "in una forma di attuazione" che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento ad una e alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture,0caratteristiche possono essere combinate in qualsiasi modo adeguato in una o più forme di attuazione.
I riferimenti qui utilizzati sono previsti semplicemente per comodità e pertanto non definiscono l<f>ambito di protezione o la portata delle forme di attuazione.
Nelle figure, il riferimento 10 indica una memoria quale una memoria a semiconduttore.
Una RAM è esemplificativa di una memoria cui si possono applicare una o più forme di attuazione.
In una o più forme di attuazione, la memoria 10 può essere disposta in modo da comprendere un primo modulo di memoria 11 (CUTI) ed un secondo modulo di memoria 12 (CUT2).
L'indicare i moduli di memoria 11 e 12 come "tagli" (cut) evidenzia la possibilità di prevedere i primi e secondi moduli di memoria 11, 12 come porzioni di una stessa unità di memoria; in una o più forme di attuazione, 1 moduli di memoria 11, 12 possono tuttavia essere previsti come unità di memoria separate.
In una o più forme di attuazione ciascun modulo di memoria 11, 12 può comprendere due partizioni.
Ad esempio, il modulo di memoria 11 può comprendere una prima partizione RI ed una seconda partizione R4, mentre il secondo modulo di memoria 12 può comprendere una prima partizione R2 ed una seconda partizione R3.
In una o più forme di attuazione, la memoria 10 può essere configurata (in una maniera di per sé nota, ed eventualmente come descritto ulteriormente in dettaglio nel seguito) in modo che:
- primi dati DATII possano essere scritti nella (e modo corrispondente letti dalla) prima partizione RI del primo modulo di memoria 11, e
- secondi dati DAT12 possano essere scritti nella (e in modo corrispondente letti dalla) prima partizione R2 del secondo modulo di memoria 12.
Inoltre, una o più forme di attuazione possono prevedere il funzionamento dei primi e secondi moduli di memoria 11 e 12:
- in un primo modo di funzionamento, in cui bit di parità PARI per i primi dati DATI1 sono scritti nella seconda partizione R3 del secondo modulo di memoria 12 mentre bit di parità PAR2 per i secondi dati DAT12 sono scritti nella seconda partizione R4 del primo modulo di memoria 11, e
- in almeno un secondo modo di funzionamento, in cui almeno una (ad es. una o entrambe) delle seconde partizioni R3, R4 nei moduli di memoria 11, 12 non è utilizzata per immagazzinare bit di parità PARI, PAR2 ma utilizzata per immagazzinare ulteriori dati al posto dei bit di parità.
La Figura 2 è una rappresentazione comparativa che mostra:
- sul lato sinistro, un primo modo di funzionamento dove la seconda partizione R4, R3 dei moduli di memoria 11 è utilizzata per immagazzinare bit di parità PARI, PAR2 per i dati DATII, DAT12 immagazzinati nelle prime partizioni RI, R2; e
- sul lato destro, un secondo modo di funzionamento dove le seconde partizioni R4, R3 di entrambi i moduli 11 e 12 non ospitano più bit di parità PARI, PAR2 e possono guindi essere dedicate per immagazzinare dati supplementari EDI, ED2 al posto dei bit di parità PARI, PAR2.
Le due porzioni (lato sinistro e lato destro) della Figura 2 possono essere considerate come esemplificative di come, in una o più forme di attuazione, uno spazio di memoria (ad es. RAM) può essere visto da un utente (cioè tramite software) in due casi di parità abilitata e parità disabilitata.
In una o più forme di attuazione si è scoperto che una struttura "incrociata" come descritta in dettaglio nel seguito risulta adatta per implementare una caratteristica di parità configurabile, eventualmente facendo ricorso alla rimappatura di indirizzo, vale a dire alla traduzione di indirizzi d'utente in indirizzi fisici mappati su R1/R2/R3/R4.
Una o più forme di attuazione possono essere configurate per implementare un dispositivo di scrittura (e lettura) "incrociato" per cui:
- i bit di parità PARI per i dati DATI1 immagazzinati nel primo modulo di memoria 11 (partizione RI) sono immagazzinati nel secondo modulo di memoria 12 (partizione R3) e, in modo corrispondente
- i bit di parità PAR2 per i dati DAT12 immagazzinati in thè secondo modulo di memoria 12 (partizione R2) sono immagazzinati nel primo modulo di memoria 11 (partizione R4).
In una o più forme di attuazione, memorizzare dati supplementari EDI, ED2 nello spazio di memoria R3, R4 altrimenti utilizzabile per i bit di parità può comportare 1'utilizzo della stessa dimensione di parola.
In una o più forme di attuazione, i due moduli di memoria 11, 12 possono avere la stessa dimensione (ad es. una stessa capacità di immagazzinamento) per cui, ad es. un unico Autotest Integrato (Built-In Self-Test - BIST) può essere condiviso dai moduli 11, 12 riducendo di conseguenza il tempo di prova ad es. di una metà.
In una o più forme di attuazione, le prime partizioni RI, R2 e le seconde partizioni R4, R3 possono essere reciprocamente dimensionate con le seconde partizioni R4, R3 aventi una dimensione ES che è un sottomultiplo della dimensione DS delle prime partizioni RI, R2, ad es. DS/8.
In una o più tali forme di attuazione è così possibile accoppiare una parola di parità ad 8 parole di dati.
In una o più forme di attuazione, il funzionamento può basarsi su parole a 32-bit con una parola di parità associata alle 8 parole di dati, vale a dire con una maschera di scrittura avente una granularità di bit adeguata per supportare byte di scrittura di dati.
In una o più forme di attuazione si possono applicare diverse opzioni di dimensionamento.
In una o più forme di attuazione, gli eventi di scrittura nelle partizioni R3, R4 possono generare errori di accesso se la parità è abilitata (vedere ad es. lato sinistro della Figura 2 e il segnale OB nella Figura 3).
Il diagramma a blocchi funzionale della Figura 3 è esemplificativo della possibilità di gestire vari modi di funzionamento come esemplificato in precedenza tramite hardware, vale a dire con un modulo di controllo di RAM 13 configurato per commutare la memoria 10 (comprendente i moduli 11, 12) in diversi modi di funzionamento ad es. basandosi su bit di opzione OB come eventualmente immagazzinati in una memoria non volatile 14.
In una o più forme di attuazione, la memoria 14 può essere configurata ad es. per ricevere un segnale di opzione di parità PO indicante se si prevede di adottare il funzionamento con bit di parità nei moduli di memoria 11, 12 sotto il controllo di un modulo di controllo 15 per la memoria non volatile 14.
In una o più forme di attuazione i moduli di controllo 13, 15 possono funzionare sotto il controllo (eventualmente remoto) di un'unità di elaborazione centrale o CPU 16.
Una o più forme di attuazione come esemplificate nella Figura 3 permettono quindi di gestire la scrittura di bit di parità completamente tramite hardware senza generare limitazioni di larghezza di banda di RAM.
Il diagramma della Figura 4 è esemplificativo della possibilità di ottenere una larghezza di banda piena per mezzo di una struttura simmetrica a doppia RAM 11, 12 consentendo la scrittura (e lettura) parallela di dati e di bit di parità (quando utilizzati).
In una o più forme di attuazione, tale funzionamento parallelo può essere reso possibile tramite il meccanismo di scrittura "incrociato" già discusso in precedenza che prevede che i DAT11 siano immagazzinati nella partizione RI del modulo 11 con i loro rispettivi bit di parità PARI immagazzinati nella partizione R3 del modulo 12 mentre i DAT12 immagazzinati nella partizione R2 del modulo 12 hanno i loro rispettivi bit di parità PAR2 immagazzinati nella partizione R4 del modulo 11.
Il lato sinistro del diagramma della Figura 4 è esemplificativo di come le varie partizioni RI, R2, R3, R4 dei moduli di memoria 11, 12 possono essere configurate in uno spazio d'utente RAM (RAM US) ad es. per il controllore 13.
La rappresentazione esemplificativa della Figura 4 (dove si ipotizza nuovamente che i due moduli 11 e 12 possano essere della stessa dimensione (DS+ES)/2, dove DS e ES indicano le rispettive dimensioni delle prime partizioni RI, R2 e delle seconde partizioni R4, R3) mostra che la vicinanza "fisica" delle partizioni RI, R4 (nel modulo 11) e delle partizioni R2, R3 (nel modulo 12) può non essere mappata in una corrispondente vicinanza nello spazio d'utente RAM.
In una o più forme di attuazione, il controllore di RAM 13 può essere configurato per pilotare i due moduli di memoria il, 12 facendo ricorso ad un'architettura a doppia porta abilitando scritture parallele, ad es. ClAddr per il modulo li o CUTI e C2Addr per il modulo 12 o CUT2, eventualmente con rimappatura degli indirizzo (HAddr).
In una o più forme di attuazione as=log2(SIZE) può rappresentare il numero di bit di indirizzo di ClAddr e C2Addr, dove SIZE è il numero di parole e Si indica la dimensione delle partizioni RI e R2 in numero di parole (che si può ricavare da SIZE) e start_HAddr può rappresentare un indirizzo di spazio d'utente che si ipotizza possa essere allineato a SIZE.
Le Figure 5 e 6 sono esemplificative di possibili criteri che si possono adottare nella mappatura dello spazio d'utente RAM US (ricevendo HAddr come ingresso) nello spazio fisico RAM dei 11, 12 con rispettivi segnali ClAddr e C2Addr alimentati a (ad es. interfacce di ingresso IF) dei moduli il e 12 tramite il controllore di RAM 13.
Come raffigurato nella in Figura 6 il Controllore di RAM 13 può avere una porta di ingresso AHB e due rispettive porte di uscita RAMO, RAM2 come mostrato nella figura 6.
A titolo di esempio, in un modo di funzionamento che prevede la gestione del bit di parità (PO=abilitato) gli indirizzi per le partizioni R3/R4 previste per ricevere i bit di parità PARI, PAR2 possono essere generati tramite offset e divisione dell'HAddr ad es. come esemplificato di seguito, dove HAddr e MWEN indicano rispettivamente 1'indirizzo AHB e 1'abilitazione della scrittura RAM (ad es. bassa attiva) .
HAddr
appartiene ClAddr = HAddr (as 1:2) MWEN = fi(HAddr (1:0),HSIZE) a RI → C2Addr = SI ClAddr (as - 1:3) MWEN = f2 (HAddr (4:0),HSIZE) HAddr Haddr' = Haddr - SI*4
appartiene ClAddr = SI C2Addr(as - 1:3) MWEN = f2 (HAddr '(4:0),HSIZE) a R2 → C2Addr = HAddr'(as 1:2) MWEN = fi(HAddr'(1:0)fHSIZE) HAddr
appartiene ERRORE
a R3/R4 →
In un modo di funzionamento che prevede che le partizioni R3/R4 vengano utilizzate per 1' immagazzinamento di dati (e non per immagazzinare bit di parità) si può accedere solo ad un modulo o cut alla volta ad es. basandosi sul seguente approccio .
HAddr ClAddr = HAddr(as 1:2)
appartiene MWEN = fi(HAddr (1:0),HSIZE) a RI →
HAddr Haddr' = Haddr - SI*4
appartiene C2Addr = HAddr'(as 1:2) MWEN = fi(HAddr'(1:0),HSIZE) a R2/R3 →
HAddr Haddr' = Haddr - SIZE*4
appartiene ClAddr = HAddr'(as 1:2) MWEN = fi(HAddr'(1:0),HSIZE) a R4 →
La Figura 7 è esemplificativa di una possibile configurazione di una mappa di memoria come la mappa di memoria riprodotta di seguito, dove PO=En e PG=Dis indicano rispettivamente Funzionamento in Parità abilitato e disabilitato .
MAPPATURA INDIRIZZO OPZIONE DESCRIZIONE CUTI CUT2 SIZE 0x2000 5500 P0=En R4—Riservato NESSUN NESSUN 1.25KB 0x2000 59FF ACCESSO ACCESSO SRAM PO=Dis R4-*DATI DATI NESSUN
OxAOO 0xB3F ACCESSO
0x2000 5000 PO=£n R3—RÌservato NESSUN NESSUN 1.25KB 0x2000 54FF ACCESSO ACCESSO
PO=Dis R3- DATI NESSUN DATI
ACCESSO OxAOO 0xB3F 0x2000 2800 PO=En R2-*DATI PARITÀ DATI 10KB 0x2000 4FFF OxAOO 0xB3F 0x000 0x9FF PO=Dis R2-*DATI NESSUN DATI
ACCESSO 0x000 0x9FF 0x2000 0000 PO=£n RI— DATI DATI PARITÀ 10KB 0x2000 27FF 0x000 0x9FF OxAOO 0xB3F PO=Dis RI- DATI DATI NESSUN
0x000 0x9FF ACCESSO
Fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare , anche in modo significativo, rispetto a guanto è stato descritto a puro titolo di esempio senza dis costarsi dall' ambito di protezione .
1/ ambito di protezione è definito dalle rivendi caz;ioni allegate .
Claims (10)
- RIVENDICAZIONI 1. Procedimento per la gestione di memorie (10) comprendente: - provvedere un primo (11) modulo di memoria ed un secondo modulo di memoria (12) comprendenti rispettive prime (RI, R2) e seconde (R4, R3) partizioni, scrivere primi dati (DATI1) nella prima partizione (RI) del primo modulo di memoria (11) e secondi dati (DAT12) nella prima partizione (R2) del secondo modulo di memoria (12), il procedimento comprendendo inoltre far funzionare in modo selettivo (OB) detti primo (11) e secondo (12) modulo di memoria in un primo modo di funzionamento o almeno un secondo modo di funzionamento, in cui: - in detto primo modo di funzionamento, bit di parità (PARI) per detti primi dati (DATI1) sono scritti nella seconda partizione (R3) del secondo modulo di memoria (12) e bit di parità (PAR2) per detti secondi dati (DAT12) sono scritti nella seconda partizione (R4) del primo modulo di memoria (11), - in detto almeno un secondo modo di funzionamento, ulteriori dati (EDI, ED2) sono scritti al posto di bit di parità (PARI, PAR2) nella seconda partizione (R4, R3) di almeno uno fra il primo modulo di memoria (11) ed il secondo modulo di memoria (12).
- 2. Procedimento secondo la rivendicazione 1, in cui in detto almeno un secondo modo di funzionamento ulteriori dati (EDI, ED2) sono scritti al posto di bit di parità (PARI, PAR2) nelle seconde partizioni (R4, R3) di entrambi il primo modulo di memoria (11) ed il secondo modulo di memoria (12).
- 3. Procedimento secondo la rivendicazione 1 o rivendicazione 2, comprendente selezionare detti primo (11) e secondo (12) modulo di memoria con una stessa dimensione (DS, ES).
- 4. Procedimento secondo qualsiasi delle rivendicazioni precedenti, comprendente selezionare la dimensione di dette seconde partizioni (R4, R3) come un sottomultiplo, preferibilmente uguale ad 1/8, della dimensione di dette prime partizioni (RI, R2).
- 5. Procedimento secondo qualsiasi delle rivendicazioni precedenti, in cui detti bit di parità (PARI, PAR2) comprendono una parola di parità per 8 parole dati in dette prime partizioni (RI, R2).
- 6. Procedimento secondo qualsiasi delle rivendicazioni precedenti, comprendente configurare detti primo (11) e secondo (12) modulo di memoria per scritture parallele (ClAddr, C2Addr) su doppia porta, preferibilmente per mezzo di una rimappatura di indirizzo (HAddr).
- 7. Dispositivo di memoria (10), comprendente: - un primo (11) modulo di memoria ed un secondo modulo di memoria (12) comprendenti rispettive prime (RI, R2) e seconde (R4, R3) partizioni, un controllore di memoria (13) configurato per scrivere primi dati (DATI1) nella prima partizione (RI) del primo modulo di memoria (11) e secondi dati (DAT12) nella prima partizione (R2) del secondo modulo di memoria (12), il controllore di memoria (13) configurato per far funzionare in modo selettivo (OB) detti primo (11) e secondo (12) modulo di memoria in un primo modo di funzionamento o almeno un secondo modo di funzionamento, in cui: - in detto primo modo di funzionamento, bit di parità (PARI) per detti primi dati (DATI1) sono scritti nella seconda partizione (R3) del secondo modulo di memoria (12) e bit di parità (PAR2) per detti secondi dati (DAT12) sono scritti nella seconda partizione (R4) del primo modulo di memoria (11), - in detto almeno un secondo modo di funzionamento ulteriori dati (EDI, ED2) sono scritti al posto di bit di parità (PARI, PAR2) nella seconda partizione (R4, R3) di almeno uno fra il primo modulo di memoria (11) ed il secondo modulo di memoria (12).
- 8. Dispositivo di memoria secondo la rivendicazione 7, in cui detto controllore di memoria (13) è configurato per far funzionare detti primo (11) e secondo (12) modulo di memoria in un detto almeno secondo modo di funzionamento in cui ulteriori dati (EDI, ED2) sono scritti al posto di bit di parità (PARI, PAR2) nelle seconde partizioni (R4, R3) di entrambi il primo modulo di memoria (11) ed il secondo modulo di memoria (12).
- 9. Dispositivo di memoria secondo la rivendicazione 7 o rivendicazione 8 , avente almeno una delle seguenti caratteristiche : - detti primo (11) e secondo (12) modulo di memoria sono di una stessa dimensione (DS, ES), - la dimensione di dette seconde partizioni (R4, R3) è un sottomultiplo, preferibilmente uguale ad 1/8, della dimensione di dette prime partizioni (RI, R2), - detti bit di parità (PARI, PAR2) comprendono una parola di parità per 8 parole di dati in dette prime partizioni (RI, R2). - detto controllore di memoria (13) e detti primo (11) e secondo (12) modulo di memoria sono configurati per scritture parallele (ClAddr, C2Addr) su doppia porta, preferibilmente per mezzo di una rimappatura di indirizzo (HAddr).
- 10. Apparecchiatura, preferibilmente un'unità a microcontrollore - MCU o un Sistema-su-Chip - SoC, comprendente il dispositivo di memoria secondo gualsiasi delle rivendicazioni 7 a 9.
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|---|---|---|---|
| ITUB2015A003367A ITUB20153367A1 (it) | 2015-09-03 | 2015-09-03 | Procedimento per la gestione di memorie, dispositivo ed apparecchiatura corrispondenti |
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