ITTO20110603A1 - ELECTRONIC DEVICE BASED ON A COMPOSITION OF GALLIO ON A SILICON SUBSTRATE, AND ITS RELATED MANUFACTURING METHOD - Google Patents
ELECTRONIC DEVICE BASED ON A COMPOSITION OF GALLIO ON A SILICON SUBSTRATE, AND ITS RELATED MANUFACTURING METHOD Download PDFInfo
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Description
DESCRIZIONE DESCRIPTION
del brevetto per invenzione industriale dal titolo: “DISPOSITIVO ELETTRONICO BASATO SU UN COMPOSTO DI GALLIO SU UN SUBSTRATO DI SILICIO, E RELATIVO METODO DI FABBRICAZIONE†of the patent for industrial invention entitled: `` ELECTRONIC DEVICE BASED ON A GALLIUM COMPOUND ON A SILICON SUBSTRATE, AND RELATIVE MANUFACTURING METHOD ''
La presente invenzione à ̈ relativa ad un dispositivo elettronico a semiconduttore basato su un composto (“compound†) di gallio, ad esempio nitruro di gallio (GaN), formato su un substrato in silicio (Si), e ad un metodo di fabbricazione dello stesso. The present invention relates to an electronic semiconductor device based on a compound (â € œcompoundâ €) of gallium, for example gallium nitride (GaN), formed on a silicon (Si) substrate, and to a manufacturing method of the same.
Il nitruro di gallio ha avuto e sta avendo crescente interesse nel campo dei semiconduttori grazie alle proprietà chimiche e fisiche che ne fanno uno dei migliori candidati nella realizzazione di dispositivi di alta potenza e frequenza, nonché optoelettronici operanti in condizioni ambientali ostili (alte temperature, radiazioni ad alta energia, alte frequenze, ecc.). Uno dei principali motivi che ostacolano lo sviluppo di dispositivi in GaN à ̈ la scarsa qualità dei layer deposti o cresciuti su substrati in materiale diverso dal nitruro di gallio. Gallium nitride has had and is having growing interest in the semiconductor field thanks to the chemical and physical properties that make it one of the best candidates in the construction of high power and frequency devices, as well as optoelectronic devices operating in hostile environmental conditions (high temperatures, high-energy radiation, high frequencies, etc.). One of the main reasons that hinder the development of GaN devices is the poor quality of the layers deposited or grown on substrates made of materials other than gallium nitride.
Questo à ̈ verificato in particolar modo per quanto riguarda strati di GaN cresciuti su un substrato di silicio. This is particularly true of GaN layers grown on a silicon substrate.
Attualmente non sono disponibili “bulk†in GaN su cui crescere omoepitassialmente uno strato di GaN. Alcuni dei substrati utilizzati comprendono substrati in carburo di silicio (SiC) o zaffiro, ma questi substrati sono costosi, di natura isolante e non disponibili su grandi diametri. Currently there are no GaN bulks available on which a GaN layer can be grown homoepitaxially. Some of the substrates used include silicon carbide (SiC) or sapphire substrates, but these substrates are expensive, insulating in nature and not available on large diameters.
Il maggior ostacolo nella realizzazione di dispositivi in nitruro di gallio su silicio à ̈ dovuto al disaccoppiamento (“mismatch†) reticolare tra GaN e Si, e al differente coefficiente termico. Questi fattori causano una alta densità di difetti cristallografici (dislocazioni ed incrinature) dell’intero strato di GaN, influenzando il funzionamento dei dispositivi elettronici così ottenuti. The major obstacle in the realization of gallium nitride on silicon devices is due to the lattice decoupling (â € œmismatchâ €) between GaN and Si, and to the different thermal coefficient. These factors cause a high density of crystallographic defects (dislocations and cracks) of the entire GaN layer, influencing the functioning of the electronic devices thus obtained.
Per ovviare a quanto detto, sono state sviluppate una pluralità di tecniche allo scopo di minimizzare gli effetti di questi mismatch, ad esempio descritte in “Investigation of buffer growth temperatures for MOVPE of GaN on Si(111)†, Journal of Crystal Growth 248 (2003) 578–582, e in “Growth and Characterisation of AlGaN/GaN HEMTon Silicon Substrates†, phys. stat. sol. (a) 194, No. 2, 464–467 (2002). To overcome this, a plurality of techniques have been developed in order to minimize the effects of these mismatches, for example described in â € œInvestigation of buffer growth temperatures for MOVPE of GaN on Si (111) â €, Journal of Crystal Growth 248 (2003) 578â € “582, and in â € œGrowth and Characterization of AlGaN / GaN HEMTon Silicon Substratesâ €, phys. stat. sol. (a) 194, No. 2, 464â € “467 (2002).
L’inconveniente di queste tecniche à ̈ quello di creare delle zone molto difettose all’interfaccia (strato di transizione o “transition layer†) e/o strati isolanti che non possono essere utilizzati come parte attiva dei dispositivi elettronici che le comprendono. The drawback of these techniques is to create very defective areas at the interface (transition layer or â € œtransition layerâ €) and / or insulating layers that cannot be used as an active part of the electronic devices that include them. .
È inoltre noto realizzare fori passanti (“through vias†) attraverso il substrato in silicio (o, alternativamente, substrato in SiC), per tutto lo spessore del substrato arrivando a contattare una metallizzazione formata sul retro del substrato. Tali fori passanti sono generalmente riempiti mediante metallo. In queste soluzioni, caso essendo i fori passanti molto profondi, il riempimento totale dei fori passanti con metallo non à ̈ tecnicamente fattibile; la metallizzazione avviene dunque solo lungo le pareti dei fori passanti, lasciando inevitabilmente zone cave in cui la presenza di aria non favorisce la dissipazione termica. Si ha dunque un ulteriore problema legato alla scarsa dissipazione termica. It is also known to make through holes (â € œthrough viasâ €) through the silicon substrate (or, alternatively, SiC substrate), for the entire thickness of the substrate, coming into contact with a metallization formed on the back of the substrate. Such through holes are generally filled with metal. In these solutions, if the through holes are very deep, the total filling of the through holes with metal is not technically feasible; metallization therefore takes place only along the walls of the through holes, inevitably leaving hollow areas in which the presence of air does not favor thermal dissipation. There is therefore a further problem linked to poor thermal dissipation.
Scopo della presente invenzione à ̈ fornire un dispositivo elettronico basato su un composto di gallio, ad esempio nitruro di gallio, formato su substrato di silicio in grado di superare gli inconvenienti dell’arte nota. The object of the present invention is to provide an electronic device based on a gallium compound, for example gallium nitride, formed on a silicon substrate capable of overcoming the drawbacks of the known art.
Secondo la presente invenzione vengono forniti (“provided†) un dispositivo elettronico basato su un composto di gallio, ad esempio nitruro di gallio, formato su substrato di silicio, e ad un metodo di fabbricazione dello stesso, come definiti nelle rivendicazioni allegate. According to the present invention, an electronic device based on a gallium compound, for example gallium nitride, formed on a silicon substrate, and a manufacturing method of the same, as defined in the attached claims, are provided.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali: For a better understanding of the present invention, preferred embodiments are now described, purely by way of non-limiting example and with reference to the attached drawings, in which:
- la figura 1 mostra una vista in sezione di un generico dispositivo elettronico secondo una forma di realizzazione della presente invenzione; Figure 1 shows a sectional view of a generic electronic device according to an embodiment of the present invention;
- la figura 2 mostra una vista in sezione di un generico dispositivo elettronico secondo una ulteriore forma di realizzazione della presente invenzione; Figure 2 shows a sectional view of a generic electronic device according to a further embodiment of the present invention;
- la figura 3 mostra un diodo Schottky formato secondo una forma di realizzazione della presente invenzione; Figure 3 shows a Schottky diode formed according to an embodiment of the present invention;
- la figura 4 mostra un transistore HEMT formato secondo una forma di realizzazione della presente invenzione; Figure 4 shows a HEMT transistor formed according to an embodiment of the present invention;
- la figura 5 mostra un transistore HEMT formato secondo una ulteriore forma di realizzazione della presente invenzione; e Figure 5 shows a HEMT transistor formed according to a further embodiment of the present invention; And
- le figura 6a-6d mostrano fasi di fabbricazione successive del transistore HEMT di figura 5. - figures 6a-6d show successive manufacturing steps of the HEMT transistor of figure 5.
La figura 1 mostra, in vista in sezione, un dispositivo elettronico 1 secondo una forma di realizzazione della presente invenzione. Figure 1 shows, in sectional view, an electronic device 1 according to an embodiment of the present invention.
Il dispositivo elettronico 1 à ̈ formato in una fetta (“wafer†) 100 comprendente un substrato 2 di materiale semiconduttore, in particolare silicio, su un cui lato frontale 2’ sono formati (per mezzo di fasi di crescita epitassiale e/o deposito) uno o più strati di nitruro di gallio (GaN) e/o leghe di nitruro di gallio, ad esempio nitruro di gallio alluminio (AlGaN). Il substrato 2 à ̈ un substrato a bassa resistività elettrica (alta conduttività ) ed à ̈, secondo una forma di realizzazione, drogato mediante specie droganti di tipo N (la dose di impianto à ̈ scelta secondo necessità ). Secondo una diversa forma di realizzazione, il substrato 2 à ̈ drogato mediante specie droganti di tipo P. The electronic device 1 is formed in a wafer 100 comprising a substrate 2 of semiconductor material, in particular silicon, on a front side of which 2â € ™ are formed (by means of epitaxial growth phases and / or deposit) one or more layers of gallium nitride (GaN) and / or alloys of gallium nitride, for example gallium aluminum nitride (AlGaN). Substrate 2 is a low electrical resistivity (high conductivity) substrate and is, according to one embodiment, doped by dopant species of type N (the implantation dose is chosen as needed). According to a different embodiment, the substrate 2 is doped by means of doping species of type P.
Gli strati di nitruro di gallio comprendono almeno uno tra uno strato di buffer 4 di nitruro di gallio di tipo intrinseco (non drogato), ed uno strato di barriera (“barrier layer†) 6 di nitruro di gallio drogato. La figura 1 mostra una forma di realizzazione comprendente entrambi gli strati di buffer 4 e di barriera 6, in cui lo strato di barriera 6 à ̈ formato al di sopra dello, ed adiacente allo, strato di buffer 4. The gallium nitride layers comprise at least one of an intrinsic (undoped) gallium nitride buffer layer 4, and a doped gallium nitride barrier layer 6. Figure 1 shows an embodiment comprising both buffer layers 4 and barrier layers 6, wherein the barrier layer 6 is formed on top of, and adjacent to, the buffer layer 4.
All’interfaccia tra il substrato 2 e lo strato di buffer 4 sono presenti uno o più strati di transizione 8 (un solo strato di transizione à ̈ mostrato in figura 1), di nitruro di gallio e sui composti come AlGaN, o di AlN arrangiati in numero e combinazioni tali da ridurre il disallineamento reticolare tra i diversi materiali. Lo strato di transizione 8 à ̈ uno strato con elevata difettosità reticolare, dovuta alle tecniche impiegate per ridurre i mismatch reticolari, come già verificato dall’arte nota. At the interface between the substrate 2 and the buffer layer 4 there are one or more transition layers 8 (a single transition layer is shown in figure 1), of gallium nitride and on compounds such as AlGaN, or AlN arranged in numbers and combinations such as to reduce the lattice misalignment between the different materials. The transition layer 8 is a layer with high reticular defects, due to the techniques used to reduce reticular mismatches, as already verified by the known art.
Gli strati di buffer 4 e di barriera 6 formano uno strato attivo 12 del dispositivo elettronico 1. La formazione dello strato attivo 12 comprende, ad esempio, fasi di crescita epitassiale di nitruro di gallio e/o leghe di nitruro di gallio. Processi noti di crescita di nitruro di gallio su silicio portano, come detto, alla formazione di uno o più strati in interfaccia aventi elevata difettosità (in figura questi uno o più strati difettosi sono indicati complessivamente con il numero di riferimento 8, e sono indicati nel seguito come strato di transizione 8). Infatti, allo scopo di ridurre il mismatch reticolare tra il silicio ed il GaN, vengono interposti tra questi due strati, uno o più strati di materiali compositi, ad esempio una pluralità di strati di AlN e/o AlGaN, ciascuno avente spessore compreso tra circa 30nm a 400nm e composizione variabili per quanto riguarda il contenuto di alluminio (variabile tra circa 5% e 99% per ogni strato). Questo processo ha l’effetto di generare difetti planari e/o dislocazioni che si propagano fino alla superficie della fetta (“wafer†), partendo dal substrato. Allo scopo di evitare tali difettosità , durante la crescita dell’epitassia vengono formati strati intermedi, detti strati di buffer, in cui avviene l’annichilimento dei difetti ma lasciando, ovviamente, una regione dell’intera epitassia fortemente difettosa. The buffer layers 4 and barrier 6 form an active layer 12 of the electronic device 1. The formation of the active layer 12 comprises, for example, epitaxial growth stages of gallium nitride and / or gallium nitride alloys. Known processes of growth of gallium nitride on silicon lead, as mentioned, to the formation of one or more interface layers having high defects (in the figure these one or more defective layers are indicated as a whole with the reference number 8, and are indicated in followed as a transition layer 8). In fact, in order to reduce the lattice mismatch between the silicon and the GaN, one or more layers of composite materials are interposed between these two layers, for example a plurality of layers of AlN and / or AlGaN, each having a thickness between about 30nm to 400nm and variable composition as regards the aluminum content (variable between about 5% and 99% for each layer). This process has the effect of generating planar defects and / or dislocations that propagate up to the surface of the slice (â € œwaferâ €), starting from the substrate. In order to avoid these defects, during the growth of the epitaxy, intermediate layers are formed, called buffer layers, in which the annihilation of the defects takes place but obviously leaving a strongly defective region of the entire epitaxy.
Lo strato di barriera 6 Ã ̈ drogato di tipo P o N a seconda della particolare forma di realizzazione del dispositivo elettronico 1, in modo dipendente dalle caratteristiche elettriche che si desidera ottenere per il dispositivo elettronico 1. The barrier layer 6 is doped of type P or N according to the particular embodiment of the electronic device 1, in a manner dependent on the electrical characteristics to be obtained for the electronic device 1.
Secondo una forma di realizzazione della presente invenzione, in corrispondenza di una regione superficiale 6a dello strato di barriera 6, sono formati uno o più terminali di conduzione del dispositivo elettronico 1, comprendenti regioni impiantate 14 e/o terminali di contatto frontale 16 (in particolare, metallizzazioni) in contatto elettrico con le regioni impiantate 14, definenti un’area attiva 15 del dispositivo elettronico 1. Ai fini della presente invenzione si intende come area attiva 15, genericamente, la regione del dispositivo elettronico 1 in cui avvengono fenomeni di trasporto di carica elettrica. L’area attiva 15 può pertanto comprendere regioni impiantate o generici terminali di conduzione del dispositivo elettronico 1. Risulta evidente che il dispositivo elettronico 1 può avere una pluralità di aree attive 15, separate tra loro da regioni di isolamento di campo (non mostrate). According to an embodiment of the present invention, in correspondence with a surface region 6a of the barrier layer 6, one or more conduction terminals of the electronic device 1 are formed, comprising implanted regions 14 and / or front contact terminals 16 (in particular , metallizations) in electrical contact with the implanted regions 14, defining an active area 15 of the electronic device 1. For the purposes of the present invention, the active area 15 generally refers to the region of the electronic device 1 in which transport phenomena occur of electric charge. The active area 15 can therefore comprise implanted regions or generic conduction terminals of the electronic device 1. It is evident that the electronic device 1 can have a plurality of active areas 15, separated from each other by field isolation regions (not shown) .
Il dispositivo elettronico 1 comprende inoltre uno strato di passivazione 19, a protezione della regione superficiale 6a dello strato di barriera 6. The electronic device 1 also comprises a passivation layer 19, protecting the surface region 6a of the barrier layer 6.
Inoltre, in corrispondenza di un lato retro (“back side†) 2†del substrato 2 sono formati uno o più terminali di contatto di retro 18 (in particolare, metallizzazioni, una sola à ̈ mostrata in figura 1). Furthermore, one or more rear contact terminals 18 are formed in correspondence with a back side 2 of the substrate 2 (in particular, metallizations, only one is shown in figure 1).
Il dispositivo elettronico 1 comprende inoltre uno o più fori (“via holes†), o trincee (“trenches†), (uno solo à ̈ mostrato in figura 1 ed à ̈ indicato con il numero di riferimento 20), configurati per collegare i terminali di contatto frontale 16 con il substrato 2, attraversando lo strato di barriera 6, lo strato di buffer 4, e lo strato di transizione 8. Ciascun via hole 20 può essere formato indifferentemente all’interno o all’esterno dell’area attiva 15 del dispositivo elettronico 1. The electronic device 1 also includes one or more holes (â € œvia holesâ €), or trenches (â € œtrenchesâ €), (only one is shown in figure 1 and is indicated with the reference number 20), configured for connect the front contact terminals 16 with the substrate 2, crossing the barrier layer 6, the buffer layer 4, and the transition layer 8. Each via hole 20 can be formed indifferently inside or outside the € ™ active area 15 of the electronic device 1.
Il via hole 20 mostrato in figura 1 comprende una porzione di riempimento interna di materiale conduttivo, ad esempio metallo o polisilicio drogato, formante una regione conduttiva 20a che si estende dalla regione superficiale 6a fino a raggiungere e contattare elettricamente il substrato 2. Una collegamento elettrico superficiale 24 Ã ̈ inoltre formato in modo tale da collegare elettricamente la regione conduttiva 20a del via hole 20 con un rispettivo terminale di contatto frontale 16. The via hole 20 shown in Figure 1 comprises an internal filling portion of conductive material, for example metal or doped polysilicon, forming a conductive region 20a which extends from the surface region 6a to reach and electrically contact the substrate 2. An electrical connection surface 24 is also formed in such a way as to electrically connect the conductive region 20a of the via hole 20 with a respective front contact terminal 16.
Opzionalmente, a seconda della particolare applicazione del dispositivo elettronico 1 e dalle caratteristiche elettriche degli strati di buffer 4 e di barriera 6, il via hole 20 comprende inoltre una regione isolante 20b circondante la regione conduttiva 20a, e configurata in modo da isolare elettricamente la regione conduttiva 20a dagli strati di buffer 4 e di barriera 6. Optionally, depending on the particular application of the electronic device 1 and on the electrical characteristics of the buffer 4 and barrier 6 layers, the via hole 20 further comprises an insulating region 20b surrounding the conductive region 20a, and configured in such a way as to electrically isolate the region conductive 20a from the buffer 4 and barrier 6 layers.
In questo modo, si realizza un collegamento conduttivo tra il terminale di contatto di retro 18 e il rispettivo terminale di contatto frontale 16, attraverso il via hole 20. In this way, a conductive connection is made between the rear contact terminal 18 and the respective front contact terminal 16, through the via hole 20.
Secondo una diversa forma di realizzazione della presente invenzione, mostrata nella figura 2, uno o più via hole 20 aventi una rispettiva regione conduttiva 20a (un solo via hole 20 à ̈ mostrato in figura 2) sono formati in corrispondenza di un rispettivo terminale di contatto frontale 16, in modo tale che la regione conduttiva 20a del via hole 20 sia in contatto elettrico con il terminale di contatto frontale 16 tramite la regione impiantata 14. In vista dall’alto, dunque, il via hole 20 à ̈ formato parzialmente o totalmente allineato con almeno una porzione di un rispettivo terminale di contatto frontale 16. In questo caso, il collegamento elettrico superficiale 24 non à ̈ presente. According to a different embodiment of the present invention, shown in figure 2, one or more via hole 20 having a respective conductive region 20a (only one via hole 20 is shown in figure 2) are formed at a respective contact terminal 16, so that the conductive region 20a of the via hole 20 is in electrical contact with the front contact terminal 16 via the implanted region 14. In view from above, therefore, the via hole 20 is formed partially or totally aligned with at least a portion of a respective front contact terminal 16. In this case, the surface electrical connection 24 is not present.
La realizzazione di strutture del tipo mostrato nelle figure 1 e 2 consente la fabbricazione di dispositivi elettronici in nitruro di gallio (e leghe di nitruro di gallio) su un substrato di silicio aventi basso costo ma mantenendo le prestazioni elettriche tipiche del nitruro di gallio. The realization of structures of the type shown in Figures 1 and 2 allows the fabrication of electronic devices in gallium nitride (and gallium nitride alloys) on a silicon substrate having low cost but maintaining the typical electrical performances of gallium nitride.
I vantaggi delle forme di realizzazione mostrate nelle figure 1 e 2 risiedono nel fatto che strati di GaN possono essere cresciuti su strati altamente isolanti sia termicamente che elettricamente (quale ossidi o nitruri) e/o altamente difettosi senza che questo comporti una riduzione delle prestazioni del dispositivo e/o una ridotta dissipazione di calore e/o difficoltà di integrazione in circuiti o package di tipo noto. Infatti, la conduzione elettrica e/o termica può avvenire tra il fronte e il retro della fetta attraverso i “via hole†formati come prima descritto, superando i principali problemi che ostacolano lo sviluppo di dispositivi in GaN su silicio. The advantages of the embodiments shown in Figures 1 and 2 lie in the fact that GaN layers can be grown on highly insulating layers both thermally and electrically (such as oxides or nitrides) and / or highly defective without this leading to a reduction in the performance of the device and / or reduced heat dissipation and / or difficulty of integration in known circuits or packages. In fact, the electrical and / or thermal conduction can take place between the front and the back of the wafer through the â € œvia holesâ € formed as described above, overcoming the main problems that hinder the development of GaN-on-silicon devices.
Il substrato 2 à ̈, secondo forme di realizzazione della presente invenzione, Si <111> e/o Si <100> a bassa resistività (ad esempio con valore compreso tra circa 0,005 Ω·cm e circa 0.5 Ω·cm), con spessore compreso tra circa 500µm e circa 1500µm. La struttura del dispositivo elettronico 1 con collegamento verticale tra il fronte del dispositivo elettronico 1 (es., in corrispondenza dell’area attiva) e il substrato consente il passaggio di barriera evitando lo strato di transizione 8 ad alta densità di difetti, e senza che questo influisca sul rendimento del dispositivo elettronico 1. Si migliora inoltre la dissipazione di calore attraverso il substrato 2, tramite la regione conduttiva 20a del via hole 20 in contatto con il substrato 2. In questo modo, il substrato 2 di silicio à ̈ parte integrante del dispositivo elettronico 1, e non un mero substrato avente la funzione di supporto per lo strato attivo 12 in nitruro di gallio. The substrate 2 is, according to embodiments of the present invention, Si <111> and / or Si <100> with low resistivity (for example with a value between about 0.005 Î © · cm and about 0.5 Î © · cm), with thickness between about 500µm and about 1500µm. The structure of the electronic device 1 with vertical connection between the front of the electronic device 1 (e.g., in correspondence with the active area) and the substrate allows the passage of the barrier avoiding the transition layer 8 with a high density of defects, and without that this affects the performance of the electronic device 1. The heat dissipation through the substrate 2 is also improved, through the conductive region 20a of the via hole 20 in contact with the substrate 2. In this way, the silicon substrate 2 is part integral part of the electronic device 1, and not a mere substrate having the function of supporting the active layer 12 in gallium nitride.
Lo strato di transizione 8 ha tipicamente spessore compreso tra circa 1 µm e circa 5 µm. Lo strato attivo 12 comprende, come detto, uno o più strati di GaN, o leghe di GaN, che costituiscono la parte attiva del dispositivo, con spessore, concentrazione di barriera e tipologia di lega (ad esempio, GaN e/o AlxGayN) scelti opportunamente a seconda del dispositivo da realizzare (ad esempio, ma non solo, HEMTs, diodi Schottky, MESFET, ecc). The transition layer 8 typically has a thickness comprised between about 1 µm and about 5 µm. The active layer 12 comprises, as mentioned, one or more layers of GaN, or GaN alloys, which constitute the active part of the device, with thickness, barrier concentration and type of alloy (for example, GaN and / or AlxGayN) selected suitably depending on the device to be made (for example, but not limited to, HEMTs, Schottky diodes, MESFET, etc.).
Le metallizzazioni dei contatti sul fronte 6a può essere effettuata utilizzando diverse variante note in letteratura, come ad esempio formazione di contatti in AlSiCu/Ti, in Al/Ti, o W-plug, o altri ancora. The metallizations of the contacts on the front 6a can be carried out using various variants known in the literature, such as, for example, formation of contacts in AlSiCu / Ti, in Al / Ti, or W-plug, or others.
Il contatto elettrico con il retro 2†del substrato 2 viene realizzato attraverso metallizzazione del retro wafer, eventualmente formando “bumps†atti a consentire un’integrazione verticale del dispositivo elettronico 1. The electrical contact with the rear 2â € of the substrate 2 is achieved through metallization of the rear wafer, possibly forming â € œbumpsâ € suitable for allowing vertical integration of the electronic device 1.
Oltre al nitruro di gallio, i vantaggi della presente invenzione si estendono a dispositivi elettronici comprendenti uno strato ad elevata difettosità disposto tra il substrato ed uno strato, includente l’area attiva del dispositivo elettronico, formato al di sopra dello strato difettoso. In addition to gallium nitride, the advantages of the present invention extend to electronic devices comprising a high defect layer disposed between the substrate and a layer, including the active area of the electronic device, formed on top of the defective layer.
Si fa qui notare che il problema à ̈ tuttavia particolarmente sentito nel caso di strati di GaN cresciuti su un substrato di silicio. Forme di realizzazione che presentano substrati in germanio (Ge) su cui vengono cresciuti strati di arsenuro di gallio (GaAs) non presentano lo stesso problema, o lo presentano in modo minimo, in quanto il mismatch reticolare tra Ge e GaAs à ̈ minimo. It should be noted here that the problem is however particularly felt in the case of GaN layers grown on a silicon substrate. Embodiments presenting germanium (Ge) substrates on which gallium arsenide (GaAs) layers are grown do not present the same problem, or present it minimally, as the lattice mismatch between Ge and GaAs is minimal.
La figura 3 mostra un dispositivo elettronico del tipo descritto con riferimento alle figure 1 e 2 configurato in modo da operare come diodo Schottky, secondo una forma di realizzazione della presente invenzione. Figure 3 shows an electronic device of the type described with reference to Figures 1 and 2 configured to operate as a Schottky diode, according to an embodiment of the present invention.
Il diodo Schottky 40 comprende un substrato 42 di silicio drogato di tipo N+ su un cui lato frontale 42’ à ̈ cresciuto uno strato di 43 di AlN/AlGaN/GaN. Il diodo Schottky 40 comprende inoltre, formata nello strato di corpo 43 e affacciata alla superficie superiore (“top surface†) 43’ dello strato di corpo 43, una regione di anodo 44, definita da una struttura ad anello 45 realizzata mediante impianto di specie droganti di tipo P, e collegata ad un terminale di polarizzazione di anodo attraverso una metallizzazione di anodo 47. Il diodo Schottky 40 comprende inoltre una regione di catodo 46, formata nello strato di corpo 43, affacciata alla superficie superiore 43’ dello strato di corpo 43, e circondante esternamente la regione di anodo 44. La regione di catodo 46 à ̈ formata, ad esempio, mediante impianto di specie droganti di tipo N, a formare una regione drogata N++. La regione di catodo 46 à ̈ inoltre elettricamente collegata ad un terminale di polarizzazione di catodo attraverso una metallizzazione di catodo 49, formata al di sopra dello strato di corpo 43. Le regioni di anodo 44 e di catodo 46 definiscono una regione di area attiva 53 del diodo Schottky 40. The Schottky diode 40 comprises an N + type doped silicon substrate 42 on a front side 42 of which a layer of 43 of AlN / AlGaN / GaN has grown. The Schottky diode 40 also comprises, formed in the body layer 43 and facing the upper surface (â € œtop surfaceâ €) 43â € of the body layer 43, an anode region 44, defined by a ring structure 45 made by implant of P-type dopant species, and connected to an anode polarization terminal through an anode metallization 47. The Schottky diode 40 further comprises a cathode region 46, formed in the body layer 43, facing the upper surface 43â € ™ of the body layer 43, and externally surrounding the anode region 44. The cathode region 46 is formed, for example, by implantation of N-type dopant species, to form an N ++ doped region. The cathode region 46 is also electrically connected to a cathode bias terminal through a cathode metallization 49, formed above the body layer 43. The anode 44 and cathode regions 46 define an active area region 53 of the Schottky diode 40.
Lo strato di corpo 43 comprende uno strato di transizione 48, disposto all’interfaccia con il substrato 42, analogo allo strato di transizione 8. In modo non mostrato in figura, lo strato di corpo 43 può comprendere una pluralità di strati successivi, ad esempio con differente valore di drogaggio, di nitruro di gallio o sue leghe. The body layer 43 comprises a transition layer 48, arranged at the interface with the substrate 42, similar to the transition layer 8. In a way not shown in the figure, the body layer 43 can comprise a plurality of successive layers, for example example with different doping value, of gallium nitride or its alloys.
Le metallizzazioni di catodo e di anodo 49, 47 sono isolate tra loro mediante uno strato di passivazione 51, formato sulla superficie superiore 43’ dello strato di corpo 43. The cathode and anode metallizations 49, 47 are isolated from each other by means of a passivation layer 51, formed on the upper surface 43 'of the body layer 43.
Il diodo Schottky 40 comprende inoltre un via hole, o trincea (“trench†), 50, estendentesi a partire dalla superficie superiore 43’ dello strato di corpo 43 fino a raggiungere il substrato 42, attraversando lo strato di transizione 48. Secondo una forma di realizzazione della presente invenzione, il via hole 50 à ̈ formato, in vista dall’alto, in una porzione della superficie superiore 43’ dello strato di corpo 43 esterna all’area definita dalla regione di catodo 46. Il via hole 50 include una porzione conduttiva 50a, ad esempio metallo (ad esempio Al, AlCu, W, AlSiCu, AlTi, o altri ancora), o polisilicio drogato, elettricamente collegata alla metallizzazione di anodo 47 mediante un collegamento elettrico superficiale 52. The Schottky diode 40 also comprises a via hole, or trench (â € œtrenchâ €), 50, extending from the upper surface 43â € ™ of the body layer 43 to reach the substrate 42, crossing the transition layer 48. Second an embodiment of the present invention, the via hole 50 is formed, in top view, in a portion of the upper surface 43 of the body layer 43 outside the area defined by the cathode region 46. The via hole 50 includes a conductive portion 50a, for example metal (for example Al, AlCu, W, AlSiCu, AlTi, or others), or doped polysilicon, electrically connected to the metallization of anode 47 by means of a surface electrical connection 52.
Secondo una forma di realizzazione della presente invenzione, lo strato di corpo 43 ha uno spessore compreso tra circa 2 µm e circa 5 µm; lo strato di transizione 48 ha uno spessore compreso tra circa 0,4 µm e circa 3 µm esempio; pertanto, il via hole 50 si estende per una profondità compresa tra circa 2 µm e circa 5 µm. Su un lato posteriore 42†del substrato 42, opposto rispetto al lato frontale 42’, à ̈ inoltre formata una metallizzazione posteriore (“back metallization†) 54, in contatto elettrico con il substrato 42. La metallizzazione posteriore 54 ha la funzione di contatto di catodo e consente la polarizzazione della regione di catodo 46 dal retro del substrato 42. According to an embodiment of the present invention, the body layer 43 has a thickness ranging from about 2 µm to about 5 µm; the transition layer 48 has a thickness of between about 0.4 µm and about 3 µm, for example; therefore, the via hole 50 extends for a depth between about 2 µm and about 5 µm. On a rear side 42â € of the substrate 42, opposite to the front side 42â € ™, a back metallization 54 is also formed, in electrical contact with the substrate 42. The rear metallization 54 has the function cathode contact and allows biasing of the cathode region 46 from the back of the substrate 42.
Secondo una diversa forma di realizzazione della presente invenzione (non mostrata), il via hole 50 à ̈ elettricamente collegato alla regione di anodo 44. In questo caso, il contatto per la polarizzazione della regione di catodo 46 à ̈ disposto in corrispondenza del lato frontale del diodo Schottky 30 (cioà ̈ in corrispondenza della superficie superiore 43’), mentre il contatto per la polarizzazione della regione di anodo 44 à ̈ realizzato in corrispondenza del lato posteriore 42†del substrato 42, elettricamente collegato alla metallizzazione posteriore 54, ad esempio nella forma di bump conduttivo. According to a different embodiment of the present invention (not shown), the via hole 50 is electrically connected to the anode region 44. In this case, the contact for the polarization of the cathode region 46 is arranged at the front side of the Schottky diode 30 (i.e. in correspondence with the upper surface 43â € ™), while the contact for the polarization of the anode region 44 is made at the rear side 42â € of the substrate 42, electrically connected to the rear metallization 54, to example in the form of a conductive bump.
Indipendentemente dalla forma di realizzazione, il via hole 50 può includere, opzionalmente, uno strato di isolamento 50b che ricopre le pareti interne del via hole 50 ed à ̈ atto ad isolare elettricamente la porzione conduttiva 50a del via hole 50 dallo strato di corpo 43. Lo strato di isolamento 50b à ̈, ad esempio, ossido di silicio, o nitruro di silicio, o polimmide. Regardless of the embodiment, the via hole 50 can optionally include an insulation layer 50b which covers the internal walls of the via hole 50 and is adapted to electrically isolate the conductive portion 50a of the via hole 50 from the body layer 43. The insulation layer 50b is, for example, silicon oxide, or silicon nitride, or polyimide.
Lo strato di isolamento 50b può essere omesso se il dispositivo elettronico viene realizzato per applicazioni a radio frequenza e non per potenza. The insulation layer 50b can be omitted if the electronic device is designed for radio frequency applications and not for power.
La figura 4 mostra un transistore 60 configurato in modo da operare come dispositivo HEMT (“High electron mobility transistore†), secondo una ulteriore forma di realizzazione della presente invenzione. Figure 4 shows a transistor 60 configured to operate as a â € œHigh electron mobility transistorâ € (HEMT) device, according to a further embodiment of the present invention.
I transistori HEMT, anche noti come transistori HFET (“Heterostructure Field Effect Transistore†) sono dispositivi elettronici noti, includenti una eterogiunzione, cioà ̈ una giunzione tra due semiconduttori con differente “band gap†. Semiconduttori utilizzati a questo scopo sono, ad esempio, il nitruro di gallio (GaN) e il nitruro di gallio alluminio (AlGaN). Il transistore HEMT sfrutta la formazione di elettroni ad alta mobilità elettronica presenti nella buca di potenziale generata dall'eterogiunzione tra i due semiconduttori. Questo strato di elettroni ad alta mobilità à ̈ detto strato 2DEG (gas bidimensionale di elettroni, “2-Dimensional Electron Gas†), e costituisce il canale del transistore HEMT. HEMT transistors, also known as HFET transistors (â € œHeterostructure Field Effect Transistorâ €) are known electronic devices, including a heterojunction, that is a junction between two semiconductors with different â € œband gapâ €. Semiconductors used for this purpose are, for example, gallium nitride (GaN) and gallium aluminum nitride (AlGaN). The HEMT transistor exploits the formation of electrons with high electronic mobility present in the potential well generated by the heterojunction between the two semiconductors. This layer of highly mobile electrons is called the 2DEG layer (two-dimensional electron gas, â € œ2-Dimensional Electron Gasâ €), and constitutes the channel of the HEMT transistor.
Il transistore 60 della figura 4 comprende un substrato 62 di silicio, ad esempio drogato di tipo N; uno strato di buffer 64, ad esempio di GaN di tipo intrinseco, formato su un lato superiore 62’ del substrato 62; e uno strato di barriera 66, formato al di sopra dello strato di buffer, ad esempio di AlGaN. È inoltre mostrato in figura 4 uno strato di transizione 68, disposto tra il substrato 62 e lo strato di buffer 64. Lo strato di transizione 68 si genera durante le fasi di formazione dello strato di buffer 64 sul substrato di silicio 62, come precedentemente descritto. The transistor 60 of Figure 4 comprises a silicon substrate 62, for example doped of the N type; a buffer layer 64, for example of intrinsic GaN, formed on an upper side 62â € ™ of the substrate 62; and a barrier layer 66, formed on top of the buffer layer, for example of AlGaN. Also shown in Figure 4 is a transition layer 68, arranged between the substrate 62 and the buffer layer 64. The transition layer 68 is generated during the formation steps of the buffer layer 64 on the silicon substrate 62, as previously described .
Il transistore 60 comprende inoltre, in modo noto, una regione (o terminale) di sorgente 70, in contatto con una regione di separazione 71 in AlGaN, ed in collegamento elettrico per effetto tunnel con il canale sottostante identificato da frecce 77; una regione (o terminale) di pozzo (“drain†) 72, in contatto con una regione di separazione 73 in AlGaN, ed in collegamento elettrico per effetto tunnel con il canale sottostante identificato dalle frecce 77; e una regione (o terminale) di porta (“gate†) 74. Questi ultimo sono formati in corrispondenza di un lato frontale 66’ del transistore 60 (cioà ̈ sul lato libero dello strato di barriera 66). In uso, polarizzando opportunamente la regione di porta 74, una corrente i fluisce tra le regioni di sorgente 70 e di porta 74 secondo il percorso definito dalle frecce 77. The transistor 60 also comprises, in a known way, a source region (or terminal) 70, in contact with a separation region 71 in AlGaN, and in electrical connection by tunnel effect with the underlying channel identified by arrows 77; a well region (or terminal) (â € œdrainâ €) 72, in contact with a separation region 73 in AlGaN, and in electrical connection by tunnel effect with the underlying channel identified by arrows 77; and a gate (or terminal) region (â € œgateâ €) 74. The latter are formed at a front side 66â € ™ of transistor 60 (ie on the free side of the barrier layer 66). In use, by suitably biasing the gate region 74, a current i flows between the source regions 70 and gate 74 along the path defined by the arrows 77.
Le regioni di sorgente 70, di pozzo 72, e di porta 74, insieme con le porzioni dello strato di buffer 64 e di barriera 66 in cui fluisce la corrente i definiscono un’area attiva 69 del transistore 60. The source regions 70, drain 72, and gate 74, together with the portions of the buffer layer 64 and barrier 66 in which the current flows define an active area 69 of the transistor 60.
Le regioni di sorgente 70, di pozzo 72, e di porta 74 sono isolate tra loro mediante uno strato di passivazione 81, formato lato frontale 66’ del transistore 60. The source 70, drain 72, and gate 74 regions are isolated from each other by a passivation layer 81, formed on the front side 66 of the transistor 60.
Secondo un aspetto della presente invenzione, il transistore 60 comprende inoltre una metallizzazione posteriore 75, formata su un lato posteriore 62†del substrato 62, in contatto elettrico con il substrato 62. According to an aspect of the present invention, the transistor 60 further comprises a rear metallization 75, formed on a rear side 62 of the substrate 62, in electrical contact with the substrate 62.
Secondo un ulteriore aspetto della presente invenzione, il transistore 60 comprende una trincea 76 estendentesi dal lato frontale 66’ del transistore 60 verso il substrato 62, fino a raggiungere il substrato 62, attraversando lo strato di barriera 66, lo strato di buffer 64, e lo strato di transizione 68. Il via hole 76 comprende una porzione interna conduttiva 76a, ad esempio di metallo o di polisilicio drogato, in contatto elettrico diretto con il substrato 62. Secondo un aspetto della presente invenzione, il via hole 76 comprende inoltre una porzione interna isolante 76b, formata adiacente alle pareti laterali del via hole 76 in modo tale da isolare elettricamente la porzione interna conduttiva 76a dallo strato di barriera 66, dallo strato di buffer 64, e dallo strato di transizione 68. According to a further aspect of the present invention, the transistor 60 comprises a trench 76 extending from the front side 66â € ™ of the transistor 60 towards the substrate 62, until it reaches the substrate 62, crossing the barrier layer 66, the buffer layer 64, and the transition layer 68. The via hole 76 comprises an internal conductive portion 76a, for example of metal or doped polysilicon, in direct electrical contact with the substrate 62. According to an aspect of the present invention, the via hole 76 further comprises a inner insulating portion 76b, formed adjacent to the side walls of the via hole 76 in such a way as to electrically isolate the inner conductive portion 76a from the barrier layer 66, the buffer layer 64, and the transition layer 68.
La porzione interna isolante 76b può essere omessa se il dispositivo elettronico viene realizzato per applicazioni a radio frequenza e non per potenza. The internal insulating portion 76b can be omitted if the electronic device is designed for radio frequency applications and not for power.
Il via hole 76 (e in particolare la porzione interna conduttiva 76a) Ã ̈ inoltre elettricamente collegato, mediante una striscia conduttiva 79, ad una tra la regione di sorgente 70, la regione di pozzo 72 e la regione di porta 74. La figura 4 mostra il transistore 60 in cui la porzione interna conduttiva 76a del via hole 76 Ã ̈ collegata alla regione di pozzo 72, mediante una opportuna metallizzazione. The via hole 76 (and in particular the internal conductive portion 76a) is also electrically connected, by means of a conductive strip 79, to one of the source region 70, the drain region 72 and the gate region 74. Figure 4 shows the transistor 60 in which the internal conductive portion 76a of the via hole 76 is connected to the drain region 72, by means of a suitable metallization.
La figura 5 mostra una forma di realizzazione alternativa del transistore 60 di figura 4, secondo un ulteriore aspetto della presente invenzione. In figura 5 à ̈ mostrato un transistore 80 dello stesso tipo del transistore 60 descritto con riferimento alla figura 4, ma in questo caso il via hole 76 à ̈ formato in corrispondenza di una tra la regione di sorgente 70 e la regione di pozzo 72. Più in particolare, il via hole 76 à ̈ almeno parzialmente allineato, in vista dall’alto, con una tra la regione di sorgente 70 e la regione di pozzo 72. La porzione interna conduttiva 76a del via hole 76 à ̈ in contatto elettrico con la regione di pozzo 72, e forma un collegamento elettrico tra la regione di pozzo 72 e la metallizzazione posteriore 75, sfruttando il substrato 62. Figure 5 shows an alternative embodiment of the transistor 60 of Figure 4, according to a further aspect of the present invention. Figure 5 shows a transistor 80 of the same type as the transistor 60 described with reference to Figure 4, but in this case the via hole 76 is formed at one between the source region 70 and the drain region 72. More specifically, the via hole 76 is at least partially aligned, in view from above, with one between the source region 70 and the drain region 72. The internal conductive portion 76a of the via hole 76 is in electrical contact with the drain region 72, and forms an electrical connection between the drain region 72 and the rear metallization 75, exploiting the substrate 62.
La metallizzazione superiore della regione di pozzo 72 e la striscia conduttiva 79 non sono presenti. The top metallization of the drain region 72 and the conductive strip 79 are not present.
In uso, il transistore 60 o il transistore 80 operano in modo noto. In use, transistor 60 or transistor 80 operate in a known manner.
Le figure 6a-6d mostrano fasi di un metodo di fabbricazione utilizzabile per fabbricare il transistore 80 di figura 5. Figures 6a-6d show steps of a manufacturing method that can be used to manufacture the transistor 80 of Figure 5.
La figura 6a mostra il transistore 80 in una fase intermedia di fabbricazione, in seguito ad una serie di fasi di fabbricazione di tipo noto. Figure 6a shows the transistor 80 in an intermediate manufacturing step, following a series of manufacturing steps of a known type.
Con maggiore dettaglio, il transistore 80 di figura 6a à ̈ ottenuto mediante le seguenti fasi di processo. In greater detail, the transistor 80 of Figure 6a is obtained by means of the following process steps.
Si dispone (“provide†) un substrato 62, di materiale semiconduttore, in particolare silicio. There is (â € œprovideâ €) a substrate 62, of semiconductor material, in particular silicon.
Quindi, si forma, ad esempio mediante crescita epitassiale di nitruro di gallio sul substrato 62, uno strato di buffer 64 di tipo non drogato (i-GaN) avente spessore compreso tra circa 0.6 µm e circa 1 µm. Questa fase porta alla formazione dello strato di transizione 68, all’interfaccia con il substrato 62. In questa fase si formano e si propagano i difetti dovuti al mismatch reticolare. Then, for example by epitaxial growth of gallium nitride on the substrate 62, a buffer layer 64 of the undoped type (i-GaN) having a thickness comprised between about 0.6 µm and about 1 µm is formed. This phase leads to the formation of the transition layer 68, at the interface with the substrate 62. In this phase the defects due to the lattice mismatch are formed and propagated.
Quindi, si forma, al di sopra dello strato di buffer 64, uno strato di barriera 66, ad esempio mediante crescita epitassiale, avente spessore compreso tra circa 1 µm e circa 1,5 µm. Lo strato di barriera 66 Ã ̈, secondo una forma di realizzazione della presente invenzione, di nitruro di gallio drogato di tipo N, oppure, secondo una ulteriore forma di realizzazione, di nitruro di gallio alluminio (AlGaN). Then, above the buffer layer 64, a barrier layer 66 is formed, for example by epitaxial growth, having a thickness between about 1 µm and about 1.5 µm. The barrier layer 66 is, according to an embodiment of the present invention, of N-type doped gallium nitride, or, according to a further embodiment, of aluminum gallium nitride (AlGaN).
In seguito, figura 6b, secondo una forma di realizzazione della presente invenzione, lo strato di barriera 66 viene selettivamente attaccato in corrispondenza di una porzione in cui sarà formata, durante fasi successive, la regione di pozzo 72. L’attacco à ̈, ad esempio, ti tipo secco (“dry†) (ad esempio un attacco RIE, “reactive ion etching†, o DRIE, “deep reactive ion etching†). Next, Figure 6b, according to an embodiment of the present invention, the barrier layer 66 is selectively etched at a portion in which the drain region 72 will be formed during subsequent phases. for example, you dry type (â € œdryâ €) (for example a RIE attack, â € œreactive ion etchingâ €, or DRIE, â € œdeep reactive ion etchingâ €).
L’attacco dello strato di barriera 66 à ̈ volto alla formazione del via hole 76 di figura 5. A tal fine, l’attacco dello strato di barriera 66 à ̈, ad esempio, effettuato utilizzando una soluzione a base di cloro, fino a raggiungere lo strato di buffer 64. Anche lo strato di buffer 64 viene attaccato utilizzando lo stesso procedimento. Si continua quindi con l’attacco dello strato di transizione 68 mediante lo stesso procedimento, fino a raggiungere il substrato 62. Il procedimento di attacco può essere monitorato in modo tale da raggiungere il substrato 62 e fermarsi al substrato 62, oppure in modo da attaccare solo parzialmente il substrato 62. The attachment of the barrier layer 66 is aimed at forming the via hole 76 in figure 5. To this end, the attachment of the barrier layer 66 is, for example, carried out using a chlorine-based solution, until the buffer layer 64 is reached. The buffer layer 64 is also attached using the same procedure. The etching of the transition layer 68 is then continued by the same procedure, until the substrate 62 is reached. The etching process can be monitored in such a way as to reach the substrate 62 and stop at the substrate 62, or so as to only partially attack the substrate 62.
Quindi, uno strato di materiale isolante viene formato sulle pareti interne del via hole 76, formando la porzione interna isolante 76b (ad esempio tramite processo di deposizione PECVD). Then, a layer of insulating material is formed on the inner walls of the via hole 76, forming the inner insulating portion 76b (for example through the PECVD deposition process).
Infine, si esegue una fase di deposito di materiale conduttore internamente al via hole 76, formando la porzione interna conduttiva 76a. La porzione interna conduttiva 76a può essere formata mediante varie tecniche di deposizione di tipo noto, non facenti parte della presente invenzione. Finally, a step of depositing conductive material is carried out inside the via hole 76, forming the internal conductive portion 76a. The conductive inner portion 76a can be formed by various deposition techniques of known type, not forming part of the present invention.
Quindi, figura 6c, il procedimento di fabbricazione del transistore 80 continua secondo fasi di per sé note. In particolare, vengono formate le regioni di sorgente 70 e di pozzo 72. La regione di sorgente 70 comprende una porzione 71 di GaAl, e la regione di pozzo 72 à ̈ formata almeno parzialmente sovrapposta alla porzione conduttiva 76a del via hole 76, in modo tale che sia in contatto elettrico con essa. Uno strato isolante, o di passivazione, 81 à ̈ quindi formato sul fronte della fetta che porta il transistore 80, in modo tale da isolare lateralmente tra loro le regioni di sorgente 70 e di pozzo 72. Therefore, Figure 6c, the manufacturing process of the transistor 80 continues according to per se known steps. In particular, the source regions 70 and drain 72 are formed. The source region 70 comprises a portion 71 of GaAl, and the drain region 72 is formed at least partially overlapping the conductive portion 76a of the via hole 76, so such that it is in electrical contact with it. An insulating or passivating layer 81 is therefore formed on the front of the wafer carrying the transistor 80, so as to laterally isolate the source 70 and drain 72 regions from each other.
Le fasi del procedimento descritto comprendono inoltre formare (figura 6d) la regione di porta 74. A questo fine, lo strato di passivazione 81 viene selettivamente attaccato in corrispondenza della porzione del lato frontale 66’ in cui si desidera formare la regione di porta 74, formando un’apertura 85. Contestualmente a questa fase, lo strato di passivazione 81 viene inoltre attaccato in corrispondenza della regione di sorgente 70, per definire un’apertura 86 in cui formare la metallizzazione di sorgente. The steps of the described process further comprise forming (Figure 6d) the gate region 74. To this end, the passivation layer 81 is selectively etched at the portion of the front side 66â € ™ where it is desired to form the gate region 74 , forming an opening 85. Simultaneously with this step, the passivation layer 81 is also etched at the source region 70, to define an opening 86 in which to form the source metallization.
Una fase di deposito di uno strato di metallo, ad esempio mediante evaporazione o sputtering, ed una successiva fase di definizione fotolitografica, porta alla formazione della regione di porta 74 e della metallizzazione di sorgente, ottenendo il transistore 80 di figura 5. A deposition step of a metal layer, for example by evaporation or sputtering, and a subsequent photolithographic definition step, leads to the formation of the gate region 74 and of the source metallization, thus obtaining the transistor 80 of Figure 5.
Risulta evidente che, secondo una ulteriore forma di realizzazione della presente invenzione (non mostrate in figura), il via hole 76 può essere formato in contatto elettrico con la regione di sorgente 70, e non con la regione di pozzo 72. In questo caso, la metallizzazione di sorgente non à ̈ formata, e viene formata invece una metallizzazione di pozzo. It is evident that, according to a further embodiment of the present invention (not shown in the figure), the via hole 76 can be formed in electrical contact with the source region 70, and not with the drain region 72. In this case, the source metallization is not formed, and a drain metallization is formed instead.
Il procedimento descritto può essere applicato, con le opportune varianti, per la formazione del transistore 60 di figura 4. In questo caso, la fase di formazione del via hole 76 à ̈ eseguita dopo la fase di formazione dello strato di passivazione 81 e comprende, prima della fase di attaccare lo strato di barriera 66, la fase di attaccare lo strato di passivazione 81. Inoltre, lo strato di passivazione 81 viene anche attaccato in corrispondenza della regione di pozzo 72, per formare un’apertura atta a consentire la formazione del contatto elettrico con il via hole 76, tramite la striscia conduttiva 79. The described procedure can be applied, with the appropriate variants, for the formation of the transistor 60 of figure 4. In this case, the step of forming the via hole 76 is performed after the step of forming the passivation layer 81 and comprises, before the step of attaching the barrier layer 66, the step of attacking the passivation layer 81. Furthermore, the passivation layer 81 is also attached at the well region 72, to form an opening suitable to allow the formation of the electrical contact with the via hole 76, through the conductive strip 79.
Risulta evidente che il procedimento di formazione del via hole 76 descritto non à ̈ limitato alla fabbricazione di un transistore HEMT, ma può essere integrato in fasi di processo fabbricazione di qualsiasi tipo di dispositivo elettronico. It is evident that the procedure for forming the via hole 76 described is not limited to the manufacture of a HEMT transistor, but can be integrated in manufacturing process steps of any type of electronic device.
Da un esame delle caratteristiche del trovato realizzato secondo la presente invenzione sono evidenti i vantaggi che essa consente di ottenere. From an examination of the characteristics of the invention made according to the present invention, the advantages that it allows to be obtained are evident.
In particolare, secondo la presente invenzione, à ̈ possibile fabbricare dispositivi in GaN su substrati a basso costo (fette in silicio) superando gli ostacoli insiti nella crescita eteroepitassiale di GaN su silicio, che causa la formazione di interfacce altamente difettose e/o interlayer a bassa conducibilità termica ed elettrica. In particular, according to the present invention, it is possible to fabricate GaN devices on low-cost substrates (silicon wafers) by overcoming the obstacles inherent in the heteroepitaxial growth of GaN on silicon, which causes the formation of highly defective interfaces and / or interlayers to low thermal and electrical conductivity.
Questo consente di realizzare eterostrutture tramite crescita epitassiale con elevata flessibilità di progetto, senza limitare in alcun modo la scelta della migliore metodologia di crescita di GaN (o sue leghe) a seconda del particolare necessità , e su scala industriale. This allows to realize heterostructures through epitaxial growth with high design flexibility, without limiting in any way the choice of the best growth methodology for GaN (or its alloys) according to the particular needs, and on an industrial scale.
Inoltre, secondo la presente invenzione, il substrato di silicio à ̈ parte attiva del dispositivo elettronico fabbricato, e non à ̈ solo un supporto su cui realizzare l’epitassia. Furthermore, according to the present invention, the silicon substrate is an active part of the manufactured electronic device, and is not just a support on which to carry out the epitaxy.
La presente invenzione, inoltre, permette una efficiente dissipazione del calore generato dal dispositivo elettronico durante l’uso, grazie alla possibilità di realizzare contatti metallici all’interno dell’area attiva del dispositivo elettronico stesso. Sono inoltre evitati problemi relativi alla formazione di sacche di aria, che limitano la dissipazione termica. Infatti, essendo i via hole secondo la presente invenzione poco profondi (in particolare aventi profondità definita dallo spessore dell’epitassia cresciuta al di sopra del substrato, ed indipendente dallo spessore del substrato stesso), qualunque sia la tecnica utilizzata per il riempimento del via hole, il via hole à ̈ sempre completamente riempito. In questo modo si evitano zone vuote che si formerebbero nel caso di trench o vias molto profondi (in particolare attraversanti l’intero substrato oltre che l’epitassia formata al di sopra di esso). Furthermore, the present invention allows efficient dissipation of the heat generated by the electronic device during use, thanks to the possibility of making metal contacts inside the active area of the electronic device itself. Problems related to the formation of air pockets, which limit thermal dissipation, are also avoided. In fact, since the via holes according to the present invention are not very deep (in particular having a depth defined by the thickness of the epitaxy grown above the substrate, and independent of the thickness of the substrate itself), whatever the technique used for filling the via hole, the via hole is always completely filled. In this way, empty areas are avoided that would form in the case of very deep trenches or vias (in particular crossing the entire substrate as well as the epitaxy formed above it).
Infine, la formazione di contatti metallici verso il substrato all’interno dell’area attiva, consente di ridurre il “pitch†del dispositivo. Finally, the formation of metallic contacts towards the substrate inside the active area, allows to reduce the â € œpitchâ € of the device.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate. Finally, it is clear that modifications and variations may be made to what is described and illustrated herein without thereby departing from the scope of protection of the present invention, as defined in the attached claims.
In particolare, la presente invenzione non à ̈ limitata a strutture in gallio (o sue leghe, ad esempio GaN) cresciute su silicio, ma può essere estesa a generiche strutture in cui il substrato à ̈ elettricamente e/o termicamente isolato da uno strato attivo sovrastante (ad esempio a causa della presenza di uno strato di interfaccia indesiderato elettricamente e/o termicamente isolante). In particular, the present invention is not limited to structures in gallium (or its alloys, for example GaN) grown on silicon, but it can be extended to generic structures in which the substrate is electrically and / or thermally isolated from an active layer. overlying (e.g. due to the presence of an undesirable electrically and / or thermally insulating interface layer).
Inoltre, l’insegnamento secondo la presente invenzione non à ̈ limitato ad un particolare dispositivo elettronico, come ad esempio il diodo Schottky di figura 3 o il transistore HEMT delle figure 4 e 5, ma può essere esteso a qualsiasi dispositivo elettronico avente una struttura tale per cui in cui il substrato à ̈ elettricamente isolato da uno strato attivo sovrastante (ad esempio, ma non solo, un transistore MOSFET in GaN integrato su un substrato in silicio). Furthermore, the teaching according to the present invention is not limited to a particular electronic device, such as for example the Schottky diode of figure 3 or the HEMT transistor of figures 4 and 5, but can be extended to any electronic device having a structure such that the substrate is electrically isolated from an overlying active layer (for example, but not limited to, a GaN MOSFET transistor integrated on a silicon substrate).
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