ITRM960640A1 - Convertitore analogico-digitale a mappe interattive - Google Patents

Description

DESCRIZIONE

Convertitore Analogico-Digitale a Mappe Iterative

Presentazione

L’invenzione riguarda il progetto di un Convertitore Analogico-Digitale basato sul comportamento della mappa iterativa di Bernoulli con possibili realizzazioni circuitali a componenti discreti o integrate. I vantaggi più rilevanti in tele progetto sono la programmabilità della definizione del dato digitale convertito, ossia della lunghezza della parola bìnànàliTuscitC la grande semplicità circuitale e l’elevata velocità raggiungibile in fase di conversione. (Nel corso della descrizione verranno utilizzate espressioni in lingua inglese di uso comune, e quindi più comprensibili nella trattazione di questa materia).

Campo tecnico-applicativo

L’invenzione si colloca nel campo scientifico della conversione analogjco-digitale, dei circuiti elettronici, e trova applicazioni in tutti quei campi in cui si renda necessario convertire un segnale analogico in opportune sequenze numeriche mantenendone le giuste caratteristiche dinamiche. In particolare l’invenzione può essere utilizzata nel campo del trattamento numerico di segnali acustici, quali musica ad alta fedeltà o segnali ambientali nel caso di basse frequenze e segnali ad ultrasuoni per strumentazione a frequenze superiori, e segnali informativi in genere come nel caso di trasmissioni analogiche via cavo o via etere a frequenze opportune. Per essere più precisi, l’invenzione trova applicazione nel campo della fabbricazione dei sistemi di registrazione, acquisizione acustica, ecc. In breve, detto convertitore può essere utilizzato ovunque sia necessaria un’acquisizione numerica di un qualunque segnale eletrico, anche derivato, per una successiva elaborazione e memorizzazione.

Per quanto detto finora l’invenzione si colloca nella fàscia dei convertitori A/D (Analogico-Digitali) ad alte prestazioni per applicazioni ad alte frequenze intese in senso numerico. Detto convertitore trova applicazione in campo sia civile che militare.

Vantaggi rispetto alle tecniche precedenti

Paragonata alle soluzioni esistenti, l’invenzione proposta offre^ vantaggi economici in quanto la sua realizzazione è meno costosa a parità di prestazioni. Infati la particolare topologia circuitale offre la possibilità di utilizzare un numero molto ridoto di elementi che non è legato alla definizione della parola numerica di uscita come si osserva in altri convertitori ad alte prestazioni. Inoltre il circuito è progettato in modo da impiegare il minimo numero di elementi elettronici analogici complessi (amplificatori operazionali) impiegando porte logiche in tecnologia CMOS (Complementary Metal Oxide Semiconductor) e TTL Shottky (Transistor Transistor Logic) sia per la parte di controllo e sincronizzazione, sia per la realizzazione di speciali operazioni tipicamente legate al mondo analogico (comparazione analogica). Tale componentistica permette un funzionamento molto veloce del circuito che, in versione integrata, può raggiungere frequenze di conversione pari a circa 600 kWord/s per parole a 12 bit. U circuito è realizzabile in molti modi, per es. può essere realizzato anche in una versione intrinsecamente parallela raggiungendo frequenze di circa lMword/s a 12 bit. Un altro elemento di grande importanza è rappresentato dalla flessibilità della sua topologia circuitale. Il circuito è infatti in grado di essere programmato in modo da definire la lunghezza della parola numerica in uscita senza che il sistema subisca variazioni elettroniche e di introdurre una sorta di parallelismo interno laddove la velocità offerta in modalità semplice non soddisfi le necessità dell’utente.

Come si è pervenuti all’invenzione

L’originalità dell’invenzione risiede nell’impiego pratico delle caratteristiche dinamiche di un operatore matematico detto Mappa di Bemoulli (o Bemoulli Shift). 11 principio teorico dal quale viene estratta l’idea portante dell’ invenzione è di seguito descritto. Data una tensione analogica ìn ingresso Vj compresa tra OV ed una tensione di riferimento è possibile dare una

rappresentazione numerica in base 2 del rapporto XQ ~ - . Tale quantità ap-

partiene alla classe dei numeri reali ed in generale sarà descrita da una sequenza infinita di cifre binarie. Operare una conversione A/D ad n bit della tensione analogica in ingresso significa estrarre da XQ le prime n cifre piu significative, operando così un troncamento del numero iniziale. La mappa di BernoulÌi è un operatore ricorsivo A/: [0,1] -* [0,1] definito dalla relazione x„+i - M(xtl ) = 2xn (mod 1), cioè un numero x„ compreso tra 0 e 1 viene raddoppiato e se il suo valore è maggiore dell’unità ad esso viene sotratto 1 (Fig. 1). Associando all’intervallo [0,0.5) il valore binario 0 ed all’intervallo [0.5,1] il valore 1, ad ogni iterazione compiuta dall’operatore Av viene prodota un’uscita binaria corrispondente alla cifra analoga della rappresentazione numerica di *o . Eseguendo m- 1 volte tale operazione di ricorsione è possibile raccogliere gli m bit in uscita in modo da formare la parola numerica associata al valore analogico da convertire.

Da quanto risulta agli Inventori, non sono note soluzioni circuitali basate sullo stesso principio ma, nella letteratura specifica, sono presenti convertitori A/D basati su principi diversi, però con efficienze di funzionamento inferiori alla presente invenzione. Convertitori più veloci sono presenti in letteratura ma la complessità circuitale presentata da tali dispositivi risulta maggiore rispetto alla topologia proposta. Proprio a scopo comparativo ci si riferisce al convertitore A/D più veloce noto agli Inventori determinandone il parametro complessità in funzione della precisione offerta da tale dispositivo. 11 convertitore in questione è detto Flash Converter per la sua grande velocità di conversione; per operare una conversione a ri bit sono necessari 2” resistori ad altissima precisione, 2” - 1 comparatori analogici, 2n - 1 flip-flop Edge-Triggered ed una rete logica combinatoria con un numero di porte logiche, normalmente in tecnologia ECL per non deteriorare le prestazioni del convertitore, linearmente dipendente da 2".

L’invenzione

11 convertitore proposto comprende, generalmente, l’uso di tre amplificatori operazionali, di otto inverter CMOS, di tredici “trasmission gate” in tecnologia CMOS, di un flip-flop di tipo D, di un numero di componenti lineari quali resistori e capacità inferiore alla decina ed una rete digitale di sincronizzazione e memorizzazione limitata, non necessaria alla topologia in questione, infatti, le operazioni di sincronizzazione possono essere limitate a pochi elementi e la memorizzazione può essere lasciata all’utente fornendo un’uscita digitale seriale.

La filosofia di funzionamento del convertitore potrebbe essere associata al classico meccanismo proprio del convertitore ad approssimazioni successive. In effetti l’invenzione opera delle decisioni successive in grado di valutare di volta in volta se un segnale analogico generato dalla tensione originale è maggiore o minore della soglia posta a metà dinamica. 11 grande vantaggio rispetto al convertitore ad approssimazioni successive risiede nel fatto che non è presente nel circuito un convertitore digitale-analogico per comparare il segnale iterato alla soglia, con grande alleggerimento della complessità globale del circuito. Inoltre, a differenza di tale convertitore, la lunghezza della parola in uscita non dipende dalla struttura circuitale ma può essere programmata dairutenle nei limiti degli errori di conversione.

L’invenzione viene di seguito descritta secondo la versione attualmente preferita dagli Inventori ed in base alle tavole di disegno allegate.

Elenco delle figure

Fig. 1 - Grafico della mappa iterativa di Bemoulli

Fig. 2 - Rappresentazione schematica del convertitore analogìco-digitale Fig. 3 - Grafico della mappa di bemuolli iterata una volta

Fig. 4 - Rappresentazione schematica del convertitore parallelizzato

Fig. 5 - Schema elettrico di un comparatore

Fig. 6 - Schema elettrico di un sottrattore

Fig. 7 - Memoria analogica

Fig. 8 - Rappresentazione schematica del circuito completo nelle sue parti analogiche e digitali (che riunisce le figure 5, 6 e 7 in una vista d’insieme).

Fig. 9 - Rappresentazione schematica dei segnali di sincronizzazione.

Costituzione fìsica dell’invenzione

Con riferimento alla Fig. 2, l’invenzione è essenzialmente costituita da:

1 sottrattore

2 amplificatore di un fattore 2

3 comparatore

4 blocco di normalizzazione

5 memoria analogica

6 buffer

7 clock

V, tensione d’ingresso

Vref = VR/2 tensione di riferimento pari alla metà della dinamica d’ingresso 8 input enable

9 uscita binaria

10 rete logica

Con riferimento alla Fig. 4, il convertitore, parallelizzato, presenta alcuni elementi funzionali in più. Detti elementi, aumentati in progressione geometrica, rendono il dispositivo progressivamente più veloce. Questo è da considerarsi un aspetto importante dell’ invenzione, oggetto della presente domanda dì brevetto. Facendo riferimento alle Figg. 2 e 4:

II comparatore 3 comprende cinque inverter CMOS, sei trasmission gate, una capacità ed un segnale dì sincronizzazione, come mostrato in Fig. 5. Nella fase alta di Φ1 i quattro inverter A, B, C, D presentano un corto circuito tra ingresso

e uscita per cui la tensione al morsetto negativo della capacità vale (tensione mediana nella caratteristica del CMOS). Nello stesso tempo, grazie alla chiusura dell’interruttore Sci, la tensione Vrej viene presentata sul morset-

to positivo di C. Nella fase bassa di Φ j , corrispondente alla fase alta di Φ2 , la

tensione Vin va a sbilanciare la tensione sul condensatore in ragione della differenza tra Vin e Vrej : se Vtn < Vrej la tensione sul morsetto negativo di C

scende portando l’uscita del comparatore 3 velocemente al valore logico 1 mentre in caso contrario l’uscita passa a 0. Il grande vantaggio nell’uso di questa topologia risiede nel fatto che non sono presenti tensioni di offset e che Terrore sulla soglia di scatto del comparatore è stato valutato pochi microvolt; l’uso di un comparatore analogico, anche di precisione, avrebbe peggiorato queste caratteristiche di un fattore tra 100 e 1000. Alla fine della catena di inverter è stato posto un latch (Fig. 8) con funzione di memoria allo scopo di mostrare e mantenere lo stato logico di comparazione stabile per la lettura da parte del sottrattore.

fi sottrattore 1 è stato realizzato mediante l’uso di due amplificatori operazionali di precisione da strumentazione (Fig. 6). Questa topologia permette un’accurata valutazione della differenza delle tensioni in ingresso e, con una scelta opportuna della rete resistiva, permette una amplificazione differenziata dei due ingressi rendendo pertanto inutile la presenza dell’ amplificatore di un fattore 2 presente nello schema a blocchi.

Memoria analogica 5: la topologia di questo blocco è presentata in Fig. 7 nella quale sono state evidenziate le tre fasi di funzionamento principali A, B, C. I cinque interruttori S1,....S5 sono realizzati mediante “trasmi ss fon gate” come mostrato nello schema finale del circuito. Fase A: inizialmente la tensione da convertire entra nel buffer e, al termine della prima iterazione, il dato viene memorizzato nella capacità Cl; entrambi i condensatori devono essere esclusi dalla lettura del buffer 6. Fase B: l’ingresso viene escluso fino alla nuova conversione ed il dato in Cl viene presentato all’ingresso del buffer; dopo un’iterazione il nuovo dato sarà contenuto nella capacità C2. Fase C: il dato in C2 viene presentato all’ingresso del buffer, dopo un’iterazione il nuovo dato sarà contenuto nella capacità Cl. L’intero blocco viene sincronizzato da un opportuno segnale logico per Γ apertura e la chiusura degli interruttori.

Negli schemi a blocchi 2 e 4 non sono visibili tutti i controlli analogici e digitali necessari al circuito per svolgere la funzione di conversione. Essi possono però essere qui riassunti:

Tensione di riferimento Vrej- : essa può essere generata airintemo del circuito

mediante un generatore stabilizzato di tensione. Nel caso di circuito parallelìzzato (Fig. 4) in cui c’è necessità di avere tre o più tensioni di riferimento, esse possono essere generate da una partizione resistiva del generatore o per mezzo di un analogo numero di generatori. Questa tensione può essere miche considerata come eventuale ingresso al circuito globale.

Tensione di alimentazione: è necessaria per alimentare la logica di controllo e la rete sequenziale (contatori, latch). Essa è un parametro esterno al circuito.

Generatore di clock 7: la sua funzione è quella di sincronizzare le operazioni semplici all'interno del convertitore. Può essere un parametro esterno al circuito.

Contatori programmabili: per determinare la lunghezza della parola di bit in uscita.

Registro seriale-parallelo: per raccogliere i bit emessi serialmente dal circuito e proporli alla fine delia conversione in uscita in modo parallelo (word).

Rete combinatoria: necessaria per il trattamento dei segnali di controllo abili» tanti i vari elementi del circuito. Nel caso di convertitore parallelìzzato essa gestisce la decodifica di uscita dei k bit generati ad ogni iterazione.

Elementi sequenziali one-shot. per la generazione di segnali digitali di lunghezza inferiore al periodo di clock, necessari per l’abilitazione dell’operazione di campionamento del circuito Sample and Hold, della lettura del dato da parte del latch (LE) e per il reset dei contatori prima delFinizio di ogni conversione.

Circuito Sample and Hold\ per assicurare un valore costante durante la lettura della tensione campionata in ingresso. Non è necessario che faccia parte del circuito ma può essere un parametro esterno.

In Fig. 8 è mostrato il circuito completo nelle sue parti analogiche e digitali. In esso sono visibili gli schemi elettrici dei blocchi appena menzionati assieme al controllo della lunghezza della parola di uscita realizzato mediante un contatore numerico con reset programmato (Figg. 5, 6 e 7 riportate insieme, e blocco A) I segnali di sincronizzazione sono mostrati in Fig. 9. In essa sono visibili:

Clock: per la sincronizzazione deH’intero circuito e può essere generato internamente al dispositivo q considerato un parametro esterno. Ogni iterazione del dato avviene ogni mezzo periodo (in figura è mostrata una conversione a 10 bit per un totale di 5 periodi di clock). L’operazione di conversione inizia al primo fronte negativo del clock. Da esso vengono generati tutti gli altri segnali.

Φ: necessario per l’operazione di comparazione. Nel suo stato attivo viene letta la tensione di riferimento da parte del condensatore C per mezzo della chiusura del relativo interruttore. Nella fase bassa avviene la decisione sull’ampiezza del dato mediante la chiusura dell 'interruttore opposto. L’intera operazione avviene alFintemo di un semiperiodo di clock e pertanto questo segnale deve essere generato da un elemento one-shot.

S/H: abilita la lettura della tensione da convertire da parte del Sampie and Hoid. Questa operazione può avvenire in corrispondenza dell’ ultimo semiperiodo di clock della conversione precedente senza deteriorare la funzionalità del circuito. La durata temporale di questo segnale deve permettere una adeguata lettura del dato per cui esso è generato da un elemento one-shot .

S5: abilita la chiusura del quinto interruttore presente nella memoria analogica permettendo la lettura della tensione all’uscita del Sample and Ho/d da parte del buffer. La sua fase attiva è lunga un intero semiperiodo di dock ma avviene solo all’inizio della conversione. Esso viene generato dal clock mediante la rete combinatoria

S4: abilita la chiusura del quarto interruttore presente nella memoria analogica. Assieme a S5 esso forma il segnale di clock invertito.

SI: abilita la chiusura del primo e l’apertura del secondo e terzo interruttore presenti nel memoria analogica. E’ uguale al segnale di clock invertito.

LE: abilita la lettura dello stato di comparazione da parte del latch. Esso diviene attivo, con un certo ritardo, subito dopo il fronte negativo del segnale Φ (mostrato in Fig. 9 tratteggiato) in modo da assicurare una lettura stabile dello stato. Esso è generato da un elemento one-shot.

Clr count: azzera i contatori all’inizio della conversione ed è generato da un elemento one-shot.

Funzionamento

La Fig. 2 riporta, come già accennato, i blocchi funzionali che realizzano le funzioni iterative.

Una volta letto il dato analogico stabile presente all’ingresso esso viene mandato, per mezzo di un buffer 6, ad un amplificatore 2 progettato in modo da raddoppiare tale segnale. Se tuttavia la tensione iniziale risultasse maggiore della tensione di soglia pari a VR / 2, la quantità da iterare deve essere diminuita proprio del valore VR I 2. Questa operazione viene svolta dal comparatore 3, dal blocco di normalizzazione 4 e dal sottrattore 1. Il blocco di normalizzazione 4 si rende necessario al fine di adattare i livelli di tensione di uscita del comparatore 3 alla giusta quantità da sottrarre al dato. Infine la tensione così ottenuta viene mandata ad un blocco detto memoria analogica 5 in grado di memorizzare analogicamente il dato e renderlo pronto per una nuova iterazione. Questo blocco deve essere realizzato in modo che all’inizio della procedura di conversione esso presenti in uscita proprio il valore da convertire, mentre nei passi successivi sia il valore iterato ad essere proposto al buffer 6. Realizzando quindi il numero di iterazione desiderato è possibile leggere 2\Y uscita binaria la sequenza seriale di bit rappresentativa del valore iniziale Vi .

Una topologia alternativa a quella appena proposta in grado di parai leiizzare progressivamente le funzioni di iterazione sfrutta la proprietà delle mappe iterative per cui vale xn+2 = M2 {X†J) e, più in generale,

xn+k = A? (■*„) - Utilizzando questo genere di operatori è possibile realizzare un circuito in cui ad ogni iterazione vengono emessi k bit E’ chiaro che al l’aumentare di k il numero di componenti necessari per la realizzazione del circuito aumenta come 2k per cui, se w è il numero di bit necessari per la conversione, se si volesse una realizzazione massicciamente parallela con k=m la complessità finale del sistema risulterebbe pari a quella del convertitore Flash e le due topologie sarebbero praticamente le stesse. Nel caso k= 2, si possono ottenere aumenti della velocità di conversione fino a sfiorare il doppio rispetto al circuito base. Graficamente, la mappa iterativa è mostrata in Fig. 3 e lo schema a blocchi del sistema parallelizzato in Fig. 4.

Claims (1)

1. Rivendicazioni 1. Convertitore analogico-di gitale basato sul principio iterativo della mappa di Bernoulli (Fig. 2), costituito da componenti discreti, ìbridi, misti o integrati, caratterizzato dal fatto di essere costituito da un comparatore (3), un sottrattore (1), un amplificatore con fattore 2 (2), un elemento di normalizzazione (4), una memoria analogica (5), un buffer (6), un eventuale generatore di clock (7), un input enable (8), un’uscita binaria seriale (9), una tensione d’ingresso Vi( un eventuale generatore di tensione di riferimento pari alla metà delia dinamica di ingresso Vref = VR/2, 2. Convertitore analogico-digitale secondo la Riv. I, caratterizzato dal fatto che (Fig. 4) aumentando il numero di comparatori (3), le relative tensioni di riferimento Vnj € il fattore di amplificazione dell’amplificatore (2) aumenta il grado di parallelismo in base al numero di elementi aggiunti. 3. Convertitore analogico-digitale, secondo la Riv, 2, caratterizzato dal fatto di comprendere (Fig. 4) una rete logica (10) per la codifica del dato in uscita. 4. Convertitore analogico-digitale basato sul principio iterativo della mappa di Bernoulli, secondo le Riw. 1 e 2, caratterizzato dal fatto che il comparatore (3) (Figg. 2 e 4) (riportato in detaglio in Fig. 5) comprende cinque inverter CMOS, sei trasmission gate (Sci....6), una capacità (C) ed un segnale di sincronizzazione (Φ0, una tensione di riferimento Vre[· , una tensione di ingresso Vi. 5. Convertitore Analogico Digitale basato sul principio iterativo della mappa di Bernoulli (Fig. 2 e 4), secondo la Riv. I e 2 caraterizzato dal fatto che detto sottrattore (1), riportato in dettaglio in Fig. 6, è costituito da uno o più amplificatori operazionali (per es. OPA 627), una rete resistiva (Ra, Rb RcRd, 1K), o da analoga rete elettronica. 6. Convertitore analogi co-digitale basato sul principio iterativo della mappa di Bemoulli realizzato con componenti discreti, ibridi, misti o su circuito integrato, secondo le Riv. 1 e 2, (Fig. 2 e 4), caratterizzato dal fatto cbe detta memoria analogica (5), (riportata in dettaglio nella Fig. 7) ha tre fasi di funzionamento principali, un certo numero di interruttori SI . S5, due capacità (CI, C2), 7. Convertitore Analogico Digitale basato sul principio iterativo della map pa di Bemoulli (Figg. 2 e 4), realizzato con componenti discreti, ibridi, misti o su circuito integrato, secondo la Riv. 2, caratterizzato dal fatto che la tensione di riferimento Vrrf aumentano con l’aumentare dei comparatori (3), 8. Convertitore Analogico Digitale basato sul principio iterativo della mappa di Bemoulli (Figg. 2 e 4), costituito con componenti discreti, ibridi, misti o su circuito integrato, secondo la Riw. 1, 2 e 7, caratterizzato dal fato che deta tensione di riferimento, nel caso di circuito parallelizzato, le tensioni, possono essere generate da una partizione resistiva del generatore o per mezzo di un analogo numero di generatori, 9. Convertitore Analogico Digitale basato sul principio iterativo della map pa di Bemoulli (Figg. 2 e 4), costituito con componenti discreti, ibridi, misti o su circuito integrato, secondo le Riw. 1, 2, 7 e 8, caratterizzalo dal fatto che detta tensione VRcf può avere funzione di ingresso al circuito globale. 10. Convertitore Analogico Digitale basato sul principio iterativo della mappa di Bemoulli (Figg. 2 e 4), realizzato con componenti discreti, ibridi, misti o su circuito integrato, secondo la Riw. 1 e 2, caratterizzato dal fatto che il generatore di Clock può trovarsi all’ interno del convertitore ovvero all’esterno, a seconda delle necessità. 11. Convertitore Analogico Digitale basato sul principio iterativo della mappa di Bemoulli (Fig. 8 A), realizzato con componenti discreti, ibridi, misti o su circuito integrato, secondo le Riw.l e 2, caratterizzato del fatto che i controlli e i dispositivi analogici e digitali, per lo svolgimento della funzione di conversione, sono essenzialmente i seguenti: -generatore di clock -contatori programmabili -registro seriale parallelo -rete combinatoria -elementi sequenziali (tra cui il latch ) -circuito Sample and Hold 12. Convertitore analogico-digitale basato sul principio iterativo della mappa di Bemoulli (Fig. 2 e 4), realizzato con componenti discreti, ibridi, misti o su circuito integrato, caratterizzato dal fatto che il funzionamento della sincronizzazione degli elementi del circuito è basata su un comportamento del tipo (Fig. 9): segnale di clock (CK); segnale di comparazione (Φ[); segnale di sample and hold (S/H); segnali della memoria analogica (S1....S5); segnale del latch (LE); segnale del contatore (Clear Count). 13. Convertitore analogico-digitale, secondo le Riw. 1 e 2, (Figg. 2 e 4) (6), caratterizzato dai fatto che il buffer mostrato in dettaglio in Fig. 7, è costituito da un amplificatore operazionale del tipo OPA627, o analoga rete elettronica.