ITRM20080480A1 - Amplificatore di tipo doherty - Google Patents
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Description
PROSPETTO MODULO A
DOMANDA DI BREVETTO PER INVENZIONE INDUSTRIALE
C. TITOLO
Amplificatore di tipo Doherty
O. RIASSUNTO
Un amplificatore con architettura di tipo Doherty, con un amplificatore principale (Main o Carrier) ed uno o più amplificatori ausiliari (Auxiliary o Peaking), in cui si propone una topologia circuitale per la realizzazione del combinatore di uscita in grado di operare correttamente in architetture Doherty N-Stage e comprende, sul ramo di uscita di ciascun amplificatore principale ed ausiliario, un trasformatore di impedenza, generalmente realizzato attraverso un tratto di linea con lunghezza elettrica equivalente a 90° della frequenza di lavoro, ciascun ramo di uscita è terminato in un nodo (N1, N2, N3…NN-1); ciascun nodo (N1, N2, N3… NN-1) è collegato in serie ad un ulteriore trasformatore di impedenza tra ciascun nodo. Il carico attuatore è collegato al nodo (N1) dell’amplificatore principale.
Descrizione per invenzione dal titolo:
AMPLIFICATORE DI TIPO DOHERTY
Descrizione
La presente invenzione ha come oggetto un amplificatore con architettura di tipo Doherty, in particolare del tipo multistadio (N-stage).
Tale tipologia circuitale è stata introdotta nel 1936 da W. H. Doherty per realizzare amplificatori di potenza con un andamento di efficienza e guadagno piatto, in un determinato intervallo di valori di potenza di uscita.
Lo schema circuitale base dell’architettura Doherty, ben noto in arte, comprende:
* una coppia di amplificatori, rispettivamente detti amplificatore principale (o Main o Carrier) ed amplificatore ausiliario (o Auxiliary o Peaking);
* un trasformatore di impedenza, generalmente realizzato in forma distribuita attraverso un tratto di linea con lunghezza elettrica equivalente pari a 90° alla frequenza di lavoro;
* un elemento sfasatore, tipicamente posto in ingresso sul ramo dell’amplificatore ausiliario;
* un divisore di potenza, con un eventuale circuito implementante interruttori, necessario all’accensione ritardata dell’amplificatore ausiliario.
Tale schema è illustrato nell’annessa figura 1.
Originariamente, i due amplificatori venivano polarizzati entrambi in Classe B o AB, e l’accensione posticipata dell’amplificatore ausiliario era ottenuta attraverso un interruttore tipicamente realizzato con un attenuatore controllato posto al suo ingresso.
In seguito è stata introdotta la configurazione AB-C Doherty, che prevede la polarizzazione degli amplificatori principale ed ausiliare rispettivamente in classe AB e C, mentre la corretta distribuzione della potenza di ingresso ai due amplificatori viene ottenuta attraverso un divisore di potenza sbilanciato, opportunamente progettato.
Tuttavia un’architettura Doherty basata solo su due amplificatori, come quella riportata in Figura 1, non è in grado di fornire un’efficienza ed un guadagno sufficientemente piatti per intervalli di potenza d’uscita (Output Back Off) maggiori di 6-7 dB.
Per superare questo inconveniente, sono state pensate ed introdotte delle evoluzioni circuitali dette Doherty a più vie (Multiway o N-Way) e Doherty a più stadi (Multistage o N-Stage).
Attualmente purtroppo, la nomenclatura associata a queste tipologie di amplificatori non è ancora ben codificata in letteratura, portando così ad una non coincidenza effettiva tra il nome riferito dai progettisti dell’amplificatore e la funzione comportamentale dello stesso. In questa descrizione, il nome dell’amplificatore sarà associato alla funzione comportamentale dello stesso indipendentemente dalla nomenclatura utilizzata dagli autori stessi.
Per Doherty N-Way si intende un’architettura costituita da un amplificatore principale ed N amplificatori ausiliari (Aux1, Aux2,…AuxN). Quest’ultimi sono prima combinati tra di loro ed in seguito posti all’interno della struttura Doherty e sono portati in conduzione tutti contemporaneamente. Un esempio di questa architettura è rappresentata in figura 2.
Lo scopo è quello di generare una corrente ausiliaria, cioè generata dagli amplificatori ausiliari, molto maggiore di quella generata dall’amplificatore principale, fattore indispensabile per ottenere Output Back Off elevati. Dal punto di vista funzionale comunque è possibile considerare la combinazione degli N amplificatori ausiliari come un singolo amplificatore, lasciando così inalterato l’andamento comportamentale rispetto al Doherty base. Di conseguenza, le prestazioni del Doherty N-way lasciano aperto il problema di non poter ottenere un’efficienza piatta ed un guadagno lineare per elevati Output Back Off.
Per Doherty N-stage s’intende un’architettura come quella riportata in Figura 3, costituita quindi da:
* un amplificatore Main;
* N amplificatori Auxiliary (Aux1, Aux2,…AuxN), con N numero intero maggiore di 1;
* un combinatore di ingresso composto da 1 porta di ingresso connessa alla sorgente ed N+1 porte di uscita connesse rispettivamente agli ingressi degli N+1 amplificatori (1 Main N Auxiliary);
* un combinatore di uscita composto da N+1 porte di ingresso connesse rispettivamente alle uscite degli N+1 amplificatori ed una porta di uscita connessa al carico attuatore.
L’architettura Doherty N-Stage, da un punto di vista comportamentale, garantisce un andamento maggiormente piatto di efficienza ed un guadagno più lineare rispetto al Doherty base o all’N-way, soprattutto per ampi valori di Output Back Off.
Per attuare ciò, l’ampio Output Back Off è suddiviso in N parti, come mostrato in Figura 4 per il caso di un Doherty 2-Stage ideale dove l’Output Back Off totale viene suddiviso in OBO1(Output Back Off 1) ed OBO2(Output Back Off 2).
All’inizio di ognuna delle N parti viene portato in conduzione un amplificatore ausiliario tentando così di ottenere la ripetizione della modulazione già prevista nel caso del Doherty base (Figura 1). Punto focale per l’ottenimento multiplo della modulazione è appunto il combinatore di uscita.
Gli esempi sopra descritti, provenienti da: - N. Srirattana, A. Raghavan, D. Heo, P.E. Allen, J. Laskar, “Analysis and Design of a High-Efficiency Multistage Doherty Power Amplifier for Wireless Communications” IEEE Microwave Theory and Techniques, Vol. 53, No 3, Part 1, March 2005 Page(s):852 – 860 – e da: - W.C.E. Neo, J. Qureshi, M.J. Pelk, J.R. Gajadharsing, L. C. N. de Vreede, “A Mixed-Signal Approach Towards Linear and Efficient N-Way Doherty Amplifiers“ IEEE Microwave Theory and Techniques, Vol. 55, No. 5, May 2007 Page(s):866 – 879 - possono essere considerati come lo stato dell’arte più vicino, in quanto presentano una topologia circuitale per il combinatore di uscita.
Nella pubblicazione di Marco J. Pelk, W.C. Edmund Neo, John R. Gajadharsing, Raymond S. Pengelly e Leo C.N. de Vreede “A High 100-W GaN Three-Way Doherty Amplifier for Base-Station Application” IEEE Microwave Theory and Techniques, Vol. 56, No.
7, July 2008 Page(s):1582-1590 viene proposto un amplificatore Doherty N-Stage con un Main e due Peaking che presentano ciascuno un ramo di uscita che termina con un nodo.
I nodi sono collegati in serie ed è previsto un trasformatore di impedenza tra ciascun nodo, il carico attuatore è collegato al nodo del secondo amplificatore ausiliario.
Questo ultimo esempio rappresenta però un miglioramento poco sensibile rispetto allo stato dell’arte.
Il problema tecnico che è alla base della presente invenzione è di fornire un combinatore del tipo come sopra specificato che possa ovviare agli inconvenienti menzionati con riferimento alla tecnica nota.
In particolare, il problema risiede nella topologia circuitale del combinatore di uscita utilizzata. Le topologie circuitali presentate, infatti, non consentono di modulare in modo continuativo il carico visto dall’amplificatore Main oltre la prima delle N parti in cui è suddiviso l’Output Back Off. Di conseguenza, l’andamento teorico dell’efficienza e del guadagno riportati in Figura 4 non sono ottenibili con le topologie proposte.
Lo scopo dell’invenzione qui riportata è proprio quello di proporre una topologia circuitale per la realizzazione del combinatore di uscita in grado di operare correttamente in architetture Doherty N-Stage.
Tale problema viene risolto da un amplificatore con architettura di tipo Doherty come definito nell’annessa rivendicazione 1.
I vantaggi che ne conseguono sono i seguenti:
* l’aumento di efficienza media per un dato Output Back Off rispetto all’architettura Doherty base (Figura 1) ed agli esempi sopra descritti;
* l’aumento di linearità del guadagno in potenza per un dato Output Back Off rispetto all’architettura Doherty base (Figura 1) ed agli esempi sopra descritti;
* il raggiungimento di una potenza di uscita in saturazione maggiore rispetto agli esempi sopra descritti; a parità di dispositivi attivi impiegati.
La presente invenzione verrà qui di seguito descritta secondo un suo esempio di realizzazione preferita, unitamente ad alcune sue forme di applicazione, forniti a scopo esemplificativo e non limitativo con riferimento agli esempi che seguono ed ai disegni annessi in cui:
* la figura 1 illustra lo schema a blocchi dell’architettura Doherty base;
* la figura 2 illustra lo schema a blocchi dell’architettura Doherty N-Way;
* la figura 3 illustra lo schema a blocchi dell‘architettura Doherty N-Stage;
* la figura 4 illustra il confronto tra gli andamenti ideali di efficienza e guadagno tra un Doherty base ed un Doherty 2-Stage aventi entrambi 18 dB di Output Back Off;
* la figura 5 illustra lo schema a blocchi della topologia circuitale proposta per realizzare il combinatore di uscita in un’architettura Doherty N-Stage;
* la figura 6 illustra un generico trasformatore di impedenza;
* la figura 7 illustra un trasformatore di impedenza implementato attraverso un tratto di linea di lunghezza elettrica di 90° alla frequenza di lavoro ed impedenza caratteristica ZC;
* la figura 8 illustra un trasformatore di impedenza implementato attraverso elementi concentrati;
* la figura 9 illustra una possibile variante per l'implementazione del trasformatore di impedenza compensando i parassiti dei dispositivi attivi utilizzati nell’architettura Doherty N-Stage;
* la figura 10 illustra una possibile variante per l'implementazione del trasformatore di impedenza con contemporaneo filtraggio delle armoniche;
* la figura 11 illustra una possibile variante per l'implementazione del trasformatore di impedenza attraverso reti implementanti sia elementi distribuiti che concentrati;
* la figura 12 illustra una possibile variante per l'implementazione del trasformatore di impedenza simultaneamente a due frequenze non correlate;
* la figura 13 illustra la rete utilizzata in simulazione come modello del dispositivo attivo;
* la figura 14 illustra le curve di uscita I-V in continua della rete utilizzata in simulazione come modello del dispositivo attivo;
* la figura 15 illustra la rete utilizzata in simulazione come modello dell'amplificatore in configurazione Tuned Load;
* la figura 16 illustra il combinatore di uscita utilizzato in simulazione;
* la figura 17 illustra il combinatore di ingresso utilizzato in simulazione;
* la figura 18 illustra la struttura completa dell'architettura Doherty 2-Stage implementata in simulazione;
* la figura 19 illustra l’andamento di efficienza e guadagno simulati della rete riportata in Figura 18 in funzione della potenza di uscita;
* la figura 20 illustra l’andamento della resistenza simulata vista dall'amplificatore denominato Main nella rete riportata in Figura 18 in funzione della potenza di uscita;
* la figura 21 illustra l’andamento della resistenza simulata vista dall'amplificatore denominato Aux1nella rete riportata in Figura 18 in funzione della potenza di uscita; e
* la figura 22 illustra l’andamento della resistenza simulata vista dall'amplificatore denominato Aux2nella rete riportata in Figura 18 in funzione della potenza di uscita.
L’invenzione proposta è la topologia circuitale di un combinatore di uscita per Doherty N-stage e le sue possibili realizzazioni ed implementazioni.
In Figura 5 è riportato lo schema a blocchi della topologia circuitale proposta. Essa è composta da 2N-1 trasformatori di impedenza, connessi secondo lo schema riportato in Figura 5 appunto.
L’N-simo amplificatore ausiliario, cioè quello che per ultimo viene portato in conduzione, non ha un trasformatore di impedenza connesso alla sua uscita.
Inoltre, l’uscita del combinatore è posta a valle del trasformatore di impedenza connesso all’uscita dell’amplificatore principale (nodo N1in Figura 5). Infine, il pedice (1,2…N) associato all’amplificatore ausiliario nella dicitura Aux1, Aux2,…AuxNin Figura 5, indica anche l’ordine nel quale i diversi amplificatori ausiliari vengono portati in conduzione.
In altre parole, l’amplificatore denominato Aux1in Figura 5 sarà il primo ad entrare in conduzione, quello denominato Aux2in Figura 5 sarà il secondo ad entrare in conduzione e così via fino a quello denominato AuxNin Figura 5, che sarà l’ultimo ad entrare in conduzione.
Un trasformatore di impedenza è una generica rete due porte che può essere composta da un singolo elemento circuitale od un insieme di elementi circuitali. Dal punto di vista comportamentale, un trasformatore di impedenza è tale quando la tensione di uscita dipende esclusivamente dalla corrente di ingresso e la corrente di uscita esclusivamente dalla tensione di ingresso. Riferendosi pertanto alla Figura 6, la relazione che lega tensioni e correnti alle due porte in termini di matrice ABCD del trasformatore di impedenza è la seguente:
dove B e C sono delle costanti alla frequenza di lavoro, reali o complesse, dipendenti dagli elementi circuitali attraverso i quali viene implementato il trasformatore di impedenza.
Diverse sono le modalità attraverso cui è possibile implementare un trasformatore di impedenza. La più nota è un tratto di linea di lunghezza elettrica 90° alla frequenza di lavoro (f0) ed impedenza caratteristica ZCcome mostrato in Figura 7. In questo caso la matrice ABCD sarà:
Un secondo modo per implementare un trasformatore di impedenza è l’equivalente concentrato del tratto di linea di lunghezza elettrica 90° alla frequenza di lavoro (f0) ed impedenza caratteristica ZC. Le due topologie più note sono riportate in Figura 8. Le due reti riportate in Figura 8 possono essere sintetizzate utilizzando le due equazioni sottostanti:
dove f0è la frequenza di lavoro e ZCè l’impedenza caratteristica del tratto di linea di lunghezza elettrica 90° che le due reti di Figura 8 emulano.
A questi due approcci standard utilizzati per la sintesi di trasformatori di impedenza posso essere aggiunte notevoli varianti per ottimizzare la progettazione complessiva. Ad esempio i valori di capacità ed induttanza delle reti riportate in Figura 8 possono essere modificati allo scopo di compensare il contributo degli elementi parassiti dei dispositivi attivi utilizzati, come mostrato in Figura 9, dove Cdsè la capacità parassita di uscita del dispositivo attivo. Oppure il tratto di linea di lunghezza elettrica 90° riportato in Figura 7 può essere sostituito, come per esempio riportato in Figura 10, da reti più complesse che realizzano un desiderato controllo armonico attuando allo stesso tempo la trasformazione di impedenza richiesta. Inoltre, esistono diverse topologie circuitali che usano sia elementi distribuiti sia concentrati, come quella riportata in Figura 11, che consentono di diminuire la superficie occupata dai trasformatori di impedenza. Infine sono stati introdotti in letteratura reti, come quelle mostrate in Figura 12, che consentono di implementare un trasformatore di impedenza simultaneamente a due frequenze non correlate.
Si ricorda comunque che qualunque topologia o rete circuitale, sia essa costituita da elementi attivi, passivi o entrambi, presenti una matrice ABCD uguagliabile a quella riportata nell’equazione (1) è da considerarsi un trasformatore di impedenza e quindi può essere utilizzata nel combinatore proposto nell’invenzione.
L’invenzione proposta interesserà prevedibilmente tutte quelle applicazioni nelle quali si ha la necessità di amplificare segnali caratterizzati da un inviluppo temporale non costante, in particolare quando il rapporto picco-media è molto elevato (superiore a 6 dB). Attualmente le applicazioni dove questi tipi di segnali vengono adottati sono quelle relative ai sistemi di comunicazione di terza generazione tipo UMTS o più in generale dai sistemi di comunicazione Wireless come Zigbee, WLAN, Bluetooth, HSDPA, ecc.
Per validare l’architettura proposta è stata progettata e simulata un’architettura Doherty 2-Stage implementante il combinatore di uscita proposto.
È stato utilizzato un simulatore commerciale, nella fattispecie Advanced Design System 2008 della Agilent Technologies, universalmente conosciuto ed utilizzato per la progettazione di sistemi e circuiti elettronici a radio frequenza.
Il dispositivo attivo è stato implementato attraverso una “2 Port Symbolically Defined Device (SDD2P)”, mostrata in Figura 13, definita attraverso le seguenti equazioni:
dove I1e V1sono rispettivamente la corrente e la tensione alla porta 1 (P1 in Figura 13), mentre I2e V2sono rispettivamente la corrente e la tensione alla porta 2 (P2 in Figura 13), gmè il valore di transconduttanza del dispositivo posto uguale ad 1 ed infine Vkè il valore della tensione di ginocchio del dispositivo posto uguale a 0,01 Volt. I valori assunti sono puramente simbolici ed utilizzati per un dimensionamento esemplificativo della struttura proposta, ma non inficiano il comportamento della stessa.
In Figura 14 sono riportate le caratteristiche I-V di uscita ottenute dalla rete di Figura 13. Il dispositivo utilizzato in questo esempio è un transistor ad effetto di campo ma una realizzazione analoga a questa può essere ottenuta impiegando qualsiasi altro tipo di dispositivo attivo (BJT, HBT, MESFET, HEMT, PHEMT, LDMOS etc.)
I tre amplificatori utilizzati nell’architettura Doherty 2-Stage, cioè un amplificatore principale e due amplificatori ausiliari, sono stati implementati con la rete riportata in Figura 15, dove Vgg è la tensione di alimentazione di gate del dispositivo, Vdd è la tensione di alimentazione di drain del dispositivo ed il blocco “S1P_Eqn” rappresenta una rete una porta definita attraverso la seguente equazione:
dove S11è il coefficiente di riflessione della rete una porta, freq è la variabile che definisce le diverse frequenze, utilizzata dal simulatore per effettuare le simulazioni Harmonic Balance e RFfreq è la frequenza di lavoro. L’equazione (6) garantisce l’attuazione di un circuito aperto alla frequenza fondamentale e di un corto circuito a tutte le armoniche superiori, realizzando così la configurazione Tuned Load per l’amplificatore. Ovviamente altre configurazioni per le terminazioni armoniche possono essere considerate.
La Figura 16 riporta la rete utilizzata come combinatore di uscita, quindi la parte dell’architettura oggetto dell’invenzione. Essa è costituita da 2N-1 = 3 trasformatori di impedenza realizzati attraverso tratti di linea di lunghezza elettrica di 90° alla frequenza di lavoro (RFfreq). L’impedenza caratteristica (ZC1) della linea TL1 in Figura 16 è stata calcolata attraverso l’equazione (7). L’impedenza caratteristica (ZC2) della linea TL2 in Figura 16 è stata calcolata attraverso l’equazione (8). L’impedenza caratteristica (ZC3) della linea TL3 in Figura 16 è stata calcolata attraverso l’equazione (9). Infine, la porta P1, P2 e P3 in Figura 16 sono state connesse rispettivamente all’uscita dell’amplificatore principale, all’uscita dell’amplificatore ausiliario, che per primo entra in conduzione e all’uscita dell’amplificatore ausiliario, che per ultimo entra in conduzione. Ovviamente la porta P4 in Figura 16 è stata connessa al carico attuatore di uscita.
Riferendosi alle equazioni (7), (8) e (9), VMrappresenta la massima escursione della tensione dell’amplificatore principale (pari a “Vdd – Vk” nella configurazione Tuned Load) e IMè la massima escursione di corrente dell’amplificatore principale, imposta a mero titolo esemplificativo uguale a 0,5 A. Inoltre α1ed α2rappresentano rispettivamente il valore dell’Output Back Off totale (OBOtot) e dell’Output Back Off intermedio (OBOint) e sono definite come riportate nell’equazioni seguenti:
dove l’OBOtotè stato impostato a titolo esemplificativo ad un valore di 18dB, mentre l’OBOintad un valore di 9dB come già fatto per il caso di Figura 4.
In Figura 17 viene riportato il combinatore di ingresso utilizzato per la simulazione dell’architettura Doherty 2-Stage. Esso è composto da due tratti di linea di lunghezza elettrica di 90° alla frequenza di lavoro (RFfreq) e di impedenza caratteristica di 50Ohm, utilizzati per compensare le differenze di fase introdotte dal combinatore di uscita. Inoltre è presente un divisore di potenza a tre vie i cui parametri di trasmissione tra la porta di ingresso e le tre di uscita sono definiti nel blocco VAR1in Figura 17. Essi sono stati ottimizzati per portare in conduzione i due amplificatori ausiliari negli istanti desiderati.
In Figura 18 è riportata l’architettura completa del Doherty 2-Stage utilizzata in simulazione. Questa figura mostra inoltre che sono state effettuate simulazioni Harmonic Balance fino al settimo ordine nelle quali la frequenza fondamentale (RFfreq) è stata fissata ad 1GHz (blocco VAR1 in Figura 18). Inoltre la potenza di ingresso è stata variata da 0dBm a 30dBm con passi di 1dBm. Dal blocco VAR3 in Figura 18 sono inoltre visibili le tensioni di alimentazione utilizzate. In particolare Vddsi riferisce alla tensione di alimentazione di drain, uguale per tutti e tre gli amplificatori, mentre VggM, VggA1e VggA2sono rispettivamente le tensioni di alimentazione di gate dell’amplificatore principale, dell’amplificatore ausiliario, che per primo entra in conduzione e dell’amplificatore ausiliario, che per ultimo entra in conduzione. Anche queste tre tensioni sono state ottimizzate per garantire la desiderata accensione degli amplificatori ausiliari. Infine, nel blocco VAR2in Figura 18 viene definito il valore della resistenza di carico stimato attraverso la seguente equazione:
In Figura 19 sono riportati gli andamenti dell’efficienza e del guadagno simulati della rete di Figura 18 che coincidono con gli andamenti teorici riportati in Figura 4 confermando il corretto funzionamento della rete e conseguentemente del combinatore di uscita. Per completezza di trattazione, in Figura 20, Figura 21 e Figura 22 sono riportati gli andamenti delle resistenze simulate viste dagli amplificatori denominati rispettivamente Main, Aux1ed Aux2nella rete riportata in Figura 18. In particolare, dall’andamento riportato in Figura 20 si può notare come la resistenza dell’amplificatore principale sia modulata senza salti od interruzioni durante tutto l’Output Back Off (18 dB), cosa che con le topologie circuitali riportate negli esempi anteriori non poteva mai verificarsi. Inoltre, l’andamento riportato in Figura 21 mostra come l’amplificatore Aux1sia spento fino all’inizio della regione di Output Back Off. In seguito, esso è quindi portato in conduzione e la sua resistenza decresce correttamente, seguendo un andamento simile a quello di un amplificatore ausiliario in uno schema Doherty Base, fino al raggiungimento dell’Output Back Off intermedio (OBOint). Infine, durante tutto l’OBOint(9dB), la sua resistenza è ulteriormente modulata secondo un andamento proprio degli amplificatori principali in uno schema Doherty Base. La Figura 22 infine conferma che anche il secondo amplificatore ausiliario (Aux2) è modulato correttamente durante tutto l’OBOint.
In conclusione gli andamenti riportati in Figura 19, Figura 20, Figura 21 e Figura 22 confermano che la topologia circuitale proposta per il combinatore di uscita, oggetto dell’invenzione, è in grado di modulare correttamente le resistenze viste dagli amplificatori presenti in un’architettura Doherty N-Stage. Inoltre, tali andamenti confermano il raggiungimento dei vantaggi sopra elencati nel caso in cui l’invenzione qui proposta venga realmente implementata.
Al sopra descritto amplificatore un tecnico del ramo, allo scopo di soddisfare ulteriori e contingenti esigenze, potrà apportare numerose ulteriori modifiche e varianti, tutte peraltro comprese nell'ambito di protezione della presente invenzione, quale definito dalle rivendicazioni allegate.
Claims (3)
- RIVENDICAZIONI 1. Amplificatore con architettura di tipo Doherty multistadio (N-stage), che comprende: * un amplificatore principale (Main o Carrier) e più di un amplificatore ausiliario (Auxiliary o Peaking); * un elemento sfasatore, posto in ingresso sul ramo di detto uno o più amplificatori ausiliari; * un divisore di potenza, con un eventuale circuito implementante interruttori, necessario all’accensione ritardata di detto uno o più amplificatori ausiliari, caratterizzato dal fatto di comprendere un combinatore di uscita che prevede, sul ramo di uscita dell’amplificatore principale e di ciascun amplificatore ausiliario, salvo l’ultimo della serie, un trasformatore di impedenza, ciascun ramo di uscita terminando in un nodo (N1, N2, N3…NN-1), ciascun nodo (N1, N2, N3… NN-1) essendo collegato in serie ad un ulteriore trasformatore di impedenza tra ciascun nodo adiacente, il carico attuatore essendo collegato al nodo (N1) dell’amplificatore principale.
- 2. Amplificatore secondo la rivendicazione 1, in cui il trasformatore di impedenza è un tratto di linea di lunghezza elettrica 90° alla frequenza di lavoro (f0) ed impedenza caratteristica ZCsecondo la relazione che segue:
- 3. Amplificatore secondo la rivendicazione 1, in cui il trasformatore di impedenza è l’equivalente concentrato del tratto di linea di lunghezza elettrica 90° alla frequenza di lavoro (f0) ed impedenza caratteristica ZCisecondo le seguenti relazioni:dove f0è la frequenza di lavoro e ZCè l’impedenza caratteristica del tratto di linea di lunghezza elettrica 90° emulata.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT000480A ITRM20080480A1 (it) | 2008-09-04 | 2008-09-04 | Amplificatore di tipo doherty |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT000480A ITRM20080480A1 (it) | 2008-09-04 | 2008-09-04 | Amplificatore di tipo doherty |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ITRM20080480A1 true ITRM20080480A1 (it) | 2010-03-05 |
Family
ID=40523714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT000480A ITRM20080480A1 (it) | 2008-09-04 | 2008-09-04 | Amplificatore di tipo doherty |
Country Status (1)
| Country | Link |
|---|---|
| IT (1) | ITRM20080480A1 (it) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030141933A1 (en) * | 2002-01-28 | 2003-07-31 | Ultrarf, Inc. | N-way RF power amplifier with increased backoff power and power added efficiency |
| WO2004017512A1 (en) * | 2002-08-19 | 2004-02-26 | Koninklijke Philips Electronics N.V. | High power doherty amplifier |
| EP1677414A1 (en) * | 2004-12-31 | 2006-07-05 | Postech Foundation | Power amplifying apparatus using asymmetric power drive |
-
2008
- 2008-09-04 IT IT000480A patent/ITRM20080480A1/it unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030141933A1 (en) * | 2002-01-28 | 2003-07-31 | Ultrarf, Inc. | N-way RF power amplifier with increased backoff power and power added efficiency |
| WO2004017512A1 (en) * | 2002-08-19 | 2004-02-26 | Koninklijke Philips Electronics N.V. | High power doherty amplifier |
| EP1677414A1 (en) * | 2004-12-31 | 2006-07-05 | Postech Foundation | Power amplifying apparatus using asymmetric power drive |
Non-Patent Citations (1)
| Title |
|---|
| M W J ET AL: "Design of N-way distributed Doherty amplifier for WCDMA and OFDM applications", LETTERS, IEE STEVENAGE, GB, vol. 43, no. 10, 10 May 2007 (2007-05-10), pages 577 - 578, XP006028752, ISSN: 0013-5194 * |
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