ITMI971005A1 - Amplificatore di lettura dinamico per dispositivi di memoria a semiconduttore di tipo eprom eeprom e flash-eprom - Google Patents

Description

DESCRIZIONE

Campo di applicazione

La presente invenzione fa riferimento ad un amplificatore di lettura dinamico per dispositivi di memoria a semiconduttore di tipo EPROM, EEPROM e Flash-EPROM .

Più in particolare, l'invenzione si riferisce ad un amplificatore di lettura dinamico del tipo comprendente un circuito di sense a massa virtuale avente una coppia di nodi di uscita/ un dispositivo di equalizzazione per equalizzare il potenziale presente su detti nodi; rispettivi rami circuitali di riferimento e di matrice associati a detti nodi di uscita e facenti capo a rispettivi terminali d'ingresso; una porzione circuitale di polarizzazione per detti terminali d'ingressso.

Arte nota

Com'è ben noto, nei circuiti elettronici di memoria non-volatile integrati su semiconduttore è necessaria la presenza di un dispositivo circuitale che consenta di rilevare o, meglio "leggere", i dati nelle celle di memoria. Questo dispositivo, a cui è demandato il compito di convertire il dato analogico letto in un dato digitale, prende il nome di "sense amplifier".

Sono noti dispositivi sense amplifier di tipo statico. Tuttavia, le migliori prestazioni si ottengono con sense amplifiera di tipo dinamico, intendendo con questo termine la presenza all'interno dell'amplificatore di un elemento di memoria latch che trattiene i dato letto.

Un tipico esempio di sense amplifier dinamico per memorie non-volatili di tipo Flash-EPROM è descritta nella domanda di brevetto europea No. 0713 222.

Il sense amplifier descritto in questo documento anteriore comprende una struttura di base ad amplificatore differenziale nella quale una cella da leggere della matrice di memoria viene confrontata con una cella di riferimento.

Le correnti della cella di matrice e di un generatore di corrente di riferimento sono confrontate dall'amplificatore attraverso una conversione corrente/tensione che rende possibile la lettura dal confronto tra le tensioni presenti su due nodi sul ramo di matrice e sul ramo di riferimento rispettivamente.

Il ciclo di lettura di un amplificatore noto e del tipo descritto nella suddetta domanda europea può essere suddiviso in tre fasi:

- equalizzazione (equilibration) e precarica?

- integrazione;

- lettura.

La fase di precarica richiede un'apposita circuiteria 144 di precarica alla quale è demandato il compito di caricare ad un predeterminato valore di potenziale i nodi di uscita dell'amplificatore. La presenza di una tale circuiteria appesantisce la struttura dell'amplificatore.

Inoltre, è prevista una porzione circuitale 143 di equalìzzazione (input equilibration) che è attivata all'inizio della fase di equalìzzazione. La gestione del funzionamento di tale porzione circuitale allunga il tempo di lettura dell'amplificatore.

Infine, la fase di conversione corrente/tensione viene ottenuta tramite un'integrazione della differenza tra le correnti di matrice e di riferimento. Ciò provoca rumore sulla tensione di riferimento utilizzata per imporre una tensione di bit-line sulle colonne della matrice di memoria.

La presente invenzione ha come obiettivo il perfezionamento degli amplificatori di lettura dinamici descritti nella suddetta domanda di brevetto europea.

Una soluzione tecnica nota che migliora già le prestazioni dell'amplificatore descritto in precedenza è illustrata in una seconda domanda di brevetto europeo della stessa richiedente.

In questa seconda domanda viene descritto un amplificatore di lettura dinamico comprendente un circuito di sense, incorporante una porzione circuitale latch ed un dispositivo di equalizzazione, ed una porzione circuitale di polarizzazione per polarizzare i terminali d'ingresso dei rami di matrice e di riferimento dell'amplificatore differenziale .

Pur vantaggiosa sotto vari aspetti, anche questa seconda soluzione tecnica nota presenta alcuni inconvenienti qui di seguito evidenziati.

Per quanto riguarda il circuito di sense, questa soluzione nota non consente di generare rapidamente una sensibile tensione differenziale prima dell'abilitazione della porzione circuitale di latch.

Per quanto riguarda la porzione circuitale di polarizzazione, vengono utilizzati due distinti circuiti a controreazione per imporre una tensione su ciascuno dei due ingressi dell'amplificatore. Ciò richiede l'impiego di due distinti segnali di controllo Pcleft e Pcright.

Inoltre, il controllo del circuito avviene a "catena aperta", in quanto i segnali di controllo non dipendono dal valore delle correnti da confrontare.

Questi inconvenienti si traducono in un amplificatore di lettura non particolarmente veloce.

Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un amplificatore di lettura dinamico, per dispositivi di memoria a semiconduttore di tipo EPROM, EEPROM e Flash-EPROM, il quale abbia caratteristiche strutturali e funzionali tali da superare gli inconvenienti citati con riferimento alla tecnica nota.

Sommario dell'invenzione

L'idea di soluzione che sta alla base della presente invenzione è quella di utilizzare un circuito attivo per generare una tensione differenziale tra i nodi di uscita dell'amplificatore di lettura durante la fase di confronto tra la corrente del ramo di matrice e la corrente del ramo di riferimento.

Sulla base di tale idea di soluzione il problema tecnico è risolto da un amplificatore del tipo precedentemente indicato e caratterizzato dal fatto che detto circuito di sense e detto dispositivo di equalizzazione sono pilotati da rispettivi segnali per generare una predeterminata tensione differenziale tra detti nodi di uscita prima dell'attivazione del circuito di sense.

Le caratteristiche ed i vantaggi dell'amplificatore di lettura secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.

In tali disegni:

Breve descrizione dei disegni

- la figura 1 mostra una vista schematica di un esempio di realizzazione dell'amplificatore di lettura secondo l'invenzione;

la figura 2 mostra in maggiore dettaglio la struttura circuitale dell'amplificatore di figura 1;

le figure 3 e 4 mostrano rispettive viste schematiche di un circuito equivalente all'amplificatore di figura 1 in due diverse condizioni di funzionamento,-- la figura 5 corrisponde alla figura 2 ma con evidenziato un particolare della struttura circuitale dell'amplificatore secondo l'invenzione;

le figure 6A, 6B; 7A, 7B; 8A, 8B mostrano rispettivi diagrammi comparativi in funzione del tempo di analoghi segnali in tensione presenti sia nell'amplificatore di lettura secondo l'invenzione, sia in amplificatori realizzati secondo l'arte nota.

Descrizione dettagliata

Con riferimento a tali figure, con 1 è globalmente e schematicamente indicato un amplificatore di lettura realizzato in accordo con la presente invenzione per dispositivi di memoria a semiconduttore, ad esempio del tipo EPROM, EEPROM e Flash-EPROM.

L'amplificatore 1 comprende un circuito di sense (sense Circuit) 11 formato essenzialmente da due coppie di transistori PMOS ed NMOS ad accoppiamento incrociato.

Tali transistori sono visibili in figura 2 con le sigle 151 e 152 per quanto riguarda i transistori PMOS e con le sigle 146 e 147 per quanto riguarda i transistori NMOS.

II circuito 11 è sostanzialmente un dispositivo latch a massa virtuale nel quale la prima coppia di transistori 151, 152 PMOS ha i rispettivi terminali di sorgente (source) collegati ad un riferimento di tensione Vdd di alimentazione. Il circuito il prende parte attiva nella generazione di una tensione differenziale che consente la lettura del dato in memoria secondo i principi della presente invenzione.

Il terminale di pozzo (drain) del transistore 152 è collegato al terminale di pozzo del transistore 147 e ad un nodo di uscita vera SAOUT. Il terminale di comando (gate) del transistore 146 è collegato a sua volta a detto nodo di uscita SAOUT.

Il terminale di pozzo del transistore 151 è collegato al terminale di pozzo del transistore 146 e ad un nodo di uscita negata (inverse) NOTSAOUT. Il terminale di comando del transistore 147 è anch'esso collegato a tale nodo di uscita NOTSAOUT.

Entrambi i nodi SAOUT e NOTSAOUT sono collegati ai terminali di conduzione di un transistore 155 di tipo PMOS che opera in qualità di transistore di equalizzazione e corrisponde genericamente ad un dispositivo di equalizzazione mostrato nel blocco 12 di figura 1. Il terminale di comando di tale transistore di equalizzazione riceve un segnale NOTEQUIL.

II transistore 155 è attivo per effettuare un'equalizzazione dei nodi di uscita precedente alla fase di lettura vera e propria.

La struttura dell'amplificatore 1 comprende inoltre due rami circuitali 2 e 3 comunemente noti come ramo di riferimento e ramo di matrice rispettivamente. Tali* rami sono indicati anche con le sigle AMPI, AMP2. Le estremità libere di tali rami 2 e 3 fanno capo a rispettivi terminali d'ingresso indicati con RL e RRL. ;Una porzione circuitale 13 di isolamento è interposta tra i nodi di uscita SAOUT, NOTSAOUT ed i rami circuitali 2 e 3 per stabilire un collegamento durante la fase di equalizzazione ed interrompere tale collegamento durante la fase di lettura. ;La porzione circuitale 13 comprende una coppia di transistori PMOS 138 e 139 aventi i rispettivi terminali di comando in comune ed i rispettivi terminali di pozzo collegati al ramo di riferimento ed al ramo di matrice. I terminali di comando ricevono anche un segnale ISOLATE. ;A ciascuno dei transistori 138 e 139 è accoppiato un transistore NMOS, rispettivamente 1201 e 1202, avente il terminale di comando in comune con i terminali di sorgente della seconda coppia di transistori NMOS 146 e 147 del circuito latch 11. ;Un segnale SENSE è applicato al terminale di comando di ciascuno dei transistori 1201, 1202 tramite un invertitore 1203. A valle dell'invertitore 1203 vi sarà dunque un segnale NOTSENSE. ;Pertanto, in accordo con l'invenzione, l'attivazione del circuito 11 di latch e lo spegnimento del dispositivo di equalizzazione 12 sono controllati da rispettivi e distinti segnali SENSE e NOTEQUIL opportunamente temporizzati. ;E' prevista inoltre una porzione circuitale 14 di ripristino (restore) inserita nell'amplificatore 1 tra la porzione 13 di isolamento ed i terminali RL ed RRL. ;Questa porzione circuitale 14 provvede ai flussi di corrente dai terminali d'ingresso RL e RRL in fase di lettura e dopo l'intervento della porzione 13. ;In figura 2 si può apprezzare come la porzione circuitale 14 di ripristino comprenda solo una coppia di transistori PMOS 181 e 182 aventi i rispettivi terminali di comando in comune e riceventi un segnale NOTRESTORE. ;I terminali di sorgente dei transistori 181 e 182 sono collegati al riferimento di alimentazione Vdd. Il terminale di pozzo del transistore 181 è collegato al ramo circuitale 2 di riferimento, mentre il terminale di pozzo del transistore 182 è collegato al ramo circuitale 3 di matrice . ;L'amplificatore 1 comprende una porzione circuitale 15 di polarizzazione dei terminali d'ingresso RL e RRL. Tale porzione 15, indicata anche con la rigla CASCODE, comprende una coppia di identici transistori 134 e 136, in questo caso di tipo NMOS. ;Il primo transistore 134 di tale coppia è inserito in serie sul ramo 2 di riferimento, mentre il secondo 136 di tali transistori è inserito in serie sull'altro ramo 3 di matrice. ;I terminali di comando dei transistori 134 e 136 sono collegati tra loro e ricevono un identico segnale VREF che corrisponde ad un riferimento stabile in tensione. ;La struttura dell'amplificatore secondo l'invenzione è completata da una porzione circuitale 16 di bloccaggio (clamp) che viene attivata solo quando gli ingressi RL e RRL non sono collegati agli elementi: cella di riferimento e cella di matrice, delle quali si vuole effettuare il confronto tra correnti. In sostanza, la porzione 16 è attiva quando la decodifica di colonna è inattiva . ;Questa porzione circuitale 16 comprende due coppie di transistori 1120, 121 e 1122, 1123, tutti di tipo NMOS. ;La prima coppia di transistori 1120, 1121 ha i terminali di comando in comune e riceventi un segnale CLAMP di abilitazione. ;Il terminale di pozzo del transistore 1120 è collegato al terminale d'ingresso RL, mentre il terminale di pozzo del transistore 1121 è collegato al terminale d'ingresso RRL. ;Il transistore 1122 è collegato in serie al transistore 1120 verso un riferimento di tensione, ad esempio una massa GND. Tale transistore è in configurazione diodo . ;Il transistore 1123 è collegato in serie al transistore 1121 verso la massa GND. Anche tale transistore è in configurazione diodo. ;Viene ora descritto il funzionamento dell'amplificatore di lettura secondo l'invenzione. ;All'inizio di un ciclo di lettura (read cycle) il segnale SENSE è ad un valore logico basso ed il circuito 11 viene tenuto in uno stato inattivo mantenendo a valore alto il potenziale sulla sorgente comune della seconda coppia di transistori NMOS 146 e 147. Ciò viene consentito dal segnale NOTSENSE a valle dell'invertitore 1203. ;In queste condizioni, i nodi d'uscita SAOUT e NOTSAOUT risultano collegati tra loro dal transistore di equalizzazione 155. ;Quando vienè attivata la fase di decodifica, il segnale CLAMP commuta ad un valore logico basso rilasciando il circuito di bloccaggio 16. ;Uno dei due terminali d'ingresso, ad esempio il terminale RRL, è collegato ad un elemento di memoria, ad esempio una linea di bit di una matrice di celle flash. ;L'altro terminale d'ingresso, in questo esempio il terminale RL, risulta collegato ad un generatore di corrente di riferimento. ;Le due correnti che incominciano a scorrere lungo i rami di matrice e di riferimento, attraverso i terminali RRL e RL, verranno indicate nel seguito con le sigle Icell e Irei. ;La resistenza del transistore di equalizzazione può essere considerata in prima approssimazione pari a zero. In seguito specificheremo meglio il valore R che tale resistenza non deve superare. ;In questa situazione, i due transistori PMOS 151 e 152 del circuito 11 risultano collegati come due diodi in parallelo e ciascuno di essi fornisce la seguente corrente I: ;I = (Icell Iref)/2 (1) II valore del potenziale sui nodi d'uscita SAOUT e NOTSAOUT è dato dalla seguente relazione: ;V(SAOUT) = V (NOTSAOUT) = Vdd - Vsd ;(2) ;dove Vsd è la caduta di tensione sorgente-pozzo ai capi dei transistori 151, 152 in configurazione diodo. ;La qui allegata figura 3 mostra schematicamente un circuito equivalente dell'amplificatore secondo l'invenzione nelle condizioni operative fin qui descritte. ;Applicando le leggi di Kirchoff ad uno dei due nodi di uscita SAOUT o NOTSAOUT, è possibile dimostrare che la corrente che scorre attraverso il transistore 155 di equalizzazione è Ieq: ;Ieq = (Icell - Iref)/2 (3) ;In risposta ad una transazione di livello logico nel segnale NOTEQUIL, il transistore di equalizzazione 155 viene spento e viene avviata la fase di confronto tra le correnti dei due rami dell'amplificatore. ;Nella qui allegata figura 4 è mostrato uno schema elettrico di un circuito equivalente dell'amplificatore all'inizio di tale fase di confronto. Come si può notare in questo schema, il transistore 155 è stato rimosso non essendo attivo. ;L'assenza di corrente attraverso il transistore 155 determina la carica di uno dei due nodi di uscita e la scarica dell'altro nodo. ;Supponendo che vi siano due capacità parassite di uguale valore, rispettivamente Cl e C2, collegate ciascuna ad un corrispondente nodo d' uscita SAOUT e NOTSAOUT, è possibile calcolare il valore iniziale delle correnti attraverso tali capacità tramite le leggi di Kirchoff : ;; ;; Pertanto, la pendenza dei due segnali in tensione presenti sui nodi d'uscita SAOUT e NOTSAOUT, proprio all'inizio della fase di confronto, è data da: ;;; ;; La pendenza del segnale differenziale [(V (SAOUT) -V (NOTSAOUT)] è data da: ;; ;; che può essere definita come la derivata della tensione differenziale all'inizio della fase di confronto. ;Dopo la separazione dei due rami circuitali 2 e 3 la corrente fornita al nodo d'uscita sul quale vi è un calo di potenziale subisce una diminuzione, mentre aumenta la corrente fornita sul nodo in crescita di potenziale. ;Questo fenomeno di retroazione positiva, dovuto ;alla configurazione del circuito 11 di latch, provoca un incremento della derivata della tensione differenziale durante tutto il periodo della fase di confronto e fino al punto in cui la tensione differenziale tra i nodi di uscita è tale da forzare la commutazione di uno dei due transistori NMOS del circuito 11 latch. ;In altre parole, quando incomincia la fase di confronto, il circuito viene lasciato in uno stato di equilibrio instabile e lo sbilanciamento tra le due correnti di riferimento e di matrice spinge il sistema verso uno dei due stati stabili consentiti. ;Dopo un predeterminato intervallo di tempo dall'inizio della fase di confronto, il segnale SENSE commuta verso un valore logico alto avviando la fase di lettura. ;In risposta al fronte di salita del segnale SENSE, il segnale NOTSENSE diventa basso attivando i due transistori NMOS 146 e 147 del circuito 11 e spegnendo i due transistori 1201 e 1202 facenti parte della porzione circuitale di isolamento 13. Contemporaneamente, il segnale ISOLATE commuta ad un valore logico alto interrompendo il collegamento tra i nodi d'uscita del sense amplifier ed i due rami circuitali 2 e 3. ;In questa condizione, il circuito 11 è lasciato libero di assumere uno dei due stati logici consentiti fornendo quindi una piena risposta di livello CMOS relativa al confronto tra le correnti dei due rami circuitali. ;Immediatamente dopo la salita del segnale ISOLATE, il segnale NOTRESTORE va basso aprendo un nuovo percorso di corrente ai rami circuitali 2 e 3 e mantenendo gli ingressi dell'amplificatore carichi al corretto livello di tensione. ;Dopo che il dato fornito dal sense amplifier è stato trasferito ad un registro di memoria non mostrato in quanto convenzionale, tutti i segnali di controllo vengono reinizializzati (reset) per riportare il circuito nello stato di equilibrio iniziale ed avviare un nuovo ciclo di lettura . ;Dalla precedenti considerazioni deriva in modo evidente che l'amplificatore secondo l'invenzione opera essenzialmente in tre distinte fasi: ;- equalizzazione; in cui il circuito di sense è inattivo; ;- confronto; in cui viene generata una tensione differenziale tra i nodi d'uscita SAOUT e NOTSAOUT; ;- lettura; in cui viene rilevata la tensione differenziale presente tra i nodi d'uscita. ;La risposta della fase di lettura produce un livello di tensione del tutto compatibile con i livelli dei segnali CMOS. ;Per completezza di descrizione viene segnalato che per il buon funzionamento dell'amplificatore secondo l'invenzione occorre calibrare il valore della resistenza interna al dispositivo di equalizzazione. ;Se consideriamo il valore della corrente che scorre attraverso il transistore 155 durante la fase di equalizzazione notiamo che essa determina un segnale differenziale statico iniziale che è consistente con la tensione differenziale attesa. ;In altri termini, dopo che la fase di equalizzazione è stata completata, il sistema viene lasciato in uno stato che è prossimo al punto di equilibrio instabile, ma leggermente spostato verso uno dei due stati stabili. ;Si faccia a questo proposito riferimento alla figura 5 nella quale viene mostrato schematicamente il circuito equivalente dell'amplificatore in fase di equalizzazione. La figura 5 corrisponde sostanzialmente alla figura 2, ma in essa è evidenziata la resistenza R interna al transistore 155. ;il valore del segnale differenziale statico iniziale può essere determinato nel modo seguente: ;; ; dove II ed 12 sono le correnti che attraversano i due transistori PMOS 152, 152 e DI è data da: ;; ;; (11) ;in cui DV è la tensione differenziale statica tra i due nodi d'uscita e gm è la transconduttanza dei transistori PMOS nel punto di lavoro stabilito dalla relazione (2). ;Le leggi di Kirchoff stabiliscono che: ;; ;; e quindi: ;;; ;; dove R è la resistenza del dispositivo di equalizzazione . ;; ;; con la condizione che R*gm << 2 in modo tale che la stabilità del sistema possa essere garantita in fase di equalizzazione .

Nelle figure 6A, 6B; 7A, 7B; 8A e 8B sono riportate curve e grafici comparativi caratteristici del funzionamento dell'amplificatore secondo l'invenzione e di amplificatori realizzati secondo l'arte nota.

Da questi grafici è possibile apprezzare l'andamento dei principali segnali elettrici presenti nell'amplificatore 1 nelle sue diverse condizioni operative. Dal confronto con l'andamento di analoghi segnali presenti nei circuiti di tipo noto si può apprezzare come l'amplificatore secondo l'invenzione fornisca una risposta particolarmente veloce in fase di lettura .

Nell'amplificatore secondo l'invenzione il valore della tensione differenziale d'uscita risulta, durante la fase di confronto, una funzione del tempo crescente con derivata crescente. Pertanto, il valore della derivata della tensione differenziale d'uscita sale rapidamente durante la fase, di confronto. Quando questo segnale di tensione differenziale sale fino al raggiungimento della tensione di soglia di uno dei transistori NMOS del circuito 11.

Nei circuiti secondo la tecnica nota (EP 0713 222) la derivata della tensione differenziale rimane costante durante la fase di integrazione.

Inoltre, se le capacità parassite presenti ai due nodi di uscita sono equivalenti, il valore iniziale della derivata della tensione differenziale del circuito secondo l'invenzione è pari al valore costante della derivata della tensione generata nel circuito noto durante la fase di integrazione .

Da queste considerazioni si desume facilmente che l'amplificatore secondo l'invenzione può raggiungere un valore significativo di tensione differenziale in tempi inferiori rispetto a quelli richiesti dai circuiti secondo la tecnica nota.

Inoltre, la generazione della tensione differenziale viene effettuata a partire da un livello di tensione continua inferiore rispetto ai circuiti noti. Ciò rende la struttura del circuito 11 di latch più nel raggiungere uno stato stabile in risposta al fronte di salita del segnale SENSE.

Per questi motivi la durata della fase di lettura dell'amplificatore secondo l'invenzione è di circa il 50% inferiore rispetto alla durata della lettura negli amplificatori noti.

Nei circuiti di tipo noto, in particolare in quello descritto nella domanda europea No. 0713 222, durante la fase di integrazione si può determinare del rumore sul segnale di riferimento VREF. Ciò può rappresentare un serio problema poiché questo segnale viene utilizzato come tensione di riferimento in altre porzioni circuitali della memoria .

Nell'amplificatore secondo l'invenzione questo problema è sostanzialmente assente in quanto vi è una separazione bilanciata tra i due nodi d'uscita SAOUT e NOTSAOUT durante la fase di confronto tra le correnti del ramo di matrice e del ramo di riferimento.

Un altro vantaggio è dato dal fatto che l'utilizzo del circuito di bloccaggio 16 garantisce la corretta polarizzazione dei rami d'ingresso RL e RRL, anche quando risulta disattivata la connessione di questi rami con il generatore della corrente di riferimento e con l'elemento di memoria.

Claims (7)

1. RIVENDICAZIONI 1.Amplificatore di lettura dinamico, in particolare per dispositivi di memoria a semiconduttore di tipo EPROM, EEPROM e Flash-EPROM, del tipo comprendente: - un circuito (11) di sense a massa virtuale avente una coppia di nodi (SAOUT, NOTSAOUT) di uscita; un dispositivo (12) di equalizzazione per equalizzare il potenziale presente su detti nodi; - rispettivi rami (2, 3) circuitali di riferimento e di matrice associati a detti nodi (SAOUT, NOTSAOUT) di uscita e facenti capo a rispettivi terminali (RL, RRL) d'ingresso; - una porzione circuitale (15) di polarizzazione per detti terminali (RL, RRL) d'ingressso; caratterizzato dal fatto che detto circuito (11) di sense e detto dispositivo (12) di equalizzazione sono pilotati da rispettivi segnali (SENSE, NOTEQUIL) per generare una predeterminata tensione differenziale tra detti nodi di uscita prima dell'attivazione del circuito (11) di sense.
2. 2. Amplificatore secondo la rivendicazione 1, caratterizzato dal fatto che detto dispositivo (12) di equalizzazione è un transistore PMOS (155) avente i terminali di conduzione collegati a detti nodi ed il terminale di comando ricevente detto segnale (NOTEQUIL) di di pilotaggio.
3. 3. Amplificatore secondo la rivendicazione 1, caratterizzato dal fatto che una porzione circuitale (13) di isolamento asservita ad un segnale (ISOLATE) di comando è interposta tra i nodi di uscita (SAOUT, NOTSAOUT) e detti rami circuitali (2, 3) per stabilire un collegamento tra un ramo ed un corrispondente nodo durante la fase di equalizzazione ed interrompere tale collegamento durante la fase di lettura.
4. 4. Amplificatore secondo la rivendicazione 1, caratterizzato dal fatto che detta porzione circuitale (15) di polarizzazione comprende una coppia di identici transistori (134, 136), il primo (134) dei quali è inserito in serie sul ramo (2) di riferimento, mentre il secondo (136) dei quali è inserito in serie sull'altro ramo (3) di matrice, i terminali di comando di detti transistori (134, 136) essendo collegati tra loro per ricevere un identico segnale (VREF) di riferimento stabile in tensione.
5. 5. Amplificatore secondo la rivendicazione 3, caratterizzato dal fatto di comprendere una porzione circuitale (14) di ripristino inserita detta porzione (13) di isolamento ed i terminali (RL, RRL) d'ingresso per ripristinare i flussi di corrente dai terminali d'ingresso in fase di lettura e dopo l'intervento della porzione (13) d'isolamento.
6. 6. Amplificatore secondo la rivendicazione 1, caratterizzato dal fatto di comprendere inoltre una porzione circuitale (16) di bloccaggio associata a detti terminali (RL, RRL) d'ingresso ed attivata solo quando il circuito (11) di sense è scollegato dai rami circuitali (2, 3).
7. 7. Amplificatore secondo la rivendicazione 1, caratterizzato dal fatto che il circuito (11) di sense è un latch formato da due coppie di transistori (151, 152; 146, 147) a collegamento incrociato e la commutazione del segnale (NOTEQUIL) applicato al dispositivo (12) di equalizzazione avvia una fase di confronto delle correnti presenti su detti rami (2, 3) tramite un incremento della tensione differenziale dei nodi di uscita (SAOUT, NOTSAOUT) durante tutto il periodo del confronto e fino al punto in cui detta tensione differenziale raggiunge il valore di soglia di almeno uno dei transistori del circuito (il) di sense .