IT9020796A1 - Procedimento per la conversione di codici digitali e convertitore digitale-analogico che utilizza tale procedimento - Google Patents

Description

DESCRIZIONE dell'invenzione industriale

La presente invenzione riguarda un procedimento per la conversione di codici digitali, e più precisamente di codici di tipo binario con segno, cioè codici in cui la parola è formata da N bit, uno dei quali costituisce il bit di segno.

L'invenzione riguarda inoltre un convertitore digitaleanalogico di elevata risoluzione e frequenza di lavoro superiore al MHz, in particolare un convertitore del tipo a due fasi in cui vengono inizialmente convertiti i bit più significativi della parola di codice, e successivamente i bit meno significativi.

Preferibilmente tale convertitore è del tipo con singola alimentazione ed atto ad essere integrato in tecnologia CMOS.

E' noto un convertitore digitale-analogico a due fasi o due step impiegante una tecnica "mista" (resistivacapacitiva) , in cui la decodifica degli M bit più significativi viene effettuata mediante una conversione a demoltiplicazione di tensione o "potenziometrica", mentre i restanti K bit meno significativi vengono decodificati con una tecnica a commutazione di carica.

Normalmente un convertitore interamente potenziometrico impiega una rete resistiva (o stringa di resistori) costituita da 2N elementi (dove N è il numero di bit) che opera come un potenziometro a passi discreti, alimentato agli estremi da due tensioni di riferimento Vref+ e Vref-, i cui vari livelli di tensione vengono selezionati tramite una matrice decodificatrice a interruttori, controllati dai bit da decodificare.

Una architettura di questo tipo permette di ottenere una elevatissima velocità di.conversione, ma risulta praticabile solo per basse risoluzioni. Per un numero di bit pari ad 8 essa infatti presenta degli svantaggi dovuti alla complessità del partitore di tensione e della logica di commutazione. Con 8 bit è già necessario utilizzare una stringa resistiva formata da 256 elementi distinti, la cui implementazione in forma integrata risulta problematica comportando l'occupazione di una estesa area sul chip, ed inoltre risulta critica la precisione richiesta agli elementi della stringa

Un circuito di conversione interamente a commutazione di carica fa uso di una matrice di condensatori pesati in modo binario che iniettano nella massa virtuale di un amplificatore operazionale una quantità di carica proporzionale ad una tensione di riferimento e alla parola digitale in ingresso.

Anche questa tecnica di conversione presenta inconvenienti al crescere della risoluzione in quanto, per un numero di bit relativamente elevato (8 - 10), essa richiede un grande rapporto di valori capacitivi.

Ciò comporta, oltre ad un notevole aumento di area, un rallentamento dello slew rate (o velocità di variazione) dell'amplificatore ed una riduzione del prodotto bandaguadagno, che pongono un limite superiore alla frequenza di lavoro dell’ordine di qualche centinaio di kHz.

L'architettura mista rappresenta quindi un buon compromesso per la realizzazione di convertitori a media risoluzione (9 - 11 bit) con velocità di conversione di qualche MHz.

Il vantaggio in termini di risoluzione deriva dal fatto che i primi M bit sono intrinsecamente monotoni, mentre la matrice di condensatori deve soddisfare una accuratezza di matching e di monotonicità pari a soli K bit per effettuare una conversione a M K bit. Tuttavia, all'aumentare della risoluzione richiesta, cioè del numero di bit che formano il codice, questa tecnica è soggetta agli inconvenienti sopra indicati per ciascuno dei due tipi di conversione.

Scopo della presente invenzione è quello di migliorare ulteriormente la risoluzione ottenibile con questa architettura mista (cioè aumentare il numero complessivo di bit che formano il codice binario) limitando gli inconvenienti sopra illustrati per i due tipi di conversione al crescere del numero dei bit.

Questo scopo viene conseguito mediante l'invenzione che consiste in un procedimento per la conversione di un codice digitale di tipo binario con segno formato da N bit, uno dei quali rappresentativo del segno, caratterizzato dal fatto di prevedere le seguenti operazioni:

a. costruire due tensioni unipolari positive comprese tra il livello di massa analogica ed un livello di fondo scala superiore, l'escursione massima di ciascuna di tali tensioni essendo pari ad 1/4 della tensione picco picco da ricostruire;

b. traslare verso il basso la seconda di tali tensioni di una quantità pari alla sua escursione massima, così da ottenere due tensioni ancora unipolari, di cui la prima ha sempre polarità positiva, mentre la seconda ha polarità sempre negativa, entrambi di ampiezza pari al modulo dimezzato della tensione finale;

c. effettuare la differenza algebrica di queste due tensioni, con il bit di segno che determina quale delle due tensioni costituisca di volta in volta il minuendo e il sottraendo.

L'invenzione consiste inoltre in un convertitore digitaleanalogico a struttura completamente differenziale, del tipo comprendente una stringa resistiva per la decodifica degli M bit più significativi ed una matrice di condensatori pesati in modo binario e suddivisi in due rami, una estremità di ciascun ramo essendo collegata ad uno degli ingressi di un amplificatore differenziale, mentre le altre armature dei condensatori sono collegabili alternativamente all’una o all'altra di una coppia di tensioni costanti e di una coppia di tensioni dipendenti dalla configurazione dei K bit più significativi,

caratterizzato dal fatto che la detta stringa resistiva comprende 2M/2 elementi resistivi di valore uguale, i cui estremi sono collegati ad una tensione di riferimento superiore e ad una tensione di massa analogica che costituiscono la detta coppia di tensioni costanti, e dal fatto che le armature dei condensatori di un ramo sono collegabili selettivamente ad una prima coppia di tensioni individuate dagli (M -1) bit più significativi sulla stringa resistiva, mentre le armature dell’altro ramo sono collegabili selettivamente ad una seconda coppia di tensioni che sono specularmente simmetriche delle tensioni della detta prima coppia, rispetto al punto medio della rete resistiva.

Ulteriori caratteristiche vantaggiose formano oggettodelie restanti rivendicazioni.

L'invenzione verrà ora descritta più dettagliatamente con riferimento a forme realizzative preferite,ma non limitative, illustrate nei disegni allegati, in cui:

la Fig. 1 mostra uno schema a blocchi di massima del convertitore digitale/analogico di tipo completamente differenziale che utilizza il procedimento secondo l’invenzione;

le Figg. 2A e 2B mostrano rispettivamente la struttura della stringa resistiva e quella del circuito di conversione a commutazione ài carica del convertitore di Fig. 1;

le Figg. 3A e 3B mostrano, a scopo esemplificativo, la selezione dei livelli di tensione della stringa per due particolari parole in ingresso;

la Fig. 4 mostra una realizzazione circuitale schematica di una configurazione preferita della struttura a condensatori commutati secondo l'invenzione;

la Fig. 5 mostra i segnali di fase Φ1 e Φ2;

La Fig. 6 mostra la struttura di una delle due parti che costituiscono il blocco di campionamento e tenuta SH;

le Figg. 7A - 7C illustrano il procedimento di conversione con riferimento ad un esempio; e

la Fig. 8 illustra schematicamente la variante del convertitore che utilizza un circuito di tipo non differenziale (single-ended).

Il procedimento di conversione verrà ora descritto facendo riferimento alle Figg. 7A - 7C per una applicazione preferita, ossia per una conversione D/A implementata con una topologia differenziale.

Si supponga, a scopo semplificativo, che la tensione da ricostruire in uscita sia una sinusoide Vout con ampiezza picco picco Vpp come mostrato in Fig. 7A. Assumendo una parola digitale in ingresso formata da N bit, un convenzionale procedimento di conversione richiederebbe, per la decodifica di un segnale con tale range dinamico, 2<N >pesi di conversione o livelli di tensione compresi tra un fondo scala negativo Vref- ed un fondo scala positivo Vref+.

Il procedimento secondo l'invenzione impiega invece soltanto 2N-1 pesi o livelli di tensione (cioè la metà), compresi tra un livello di massa analogica del segnale, indicato con Vgnd, ed un fondo scala positivo, indicato nel seguito con Vref.

Il primo passo della conversione consiste nella costruzione di due tensioni unipolari comprese tra Vgnd e Vref, e quindi sempre positive, la cui escursione massima è pari a Vpp/4, indicate con Vo+ e Vo- in Fig. 7B.

Il secondo passo consiste nella traslazione di Vo- che viene abbassata di Vpp/4, ottenendosi così due tensioni ancora unipolari, di cui la prima Vo+ ha sempre polarità positiva, mentre la seconda Vo- con polarità sempre negativa, che hanno ampiezza pari al modulo dimezzato della tensione finale, come mostrato in Fig. 7C. Secondo il procedimento dell'invenzione, la costruzione delle due tensioni Vo+ e Vo- è indipendente dal bit di segno.

La tensione finale di uscita viene quindi ottenuta come differenza algebrica di queste due tensioni, con il bit di segno che determina quale delle due tensioni costituisca di volta in volta il minuendo e il sottraendo. Nel semiperiodo in cui la sinusoide di uscita Vout deve essere positiva, Voviene sottratto a Vo+, mentre nell'altro semiperiodo viene effettuata l'operazione contraria, e cioè [(Vo-) - (Vo+)].

Il procedimento, come si vedrà meglio nel seguito, risulta particolarmente vantaggioso quando viene applicato ad una architettura di conversione a due fasi mista in cui gli M bit più significativi vengono decodificati in una delle due fasi con una disposizione potenziometrica, mentre i restanti K bit vengono decodificati nell'altra fase tramite una struttura a capacità commutate. In questo caso infatti il numero di elementi della stringa resistiva viene dimezzato, e la traslazione della forma d'onda Vo- viene ottenuta variando semplicemente il livello di riferimento a cui viene precaricata una matrice di condensatori.

La scelta della polarità della tensione finale viene semplicemente effettuata invertendo la connessione di due blocchi di campionamento e tenuta {sample and hold) posti a valle delle due tensioni Vo+ e Vo-, mentre la differenza fra queste due tensioni è intrinseca alla struttura differenziale del circuito.

Il procedimento secondo l'invenzione è comunque applicabile anche al caso di una struttura circuitale a unica uscita o single ended. In questo caso la tensione analogica viene ottenuta sfruttando i pesi di conversione compresi tra Vgnd e Vref, ottenendosi così il modulo della sinusoide finale, ossia una forma d'onda con escursione massima pari a Vpp/2. Quando il bit di segno è negativo, la forma d'onda viene traslata in tensione di una quantità pari a Vpp/2, ottenendo un segnale finale a due polarità rispetto al livello di massa analogica. Una struttura schematica di una tale disposizione è rappresentata in Fig. 8 e verrà descritta più oltre.

Inoltre, il procedimento secondo l’invenzione è applicabile anche ad una conversione analogica-dìgitale. In questo caso, la traslazione della tensione analogica di ingresso operata in funzione della sua polarità viene effettuata utilizzando una struttura a capacità commutate. Esso consente anche in questo caso un risparmio di area di integrazione in quanto dimezza il numero di elementi di confronto necessari per codificare il segnale.

Pertanto, mediante il procedimento dell'invenzione, da una parte si riduce il numero di componenti resistivi, e dall'altra non sono necessari nè componenti nè fasi aggiuntivi per la traslazione. Il procedimento proposto consente anzi delle semplificazioni circuitali. Infatti il convenzionale procedimento di conversione necessita di tre generatori di riferimento: uno per la massa analogica, uno per il fondo scala positivo ed uno per il fondo scala negativo. Il procedimento secondo l'invenzione consente di eliminare completamente il riferimento di tensione negativa.

L'invenzione verrà ora illustrata ulteriormente in dettaglio con riferimento ad una forma realizzativa preferita di convertitore digitale-analogico illustrato nelle figure. Con riferimento alla Fig . 1, il convertitore secondo l’invenzione comprende una prima porzione 10 per la conversione degli M bit più significativi MSB, ed una seconda porzione 12 per la conversione dei K bit meno significativi LSB di una parola di codice formata da M+K bit.

La porzione 10 prevede una disposizione RSW, formata da una stringa resistiva (denominata anche ladder) e da una matrice di interruttori, e da un selettore SEL che controlla l'apertura e la chiusura degli interruttori secondo fasi dipendenti dai valori dei bit da decodificare. La disposizione RSW è alimentata con una tensione di riferimento indicata con Vref ed una tensione di massa analogica Vgnd, ad esempio rispettivamente di 3,5 e 2,5 V nel caso di una alimentazione a 5 V e di una specifica di dinamica di uscita pari a 2V.

In funzione della configurazione in ingresso degli (M-l) MSB, la disposizione RSW produce in uscita una coppia di livelli di tensione che individua gli estremi dell'intervallo in cui sarà compresa la tensione di uscita. Più precisamente, data la struttura differenziale del convertitore, verranno fornite in uscita le coppie di tensioni Vi+1 e Vi, Vj+1 e Vj specularmente simmetriche rispetto al livello di tensione Vm intermedio tra Vref e Vgnd.

La seconda porzione 12 per la conversione dei K bit meno significativi LSB, che avviene nel secondo semiperiodo di clock, comprènde una matrice o array di condensatori AC, alimentati dalle tensioni di uscita di RSW e controllati in ingresso dai bit LSB e da due segnali di fase Φ1 e Φ2 mostrati in Fig. 5.

Le uscite della matrice di condensatori sono collegate agli ingressi di un amplificatore operazionale AP. Le uscite Vo+ e Vo- dell’amplificatore operazionale AP sono collegate ad un circuito di campionamento e tenuta SH su controllo della fase Φ2 e sulle uscite di quest'ultimo sono disponibili i segnali analogici differenziali convertiti Vout+ e Vout-.

Le tensioni analogiche in uscita dall'amplificatore differenziale AP sono disponibili solo durante la fase utile Φ2 ed è quindi necessario porre in cascata un circuito che permetta di leggere le tensioni durante la fase Φ2 e conservarle durante la fase successiva (fase Φ1 del ciclo di conversione successivo) . Come verrà spiegato più dettagliatamente nel seguito, sono in effetti previsti due blocchi di campionamento e tenuta, ed il bit di segno be della parola da decodificare controlla il tipo di connessione tra l'amplificatore operazionale ed il circuito SH.

Nella Fig. 2A, che mostra più in dettaglio la struttura di RSW, sono rappresentate alcune delle resistenze che costituiscono la stringa resistiva (o ladder) secondo l'invenzione, che è formata dagli elementi resistivi RI, R2,. Rx-2, Rx-1, Rx.

Tutte le resistenze interne al ladder hanno valore pari ad R che rappresenta il minimo elemento resistivo, e sono in numero pari a 2<M-1 >, ossia dimezzato rispetto alle stringhe resistive della tecnica nota. In conseguenza di ciò, il ladder verrà nel seguito indicato anche come semistringa.

Gli estremi della semistringa sono collegati rispettivamente alla tensione Vref e alla massa analogica Vgnd a cui è riferito il segno della tensione analogica di uscita.

Mediante disposizioni di tipo noto e schematizzate in Fig. 2A mediante interruttori SW, i bit più significativi MSB selezionano due coppie di tensioni Vi+1, Vi e Vj+1, Vj sulla semistringa.

Attraverso un circuito MX, comprendente interruttori sostanzialmente di tipo noto e comandati dal bit bss di peso più significativo immediatamente successivo al bit di segno, le due coppie di tensioni Vi+1, Vi e Vj+1, Vj selezionate sulla stringa dal selettore SEL in base ai bit più significativi (e quindi indipendentemente dal bit di segno bs) vengono rese disponibili alle matrici di condensatori facenti parte della struttura AC.

Il circuito MX stabilisce così la connessione corretta con le tensioni delle due coppie, che vengono ora indicate con V1+, V2+ e VI-, V2- come risulterà più chiaro nel seguito.

La Fig. 2B mostra più dettagliatamente la struttura della matrice di condensatori AC che comprende due parti o rami, indicati con CP e CM, le cui uscite alimentano rispettivamente l'ingresso non invertente e l'ingresso invertente dell'amplificatore differenziale AP . Le uscite Vo+ e Vodell 'amplificatore differenziale AP sono collegate ai corrispondenti ingressi attraverso condensatori di reazione aventi una capacità 2<K>C, dove K è il numero di bit LSB.

Ciascuno dei rami CP e CM comprende una serie di condensatori di capacità C, C, 2C, 4C,...2<K-1>C, collegati in parallelo, i quali condensatori hanno l'armatura superiore (top plate) comune collegata al corrispondente ingresso dell'amplificatore operazionale AP. L'altra armatura (bottom piate) dei condensatori è collegata selettivamente, tramite interruttori elettronici comandati con segnali attivi durante la fase Φ2, ad una delle quattro tensioni appartenenti alle due coppie Vl+, V2+ e Vi-, V2-.

Più precisamente, le tensioni della coppia V1+, V2+ vengono rese disponibili al ramo CP della matrice di capacità, mentre le tensioni della coppia VI-, V2- vengono rese disponibili al ramo CM della matrice di capacità, con modalità che verranno spiegate più dettagliatamente nel seguito.

Come si vede dalla Fig. 5 che riporta uno schema semplificato delle fasi Φ1 e Φ2 all'interno del periodo di conversione T, Φ1 è a livello logico alto nella prima metà del ciclo di clock durante il quale avviene la conversione dei bit MSB tramite la selezione operata dal blocco SEL e dal blocco MX dei vari livelli di tensione disponibili sulla semistringa. La fase Φ2 è invece alta durante la seconda metà del periodo di clock durante il quale avviene la conversione dei bit LSB descritta nel seguito.

Come visibile in Fig. 2B, nel ramo superiore CP gli interruttori pilotati dal comando Φ1 collegano il relativo condensatore alla tensione Vref, cioè alla tensione di fondo scala positiva, mentre gli interruttori pilotati dai comandi di clock ·nell’intervallo di tempo in cui Φ2 è alta collegano il relativo condensatore all' una o all'altra delle tensioni V1+ e V2+, a seconda dello stato logico del bit jesimo appartenente al set dei K bit meno significativi.

Un condensatore di valore minimo pari a C è sempre connesso durante Φ2 alla tensione più bassa tra le due selezionate {sempre coincidente con V1+) per fare in modo che la tensione minima in uscita dall'amplificatore AP sia pari a

ossia sia pari a V1+, qualunque sia la parola digitale meno significativa presente all'ingresso del convertitore.

In modo analogo, nel ramo inferiore CM gli interruttori pilotati dal comando Φ1 collegano il relativo condensatore alla tensione Vgnd (ossia alla tensione di massa analogica), mentre gli interruttori pilotati dai comandi di clock e

collegano il condensatore all'una o all’altra delle due

tensioni VI- e V2- a seconda dello stato del bit jesimo appartenente al set dei bit meno significativi LSB.

Un condensatore di valore minimo C è sempre collegato, nell’intervallo di tempo in cui Φ2 è alta, alla minima tensione fra V2- e Vi- (sempre coincidente con V1-) per ragioni analoghe a quelle esposte in riferimento al condensatore di valore minimo appartenente al ramo superiore CP, ossia per rendere completa l'iniezione di carica proporzionale a VI- qualunque sia la parola digitale in ingresso.

Il funzionamento del convertitore secondo l’invenzione verrà ora descritto con riferimento alle Figg. 3 e 4.

Nelle Figg. 3A e 3B viene illustrata in maggiore dettaglio la selezione dei livelli sulla semistringa. Si supponga che la parola digitale in ingresso corrisponda ad un livello di tensione compreso nell'intervallo individuato tra le due prese A e B consecutive sulla semistringa.

Tale livello è superiore a Vgnd e inferiore al livello centrale della semistringa indicato in Fig. 3A come Vm. Durante la prima metà del periodo di clock, il selettore SEL attiva i comandi di clock che azionano la chiusura degli interruttori MA ed MB rendendo disponibile gli estremi Vj e Vj+1 dell'intervallo di tensione entro cui sarà compresa la tensione di uscita. Contemporaneamente SEL attiva la chiusura degli interruttori MC ed MD che rendono disponibili i livelli di tensione corrispondenti agli estremi dell’intervallo di tensione speculare al precedente rispetto al livello Vm.

Per l'ipotesi fatta, il bit bss è pari a 0, quindi il blocco MX chiude gli interruttori MXl, MX2, MX3 ed MX4 e determina la relazione Vj = Vi-, Vj+1 = V2- connettendo di conseguenza le prese A e B della semistringa alle armature inferiori dei condensatori che costituiscono la matrice del ramo M.

Durante la fase Φ2 i condensatori effettuano l'iniezione di una carica proporzionale a tali tensioni avendo come livello di riferimento Vgnd (ossia la tensione a cui erano connessi durante la fase Φ1 precedente).

Tale iniezione consiste nel fluire di carica positiva attraverso il condensatore di reazione 2<K>C dando luogo ad una tensione Vo- in uscita inferiore a Vgnd, ossia negativa.

Il blocco MX effettua contemporaneamente anche la connessione Vi = V2+ e Vi+1 =V1+. I condensatori della matrice appartenenti al ramo CP vengono connessi durante Φ2 in tal modo alle prese D e C della semistringa. Il loro livello di riferimento è pari a Vref (tensione a cui erano connessi durante la fase Φ1). La loro commutazione su V1+ e V2+ provoca in tal modo l'iniezione di una carica negativa che, fluendo attraverso il condensatore di reazione verso l'uscita Vo+, origina su tale uscita una tensione maggiore di Vgnd, ossia una tensione positiva.

Se, lasciando invariati gli altri bit, si suppone che sia

il selettore SEL attiva gli stessi comandi di fase

chiudendo gli stessi interruttori MA, MB, MC ed MD.

Il blocco MX riceve quindi le stesse tensioni in ingresso, tuttavia esso aziona la chiusura degli interruttori MX5, MX6, MX7 ed MX8 e stabilisce una nuova configurazione ponendo Vi=Vl-, Vi+l=V2-, Vj=V2+, Vj+l=Vl+. Le prese C e D vengono quindi connesse ai condensatori del ramo M, e le prese A e B a quelli del ramo P.

Le tensioni Vo+ e Vo- hanno la stessa polarità di prima ma ampiezza maggiore, dovendo ora costruire per sottrazione una tensione analogica di uscita di ampiezza compresa tra Vc e νD.

Questa disposizione per la conversione dei bit MSB consente di semplificare la circuiteria logica che costituisce il blocco SEL, di minimizzare il numero delle fasi che convergono sugli interruttori connessi ad ogni presa della semistringa ed il numero degli interruttori stessi.

Con riferimento alla Fig. 4 vengono ora illustrate più dettagliatamente le strutture AC e AP che effettuano la conversione dei bit LSB. Per semplicità viene illustrato solo il ramo superiore CP, e la matrice di tali condensatori viene sinteticamente rappresentata evidenziando un generico condensatore della matrice stessa, indicato con 2<J>C.

La struttura a capacità commutate della precedente Fig. 2B illustrava gli elementi capacitivi utili per l'iniezione e l’integrazione della carica, ossia la carica proporzionale al codice e alle tensioni di riferimento. La Fig. 4 illustra ora in maggior dettaglio una struttura preferita adottata nell'invenzione, che comprende anche i condensatori e il cui ruolo verrà descritto in seguito.

Durante la fase Φ1, il condensatore di ingresso e quello di retroazione scaricano la carica che avevano immagazzinato durante il ciclo di conversione precedente.

Grazie alla struttura invertente, attraverso il condensatore di parcheggio Cf fluisce solo la carica necessaria per l'aggiornamento della tensione di offset presente all'ingresso dell’amplificatore operazionale. La matrice di ingresso e il condensatore di reazione hanno infatti sempre carica opposta e di uguale valore.

Durante la successiva fase il condensatore di ingresso

viene connesso alla tensione più elevata o a quella meno elevata della coppia V1+ e V2+ disponibile, la connessione essendo determinata dal bit di peso jesimo.

Se, ad esempio, tutti i bit LSB sono nulli, allora tutti i condensatori della matrice superiore vengono connessi a V1+ dando luogo ad un passaggio di carica attraverso il condensatore che provoca una ampiezza Vo+ in uscita pari a [(Vref) - (V1+)] riferita a Vgnd.

Al tempo stesso, tutti i condensatori della matrice inferiore CM, la cui commutazione è pilotata dagli stessi bit meno significativi, vengono connessi a VI-, provocando un livello di uscita negativo (rispetto a Vgnd) pari a [(V1-) -(Vgnd)] .

Poiché V1- e V1+ erano speculari sulla semistringa rispetto al livello intermedio Vm, si sono così costruite le due tensioni differenziali corrispondenti al codice di ingresso. Si noti che fino a questo punto il procedimento di conversione (e quindi i.componenti circuitali che lo implementano) è indipendente dal bit di segno

L'informazione relativa a viene infatti elaborata a questo livello dell'operazione di conversione.

Come spiegato in precedenza, è necessario campionare i segnali Vo+ e Vo- dell'amplificatore AP durante la fase Φ2 e conservarli fino alla fase Φ2 del successivo periodo di conversione. Questa operazione viene realizzata mediante due blocchi di campionamento e tenuta SH1 ed SH2 (globalmente indicati con SH in Fig. 1), uno solo dei quali è schematicamente illustrato in Fig. 6. Tale blocco comprende un amplificatore Al, due condensatori Csh ed interruttori S1-S4 controllati da segnali derivati da Φ1 e Φ2 e dal bit di segno bs.

Se il bit di segno è negativo, i collegamenti tra questi due blocchi e le uscite Vo+ e Vo- dell'amplificatore differenziale AP vengono scambiati, realizzando in questo modo l’inversione della tensione analogica finale. In altre parole, la conversione del bit di segno comporta la sola aggiunta di due semplici interruttori.

I vantaggi del nuovo procedimento di conversione proposto vengono pienamente sfruttati dalla architettura mista a due fasi presentata che costituisce la forma realizzativa attualmente preferita dell'invenzione.

Il dimezzamento del numero di componenti della stringa resistiva comporta un risparmio in termini di area di silicio, particolarmente evidente qualora la linearità richiesta sia elevata, e ciò conduca all'utilizzo di resistenze integrate in polisilicio, che presentano una bassa resistenza specifica.

La riduzione di estensione della stringa comporta un miglior matching resistivo (a parità di caratteristiche tecnologiche) e di conseguenza ad una migliore linearità assoluta.

La logica di selezione risulta più semplice e la topologia differenziale, oltre a vantaggi noti intrinseci di miglior reiezione a disturbi sulla linea di alimentazione, costituisce una implementazione più semplice e diretta del procedimento di conversione proposto.

E' da segnalare che la logica di selezione avrebbe potuto essere ulteriormente semplificata se su uno dei due rami CP o CM si fosse scambiato il ruolo delle fasi Φ1 e Φ2, effettuando quindi la connessione alle prese della semistringa durante la fase Φ1, e la scarica-lettura offset durante la fase Φ2. Secondo questa possibilità, si potrebbero costruire le tensioni differenziali Vout+ e Vout- usando gli stessi livelli sulla semistringa, ossia selezionando una sola copppia di tensioni sulla stringa.

Tuttavia, la configurazione qui proposta permette di ottenere un importante vantaggio quando viene combinata con un procedimento di compensazione dell 'effetto di clockfeedthrough, procedimento che forma oggetto di un'altra domanda di brevetto depositata dalla Richiedente dal titolo "Procedimento per la compensazione dell ’effetto di clockfeedthrough in circuiti impieganti capacità commutate".

Come è noto, l’apertura di un interruttore origina un fenomeno di iniezione di carica parassita la quale, in nodi ad alta impedenza (ad esempio la massa virtuale di un amplificatore operazionale), dà origine ad una tensione di errore o tensione di clockfeedthrough.

La configurazione invertente proposta consente di aprire prima della fase utile (fase Φ2) solamente interruttori polarizzati a tensioni di riferimento e non alla tensione del segnale.

L’iniezione di carica parassita che si origina a seguito di tale apertura è quindi costante per qualunque parola digitale in ingresso. La tensione di clockfeedthrough è inoltre di modo comune (seppure parzialmente a causa dei mismatch fra i due cammini) e viene quindi parzialmente reiettata dalla reazione di modo comune nello stadio amplificatore differenziale.

La connessione dei condensatori alla semistringa solo durante la seconda metà del periodo di clock, quando la parte digitale (selettore SEL, interruttori sulle prese della semistringa, blocco MX)· ha completato la transizione, evita l'accoppiamento diretto di disturbi provenienti dalla parte digitale.

La riduzione dell'effetto di clockfeedthrough residuo e di quello più importante (perchè dipendente dal segnale) originato dagli interruttori che connettono le uscite Vo+ e Vo- ai due blocchi SH, è stata effettuata applicando la tecnica di compensazione che forma oggetto della già citata domanda di brevetto alla quale si rimanda per ulteriori dettagli.

La struttura a capacità commutate presenta ulteriori importanti vantaggi che verranno sinteticamente indicati nel seguito, sempre in riferimento alla Fig. 4.

La tensione di offset, dovuta a mismatch tra i due cammini di amplificazione dell'amplificatore differenziale, viene memorizzata dai condensatori di ingresso (2<j>C) e da quello in retroazione (2<K>C) durante la fase Φ1, di modo che l'iniezione di carica utile in massa virtuale durante la successiva fase Φ2 risulta indipendente dalla tensione di offset. Lo zero di trasmissione così realizzato in continua da questa configurazione consente inoltre di ridurre il rumore 1/f equivalente di ingresso dell'amplificatore operazionale.

Le capacità parassite esistenti tra le armature dei condensatori integrati ed il substrato non influenzano l'iniezione di carica in quanto i condensatori di iniezione e di integrazione hanno una armatura sempre connessa alla massa virtuale, e l'altra commutata tra punti a bassa impedenza.

Durante la fase di lettura dell'offset, l'amplificatore operazionale viene chiuso in reazione attraverso Cf che è caricato alla tensione di segnale memorizzata durante la fase Φ2 precedente. Questo impedisce che le uscite debbano tornare al livello di massa analogica, come accadrebbe se l'amplificatore durante Φ1 venisse chiuso in reazione unitaria tramite un interruttore. Ampie escursioni in uscita si tradurrebbero in una elevata specifica di slew rate.

Il condensatore Cf, oltre a contenere il tempo di slew rate dell'amplificatore operazionale, permette di compensare l'errore di scarica incompleta dovuto al fatto che in realtà il guadagno dell'amplificatore operazionale è grande ma di valore finito.

Il condensatore infine mantiene chiusa in modo continuo la retroazione, evitando l'insorgere di ampie fluttuazioni di uscita che potrebbero verificarsi durante l'intervallo di non sovrapposizione delle fasi, durante il quale l'amplificatore si troverebbe in anello aperto in assenza di Ca. Tali fluttuazioni potrebbero comportare un aumento del tempo di slew rate.

Nella Fig. 8 viene illustrata schematicamente la disposizione relativa ad un conversione di tipo single-ended, utile ad esempio quando non ci sono problemi di rapporto S/N, che ha una struttura più semplice rispetto a quella differenziale, e quindi consuma meno area sul chip nell'integrazione .

In questo caso l'amplificatore operazionale AS ha un ingresso collegato alla tensione di massa analogica Vgnd, e l'altro ingresso alimentato alternativamente con il segnale e con una delle tensioni Vgnd o Vref, a seconda del bit di segno della parola di codice. Ciò viene ottenuto mediante gli interruttori mostrati schematicamente in Fig. 8 e comandati dal bit di segno bs. La tensione di uscita Vo, presente sulla singola terminazione e riferita a massa, viene ottenuta usando come riferimento Vgnd se è negativa (bs=l interruttore associato chiuso nella fase Φ1), e Vref se è positiva. La tensione Vo ha modulo pari a Vpp/2 se Vpp è l’ampiezza picco picco della sinusoide da ricostruire.

Benché l'invenzione sia stata descritta ed illustrata con particolare riferimento a forme realizzative preferite, essa si estende a coprire le implicite varianti e modifiche e gli adattamenti che risulteranno evidenti al tecnico del settore.

Claims (10)

1. RIVENDICAZIONI 1. Procedimento per la conversione di un codice digitale di tipo binario con segno formato da N bit, uno dei quali rappresentativo del segno, caratterizzato dal fatto di prevedere le seguenti operazioni: a. costruire due tensioni unipolari positive (Vo+, Vo-) comprese tra il livello di massa analogica (Vgnd) ed un livello di fondo scala superiore (Vref), l'escursione massima di ciascuna di tali tensioni essendo pari ad 1/4 della tensione picco picco da ricostruire (Vpp); b. traslare verso il basso la seconda (Vo-) di tali tensioni di una quantità pari alla sua escursione massima, così da ottenere due tensioni ancora unipolari, di cui la prima (Vo+) ha sempre polarità positiva, mentre la seconda (Vo-) ha polarità sempre negativa, entrambi di ampiezza pari al modulo dimezzato della tensione finale; c. effettuare la differenza algebrica di queste due tensioni (Vo+, Vo-), con il bit di segno che determina quale delle due tensioni costituisca di volta in volta il minuendo e il sottraendo.
2. 2. Procedimento secondo la rivendicazione 1, caratterizzato dal fatto che le due dette tensioni unipolari positive (Vo+, Vo-) sono simmetriche rispetto ad un livello pari a [(Vgnd) Vpp/8] e che vengono impiegati soltanto 2<N-1 >pesi di conversione.
3. 3. Procedimento secondo la rivendicazione 1 o 2, applicato in una architettura di conversione mista, caratterizzato dal fatto di prevedere la decodifica dei bit di modulo per costruire le due tensioni unipolari (Vo+, Vo-), e e la decodifica separata del bit di segno (bs).
4. 4. Procedimento secondo la rivendicazione 3, caratterizzato dal fatto che la traslazione di livello di una delle due tensioni unipolari (Vo+, Vo-) viene ottenuta variando il livello di riferimento di un terminale di ingresso in una struttura a commutazione di carica di tipo differenziale.
5. 5. Procedimento per la conversione di un codice digitale di tipo binario con segno formato da N bit, uno dei quali rappresentativo del segno, caratterizzato dal fatto di costruire una tensione (Vo) pari al modulo della tensione da ricostruire e traslando il livello di riferimento (Vgnd, Vref) in funzione del bit di segno (bs) del codice digitale.
6. 6. Convertitore digitale-analogico a struttura completamente differenziale, del tipo comprendente una stringa resistiva per la decodifica degli M bit più significativi (MSB) ed una matrice di condensatori pesati in modo binario e suddivisi in due rami (CP, CM), una estremità di ciascun ramo essendo collegata ad uno degli ingressi di un amplificatore differenziale (AP), mentre le altre armature dei condensatori sono collegabili alternativamente all'una o all'altra di una coppia di tensioni costanti e di una coppia di tensioni dipendenti dalla configurazione dei K bit più significativi, caratterizzato dal fatto che la detta stringa resistiva (R1,...Rx) comprende 2M/2 elementi resistivi di valore uguale, i cui estremi sono collegati ad una tensione di riferimento superiore (Vref) e ad una tensione di massa analogica (Vgnd) che costituiscono la detta coppia di tensioni costanti, e dal fatto che le armature dei condensatori di un ramo (CP) sono collegabili selettivamente ad una prima coppia di tensioni (V1+, V2+) individuate dagli (M-1) bit più significativi sulla stringa resistiva, mentre le armature dell'altro ramo (CM) sono collegabili selettivamente ad una seconda coppia di tensioni (V1-,V2-) che sono specularmente simmetriche delle tensioni della detta prima coppia, rispetto al punto medio della rete resistiva.
7. 7. Convertitore secondo la rivendicazione 6, caratterizzato dal fatto che le uscite dell'amplificatore operazionale (AP) sono collegate a due circuiti di campionamento e tenuta (SH) controllati dal bit di segno.
8. 8. Convertitore secondo la rivendicazione 6 o 7, caratterizzato dal fatto di prevedere una matrice di interruttori (MX) controllata dal bit (bss) di peso più significativo immediatamente successivo al bit di segno.
9. 9. Convertitore secondo la rivendicazione 6 o 7, caratterizzato dal fatto che ciascuno dei rami P ed M comprende una serie di condensatori di capacità (C, C, 2C,

   collegati in parallelo, i quali condensatori hanno l'armatura superiore comune collegata al corrispondente ingresso dell'amplificatore operazionale (AP) e l'altra armatura dei condensatori collegata selettivamente, tramite interruttori elettronici ad una delle quattro tensioni appartenenti alle dette due coppie (V1+, V2+ e V1-, V2-).
10. 10. Convertitore digitale-analogico del tipo comprendente una stringa resistiva per la decodifica degli (M-l) bit più significativi (MSB) ed una matrice di condensatori pesati in modo binario per la decodifica dei K bit meno significativi (LSB ), detta matrice essendo collegata ad una estremità all'ingresso di un amplificatore a singola terminazione (single ended) (AS), e all'altra estremità essendo collegabile alternativamente all'una o all'altra di una coppia di tensioni costanti, l'altro ingresso dell'amplificatore differenziale essendo collegato alla tensione di massa analogica (Vgnd), caratterizzato dal fatto che la detta stringa resistiva (Rl,...Rx) comprende 2<M>/2 elementi resistivi di valore uguale, i cui estremi sono collegati ad una tensione di riferimento superiore (Vref) e alla tensione di massa analogica (Vgnd) che costituiscono la detta coppia di tensioni costanti, e dal fatto che il collegamento delle armature dei condensatori all'una o all'altra della coppia di tensioni costanti (Vref, Vgnd) è realizzato mediante interruttori controllati dal bit di segno (bs) della parola di codice.