IT201800006020A1

IT201800006020A1 - CIRCUIT ARRANGEMENT INCLUDING A CIRCUIT FOR SYNTHESIZING A RESISTANCE AND CORRESPONDING CIRCUIT ARRANGEMENT OF THE AMPLIFIER

Info

Publication number: IT201800006020A1
Application number: IT102018000006020A
Authority: IT
Priority date: 2018-06-04
Filing date: 2018-06-04
Publication date: 2019-12-04

Description

DESCRIZIONE dell’invenzione industriale dal titolo: DESCRIPTION of the industrial invention entitled:

“Disposizione circuitale comprendente un circuito per sintetizzare una resistenza e corrispondente disposizione circuitale d’amplificatore” "Circuit arrangement including a circuit to synthesize a resistance and corresponding amplifier circuit arrangement"

TESTO DELLA DESCRIZIONE TEXT OF THE DESCRIPTION

Campo Tecnico Technical Field

Forme di attuazione della presente descrizione si riferiscono a soluzioni circa una disposizione circuitale che comprende un circuito che sintetizza una resistenza avente una variazione di valore nel tempo equivalente alla variazione di un resistore al quale sono applicate determinate condizioni di polarizzazione. Embodiments of the present description refer to solutions about a circuit arrangement which comprises a circuit which synthesizes a resistance having a change in value over time equivalent to the change in a resistor to which certain bias conditions are applied.

La presente descrizione si riferisce in particolare all’utilizzo di detto circuito in uno stadio di recupero del guadagno per l’amplificazione a basso rumore del segnale di un resistore di sensore, in particolare un resistore termico, ad esempio un resistore che varia il suo valore di resistenza con la temperatura, usato per il rilevamento e controllo dell’altezza di volo della punta nei dischi rigidi (“Hard Disk Drive”). The present description refers in particular to the use of said circuit in a gain recovery stage for low noise amplification of the signal of a sensor resistor, in particular a thermal resistor, for example a resistor which varies its value. resistance with temperature, used for the detection and control of the flight height of the tip in hard disks (“Hard Disk Drive”).

Sfondo Tecnologico Technological Background

Con l’aumento della densità di dati nei dischi rigidi (“Hard Disk Drive”) è richiesto un rilevamento e controllo molto preciso dell’altezza di volo della punta sui dischi. With the increase in data density in hard disks ("Hard Disk Drive"), very precise detection and control of the flight height of the tip on the disks is required.

Un sensore rappresentato da un resistore variabile in temperatura, posto sulla testina di lettura e scrittura, viene usato per rilevare l’altezza di volo tra testina e supporto informatico, o media: il sensore deve essere polarizzazto in maniera appropriata con una tensione costante ai capi di esso (o una corrente costante attraverso di esso); quando la testina si avvicina al disco il supporto informatico si comporta come un dissipatore di calore, o heat sinker ed il sensore varia la sua resistenza. Questo può essere visto come un segnale di tensione generato dentro al sensore: questo segnale deve essere filtrato ed amplificato per avere una rilevazione precisa dell’altezza di volo. A sensor represented by a variable resistor in temperature, placed on the read and write head, is used to detect the flight height between the head and the computer support, or average: the sensor must be polarized appropriately with a constant voltage across of it (or a constant current through it); when the head approaches the disk the computer support acts as a heat sink, or heat sinker and the sensor varies its resistance. This can be seen as a voltage signal generated inside the sensor: this signal must be filtered and amplified to have a precise measurement of the flight height.

Il segnale è molto piccolo e la rilevazione necessita di essere accurata quindi il rumore dello stadio di amplificazione e filtraggio è critico: come ben noto il primo stadio dell’amplificatore è il più critico in termini di rumore. The signal is very small and the detection needs to be accurate so the noise of the amplification and filtering stage is critical: as is well known, the first stage of the amplifier is the most critical in terms of noise.

Il primo stadio amplificatore deve: The first amplifier stage must:

applicare una tensione costante al sensore quando la modalità di tensione è selezionata; apply a constant voltage to the sensor when the voltage mode is selected;

applicare una corrente costante attraverso il sensore quando la modalità di corrente è selezionata; apply a constant current through the sensor when the current mode is selected;

amplificare il segnale proveniente dalla variazione di resistenza; amplify the signal coming from the resistance variation;

avere una funzione di trasferimento passa banda per l’amplificatore, in particolare con filtro passa alto nell’ordine del kHz e filtro passa basso nell’ordine delle decine di MHz. have a band pass transfer function for the amplifier, in particular with a high pass filter in the order of kHz and a low pass filter in the order of tens of MHz.

Il circuito di polarizzazione deve funzionare a frequenza molto bassa (larghezza di banda più bassa della frequenza del polo del minimo filtro passa alto) mentre il circuito di amplificazione lavora su segnali AC. The bias circuit must operate at very low frequency (bandwidth lower than the pole frequency of the minimum high pass filter) while the amplification circuit works on AC signals.

Perciò, in modo da avere un comportamento come appena descritto in un amplificatore a basso rumore per un resistore termico che varia il suo valore nel tempo secondo la variazione di temperatura, è noto avere in tale primo stadio amplificatore un circuito di polarizzazione e un circuito di amplificazione, separate rispetto al circuito di polarizzazione. Therefore, in order to have a behavior as just described in a low noise amplifier for a thermal resistor which varies its value over time according to the temperature variation, it is known to have in this first amplifier stage a biasing circuit and a switching circuit. amplification, separated from the bias circuit.

Questa situazione è riportata molto schematicamente in figura 1 in cui un resistore termico Rsns, ad esempio un termistore, che rappresenta una resistenza termicamente variabile usata come un sensore per rilevare l’altezza di volo di una punta su un disco rigido), fornisce un segnale di sensore Ssns, presente ai suoi terminali d’ingresso INp e INm, tale segnale essendo una tensione o corrente di sensore che si verifica tra tali terminali e la cui variazione è rappresentativa ad esempio di una variazione di temperatura, ai due terminali d’ingresso di un primo stadio amplificatore a basso rumore 10, che comprende un circuito di polarizzazione 11 connesso ai terminali INp e INm di segnale di sensore Ssns per applicare una polarizzazione in tensione o corrente su tale segnale di sensore Ssns e poi un circuito amplificatore 12 per amplificare il segnale di sensore Ssns polarizzato. A valle del primo stadio amplificatore a basso rumore 10 ulteriori stadi possono essere disposti, per esempio uno stadio di elaborazione 99. This situation is shown very schematically in Figure 1 where a thermal resistor Rsns, for example a thermistor, which represents a thermally variable resistor used as a sensor to detect the flight height of a tip on a hard disk), provides a signal sensor Ssns, present at its input terminals INp and INm, this signal being a sensor voltage or current that occurs between these terminals and whose variation is representative for example of a temperature variation, at the two input terminals of a first low-noise amplifier stage 10, which comprises a bias circuit 11 connected to the sensor signal Ssns terminals INp and INm to apply a voltage or current bias on said sensor signal Ssns and then an amplifier circuit 12 to amplify the polarized Ssns sensor signal. Downstream of the first low-noise amplifier stage 10, further stages can be arranged, for example a processing stage 99.

Il circuito di polarizzazione 11 deve essere in grado di pilotare notevoli correnti ed essere a basso rumore, dunque sono necessari componenti molto grandi per questo circuito; inoltre, la larghezza di banda deve essere anch’essa bassa, cioè la frequenza di taglio del circuito di polarizzazione deve essere bassa, in particolare più bassa della larghezza di banda dell’amplificatore, quindi sono necessari capacitori di grosse dimensioni. The bias circuit 11 must be able to drive considerable currents and be low noise, therefore very large components are required for this circuit; in addition, the bandwidth must also be low, that is, the cut-off frequency of the bias circuit must be low, in particular lower than the bandwidth of the amplifier, so large capacitors are required.

Allo stesso modo, per avere basso rumore e bassa funzione di trasferimento passa alto il circuito amplificatore 12 che elabora il segnale richiede anch’esso grossi componenti e capacitori. Similarly, in order to have low noise and low high pass transfer function, the amplifier circuit 12 which processes the signal also requires large components and capacitors.

Come mostrato i requisiti in termini di rumore e larghezze di banda portano a stadi molto grandi con impatti critici in termini di area. As shown, the requirements in terms of noise and bandwidths lead to very large stages with critical impacts in terms of area.

In figura 2 è mostrato un circuito che implementa l’approccio dell’arte nota di figura 1, in configurazione di modalità di tensione due amplificatori operazionali 11m e 11p vengono usati per applicare la tensione differenziale sul sensore Rsns secondo un valore di polarizzazione VBIAS desiderato che corrisponde alla differenza delle rispettive tensioni di polarizzazione VBIASP e VBIASM inviata agli ingressi di tali amplificatori operazionali. La loro uscita pilota un rispettivo transistore nMOS 15m e transistore pMOS 15p aventi i loro source connessi ai due terminali del resistore di sensore Rsns. I transistori 15m, 15p vengono usati per portare l’alta corrente di polarizzazione che scorre attraverso il sensore Rsns e due capacitanze Cm, Cp collegate tra i loro gate ed i rispettivi terminali di alimentazione differenziale VP o VN, per tagliare il loop di polarizzazione a frequenze molto basse. Due generatori di corrente 13m, 13p, che generano una corrente fissa IX, vengono usati per polarizzare la coppia d’ingresso dell’amplificatore 12. Figure 2 shows a circuit that implements the prior art approach of Figure 1, in voltage mode configuration two operational amplifiers 11m and 11p are used to apply the differential voltage on the sensor Rsns according to a desired VBIAS bias value which corresponds to the difference of the respective bias voltages VBIASP and VBIASM sent to the inputs of these operational amplifiers. Their output drives a respective nMOS transistor 15m and pMOS transistor 15p having their sources connected to the two terminals of the sensor resistor Rsns. The transistors 15m, 15p are used to carry the high bias current flowing through the sensor Rsns and two capacitances Cm, Cp connected between their gates and the respective differential power supply terminals VP or VN, to cut the bias loop to very low frequencies. Two current generators 13m, 13p, which generate a fixed current IX, are used to polarize the input pair of the amplifier 12.

In un amplificatore come appena descritto una variazione di guadagno può essere significativa a seconda della variabilità di processo e applicazione del sensore, cioè il valore della resistenza di sensore, in particolare, resistenza variabile in temperatura, cambia ed è anche affetto da altre incertezze legate al processo di produzione. Anche la transconduttanza gm dello stadio d’ingresso di guadagno (cioè lo stadio d’uscita di polarizzazione) può variare su processo e temperatura. Questo porta alla necessità di compensare la variabilità del guadagno per ottenere un guadagno piatto su resistenza di sensore e processo e temperatura, che sono comunque in una certa misura incognite. In an amplifier as just described, a gain variation can be significant depending on the process and application variability of the sensor, i.e. the sensor resistance value, in particular, resistance variable in temperature, changes and is also affected by other uncertainties related to the production process. Also the transconductance gm of the gain input stage (ie the polarization output stage) can vary on process and temperature. This leads to the need to compensate for the variability of the gain to obtain a flat gain on sensor and process resistance and temperature, which are however to some extent unknown.

Gli amplificatori come appena descritti sono rappresentativi di un problema più generico di un dispositivo che opera con una dipendenza dal valore di una resistenza, cioè la resistenza di sensore, la quale varia nel tempo, per esempio con la temperatura ed è soggetta a condizioni di polarizzazione note. Questo può essere la dipendenza del guadagno in un amplificatore a basso rumore per rilevare e controllare l’altezza di volo della punta nei dischi rigidi, e o può essere un’altra applicazione, ad esempio un’applicazione che raccoglie il segnale formato su un resistore di sensore, la cui resistenza varia nel tempo, come la variazione della resistenza termica nei circuiti di misurazione della temperatura. Tale problema generale è quindi in generale relativo a la stima di una resistenza ignota partendo dalla sua condizione di polarizzazione. The amplifiers as described above are representative of a more generic problem of a device that operates with a dependence on the value of a resistance, i.e. the sensor resistance, which varies over time, for example with temperature and is subject to polarization conditions. Note. This may be the dependence of the gain in a low-noise amplifier to detect and control the flight height of the tip in hard drives, and or it may be another application, such as an application that collects the signal formed on a resistor. sensor, the resistance of which varies over time, such as the change in thermal resistance in temperature measurement circuits. This general problem is therefore generally related to the estimation of an unknown resistance starting from its polarization condition.

In considerazione di quanto precede, è un obiettivo della presente descrizione fornire soluzioni che superino una o più degli svantaggi di cui sopra. In view of the foregoing, it is an objective of the present description to provide solutions that overcome one or more of the above disadvantages.

Secondo una o più forme di attuazione, uno o più degli obiettivi di cui sopra è ottenuto per mezzo di una disposizione circuitale avente le caratteristiche specificamente esposte nelle rivendicazioni che seguono. According to one or more embodiments, one or more of the above objectives is achieved by means of a circuit arrangement having the characteristics specifically set out in the following claims.

Le rivendicazioni sono parte integrante dell’insegnamento tecnico della descrizione qui fornita. The claims are an integral part of the technical teaching of the description provided here.

Come menzionato precedentemente, la presente descrizione si riferisce ad una disposizione circuitale che comprende As mentioned above, the present disclosure relates to a circuit arrangement which comprises

un circuito che sintetizza una resistenza avente una variazione di valore nel tempo equivalente alla variazione della resistenza di un resistore al quale sono applicate una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza, che comprende un amplificatore, comprendente almeno un transistore d’ingresso, avente un’uscita ad alta impedenza, tale uscita ad alta impedenza essendo accoppiata al nodo di controllo del generatore di corrente di polarizzazione del transistore d’ingresso che genera una corrente di polarizzazione che scorre in detto transistore d’ingresso, un ulteriore generatore di corrente che emette una corrente uguale o proporzionale a detta corrente di polarizzazione di resistenza, accoppiata a detta uscita ad alta impedenza, la tensione di polarizzazione di resistenza di detto resistore essendo applicata all’ingresso di detto amplificatore, in modo che la transconduttanza di detto transistore è pari o proporzionale a detta resistenza di un resistore al quale sono applicate una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza. a circuit that synthesizes a resistance having a change in value over time equivalent to the change in the resistance of a resistor to which a resistance bias voltage and a resistance bias current are applied, which comprises an amplifier, comprising at least one transistor of input, having a high impedance output, said high impedance output being coupled to the control node of the bias current generator of the input transistor which generates a bias current flowing in said input transistor, a further generator current which emits a current equal to or proportional to said resistance bias current, coupled to said high impedance output, the resistance bias voltage of said resistor being applied to the input of said amplifier, so that the transconductance of said transistor is equal to or proportional to said resistance of a resistor to which a resistance bias voltage and a resistance bias current are applied.

In forme di attuazione varianti, detta disposizione circuitale che comprende questo detto amplificatore è un amplificatore differenziale e detto almeno un transistore d’ingresso comprende una coppia differenziale d’ingresso di transistori, l’uscita ad alta impedenza di detto amplificatore differenziale essendo accoppiato al nodo di controllo del generatore di corrente di polarizzazione della coppia differenziale d’ingresso di transistori che genera una corrente di polarizzazione che scorre in detta coppia differenziale di transistori, In variant embodiments, said circuit arrangement comprising this said amplifier is a differential amplifier and said at least one input transistor comprises an input differential pair of transistors, the high impedance output of said differential amplifier being coupled to the node control of the bias current generator of the input differential pair of transistors which generates a bias current flowing in said differential pair of transistors,

detto ulteriore generatore di corrente che emette una corrente uguale o proporzionale a detta corrente di polarizzazione di resistenza che è accoppiato a detta uscita ad alta impedenza, la tensione di polarizzazione di resistenza di detto resistore essendo applicata agli ingressi di detto amplificatore differenziale, in modo che la transconduttanza di detta coppia differenziale di transistori è pari o proporzionale a detta resistenza. said further current generator which emits a current equal to or proportional to said resistance bias current which is coupled to said high impedance output, the resistance bias voltage of said resistor being applied to the inputs of said differential amplifier, so that the transconductance of said differential pair of transistors is equal to or proportional to said resistance.

La soluzione qui descritta si riferisce anche ad una disposizione circuitale di amplificazione che comprende la disposizione circuitale delle forme di attuazione di cui sopra e che comprende ulteriormente: The solution described here also refers to an amplification circuit arrangement which comprises the circuit arrangement of the above embodiments and which further comprises:

- un primo stadio amplificatore che amplifica un segnale formato su detto resistore al quale una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza sono applicate, in particolare un resistore di sensore, - a first amplifier stage which amplifies a signal formed on said resistor to which a resistance bias voltage and a resistance bias current are applied, in particular a sensor resistor,

- uno stadio di recupero del guadagno comprendente un secondo stadio amplificatore che comprende almeno un transistore avente il suo elettrodo d’ingresso che riceve l’uscita del primo stadio amplificatore, l’elettrodo di carico dell’almeno un transistore essendo connesso ad un rispettivo circuito di carico che comprende, - a gain recovery stage comprising a second amplifier stage which comprises at least one transistor having its input electrode receiving the output of the first amplifier stage, the load electrode of the at least one transistor being connected to a respective circuit load which includes,

un transistore nMOS avente dimensioni scalate da un dato fattore di scala rispetto alla dimensione di almeno un transistore che amplifica del primo stadio amplificatore e polarizzato con una corrente scalata, da detto fattore di scala, rispetto alla corrente di polarizzazione dei transistori del primo stadio amplificatore, an nMOS transistor having dimensions scaled by a given scale factor with respect to the size of at least one amplifying transistor of the first amplifier stage and biased with a current scaled by said scaling factor with respect to the bias current of the transistors of the first amplifier stage,

un modulo circuitale che comprende un transistore sintetizzatore di resistenza avente dimensioni note, in particolare avente le stesse dimensioni di almeno un transistore d’ingresso formando l’ingresso del circuito sintetizzatore, e che assorbe (“sink”) una corrente calibrata per determinare un valore di transconduttanza proporzionale all’inverso del valore della resistenza, detta corrente calibrata corrispondendo alla corrente di polarizzazione che scorre in detto transistore d’ingresso del circuito per sintetizzare una resistenza, a circuit module which comprises a resistance synthesizer transistor having known dimensions, in particular having the same dimensions as at least one input transistor forming the input of the synthesizer circuit, and which absorbs ("sink") a calibrated current to determine a value of transconductance proportional to the inverse of the resistance value, said current calibrated corresponding to the bias current flowing in said input transistor of the circuit to synthesize a resistance,

gli altri elettrodi di detto almeno uno transistore dello stadio di recupero del guadagno essendo connessi ad un resistore di riferimento. the other electrodes of said at least one transistor of the gain recovery stage being connected to a reference resistor.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore comprende: In variant embodiments, said amplifier circuit arrangement includes:

- detto primo stadio amplificatore comprende un primo stadio amplificatore differenziale che amplifica un segnale formato su detto resistore al quale una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza sono applicate, - said first amplifier stage comprises a first differential amplifier stage which amplifies a signal formed on said resistor to which a resistance bias voltage and a resistance bias current are applied,

- detto stadio di recupero del guadagno comprende un secondo stadio amplificatore differenziale comprendente una coppia differenziale dei transistor avente i suoi elettrodi d’ingresso che ricevono le uscite differenziali della prima coppia differenziale, l’elettrodo di carico di detta coppia differenziale essendo connesso per ciascun ramo differenziale ad un circuito di carico comprendente, - said gain recovery stage comprises a second differential amplifier stage comprising a differential pair of transistors having its input electrodes receiving the differential outputs of the first differential pair, the load electrode of said differential pair being connected for each branch differential to a load circuit comprising,

un transistore nMOS avente dimensioni scalate di un dato fattore di scala rispetto alla dimensione di detto transistore che forma detta prima coppia differenziale e polarizzato con una corrente scalata, di detto fattore di scala, rispetto alla corrente di polarizzazione dei transistori del primo stadio, an nMOS transistor having dimensions scaled by a given scaling factor with respect to the dimension of said transistor which forms said first differential pair and biased with a scaled current, by said scaling factor, with respect to the bias current of the transistors of the first stage,

un modulo circuitale che comprende un transistore sintetizzatore di resistenza avente dimensioni note, in particolare avente le stesse dimensioni di un transistore di detta coppia differenziale di transistori che formano l’ingresso del circuito sintetizzatore, e che assorbe una corrente calibrata per determinare un valore di transconduttanza proporzionale all’inverso del valore del resistore termico, detta corrente calibrata corrispondendo alla corrente di polarizzazione che scorre in detta coppia differenziale di transistori del circuito per sintetizzare una resistenza, a circuit module which comprises a resistance synthesizer transistor having known dimensions, in particular having the same dimensions as a transistor of said differential pair of transistors which form the input of the synthesizer circuit, and which absorbs a calibrated current to determine a transconductance value proportional to the inverse of the value of the thermal resistor, said current calibrated corresponding to the bias current flowing in said differential pair of transistors of the circuit to synthesize a resistance,

gli altri elettrodi di detta coppia differenziale essendo connessi ad un resistore di riferimento. the other electrodes of said differential pair being connected to a reference resistor.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore comprende questo detto primo stadio amplificatore differenziale configurato come un amplificatore a gate comune e detto circuito sintetizzatore di resistenza riceve come ingresso almeno una tensione di gate del detto transistore che forma detta prima coppia differenziale e configurato per erogare detta corrente calibrata. In variant embodiments, said amplifier circuit arrangement comprises this said first differential amplifier stage configured as a common gate amplifier and said resistance synthesizer circuit receives as input at least one gate voltage of said transistor which forms said first differential pair and configured to deliver said calibrated current.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore comprende un generatore di corrente connesso tra la tensione di alimentazione positiva e detto transistore nMOS che emette detta corrente calibrata ed un ulteriore generatore di corrente, collegato tra detto transistore nMOS e la massa che emette una corrente corrispondente ad una corrente di polarizzazione fissa della coppia differenziale del primo stadio amplificatore differenziale divisa dal fattore di ridimensionamento. In variant embodiments, said amplifier circuit arrangement comprises a current generator connected between the positive supply voltage and said nMOS transistor which emits said calibrated current and a further current generator, connected between said nMOS transistor and the ground which emits a current corresponding to a fixed bias current of the differential pair of the first differential amplifier stage divided by the scaling factor.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore comprende questo detto stadio amplificatore che amplifica un segnale formato su un resistore variabile comprende In variant embodiments, said amplifier circuit arrangement comprises this said amplifier stage which amplifies a signal formed on a variable resistor comprises

- un resistore variabile di sensore, in particolare un resistore variabile in temperatura, - a variable sensor resistor, in particular a variable resistor in temperature,

- un circuito amplificatore a basso rumore connesso a detto resistore di sensore per amplificare un segnale formato su detto resistore di sensore, detto circuito amplificatore a basso rumore che comprende una porzione di circuito di polarizzazione configurata per applicare una tensione di polarizzazione o una corrente di polarizzazione a detto resistore di sensore, detto circuito di polarizzazione che comprende un primo transistore ed un secondo transistor, ognuno di detti primo e secondo transistore avente il suo elettrodo di controllo che è pilotato da una rispettiva prima e seconda tensione di polarizzazione, e connessi rispettivamente ad ognuno dei terminali di detto resistore di sensore per applicare una tensione di polarizzazione differenziale , - a low noise amplifier circuit connected to said sensor resistor for amplifying a signal formed on said sensor resistor, said low noise amplifier circuit which comprises a portion of bias circuit configured to apply a bias voltage or a bias current to said sensor resistor, said bias circuit which comprises a first transistor and a second transistor, each of said first and second transistor having its control electrode which is driven by a respective first and second bias voltage, and connected respectively to each of the terminals of said sensor resistor for applying a differential bias voltage,

una porzione di circuito che amplifica di detto segnale formato su detto resistore variabile di sensore, detti primo e secondo transistore essendo connessi per formare una coppia differenziale di un amplificatore differenziale avente un elettrodo connesso ad una tensione di alimentazione attraverso un rispettivo resistore di carico e l’altro elettrodo connesso ad un rispettivo terminale di detto resistore di sensore e ad un rispettivo generatore di corrente un segnale differenziale d’uscita che è collegato agli elettrodi connessi alle resistenze di carico, a portion of circuit which amplifies said signal formed on said variable sensor resistor, said first and second transistors being connected to form a differential pair of a differential amplifier having an electrode connected to a supply voltage across a respective load resistor and the another electrode connected to a respective terminal of said sensor resistor and to a respective current generator a differential output signal which is connected to the electrodes connected to the load resistors,

una rispettiva componente filtrante di tipo passa basso che è fornita connessa all’elettrodo d’ingresso in modo che su una determinata frequenza corrispondente alla frequenza di taglio del circuito di polarizzazione il nodo di controllo dell’elettrodo di detto primo e secondo transistore è connesso a massa configurando ognuno dei detti primo e secondo transistore come un amplificatore a gate comune rispetto a detto segnale formato su detto resistore di sensore. a respective filtering component of the low-pass type which is supplied connected to the input electrode so that on a given frequency corresponding to the cut-off frequency of the bias circuit the control node of the electrode of said first and second transistor is connected to ground by configuring each of said first and second transistors as a common gate amplifier with respect to said signal formed on said sensor resistor.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore include che ciascuno di detti primo e secondo transistori ha il suo elettrodo di controllo che è selettivamente pilotato per applicare una tensione di polarizzazione da una rispettiva prima e seconda tensione di polarizzazione attraverso un rispettivo primo e secondo amplificatore di polarizzazione, connesso all’altro ingresso ad un terminale di detta resistenza. In variant embodiments, said amplifier circuit arrangement includes that each of said first and second transistors has its own control electrode which is selectively driven to apply a bias voltage from a respective first and second bias voltage across a respective first and second bias amplifier, connected to the other input to a terminal of said resistor.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore comprende un ulteriore loop di corrente (25m, 25p, 23m, 23p) che comprende un amplificatore configurato per comparare una tensione su detta resistenza di carico ad una tensione di riferimento e regolare il valore della corrente emessa dal generatore di corrente per regolare la corrente nella coppia differenziale nella modalità di polarizzazione in tensione. In variant embodiments, said amplifier circuit arrangement comprises a further current loop (25m, 25p, 23m, 23p) which comprises an amplifier configured to compare a voltage on said load resistance to a reference voltage and adjust the value of the current emitted by the current generator to regulate the current in the differential pair in the voltage bias mode.

In forme di attuazione varianti, detta disposizione circuitale d’amplificatore comprende un ulteriore loop di corrente configurato per applicare una polarizzazione in corrente a detto resistore di sensore che comprende una disposizione circuitale per sommare o rispettivamente sottrarre una corrente di polarizzazione ad una corrente assorbita da ciascuno di detti generatori di corrente della coppia differenziale. In variant embodiments, said amplifier circuit arrangement comprises a further current loop configured to apply a current bias to said sensor resistor which comprises a circuit arrangement for adding or respectively subtracting a bias current to a current absorbed by each of said current generators of the differential pair.

La soluzione si riferisce anche ad una disposizione di disco rigido che comprende un resistore variabile in temperatura per eseguire il rilevamento e controllo dell’altezza di volo della punta nei dischi rigidi, che comprende un circuito come sopra descritto. The solution also refers to a hard disk arrangement that includes a variable temperature resistor to perform the detection and control of the flight height of the tip in hard disks, which includes a circuit as described above.

Breve descrizione delle varie viste dei disegni Forme di attuazione della presente descrizione saranno ora descritte con riferimento alle figure annesse, che sono fornite puramente a titolo esemplificativo non limitativo e nelle quali: Brief description of the various views of the drawings Embodiments of the present description will now be described with reference to the attached figures, which are provided purely by way of non-limiting example and in which:

- Figura 1, 2 sono state già descritte in quanto precede; - Figures 1, 2 have already been described above;

- Figura 3 mostra una forma di attuazione del circuito qui descritto; Figure 3 shows an embodiment of the circuit described here;

- Figura 4 mostra il circuito di figura 3 in una prima modalità operativa; Figure 4 shows the circuit of Figure 3 in a first operating mode;

- Figura 5 mostra il circuito di figura 3 in una seconda modalità operativa; Figure 5 shows the circuit of Figure 3 in a second operating mode;

- Figura 6 mostra il circuito di figura 3 in una terza modalità operativa; Figure 6 shows the circuit of Figure 3 in a third operating mode;

- Figure 7 e 8 mostrano diagrammi rappresentativi della funzione di trasferimento e del rumore nel circuito descritto in funzione della frequenza. Figures 7 and 8 show representative diagrams of the transfer function and of the noise in the described circuit as a function of frequency.

- Figura 9 mostra un diagramma a blocchi che rappresenta una disposizione del circuito di figura 3 associato ad uno stadio di compensazione del guadagno: - Figure 9 shows a block diagram which represents an arrangement of the circuit of Figure 3 associated with a gain compensation stage:

- Figura 10 mostra un modulo di amplificazione dello stadio di compensazione del guadagno; Figure 10 shows an amplification module of the gain compensation stage;

- Figura 11 mostra un modulo sintetizzatore di resistenza dello stadio di compensazione del guadagno; Figure 11 shows a resistance synthesizer module of the gain compensation stage;

- Figura 12 mostra il circuito completo dello stadio di compensazione del guadagno; - Figure 12 shows the complete circuit of the gain compensation stage;

- Figura 13 mostra schematicamente una disposizione di disco rigido che usa il circuito qui descritto; Figure 13 schematically shows a hard disk arrangement using the circuit described here;

- Figura 14 mostra una variante single ended della forma di attuazione di figura 4; Figure 14 shows a single ended variant of the embodiment of Figure 4;

- Figura 15 mostra una variante single ended della forma di attuazione di figura 5; Figure 15 shows a single ended variant of the embodiment of Figure 5;

- Figura 16 mostra una ulteriore variante della forma di attuazione di figura 4; Figure 16 shows a further variant of the embodiment of Figure 4;

- Figura 17 mostra una ulteriore variante single ended della forma di attuazione di figura 5; Figure 17 shows a further single ended variant of the embodiment of Figure 5;

- Figura 18 mostra una variante single ended del circuito di figura 10; Figure 18 shows a single ended variant of the circuit of Figure 10;

- Figura 19 mostra una ulteriore variante single ended del circuito di figura 10; Figure 19 shows a further single ended variant of the circuit of Figure 10;

- Figura 20 mostra una variante single ended del circuito di figura 11. - Figure 20 shows a single ended variant of the circuit of Figure 11.

Descrizione dettagliata Detailed description

Nella descrizione che segue, numerosi dettagli specifici sono forniti allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari. In the following description, numerous specific details are provided in order to provide a thorough understanding of examples of embodiments. The embodiments can be obtained without one or more of the specific details or with other processes, components, materials, etc. In other cases, known operations, materials or structures are not illustrated or described in detail so that certain aspects of the embodiments will not be made unclear.

Un riferimento a “una forma di attuazione” nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come “in una forma di attuazione” che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in qualsiasi modo adeguato in una o più forme di attuazione. A reference to "an embodiment" within the framework of the present disclosure is meant to indicate that a particular configuration, structure, or feature described with reference to the embodiment is included in at least one embodiment. Therefore, phrases such as "in an embodiment" which may be present in one or more points of the present description do not necessarily refer to the very same embodiment. Furthermore, particular conformations, structures or features can be combined in any suitable way in one or more embodiments.

I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono l’ambito di protezione o l’ambito delle forme di attuazione. The references used here are provided simply for convenience and therefore do not define the scope of protection or the scope of the forms of implementation.

In breve la soluzione qui descritta risolve il problema di un dispositivo il quale in generale funziona con una dipendenza dal valore di una resistenza, cioè la resistenza di sensore, che varia nel tempo, ad esempio con la temperatura ed è soggetta a condizioni di polarizzazione note, fornite da una disposizione circuitale che comprende un circuito per sintetizzare un comportamento resistivo equivalente al comportamento della resistenza di sensore, ad esempio un resistore variabile in temperatura al quale sono applicate una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza. Tale circuito per sintetizzare un resistore comprende un amplificatore, che include un transistore d’ingresso, avente un’alta impedenza d’uscita, tale alta impedenza d’uscita essendo connessa al nodo di controllo di un generatore di corrente di polarizzazione del transistore d’ingresso che genera una corrente di polarizzazione che scorre in detto transistore, un ulteriore generatore di corrente che eroga una corrente pari o proporzionale a detta corrente di polarizzazione di resistenza che è connessa a detta alta impedenza d’uscita, la tensione di polarizzazione di resistenza di detto resistore essendo applicata all’ingresso di detto amplificatore, in modo che la transconduttanza di detto transistore è pari o proporzionale a detta resistenza di sensore. Briefly, the solution described here solves the problem of a device which generally operates with a dependence on the value of a resistance, i.e. the sensor resistance, which varies over time, for example with temperature and is subject to known polarization conditions. , provided by a circuit arrangement which comprises a circuit for synthesizing a resistive behavior equivalent to the behavior of the sensor resistance, for example a temperature variable resistor to which a resistance bias voltage and a resistance bias current are applied. Such a circuit for synthesizing a resistor comprises an amplifier, which includes an input transistor, having a high output impedance, this high output impedance being connected to the control node of a bias current generator of the transistor. input that generates a bias current flowing in said transistor, a further current generator that delivers a current equal to or proportional to said resistance bias current that is connected to said high output impedance, the resistance bias voltage of said resistor being applied to the input of said amplifier, so that the transconductance of said transistor is equal to or proportional to said sensor resistance.

In una forma di attuazione il circuito sintetizzatore di resistenza di cui sopra può essere usato per correggere la dipendenza del guadagno in un amplificatore a basso rumore che amplifica il segnale formato su tale resistore di sensore, in particolare per il rilevamento e controllo dell’altezza di volo della punta nei dischi rigidi. In one embodiment the above resistance synthesizer circuit can be used to correct the gain dependence in a low noise amplifier which amplifies the signal formed on such sensor resistor, in particular for the detection and control of the height of flight of the toe in hard drives.

Sotto questo aspetto, nel seguito con riferimento alle figure 3 a 9 verrà descritto un circuito per amplificazione a basso rumore il quale è nuovo sul circuito di figura 1 e 2 e fornisce un’applicazione concettuale, come indicato in figura 10, per l’utilizzo di una disposizione circuitale comprendente uno stadio di recupero del guadagno che include un circuito per sintetizzare una resistenza equivalente alla resistenza di un resistore al quale sono applicate una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza. In particolare il circuito per l’amplificazione a basso rumore descritto con riferimento alle figure 3-9 rappresenta uno stadio configurato per applicare ad un resistore termico una tensione di polarizzazione di resistenza ed una corrente di polarizzazione di resistenza, al quale possono essere applicati lo stadio di recupero del guadagno 50 ed il circuito per sintetizzare una resistenza descritta nelle figure 10-13. Comunque, il circuito per sintetizzare una resistenza, cioè un circuito stimatore della resistenza di sensore, può essere usato separatamente dal tale stadio amplificatore di figura 2 o figure 3-9, ogni volta che una resistenza incognita deve essere stimata e sintetizzata per via analogica partendo dalle sue condizioni di polarizzazione, cioè la tensione applicata ad esso e la corrente che scorre attraverso di esso. In this respect, in the following, with reference to Figures 3 to 9, a circuit for low noise amplification will be described which is new on the circuit of Figures 1 and 2 and provides a conceptual application, as indicated in Figure 10, for use of a circuit arrangement comprising a gain recovery stage which includes a circuit for synthesizing a resistance equivalent to the resistance of a resistor to which a resistance bias voltage and a resistance bias current are applied. In particular, the circuit for the low noise amplification described with reference to Figures 3-9 represents a stage configured to apply to a thermal resistor a resistance bias voltage and a resistance bias current, to which the stage can be applied. gain recovery 50 and the circuit for synthesizing a resistor described in FIGS. 10-13. However, the circuit for synthesizing a resistance, i.e. a sensor resistance estimator circuit, can be used separately from the amplifier stage of Figure 2 or Figure 3-9, whenever an unknown resistance has to be estimated and synthesized analogically starting by its bias conditions, i.e. the voltage applied to it and the current flowing through it.

Quindi, in figura 3 è mostrato un circuito per amplificazione a basso rumore di una resistenza termica variabile, indicata con il riferimento 20. Tale circuito 20 è sostanzialmente un primo stadio di amplificazione di ingresso differenziale. Therefore, Figure 3 shows a circuit for low noise amplification of a variable thermal resistance, indicated with the reference number 20. This circuit 20 is substantially a first stage of differential input amplification.

Tale circuito per amplificazione a basso rumore 20 comprende quindi una coppia differenziale di transistori, specificamente MOSFETS NMOS, 22m e 22p che comprende un primo MOSFET 22m ed un secondo MOSFET 22p, connesso tra una tensione di alimentazione positiva VP ed una tensione di alimentazione negativa VN, rispetto alla tensione di modo comune di sensore (d’ora in poi rispettivamente solo tensione di alimentazione positiva e tensione di alimentazione negativa). Nel seguito, dal momento che la disposizione differenziale è simmetrica, i componenti che appartengono al primo ramo, convenzionalmente il positivo o più, verranno indicati con un pedice ‘p’ e l’altro, convenzionalmente il negativo o meno, con un pedice ‘m’. Dal momento che anche il comportamento e la disposizione di un componente di un ramo e del componente duale sull’altro ramo è lo stesso, saranno indicati assieme, cioè un MOSFETS 22m, 22p indicando che la funzione, disposizione o comportamento spiegato si applica anche al componente duale. This low-noise amplification circuit 20 therefore comprises a differential pair of transistors, specifically NMOS MOSFETS, 22m and 22p which comprises a first MOSFET 22m and a second MOSFET 22p, connected between a positive supply voltage VP and a negative supply voltage VN , with respect to the common mode voltage of the sensor (from now on only positive supply voltage and negative supply voltage respectively). In the following, since the differential arrangement is symmetrical, the components belonging to the first branch, conventionally the positive or more, will be indicated with a subscript 'p' and the other, conventionally negative or not, with a subscript 'm '. Since the behavior and arrangement of a component of one branch and the dual component on the other branch is also the same, they will be indicated together, i.e. a MOSFETS 22m, 22p indicating that the function, arrangement or behavior explained also applies to the dual component.

Come menzionato la coppia di MOSFET 22p, 22m è organizzata come una coppia d’ingresso differenziale di un amplificatore differenziale. Ognuno dei MOSFET differenziali 22p, 22m è quindi connesso alla tensione di alimentazione negativa VN attraverso un rispettivo generatore di corrente 23m, 23p che fornisce la corrente di polarizzazione della coppia differenziale. Allo stesso modo gli elettrodi di drain dei MOSFET differenziali 22m, 22p sono connessi attraverso rispettive resistenze di carico RLm e RLp alla tensione positiva VP. I rispettivi nodi di uscita Vout1m, Vout1p sono prelevati su tali elettrodi di drain dei MOSFET differenziali 22m, 22p. Nell’esempio di figura 3 tra gli elettrodi di drain dei MOSFET differenziali 22m, 22p ed i nodi di uscita differenziali Vout1m, Vout1p c’è disposto anche uno stadio cascode 30 per migliorare le prestazioni del circuito amplificatore, cioè la larghezza di banda. Lo stadio cascode 30 potrebbe essere usato per eseguire la multiplazione, o multiplexing, tra differenti testine di disco rigido . As mentioned, the 22p, 22m MOSFET pair is organized as a differential input pair of a differential amplifier. Each of the 22p, 22m differential MOSFETs is therefore connected to the negative supply voltage VN through a respective current source 23m, 23p which supplies the bias current of the differential pair. Similarly, the drain electrodes of the differential MOSFETs 22m, 22p are connected through respective load resistances RLm and RLp to the positive voltage VP. The respective output nodes Vout1m, Vout1p are picked up on these drain electrodes of the differential MOSFETs 22m, 22p. In the example of Figure 3, between the drain electrodes of the differential MOSFETs 22m, 22p and the differential output nodes Vout1m, Vout1p there is also a cascode stage 30 to improve the performance of the amplifier circuit, ie the bandwidth. The cascode stage 30 could be used to perform multiplexing, or multiplexing, between different hard disk heads.

I due terminali del resistore di sensore Rsns sono connessi agli elettrodi di source dei MOSFET differenziali 22m, 22p. The two terminals of the sensor resistor Rsns are connected to the source electrodes of the differential MOSFETs 22m, 22p.

L’elettrodo di gate di ciascuno dei MOSFET differenziali 22m, 22p è pilotato da un rispettivo amplificatore operazionale di polarizzazione 21m, 21p ed è connesso a massa attraverso un capacitore di cut-off Cm, Cp. I segnali agli ingressi dell’amplificatore operazionale di polarizzazione 21m, 21p vengono selezionati attraverso un rispettivo multiplexer 26m, 26p. The gate electrode of each of the 22m, 22p differential MOSFETs is driven by a respective 21m, 21p bias operational amplifier and is connected to ground through a cut-off capacitor Cm, Cp. The signals at the inputs of the 21m, 21p polarization operational amplifier are selected through a respective 26m, 26p multiplexer.

Ogni resistenza di carico differenziale RLm, RLp può essere partizionata a metà, come mostrato in figura 3 e nel punto o nodo di partizione viene prelevato uno degli ingressi di un amplificatore operazionale del loop di corrente 25m, 25p. L’altro ingresso dell’amplificatore operazionale del loop di corrente 25m, 25p è connesso ad una tensione di riferimento Vref. Each differential load resistor RLm, RLp can be partitioned in half, as shown in figure 3 and at the partition point or node one of the inputs of an operational amplifier of the current loop 25m, 25p is taken. The other input of the operational amplifier of the current loop 25m, 25p is connected to a reference voltage Vref.

Tale amplificatore operazionale del loop di corrente 25m, 25p ha la sua uscita connessa come ingresso di controllo del modulo generatore di corrente 23m, 23p per regolare la corrente nella coppia differenziale 22m, 22p nella modalità di polarizzazione in tensione. Such an operational amplifier of the current loop 25m, 25p has its output connected as the control input of the current generator module 23m, 23p to regulate the current in the differential pair 22m, 22p in the voltage bias mode.

Un convertitore digitale analogico in tensione 32 è fornito, che fornisce tensioni di polarizzazione VBIASM, VBIASP differenziali come un ingresso dei rispettivi multiplexer 26m, 26p. A digital analog voltage converter 32 is provided, which provides differential VBIASM, VBIASP bias voltages as an input of the respective 26m, 26p multiplexers.

Un convertitore digitale analogico in corrente 31 è anche fornito, che fornisce una corrente di polarizzazione IBIAS come un ingresso del rispettivo multiplexer 23m, 23p. A digital analog to current converter 31 is also provided, which supplies an IBIAS bias current as an input of the respective multiplexer 23m, 23p.

Il generatore di corrente 23m, 23p, come mostrato in figura 3, comprende un MOSFET generatore di corrente 43m, 43p connesso tra il source dei MOSFET differenziali 22m, 22p e la tensione di alimentazione negativa VN. Il gate di questo MOSFET generatore di corrente 43m, 43p è connesso attraverso i commutatori, o switch, S1m, S1p, S2m, S2p, o all’uscita dell’amplificatore operazionale del loop di corrente 25m, 25p, che in questo caso regola la corrente erogata dal MOSFET generatore di corrente 43m, 43p o al gate di un MOSFET connesso a diodo 53m, 53p il quale riceve la corrente di polarizzazione IBIAS dal DAC in corrente 32 sul suo ingresso, cioè il suo drain. Perciò il MOSFET generatore di corrente 43m, 43p forma con il transistore connesso a diodo 53m, 53p uno specchio di corrente ed il MOSFET generatore di corrente 43m, 43p assorbe una corrente che la differenza tra la corrente fissa IAMP del MOSFET generatore di corrente 43m, 43p che funziona come generatore di corrente di polarizzazione dello stadio differenziale 22m, 22p, e la corrente di polarizzazione IBIAS, IAMP - IBIAS. The current generator 23m, 23p, as shown in Figure 3, comprises a current generating MOSFET 43m, 43p connected between the source of the differential MOSFETs 22m, 22p and the negative supply voltage VN. The gate of this 43m, 43p current generator MOSFET is connected through the switches, or switches, S1m, S1p, S2m, S2p, or to the output of the operational amplifier of the current loop 25m, 25p, which in this case regulates the current supplied by the current generating MOSFET 43m, 43p or to the gate of a MOSFET connected to a diode 53m, 53p which receives the bias current IBIAS from the current DAC 32 on its input, i.e. its drain. Therefore the current generating MOSFET 43m, 43p forms a current mirror with the diode connected transistor 53m, 53p and the current generating MOSFET 43m, 43p absorbs a current that the difference between the fixed current IAMP of the current generating MOSFET 43m, 43p which works as a bias current generator of the differential stage 22m, 22p, and the bias current IBIAS, IAMP - IBIAS.

Un terzo commutatore S3m, S3p è anche fornito per disconnettere il MOSFET generatore di corrente 43m, 43p dalla coppia differenziale 22m, 22p. I commutatori S3m, S3p, così come lo stadio cascode 30, può essere usato per multiplare i circuiti di polarizzazione tra i diversi canali presenti nel dispositivo. A third switch S3m, S3p is also provided to disconnect the current generating MOSFET 43m, 43p from the differential pair 22m, 22p. The switches S3m, S3p, as well as the cascode stage 30, can be used to multiplex the bias circuits between the different channels present in the device.

Nel seguito verrà discusso il funzionamento del circuito. The operation of the circuit will be discussed below.

In figura 4 è mostrata una rappresentazione semplificata del circuito che funziona in modalità di polarizzazione in tensione. Le porzioni non operative del circuito non sono mostrate ed anche il multiplexer è rimpiazzato da una connessione diretta all’ingresso selezionato in questa modalità. Anche il cascode 30 non è mostrato per semplicità. Figure 4 shows a simplified representation of the circuit operating in voltage bias mode. The non-operational portions of the circuit are not shown and also the multiplexer is replaced by a direct connection to the input selected in this mode. Cascode 30 is also not shown for simplicity.

Nella modalità in tensione, sotto il controllo di un processore o modulo logico fornito associato con il circuito amplificatore o disponibile nell’apparato circuitale che usa il circuito amplificatore, ad esempio un controllore di disco rigido, tale modulo non essendo mostrato nelle figure, il secondo commutatore S2m, S2p è aperto, escludendo il transistore connesso a diodo 53m, 53p, ed il primo commutatore S1m, S1p è chiuso connettendo l’amplificatore operazionale del loop di corrente 25m, 25p all’ingresso di controllo del modulo generatore di corrente 23m, 23p. Il multiplexer 26m, 26p è controllato per selezionare le uscite del DAC di tensione 31 come ingresso dell’amplificatore di polarizzazione 21m, 21p, mentre l’altro ingresso è connesso ad uno dei terminali del resistore Rsns. Il DAC di tensione 31 crea internamente due tensioni di polarizzazione, VBIASM e VBIASP, centrate su un modo comune programmabile la quale tensione differenziale può essere altrettanto programmata. Quindi attraverso l’amplificatore di polarizzazione 21m, 21p è implementato un loop di tensione per impostare una tensione ai capi del resistore di sensore Rsns. Il loop di tensione imposta la tensione ai capi del resistore di sensore Rsns ad essere uguale alle tensioni di polarizzazione VBIASM e VBIASP di riferimento creando la condizione di polarizzazione desiderata. In voltage mode, under the control of a processor or logic module supplied associated with the amplifier circuit or available in the circuit apparatus that uses the amplifier circuit, for example a hard disk controller, such module not being shown in the figures, the second switch S2m, S2p is open, excluding the transistor connected to diode 53m, 53p, and the first switch S1m, S1p is closed by connecting the operational amplifier of the current loop 25m, 25p to the control input of the current generator module 23m, 23p. The 26m, 26p multiplexer is controlled to select the outputs of the voltage DAC 31 as the input of the 21m, 21p bias amplifier, while the other input is connected to one of the terminals of the resistor Rsns. The voltage DAC 31 internally creates two bias voltages, VBIASM and VBIASP, centered on a programmable common mode which differential voltage can also be programmed. A voltage loop is then implemented through the 21m, 21p bias amplifier to set a voltage across the sensor resistor Rsns. The voltage loop sets the voltage across the sensor resistor Rsns to be equal to the reference bias voltages VBIASM and VBIASP creating the desired bias condition.

Quindi, può essere osservato che, allo scopo di avere la coppia differenziale 22m, 22p che lavora bilanciata, viene inserito un loop di corrente, rappresentato dall’amplificatore 25m, 25p con gli ingressi connessi alla tensione di riferimento Vref ed alla caduta di tensione sulla resistenza di carico RLp, RLpm, controllando il generatore di corrente 23m, 23p: tali loop di tensione e corrente lavorano annidati l’uno con l’altro. La corrente che scorre nella la coppia differenziale 22p, 22m (e quindi nei resistori di carico RLp, RLm) è costretta ad essere uguale da tale loop di corrente. Il loop di corrente compara la caduta di tensione sul resistore di carico RLp, RLm con una tensione di riferimento, Vref, ottenuta da una corrente di riferimento su un resistore interno. Therefore, it can be observed that, in order to have the differential pair 22m, 22p working balanced, a current loop is inserted, represented by the amplifier 25m, 25p with the inputs connected to the reference voltage Vref and to the voltage drop on the load resistance RLp, RLpm, controlling the current generator 23m, 23p - such voltage and current loops work nested with each other. The current flowing in the differential pair 22p, 22m (and therefore in the load resistors RLp, RLm) is forced to be equal by this current loop. The current loop compares the voltage drop across the load resistor RLp, RLm with a reference voltage, Vref, obtained from a reference current across an internal resistor.

Si sottolinea che i due amplificatori operazionali single ended 21p, 21m pilotati dalle tensioni di polarizzazione VBIASP e VBIASM possono essere sostituiti da uno interamente differenziale. Allo stesso modo i due amplificatori operazionali single ended 25m, 25p pilotati dalla tensione di riferimento, Vref, possono essere sostituiti da uno interamente differenziale. It is emphasized that the two single ended 21p, 21m operational amplifiers driven by the bias voltages VBIASP and VBIASM can be replaced by a fully differential one. Similarly, the two 25m, 25p single ended operational amplifiers driven by the reference voltage, Vref, can be replaced by a fully differential one.

Nella modalità in corrente, il circuito 20 di figura 3 è riconfigurato operando sui commutatori S1p, S1m, S2p, S2m ed i multiplexer 26p, 26m per applicare una corrente di polarizzazione costante attraverso il sensore Rsns, come mostrato in figura 5. Nello schematico semplificato del circuito funzionante nella modalità in corrente ivi mostrato il DAC di corrente 31 crea una corrente di riferimento, la corrente di polarizzazione IBIAS, che è sommata o sottratta alla corrente fissa, la corrente IAMP e assorbita dai due generatori di corrente 23m, 23p che forniscono la corrente di polarizzazione dello stadio differenziale. La tensione differenziale ai capi del resistore di sensore Rsns viene controllata dalla retroazione del loop di tensione degli amplificatori della tensione di polarizzazione 21m, 21p: un tale loop funziona forzando la corrente che scorre nei resistori di carico RLm, RLp, e quindi nella la coppia differenziale MOSFET 22p, 22m, ad essere uguale alla corrente fissa IAMP. Per differenza, la corrente desiderata è forzata a scorrere nel resistore di sensore Rsns. In the current mode, the circuit 20 of figure 3 is reconfigured by operating on the switches S1p, S1m, S2p, S2m and the multiplexers 26p, 26m to apply a constant bias current through the sensor Rsns, as shown in figure 5. In the simplified schematic of the circuit operating in the current mode shown therein, the current DAC 31 creates a reference current, the bias current IBIAS, which is added to or subtracted from the fixed current, the current IAMP is absorbed by the two current generators 23m, 23p which supply the bias current of the differential stage. The differential voltage across the sensor resistor Rsns is controlled by the feedback of the voltage loop of the amplifiers of the bias voltage 21m, 21p: such a loop works by forcing the current flowing in the load resistors RLm, RLp, and therefore in the torque differential MOSFET 22p, 22m, to be equal to the fixed current IAMP. By difference, the desired current is forced to flow in the sensor resistor Rsns.

Fuori dalla larghezza di banda di polarizzazione il circuito 20 di figura 3 funziona allo stesso modo in entrambe le modalità in tensione ed in corrente ed il corrispondente circuito semplificato è mostrato in figura 6. Il loop di polarizzazione emula un accoppiamento AC per il segnale, tagliando la componente DC, dove la frequenza d’angolo bassa passa alto corrisponde al GBWP (Prodotto Guadagno-Banda Passante “Gain–Bandwidth product”) del loop che pilota la coppia di transistore MOSFET differenziale 22m, 22p. Out of the bias bandwidth the circuit 20 of figure 3 works the same way in both voltage and current modes and the corresponding simplified circuit is shown in figure 6. The bias loop emulates an AC coupling for the signal, cutting the DC component, where the low high pass corner frequency corresponds to the GBWP (Gain-Bandwidth product) of the loop driving the 22m, 22p differential MOSFET transistor pair.

I nodi dell’elettrodo di controllo, cioè il gate, dei transistori della coppia differenziale 22m, 22p sono connessi a massa attraverso i capacitori di cut-off Cm,Cp, il cui valore è scelto in modo che diventino un corto circuito fuori dalla larghezza di banda del loop di polarizzazione. A frequenze più alte della larghezza di banda del loop di polarizzazione quindi i gate della coppia di transistor MOSFET differenziale 22m,22p sono tenuti fissi: quindi il segnale al resistore di sensore Rsns viene amplificato dallo stadio che lavora in modo comune di gate (“common gate”). The nodes of the control electrode, that is, the gate, of the transistors of the differential pair 22m, 22p are connected to ground through the cut-off capacitors Cm, Cp, the value of which is chosen so that they become a short circuit outside the width of the polarization loop. At frequencies higher than the bandwidth of the bias loop therefore the gates of the pair of differential MOSFET transistors 22m, 22p are kept fixed: therefore the signal to the sensor resistor Rsns is amplified by the stage which works in the gate common mode ("common gate").

Come può essere compreso dalle figure 3, 4, 5, 6 il circuito amplificatore qui descritto non necessariamente deve includere sia la circuiteria per operare da polarizzazione nella modalità in tensione e nella modalità in corrente, ma può includere solo la circuiteria di polarizzazione mostrata in figura 4 o in figura 5. As can be understood from Figures 3, 4, 5, 6 the amplifier circuit described here does not necessarily have to include both the circuitry to operate from bias in the voltage mode and in the current mode, but can only include the bias circuitry shown in the figure 4 or in figure 5.

In figura 14 e 15 sono mostrate forme di attuazione varianti del circuito per amplificazione a basso rumore 20, funzionanti rispettivamente nella modalità in tensione (figura 14) e modalità in corrente (figura 15), implementate in una configurazione sigle ended, al posto di un circuito differenziale come in figure 4 e 5. Figure 14 and 15 show variant embodiments of the low-noise amplification circuit 20, operating respectively in the voltage mode (Figure 14) and current mode (Figure 15), implemented in a sigle ended configuration, instead of a differential circuit as in figures 4 and 5.

Come mostrato, la configurazione single ended comprende solo un ramo della struttura differenziale di figura 3, 4, 5, per esempio il ramo con l’elettrodo di gate del MOSFET 22m pilotato dall’amplificatore operazionale di polarizzazione 21m e connesso a massa attraverso un capacitore di cut-off Cm. Il loop di corrente, rappresentato dall’amplificatore 25m, con l’ingresso connesso alla tensione di riferimento Vref ed alla caduta di tensione sulla resistenza di carico RLm controlla il generatore di corrente 23m. La fine del resistore di sensore Rsns non connesso al source del MOS 22m è connesso alla tensione single end di riferimento Vx. As shown, the single ended configuration includes only one branch of the differential structure of figures 3, 4, 5, for example the branch with the gate electrode of the MOSFET 22m driven by the bias operational amplifier 21m and connected to ground through a capacitor of cut-off Cm. The current loop, represented by the 25m amplifier, with the input connected to the reference voltage Vref and the voltage drop on the load resistance RLm controls the 23m current generator. The end of the sensor resistor Rsns not connected to the source of the MOS 22m is connected to the reference single end voltage Vx.

Il circuito per amplificazione a basso rumore 20 può essere modificato anche per tagliare il loop di corrente in modalità di polarizzazione in tensione come mostrato in Figura 4 o loop di tensione in modalità di polarizzazione in corrente come mostrato in Figura 5, per creare un accoppiamento DC al circuito. Una compensazione di offset può essere effettuata lavorando sulle impostazioni del DAC di tensione nella modalità in corrente e sulle impostazioni del DAC di corrente nella modalità in tensione. The low noise amplification circuit 20 can also be modified to cut the current loop in voltage bias mode as shown in Figure 4 or voltage loop in current bias mode as shown in Figure 5, to create a DC coupling to the circuit. An offset compensation can be done by working on the voltage DAC settings in the current mode and the current DAC settings in the voltage mode.

In figura 16 è mostrata una forma di attuazione del circuito differenziale 20 nella modalità in tensione con la configurazione in accoppiamento DC. Il DAC di tensione 31, (non mostrato in figura 16, 17, ma connesso come in figura 3, è impostato per applicare (VBIASP-VBIASM) come la compensazione differenziale di offset. Figure 16 shows an embodiment of the differential circuit 20 in the voltage mode with the DC coupling configuration. The voltage DAC 31, (not shown in Figure 16, 17, but connected as in Figure 3, is set to apply (VBIASP-VBIASM) as offset differential compensation.

In figura 17 è mostrata una corrispondente forma di attuazione single ended nella modalità in tensione con la configurazione di modalità di accoppiamento DC. VBIASP fornita da un corrispondente DAC di tensione è in questo caso la compensazione di offset single-ended. Figure 17 shows a corresponding single ended embodiment in the voltage mode with the DC coupling mode configuration. VBIASP provided by a corresponding voltage DAC is in this case single-ended offset compensation.

In figura 7 è mostrata la funzione di trasferimento del circuito di figura 3, in funzione della frequenza. Con BF viene indicata la frequenza di cut-off del loop di polarizzazione di figura 4 e 5, che corrisponde alla bassa frequenza passa-alto dell’amplificatore, con una F la frequenza di cut-off, cioè la frequenza passa-basso, dell’amplificatore di figura 6. Figure 7 shows the transfer function of the circuit of Figure 3, as a function of the frequency. BF indicates the cut-off frequency of the polarization loop of figures 4 and 5, which corresponds to the low-pass high-pass frequency of the amplifier, with an F the cut-off frequency, i.e. the low-pass frequency, of the 'amplifier of figure 6.

Indicando con gm la transconduttanza di ognuno dei MOSFETs 22m e 22p della coppia differenziale, l’impedenza d’ingresso vista dal resistore di sensore Rsns è 2/gm: segnale di tensione a media frequenza viene trasformato nella corrente e poi crea una tensione differenziale d’uscita con il seguente guadagno: Indicating with gm the transconductance of each of the MOSFETs 22m and 22p of the differential pair, the input impedance seen by the sensor resistor Rsns is 2 / gm: medium frequency voltage signal is transformed into current and then creates a differential voltage d 'output with the following gain:

dove RL è la resistenza di carico su ogni ramo m e p (RL=RLm=RLp). where RL is the load resistance on each branch m and p (RL = RLm = RLp).

Usando la topologia del circuito 20 di figura 3 è possibile risparmiare almeno un grosso e rumoroso componente: infatti il transistore della coppia differenziale 22m,22p è usato sia per polarizzazione che per amplificazione. Quindi, non c’è bisogno di avere una coppia di grossi transistori MOS per realizzare la funzione di polarizzazione ed una grossa coppia differenziale per amplificare il segnale. Questo ha un buon impatto in termini di occupazione di area. By using the topology of the circuit 20 of Figure 3 it is possible to save at least one large and noisy component: in fact the transistor of the differential pair 22m, 22p is used both for polarization and for amplification. Therefore, there is no need to have a pair of large MOS transistors to achieve the polarization function and a large differential pair to amplify the signal. This has a good impact in terms of area occupation.

Per quanto riguarda il rumore, il rumore equivalente riferito all’ingresso nella larghezza di banda del segnale può essere e spresso come: As for the noise, the equivalent noise referred to the input in the signal bandwidth can be expressed as:

dove e indica la corrente di rumore dei due generatori di corrente di coda 23m, 23p, mentre indica la corrente di rumore del transistore della coppia differenziale 22p e 22m. where e indicates the noise current of the two tail current generators 23m, 23p, while indicates the noise current of the transistor of the differential pair 22p and 22m.

Nel diagramma di figura 8 è mostrato il rumore d’ingresso in funzione della frequenza. Sotto la frequenza di cut-off di polarizzazione il rumore è 1/f il rumore 1FN, mentre nella larghezza di banda del segnale è rumore termico TN con il valore costante indicato sopra. The diagram in Figure 8 shows the input noise as a function of the frequency. Below the polarization cut-off frequency the noise is 1 / f the noise 1FN, while in the signal bandwidth it is thermal noise TN with the constant value indicated above.

Come appena descritto il circuito 20 usato come primo stadio per polarizzare e amplificare il segnale può essere semplificato, nella larghezza di banda del segnale, come uno stadio differenziale a gate comune, come mostrato in figura 6: il suo guadagno dipende dalla resistenza di sensore (Rsns) e dalla transconduttanza della coppia differenziale (gm). Indicando con Vout1d la tensione differenziale all’uscita tra i nodi Vout1p e Vout1m e con Vsnsd la tensione differenziale sul resistore di sensore Rsns, cioè il segnale di sensore Ssns, il guadagno G1 del primo stadio 20 è: As just described, the circuit 20 used as the first stage for biasing and amplifying the signal can be simplified, in the signal bandwidth, as a common gate differential stage, as shown in Figure 6: its gain depends on the sensor resistance ( Rsns) and the transconductance of the differential pair (gm). Indicating with Vout1d the differential voltage at the output between the nodes Vout1p and Vout1m and with Vsnsd the differential voltage on the sensor resistor Rsns, that is the sensor signal Ssns, the gain G1 of the first stage 20 is:

Come menzionato, una variazione di guadagno può essere significativa in base alla variabilità di processo ed applicazione del sensore. Anche la transconduttanza gm dello stadio d’ingresso 20 (cioè lo stadio d’uscita di polarizzazione) può variare su processo e la temperatura. Questo porta alla necessità di compensare la variazione di guadagno per ottenere un guadagno piatto sui valori di resistenza di sensore e processo e temperatura. As mentioned, a change in gain can be significant based on the process and application variability of the sensor. Also the transconductance gm of the input stage 20 (ie the polarization output stage) can vary on process and temperature. This leads to the need to compensate for the change in gain to achieve a flat gain on sensor and process resistance and temperature values.

Perciò è fornito un secondo stadio di guadagno, indicato con 50 in figura 9, dopo il primo stadio 20, il cui guadagno compensa le variazioni rispetto alle variazioni di resistenza di sensore e agli estremi del processo, o process corners MOS. Therefore a second gain stage is provided, indicated with 50 in Figure 9, after the first stage 20, the gain of which compensates for the variations with respect to the sensor resistance variations and the process corners MOS.

Il guadagno del secondo stadio 50 è designato a essere: The gain of the second stage 50 is designated to be:

dove k è un fattore di scalabilità e Rx un resistore di riferimento. where k is a scaling factor and Rx a reference resistor.

In questo modo la cascata dei due stadi ha una funzione di trasferimento con guadagno: In this way, the cascade of the two stages has a transfer function with gain:

Il guadagno risultante è indipendente dalla resistenza di sensore, dall’estremo del processo MOS, e se il resistore di riferimento Rx è dello stesso tipo della resistenza di carico RL anche dall’estremo del processo del resistore (“resistor process corner”) e dalla temperatura. Sicuramente operando sul fattore di scala k, il quale, come mostrato nel seguito dipende dalle dimensioni, cioè le dimensioni di canale, del transistore MOS usato per il secondo stadio 50, il guadagno risultante G può essere cambiato. The resulting gain is independent of the sensor resistance, of the process end MOS, and if the reference resistor Rx is of the same type as the load resistance RL also of the end of the resistor process ("resistor process corner") and of the temperature. Surely by operating on the scale factor k, which, as shown below, depends on the dimensions, ie the channel dimensions, of the MOS transistor used for the second stage 50, the resulting gain G can be changed.

Come indicato, in figura 9 è schematicamente mostrato lo stadio 20, il quale, come mostrato, nella larghezza di banda di amplificazione, è uno stadio d’ingresso differenziale a gate comune associato al guadagno G1 come sopra discusso. L’uscita differenziale Vout1p, Vout1m è fornita come ingresso al secondo stadio 50, il quale comprende uno stadio amplificatore 60, associato al secondo guadagno G2 sopra indicato. Lo stadio amplificatore 60 allo scopo di avere una transconduttanza dipendente dalla resistenza di resistore termico Rsns, comprende un circuito sintetizzatore di resistenza equivalente 90, il quale riceve dal primo stadio 20 le tensioni di gate VGp e VGm formate agli elettrodi di gate della coppia differenziale di transistori d’ingresso, 22p, 22m, e riceve anche la corrente di sensore rilevata dal primo stadio amplificatore. Tale circuito sintetizzatore di resistenza equivalente 90 sulla base di tale input emette un segnale calibrato, ad esempio una corrente, I34, la quale è fornita allo stadio amplificatore 60 per sintetizzare il valore di resistenza necessario, come meglio dettagliato nel seguito. As indicated, in figure 9 the stage 20 is schematically shown, which, as shown, in the amplification bandwidth, is a common gate differential input stage associated with the G1 gain as discussed above. The differential output Vout1p, Vout1m is supplied as an input to the second stage 50, which includes an amplifier stage 60, associated with the second gain G2 indicated above. The amplifier stage 60 in order to have a transconductance dependent on the thermal resistor resistance Rsns, comprises a synthesizer circuit of equivalent resistance 90, which receives from the first stage 20 the gate voltages VGp and VGm formed at the gate electrodes of the differential pair of input transistors, 22p, 22m, and also receives the sensor current detected by the first amplifier stage. Said equivalent resistance synthesizer circuit 90 on the basis of this input emits a calibrated signal, for example a current, I34, which is supplied to the amplifier stage 60 to synthesize the necessary resistance value, as better detailed below.

Anche se il campo di applicazione di questa soluzione è nel dispositivo pre-amplificatore nel mercato di archiviazione dati, la soluzione può essere applicata in tutti i campi dove è necessario polarizzare un elemento sensore esterno ed elaborare il suo segnale generato<.>Although the field of application of this solution is in the pre-amplifier device in the data storage market, the solution can be applied in all fields where it is necessary to polarize an external sensor element and process its generated signal <.>

In figura 10 è mostrato lo stadio di recupero del guadagno 50 qui descritto. Figure 10 shows the gain recovery stage 50 described here.

Le uscite differenziali Vout1p e Vout1m del primo stadio differenziale d’ingresso20 di figura 3 sono portate come ingresso di un secondo stadio amplificatore 60 nello stadio di recupero del guadagno 50 che comprende una coppia differenziale di transistori 62p, 62m, in questo caso una coppia di transistori bipolari, sebbene i transistori MOS possono essere usati allo stesso modo. Gli emettitori dei transistori bipolari differenziali 62m, 62p sono connessi ai terminali di un resistore di riferimento RX. Lo stadio differenziale 60 comprende generatori di corrente 63m, 63p connessi tra detti emettitori e l’alimentazione negativa VEE, assorbendo la corrente calibrata I34. Sugli elettrodi collettori della coppia differenziale 62p, 62m viene prelevata l’uscita differenziale Vout2p, Vout2m dello stadio amplificatore 60, cioè lo stadio di recupero del guadagno 50. Lo stadio amplificatore differenziale 60 quindi comprende come carico di detta coppia differenziale 62p, 62m, un transistore NMOS 72p,72m i cui elettrodi di drain e di gate sono connessi assieme, cioè connesso a diodo, e connesso all’alimentazione positiva Vcc. Tale NMOS 72p,72m è progettato con dimensioni scalate, dal fattore di scala k di modo che, rispetto alla coppia differenziale 22p,22m del primo stadio differenziale avente una transconduttanza gm, il NMOS 72p,72m ha una transconduttanza gm/k. The differential outputs Vout1p and Vout1m of the first differential input stage 20 of Figure 3 are brought as the input of a second amplifier stage 60 into the gain recovery stage 50 which comprises a differential pair of transistors 62p, 62m, in this case a pair of bipolar transistors, although MOS transistors can be used in the same way. The emitters of the bipolar differential transistors 62m, 62p are connected to the terminals of a reference resistor RX. The differential stage 60 includes 63m, 63p current generators connected between said emitters and the negative VEE power supply, absorbing the calibrated current I34. The differential output Vout2p, Vout2m of the amplifier stage 60, i.e. the gain recovery stage 50, is taken on the collector electrodes of the differential pair 62p, 62m. NMOS transistor 72p, 72m whose drain and gate electrodes are connected together, i.e. connected to a diode, and connected to the positive power supply Vcc. This NMOS 72p, 72m is designed with scaled dimensions, by the scale factor k so that, with respect to the differential pair 22p, 22m of the first differential stage having a transconductance gm, the NMOS 72p, 72m has a transconductance gm / k.

Tra il NMOS 72p,72m ed il collettore dei transistori differenziali 62, 62p è posto un transistore sintetizzatore di resistenza 82p,82m, in particolare un transistore pMOS, anch’esso connesso a diodo ed avente il suo drain connesso all’uscita differenziale Vout2p, Vout2m, mentre il suo source è connesso al drain del NMOS scalato 72p,72m. Questo transistor sintetizzatore di resistenza 82p,82m ha dimensioni corrispondenti ai transistori NMOS di una coppia differenziale 92m,92p del circuito sintetizzatore di resistenza 90 descritto nel seguito ed assorbe la corrente calibrata I34, il cui valore è determinato dal circuito sintetizzatore di resistenza equivalente 90, meglio descritto nel seguito, in modo che la transconduttanza del transistore sintetizzatore di resistenza 82p,82m è kRsns/2. Between the NMOS 72p, 72m and the collector of the differential transistors 62, 62p there is a resistance synthesizer transistor 82p, 82m, in particular a pMOS transistor, also connected to a diode and having its drain connected to the differential output Vout2p, Vout2m, while its source is connected to the drain of the scaled NMOS 72p, 72m. This 82p, 82m resistance synthesizer transistor has dimensions corresponding to the NMOS transistors of a 92m, 92p differential pair of the resistance synthesizer circuit 90 described below and absorbs the calibrated current I34, the value of which is determined by the equivalent resistance synthesizer circuit 90, better described below, so that the transconductance of the resistor synthesizer transistor 82p, 82m is kRsns / 2.

Infine un generatore di corrente di coda 73p, 73m connesso tra la tensione di alimentazione positiva Vcc ed il drain NMOS pure preleva la corrente calibrata I34, mentre un generatore di corrente 83p, 83n, connesso tra il drain NMOS e la massa preleva una corrente IAMP/k, cioè la corrente di polarizzazione fissa dei generatori di coda dello stadio d’ingresso 20, divisa di un fattore di scala k. Finally, a 73p, 73m tail current generator connected between the positive supply voltage Vcc and the NMOS drain also draws the calibrated current I34, while a current generator 83p, 83n, connected between the NMOS drain and ground, draws an IAMP current / k, i.e. the fixed bias current of the tail generators of the input stage 20, divided by a scale factor k.

Dopo, il secondo stadio 60 funziona come segue. Thereafter, the second stage 60 functions as follows.

L’uscita del primo stadio 20 viene usata come ingresso della coppia differenziale 62p, 62m. Il carico della coppia differenziale 62p, 62m è fatto da due parti differenti: The output of the first stage 20 is used as the input of the differential pair 62p, 62m. The load of the differential pair 62p, 62m is done by two different parts:

- un nMOS di scala 72p,72m che è progettato come replica scalata, di un fattore di scala k, del transistore MOS 22p,22m nel primo stadio 20. Tale NMOS scalato 72p, 72m è polarizzato con la stessa corrente, scalata, della coppia 22p, 22m nel primo stadio 20, cioè la corrente fissa IAMP, allo scopo di ottenere una transconduttanza uguale a gm/k; - a 72p, 72m nMOS which is designed as a scaled replica, by a scale factor k, of the 22p, 22m MOS transistor in the first stage 20. This scaled 72p, 72m NMOS is biased with the same scaled current as the pair 22p, 22m in the first stage 20, i.e. the fixed current IAMP, in order to obtain a transconductance equal to gm / k;

- un transistore sintetizzatore di resistenza 82p, 82m, un transistore pMOS nell’esempio riportato, polarizzato con una corrente calibrata I34 allo scopo di essere in grado di sintetizzare la resistenza del resistore di sensore Rsns, cioè determinare una resistenza equivalente kRsns/2 per ognuno dei pMOS. È sottolineato che anche un nMOS può essere usato al posto di un pMOS; in tal caso il circuito dedicato a sintetizzare la resistenza del sensore deve essere corrispondentemente convertito. - a resistor synthesizer transistor 82p, 82m, a pMOS transistor in the example shown, biased with a calibrated current I34 in order to be able to synthesize the resistance of the sensor resistor Rsns, i.e. determine an equivalent resistance kRsns / 2 for each of pMOS. It is emphasized that a nMOS can also be used instead of a pMOS; in this case the circuit dedicated to synthesize the sensor resistance must be correspondingly converted.

Con questa disposizione il guadagno di stadio G2 del secondo stadio 50 è: With this arrangement the gain of stage G2 of the second stage 50 is:

che è esattamente la funzione desiderata. which is exactly the desired function.

Essendo la resistenza di sensore Rsns incognita, il problema è spostato alla generazione della corrente calibrata I34 allo scopo di avere la resistenza equivalente desiderata nel transistore sintetizzatore di resistenza 82p,82m. Usando l’informazione proveniente dal primo stadio 20 è possibile essere in grado di generare tale corrente in una maniera completamente analogica con una precisione molto buona. Since the sensor resistance Rsns is unknown, the problem is shifted to the generation of the calibrated current I34 in order to have the desired equivalent resistance in the resistance synthesizer transistor 82p, 82m. Using the information coming from the first stage 20 it is possible to be able to generate this current in a completely analog way with a very good precision.

Il valore della resistenza di sensore Rsns è genericamente incognito ma può essere inferito dalle condizioni di polarizzazione. La tensione differenziale applicata al sensore, cioè la tensione di polarizzazione VBIAS, può essere derivata dalla tensione dei gate dei MOS 22p, 22m nel primo stadio, VGP e VGM, mentre la corrente che scorre attraverso di esso, IBIAS può essere ottenuto dalla differenza dei generatori di coda di corrente 23m, 23p anche nel primo stadio The value of the sensor resistance Rsns is generally unknown but can be inferred from the polarization conditions. The differential voltage applied to the sensor, i.e. the bias voltage VBIAS, can be derived from the gate voltage of the MOS 22p, 22m in the first stage, VGP and VGM, while the current flowing through it, IBIAS can be obtained from the difference of the current tail generators 23m, 23p also in the first stage

Il circuito 90 in grado di sintetizzare tale resistenza equivalente è mostrato in figura 11. Il circuito 90 sostanzialmente è basato su di una architettura di un amplificatore operazionale bilanciato. The circuit 90 capable of synthesizing this equivalent resistance is shown in Figure 11. The circuit 90 is substantially based on an architecture of a balanced operational amplifier.

Una coppia differenziale del pMOS 92m, 92p riceve come ingresso le tensioni di gate VGP, VGM del primo stadio 20. Un generatore di corrente di coda 93 della coppia differenziale 92m,92p, è ottenuto da un PMOS connesso alla tensione di alimentazione positiva Vcc. A differential pair of the pMOS 92m, 92p receives as input the gate voltages VGP, VGM of the first stage 20. A tail current generator 93 of the differential pair 92m, 92p, is obtained from a PMOS connected to the positive supply voltage Vcc.

Il carico della coppia differenziale 92m,92p è formato dai rispettivi specchi di corrente 94m e 94p formato dagli NMOS con i source connessi all’alimentazione negativa VEE. Il loro transistor connesso a diodo è connesso come carico su ognuno dei rispettivi rami differenziali, mentre ogni altro transistor dello specchio 94m, 94p è connesso al transistor di un altro specchio di corrente 96, usando transistori PMOS e connesso all’alimentazione positiva Vcc. Questo tipo di disposizione consente di adottare una tensione a ampia oscillazione elevata e alta impedenza) sul nodo di drain del transistore non connesso a diodo dello specchio di corrente 96. In questo caso, un generatore di corrente di offset 95 che fornisce una corrente IBIAS/k è connesso in aggiunta tra l’alimentazione negativa VEE e il nodo d’ingresso del generatore di coda 93, i quali sono entrambi connessi a tale uscita ad alta impedenza. The load of the 92m, 92p differential pair is formed by the respective 94m and 94p current mirrors formed by the NMOS with the sources connected to the negative VEE power supply. Their diode-connected transistor is connected as a load on each of the respective differential branches, while every other transistor of the mirror 94m, 94p is connected to the transistor of another current mirror 96, using PMOS transistors and connected to the positive power supply Vcc. This type of arrangement allows to adopt a wide oscillation voltage (high and high impedance) on the drain node of the transistor not connected to the diode of the current mirror 96. In this case, an offset current generator 95 which supplies an IBIAS / k is additionally connected between the negative supply VEE and the input node of the queue generator 93, both of which are connected to this high impedance output.

Quindi, nel circuito 90 di figura 11 viene usato un amplificatore operazionale con una alta impedenza d’uscita (specchio 94p) chiuso in loop sul generatore di corrente di coda 93 della coppia differenziale 92m,92p. Applicare un offset di tensione VOS, cioè VGM-VGP, all’ingresso ed un offset di corrente IOS, il quale è in questo caso rappresentato dal generatore di corrente di offset 95 con corrente IBIAS/k, all’uscita dello stadio differenziale 92m, 92p, tale loop agisce allo scopo di bilanciare questi offset e pilota il gate del generatore di corrente 93 per avere una transconduttanza del coppia differenziale d’ingresso uguale a: Therefore, in the circuit 90 of Figure 11 an operational amplifier with a high output impedance (mirror 94p) closed in loop on the tail current generator 93 of the differential pair 92m, 92p is used. Apply a voltage offset VOS, i.e. VGM-VGP, to the input and an IOS current offset, which in this case is represented by the offset current generator 95 with IBIAS / k current, at the output of the differential stage 92m, 92p, this loop acts in order to balance these offsets and drives the gate of the current generator 93 to have a transconductance of the input differential pair equal to:

usando (VGP-VGM) come VOS e IBIAS/k come IOS, la transconduttanza gm è: using (VGP-VGM) as VOS and IBIAS / k as IOS, the transconductance gm is:

Perciò la corrente del generatore 93 può essere considerata come la corrente calibrata I34 e può essere specchiata e data in alimentazione al pMOS 82m, 82p nello stadio amplificatore: se hanno le stesse dimensione della coppia 92m, 92p<, >la loro transconduttanza gm è la stessa ed è possibile sintetizzare la resistenza incognita desiderata ed usarla come carico della porzione di amplificazione 62p, 62m del secondo stadio 50. Therefore the current of the generator 93 can be considered as the calibrated current I34 and can be mirrored and fed into the pMOS 82m, 82p in the amplifier stage: if they have the same dimension of the pair 92m, 92p <,> their transconductance gm is the itself and it is possible to synthesize the desired unknown resistance and use it as load of the amplification portion 62p, 62m of the second stage 50.

In figura 12 la porzione di amplificazione 60 è mostrata assieme al circuito sintetizzatore di resistenza di sensore 90. Per avere le correnti appropriate che scorrono nel pMOS 82m, 82p, la corrente calibrata I34, che scorre nel MOS 93, è assorbita dal basso, cioè generatori 63m, 63p e fornita dall’alto, cioè generatori 73p, 73m; nel frattempo un generatore di valore IAMP/k, 83p, 83m assorbe per polarizzare il transistore NMOS 72p,72m. In Figure 12 the amplification portion 60 is shown together with the sensor resistance synthesizer circuit 90. To have the appropriate currents flowing in the pMOS 82m, 82p, the calibrated current I34, flowing in the MOS 93, is absorbed from below, i.e. 63m, 63p and top-supplied generators, ie 73p, 73m generators; in the meantime a generator of IAMP / k, 83p, 83m value absorbs to bias the NMOS transistor 72p, 72m.

Come mostrato in figura 12 i generatori 73p,73m sono ottenuti formando uno specchio di corrente con il generatore di corrente 93 del circuito 90. As shown in Figure 12 the generators 73p, 73m are obtained by forming a current mirror with the current generator 93 of the circuit 90.

Anche i generatori 63p, 63m sono connessi dai loro gate ad un transistore connesso a diodo per formare specchi di corrente. Il transistore connesso a diodo è connesso, attraverso un ulteriore transistore, al generatore di corrente 93, che riceve come ingresso la corrente calibrata I34 la quale viene poi copiata come la corrente dei generatori di coda 63p, 63m che polarizza la coppia bipolare 62p, 62m. The generators 63p, 63m are also connected by their gates to a diode-connected transistor to form current mirrors. The transistor connected to the diode is connected, through a further transistor, to the current generator 93, which receives as an input the calibrated current I34 which is then copied as the current of the tail generators 63p, 63m which biases the bipolar pair 62p, 62m .

Come menzionato, il secondo stadio 60 è ivi descritto insieme con un circuito progettato per compensare le variazioni di processo e le variazioni di sensore nella funzione di trasferimento della catena di elaborazione del sensore di altezza di volo in applicazioni di disco rigido: queste variazioni hanno influenza sul guadagno che si suppone essere piatto rispetto alla resistenza di sensore ed agli estremi del processo. Nella data applicazione il secondo stadio 60 viene usato insieme con un primo stadio che lavora come uno stadio a gate comune, comunque il un circuito come quello descritto con riferimento alle figure 10-12 può essere usato in generale ogni volta che è necessario stimare una resistenza e creare un guadagno proporzionale a questa resistenza. As mentioned, the second stage 60 is described therein together with a circuit designed to compensate for process variations and sensor variations in the transfer function of the flight height sensor processing chain in hard drive applications: these variations affect on the gain which is supposed to be flat with respect to the sensor resistance and the extremes of the process. In the given application the second stage 60 is used together with a first stage which works as a common gate stage, however a circuit such as the one described with reference to Figures 10-12 can be used in general whenever it is necessary to estimate a resistance. and create a gain proportional to this resistance.

Allo stesso modo come mostrato in figura 14, 15 per il circuito per amplificazione a basso rumore 20, lo stadio di recupero del guadagno 50 di figura 10 può essere dimezzato usando solamente un ramo allo scopo di avere una struttura single ended, come mostrato in figura 18, dove a variante single ended viene indicata con il riferimento 50’. Il resistore di riferimento Rx è connesso ad una ulteriore tensione di riferimento Vy. Similarly as shown in figure 14, 15 for the low noise amplification circuit 20, the gain recovery stage 50 of figure 10 can be halved by using only one branch in order to have a single ended structure, as shown in figure 18, where a single ended variant is indicated with the reference 50 '. The reference resistor Rx is connected to a further reference voltage Vy.

Un altro modo per utilizzare il circuito di figura 10 in maniera single ended, mostrato in figura 19, prevede di collegare uno dei due ingressi del circuito 50 di figura 10, lì rappresentati dalle uscite differenziali Vout1p e Vout1m, ad una rispettiva tensione di riferimento Vref2. Il circuito single ended 50’’ è, tranne questo, sostanzialmente identico al circuito 50 di figura 10. L’uscita dello stadio single ended di recupero del guadagno 50’’ in figura 19 può essere preso single ended o differenzialmente. Another way to use the circuit of figure 10 in a single ended way, shown in figure 19, involves connecting one of the two inputs of the circuit 50 of figure 10, represented there by the differential outputs Vout1p and Vout1m, to a respective reference voltage Vref2 . The single ended 50 '' circuit is, except for this, substantially identical to the circuit 50 in figure 10. The output of the single ended 50 '' gain recovery stage in figure 19 can be taken single ended or differentially.

In figura 20 è mostrata una variante di forma di attuazione del circuito sintetizzatore di resistenza essere disposta in una struttura single ended. L’arrangiamento circuitale è lo stesso di figura 11, comunque uno dei due gate della coppia d’ingresso 92m 92p, 92m in figura 20 è connesso ad una tensione di riferimento Vref3, mentre l’altro gate è connesso alla tensione di polarizzazione applicata al resistore che deve essere sintetizzato, indicata con VR. Tale tensione di polarizzazione VR può corrispondere, a titolo di esempio non limitativo, alla tensione di gate del transistore 22m. In questo caso la tensione di riferimento Vref3 è ottenuta dalla tensione Vx, aggiungendo una tensione di gate source VGS del transistore 22n. In generale, la tensione di riferimento Vref2 deve essere una tensione di riferimento con la stessa polarizzazione della tensione d’uscita Vout1. Con il circuito mostrato può essere derivata dalla tensione di riferimento Vref nel primo stadio amplificatore 20 mostrato in figura 5. Figure 20 shows a variant embodiment of the resistance synthesizer circuit being arranged in a single ended structure. The circuit arrangement is the same as in figure 11, however one of the two gates of the input pair 92m 92p, 92m in figure 20 is connected to a reference voltage Vref3, while the other gate is connected to the bias voltage applied to the resistor to be synthesized, denoted by VR. This bias voltage VR can correspond, by way of non-limiting example, to the gate voltage of the transistor 22m. In this case the reference voltage Vref3 is obtained from the voltage Vx, by adding a gate source voltage VGS of the transistor 22n. In general, the reference voltage Vref2 must be a reference voltage with the same polarization as the output voltage Vout1. With the circuit shown it can be derived from the reference voltage Vref in the first amplifier stage 20 shown in Figure 5.

In figura 13 è schematizzata una disposizione di disco rigido che include un sensore di altezza della punta che usa gli stadi 20 e 50, indicato con 100. La disposizione di sensore 100 comprende il resistore di sensore Rsns, il quale è connesso al circuito 20 che esegue sia funzione di polarizzazione 12 che l’amplificazione 11. Poi viene fornita la compensazione di guadagno 50, ed il segnale compensato è fornito allo stadio di elaborazione 99, il quale a sua volta fornisce la misura di sensore ad un chip 220, ad esempio un circuito integrato con un processore, in particolare un System on Chip, il quale effettua il controllo del disco rigido (non mostrato). Sono anche indicate una punta di scrittura 211, controllata da un modulo di scrittura 221, una resistenza di riscaldatore 212, controllata da un modulo di riscaldatore 222, ed una magnetoresistenza 213 controllata da un modulo di lettura 223, tutti questi moduli, includendo il circuito della punta di sensore 100 che forma un preamplificatore che funziona sotto il controllo del controllore di disco nel chip 220. Figure 13 schematically illustrates a hard disk arrangement which includes a tip height sensor using stages 20 and 50, indicated at 100. The sensor arrangement 100 comprises the sensor resistor Rsns, which is connected to the circuit 20 which performs both bias function 12 and amplification 11. Then the gain compensation 50 is provided, and the compensated signal is supplied to the processing stage 99, which in turn supplies the sensor measurement to a chip 220, for example an integrated circuit with a processor, in particular a System on Chip, which checks the hard disk (not shown). Also indicated are a writing tip 211, controlled by a writing module 221, a heater resistor 212, controlled by a heater module 222, and a magnetoresistance 213 controlled by a reading module 223, all of these modules, including the circuit of the sensor tip 100 which forms a preamplifier operating under the control of the disk controller in the chip 220.

La soluzione può essere implementata sia per il single ended o per gli stadi differenziali. Può essere adattata anche per circuiti che usano pMOS o bipolari al posto di nMOS come primo stadio di coppia d’ingresso: lo stesso tipo di componente usato nel primo amplificatore dovrebbe essere usato come carico nel recupero di guadagno. Allo stesso modo è possibile usare una coppia d’ingresso nMOS al posto di una coppia d’ingresso pMOS per il circuito di stima della resistenza di sensore: in questo caso il carico del recupero di guadagno sarà costituito dai due nMOS al posto dei pMOS. The solution can be implemented either for single ended or for differential stages. It can also be adapted for circuits that use pMOS or bipolar instead of nMOS as the first input pair stage: the same type of component used in the first amplifier should be used as a load in gain recovery. Similarly, it is possible to use an nMOS input pair instead of a pMOS input pair for the sensor resistance estimation circuit: in this case the gain recovery load will consist of the two nMOS instead of the pMOS.

Inoltre, il circuito stimatore della resistenza di sensore può essere usato separatamente dal dato stadio amplificatore ogni volta che una resistenza incognita deve essere stimata e sintetizzata per via analogica partendo dalle sue condizioni di polarizzazione (tensione applicata ad esso e corrente che scorre attraverso esso). Furthermore, the sensor resistance estimator circuit can be used separately from the given amplifier stage whenever an unknown resistance has to be estimated and synthesized analogically starting from its bias conditions (voltage applied to it and current flowing through it).

Le soluzioni ivi descritte hanno pertanto vantaggi significativi rispetto alle soluzioni note. The solutions described therein therefore have significant advantages with respect to known solutions.

Naturalmente, fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare in modo apprezzabile rispetto a quanto è stato descritto puramente a titolo di esempio, senza uscire dall’ambito della presente invenzione come definito dalle seguenti rivendicazioni. Naturally, without prejudice to the basic principles, the details and embodiments can vary appreciably with respect to what has been described purely by way of example, without departing from the scope of the present invention as defined by the following claims.

Naturalmente, con resistore è inteso un dispositivo o un circuito, discreto o distribuito, che si comporta come un resistore, in particolare come un resistore la cui resistenza varia secondo uno o più parametri, in particolare secondo una variazione di temperatura nel tempo. Naturally, a resistor means a device or a circuit, discrete or distributed, which behaves like a resistor, in particular as a resistor whose resistance varies according to one or more parameters, in particular according to a change in temperature over time.

Claims

CLAIMS 1. A circuit arrangement comprising a circuit (90) for synthesizing a resistor having a change in resistance value over time equivalent to the change in resistance of a resistor (Rsns) at which a resistance bias voltage (VBIAS) and a resistance bias current (IBIAS) are applied, which includes an amplifier (90), comprising at least one input transistor (92m; 92m, 92p), having a high impedance output, this high impedance output being coupled to the control node of a bias current generator (93) of the input transistor (92m, 92p) which generates a bias current (I34) which flows in said input transistor (92m, 92p), a further current generator (95) which emits a current (IBIAS / K) equal to or proportional to said resistance bias current (IBIAS), coupled to said high impedance output, the resistance bias voltage (VBIAS) of said sensor resistor (RSNS) being applied to the input of said amplifier (90) , so that the transconductance of said transistor (92m, 92p) is equal to or proportional to said resistance of a resistor (Rsns) to which a resistance bias voltage and a resistance bias current are applied.

A circuit arrangement according to claim 1 wherein said amplifier (90) is a differential amplifier and said at least one input transistor (92m; 92m, 92p) comprises a differential input pair of transistors (92m, 92p), the high impedance output of said differential amplifier (90) being coupled to the control node of the bias current generator (93) of the differential input pair of transistors (92m, 92p) which generates a bias current (I34) flowing in said differential pair of transistors (92m, 92p), said further current generator (95) emitting a current (IBIAS / K) equal to or proportional to said resistance bias current (IBIAS) which is coupled to said output to high impedance, the resistance bias voltage (VBIAS) of said sensor resistor (RSNS) being applied to the inputs of said differential amplifier (90), so that the transconductance of de This differential pair of transistors (92m, 92p) is equal to or proportional to said sensor resistor (Rsns).

3. An amplifier circuit arrangement comprising the circuit arrangement of claim 1 or 2 and also comprising: - a first amplifier stage (20) which amplifies a signal (Ssns) formed on said sensor resistor (Rsns) to which a resistance bias voltage (VBIAS) and a resistance bias current (IBIAS) are applied, in particular a sensor resistor, - a gain recovery stage (50) comprising a second amplifier stage (50) comprising at least one transistor (62p; 62p, 62m) having its input electrode receiving the output of the first amplifier stage (20), the load electrode of at least one transistor (62p; 62p, 62m) being connected to a respective load circuit which comprises, an nMOS transistor (72p; 72m, 72p) which has dimensions scaled by a given scale factor (k) with respect to the size of at least one amplification transistor (22m; 22m, 22p) of the first amplifier stage (20) and biased with a scaled current, by said scale factor (k), with respect to the bias current (IAMP) of the transistors of the first amplifier stage (20), a circuit module comprising a resistance synthesizer transistor (82p, 82m) having given dimensions, in particular having the same dimensions as at least one input transistor (92m, 92p) which forms the input of the synthesizer circuit (90), and which absorbs a calibrated current (I34) to determine a transconductance value proportional to the inverse of the sensor resistor value (Rsns), called calibrated current (I34) which corresponds to the bias current (I34) flowing in said input transistor (92m, 92p) of the circuit for synthesizing a resistance (Rsns), the other electrodes of said at least one transistor (62p; 62p, 62m) of the gain recovery stage (50) being connected to a reference resistor (Rx).

4. An amplifier circuit arrangement according to claim 3 which includes: - said first amplifier stage (20) comprises a first differential amplifier stage which amplifies a signal (Ssns) formed on said sensor resistor (Rsns) at which a resistance bias voltage (VBIAS) and a resistance bias current (IBIAS) ) are applied, - said gain recovery stage (50) comprises a second differential amplifier stage comprising a differential pair of transistors (62p, 62m) having its input electrodes which receive the differential outputs of the first differential pair (22p, 22m), the load electrode of said differential pair (62p, 62m) being connected for each differential branch to a load circuit comprising, an nMOS transistor (72m, 72p) having dimensions scaled by a given scale factor (k) with respect to the size of said transistor (22m, 22p) which forms said first differential pair (22p, 22m) and biased with a scaled current, from said scale factor (k), with respect to the bias current (IAMP) of the transistors of the first stage (20), a circuit module comprising a resistance synthesizer transistor (82p, 82m) having given dimensions, in particular having the same dimensions as a transistor (92m, 92p) of said differential pair of transistors (92m, 92p) which form the input of the circuit synthesizer (90), and which absorbs a calibrated current (I34) to determine a transconductance value proportional to the inverse of the value of the thermal resistor (Rsns), called calibrated current (I34) corresponding to the bias current (I34) flowing in said differential pair of transistors (92m, 92p) of the circuit to synthesize a resistance (Rsns), the other electrodes of said differential pair (62p, 62m) being connected to a reference resistor (Rx).

The amplifier arrangement of claim 4 wherein said first differential amplifier stage (20) is configured as a common gate amplifier and said resistance synthesizer circuit (90) receives as an input at least one gate voltage (VGp, VGm) of said transistor (22m, 22p) forming said first differential pair (22p, 22m) and is configured to deliver said calibrated current (I34).

The amplifier arrangement of claim 4 or 5, wherein it comprises a current source (73p, 73m) connected between the positive supply voltage (VP) and said nMOS transistor (72m, 72p) which outputs said calibrated current ( I34) and a further current generator (83p, 83n), connected between said nMOS transistor (72m, 72p) and the ground emitting a current (IAMP / k) corresponding to a fixed bias current of the differential pair (22m, 22p) of the first differential amplifier stage (20) divided by the scale factor (k).

7. The amplifier arrangement of claim 4 or 5, wherein said amplifier stage (20) which amplifies a signal (Ssns) formed on a sensor resistor (Rsns), comprises - a variable sensor resistor (Rsns), in particular a variable resistor in temperature, - a low noise amplifier circuit (20) coupled to said variable sensor resistor (Rsns) to amplify a signal (Ssns) formed on said sensor resistor (Rsns), said low noise amplifier circuit which comprises a portion of the bias (11) configured to apply a bias voltage or a bias current to said sensor resistor (Rsns), said bias circuit (11) which comprises a first transistor (15m, 22m) and a second transistor (15m, 22m ), each of said first (15m, 22m) and second (15m, 22m) transistors having their control electrode piloted by a respective first (VBIASP) and second (VBIASM) bias voltage, and connected respectively to each of the said sensor resistor (Rsns) to apply a differential bias voltage (BIAS), a portion of amplifier circuit (12) of said signal (Ssns) formed on said sensor resistor (Rsns), said first (22m) and second transistor (22p) which are connected to form a differential pair of a differential amplifier having an electrode connected to a supply voltage (VP) through a respective load resistor (RLm, RLp) and the other electrode connected to a respective terminal of said sensor resistor (Rsns) and to a respective current generator (13m, 13p; 23m, 23p) a differential output signal (Vout1m, Vout1p) being collected on the electrodes connected to the load resistors (RLm, RLp), a respective low-pass filtering component (Cm, Cp) being supplied connected to the input electrode so that on a determined frequency corresponding to a cut-off frequency of the bias circuit (11) the control node of the electrode of said first (22m) and second transistor (22p) is connected to ground by configuring each of said first (22m) and second transistor (22p) as a common gate amplifier with respect to said signal (Ssns) formed on said sensor resistor (Rsns).

The amplifier arrangement of claim 7, wherein each of said first (15m, 22m) and second (15m, 22m) transistors have their control electrode selectively driven to apply a bias voltage from a respective first (VBIASP ) and second (VBIASM) bias voltage across a respective first and second bias amplifier (21m, 21p), connected to the other input to a terminal of said sensor resistor (Rsns).

The amplifier arrangement of claim 7, wherein it comprises a further current loop (25m, 25p, 23m, 23p) comprising an amplifier (25m, 25p) configured to compare the voltage across said load resistor (RLm, RLp ) to a reference voltage (Vref) and adapt the value of the current emitted by the current generator (23m, 23p) to regulate the current in the differential pair (22m, 22p) in the voltage bias mode.

The amplifier arrangement of any one of claims 7 to 9, wherein it comprises a current loop configured to apply a current bias to said sensor resistor (Rsns) which comprises a circuit arrangement (53m, 43m, 53p, 43p) to add or respectively subtract a bias current (IBIAS) to a current absorbed by each of said current generators (23m, 23p) of the differential pair.

11. Hard disk arrangement which includes a thermal resistor (Rsns) to perform the detection and control of the flight height of the tip in hard disks, comprising a circuit according to any one of claims 1 to 10.