HUE035118T2 - Memória hozzáférési eljárás és memória rendszer - Google Patents

Memória hozzáférési eljárás és memória rendszer Download PDF

Info

Publication number
HUE035118T2
HUE035118T2 HUE14788484A HUE14788484A HUE035118T2 HU E035118 T2 HUE035118 T2 HU E035118T2 HU E14788484 A HUE14788484 A HU E14788484A HU E14788484 A HUE14788484 A HU E14788484A HU E035118 T2 HUE035118 T2 HU E035118T2
Authority
HU
Hungary
Prior art keywords
chip
memory
target
signal
level buffer
Prior art date
Application number
HUE14788484A
Other languages
English (en)
Inventor
Yuan Ruan
Mingyu Chen
Original Assignee
Huawei Tech Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Tech Co Ltd filed Critical Huawei Tech Co Ltd
Publication of HUE035118T2 publication Critical patent/HUE035118T2/hu

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607Refresh operations in memory devices with an internal cache or data buffer
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668Details of memory controller
    • G06F13/1673Details of memory controller using buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063Control signal output circuits, e.g. status or busy flags, feedback command signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Claims (4)

Memória hozzáférési átjárás ésrnérnőrlo rendszer Szabadalmi igôoypppkok
1. Memória bozzaférési eljárás, amely tartalmazza: egy mernóriavezérlő révén egy memóffa hozzéiérésl utasítás. egy alacsonyabb rendű cimzésjel, egy első esipválasztó jel és egy első magasabb rendű clmzslsjel küldését {201} egy első szintű puffsrcsipbez (3-U, késleltetési feídolgoíás végrehajtását egy második magasabb rendű címzésjelen egy késleltetett címzésiéi megkapásáhnn és a késlelteteti címzésiéi küldését egy második szintű pufferesípbez {32), aholr az alsó-szintö pofié rcsip {31} a második szintű pofiercslpoei (521 ksszkádoh; a második színtű purtercsip legalább egy memó-riámodűihoz (33> van csatlakotóítya, abol·« memória modul (33) legalább egy membrlacslpet {331} tartalmaz: az eisó cslpváiasztő jelei es ez első magasabb rendű :nmzés:e:ec hasznaink egy cél második stíntű puffemsip ·" 'nyitás s a*' ösod'k <<> η u nt *\ η. κ <{"> I Js, > ", mb mut ru m, lm használtuk egy cél memőr lecsíp azonosítására egy cél memóriarnodatban; az első színtű pufferoslp (31) ötjén -egy második csipváíaszté lel kiadását {302} a második színtű poííercsiphez •32) egy niőre beáliitott leképezési viszony,, az első csipváiasztó jel és az zésé magasabb rendű címzésiéi szerint a cél második szintű puffercsip kspuzésáhot, és a memória hozzáférési utasítás és az alacsonyabb rendű clns-zésjel küldését a cél második szín;« puifefcsiphez, ahol a második szintű poifercsíp {32} legalább agy pudercsipei tartalmaz, és a cél második szintű pufferest egy olyan poflercstp, ameiy a második csipválaszto jel használatával kapozott és a második szintű pűfísrcslpek közül való: a cél második szintű pulfotcstp 132} útján a cél memória modul meghatározásét a légálábbégy ntesnOhamodul-bóf 133} « késleUetett címzésiéi és a második csípvélasztó jel szerint, és a cél memóöscslp meghatározását a cél memóriemodulbói az .alacsonysbb rendű címzésiéi szerint, ahol a késleStetétt .efmzésjeiét és a második csipváíaszté jelet .használjuk:a cél mempriamodoi azonosítására a legalább egy memóriamoáufban {33}: és a cél inásodlk sdntü .puffercsip ötjén cél adat megszerzését {203} a cél memóriscSiptél a memória hozzáfáfési utasítás szerint, és a cél adat rhémórieveaériűhéz küldését az első szintű poítercsíp {33} használatával,
2> Ar !.. igénypont szerinti memória hozzáférési éijárás, aboi a rPérnórlavezérlő {30} útján a késleltetési feldolgozás végrehajtass a második magasabb rendű cimzésjeleo egy késleltetett címzésjel megszerzéséhez torta} mázz« : a memóriavezérlő {30} útjár· késleltetés feldolgozás végrehajtásét a második msgasahb rendű címzessel-m ez első szintű pyíferesip {31} egy késleltetés paramétere szerint, a késlóitetett cimzésjel megszerzésére.
3< Ά:Ζ X. vágy 3. igénypont szerinti memória hozzátérésl eljárás, ahol az első szintű puffereslp {31,} ötláh égy második csipválasztó jel kiadása (302) a második szinttü puflércsiphez {32} egy előre beállított leképezési viszony szerint,· továbbá áz első csipváiaszfó jel és ez első magasabb rendű cimzésjel kiadása a cél második szintű onffercslp kapuzásáhez tartel n izm a- 'be ό n m c < „ · » u«'k\x o kőd éhdftú-d i ^kep,u< viszony szerint; aï első szintű pulferçsip (31) ûyén az első ocipváleszfö jel és ez sűsű r??agasabb rendű «kbzésjel kódolását a kódoló kôd használatával, dgy, hogy megkapjuk a második csipvéiasztő jpiut: ôs *' a '"^ o j î·"' K V s κι 'u î m 'd k m-Λ U»s > •'i I \m< v ' 'μ \ k« v « . κ vh - * b második szint« pufiercsip kapuzásához, 4s· Memória rendszer, amely tartalmaz. egy memóriawzűrlöt (30), egy első szintő putfercsipet (3.11 és legalább agy s-básodrk sont« puffaresipez (32), ahol a meménavesédő (31; az elssá szintű póifbfosíphez (31) es a második szm·« puffertsipbaz (32) van csatlakoztatva, az első színtű pufteresig (31) a -második szintű puHercsippal (32) fcaszkádoít, a második szintö pulíemslp (32) legalább egy memóriamodylboz (33) van cséűaRoztatva, és e me-mó.rismodMk(33'l'iegslább egy memôrtacsipet (331; tartalmaz) a mcmöriavezérlű (3S) ágy var? konfigurálva, hegy egy memória hozzáférési omsitást, egy «iíicxsmyebh rendö cimzéelelet, egy első csipváiasztó jeh?t és egy első ísagyobb szintő elmzésjeiet küldjön az első szintű ouhecesspóez í,3li. késleltetés fekí«ig«:>íást ba.dson végre egy második magasabb színtű eim<ésjeien egy késleltetett címzésjall megkapásához, a késieket«?« elmzésjeiet a második -szintő poffercsiphez (32) kökig?.- és v;?gye az első szintű poflércálp (319 éltei vtsszaköidött cél adatot, ahol az «?i$ö csípválasztö ;el és az első magaszsbb fendu ci?nzé;;jei<‘t híisznáijuk egy cél második szintű pofiercsip azonosítására a második szintű puff««csipek (32) közöl,, és ez alacsonyabb rónád chozésieiet használjuk egy cél momöriacsip azonosítására egy óéi memöriámp-duibao; az «?isö szintű pufförexlp (31 ) égy van 'konfigurálva, hegy vegye « memória hozzáférési utasítást, zsz alacsonyabb rendű. elmzésjeiet, az első cslpvslaszto jelet é-s az első magasabb endű eímzésieiét, kiadjon egy második cslpválasztö jelet « második szintű pudercsíp (32) számára egy elére beállított leképezési viszony, sz első csipváls-sztó Jet és szélső magasabb rendd etmtésjei szerint a eél második szintű puffsrcsip 'bpözásáboz, a memória hozzáférési utasítást és az ateonysbb rendű eímzésielet a sei második szintű puífemsiphéz (33) küldje, vegye e cél második szintő pufíercslp áilsi visszaküldőit cél adatot, és a cél adatot a memórisvezéridhöz (30) küldje,, aboi a második szintű pufi'srcslp (32)· legalább ágy puffemsípet tartalmaz, és a cél második szintű pufiercsip egy olyan pulfetcsip, amely a második csipvélssztó jel használatával kapuzott ás a második szintű puffercslpek (32) közül való; ás a -cél második, szintű puffercsip úgy van konfigurálva, hogy vegye a manóra hozzak íosí utasítást, az sises«?· nyabb rendű cöozésjélet, a késiairetett elmzésjeiet és a második cslpválasztó jelet, meghatározza a cél memória modult a ieg«5dlhi5 egy memöriamodufok közűi a késleltetett clmzésjsi és a í-pös«?Óik cslpválssztő jel szerint, meghatározza s c«?i memóriatsipet a s?él memdriamoduibói az alacsonyabb reíidö cimzósjei szedett, megszerez ze a cél adatot a cél memóriacsiptol a memória hozzáférési utasítás szerint., és a cél adatot az első stí.ntű f\po s ic-h'z « me -"η ? m-ci eb tt ufV'Nt ez «-» a <\ ,rm k «-a'vo c tn ele \ \z 5ΐ<ΐ^.'ιχ"ι' riampdűí .azonosítására a legalább egy rnemérlamodulban (33), 3. A
4. Igénypont szerinti ?r»emöriarendszerf ahol a memóriavezérlő (30) kíiejezetten úgy vsq hootlgofálva, bogy vágnod a.Usa s késleltetés feldolgozást a második magasabb rendu olmzásiele« s?: alsó szintű poffemsip p.I I egy késleltetés paramétere szerint, a késieitetetr cimtésjei megkapâsèhot. &amp; Ä 4. vagy S. Igénypont: starjotl ozamödasobdszitn «Ml sa eU0 stintu psdfefósip Î31( kifejezettén úgy van konfigurálva, hogy kódoló kódot állítson elő a leképezési viszony szerint; kódolja at első ssipválasztó jefei: és at eléd magasabb zendö cinlzesjefet a tód'oió tód. használatával, ögy, bogy o'iegkaoja a második oslpválasztó lelet; ás kiadja a második ssipváissztó jelet: a második »tinid pufferRsIpnek., a cél második szidtd poiferbSip tópx ta'á hot, Λ <; \ Ό \,\ 3 Μ Ό !"O!O<, ! Ό O Ο <0 > ' p ! V,' t <?, K'P > P S, A 4-7. Igénypontok ásríbólyikó stédntl enttobilsiondstef; ahol egy ferhsléscsokkenfeti deal in-line IRQÍiyiM (42· egy 1448 csipsi ás egy inainddsenodelt taftahna#', aboi at 1448 éslp a második szintű puffercsip {32) az tPOIfeN-bsn (42j,
HUE14788484A 2013-04-27 2014-04-10 Memória hozzáférési eljárás és memória rendszer HUE035118T2 (hu)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310152306.4A CN104123234B (zh) 2013-04-27 2013-04-27 内存访问方法及内存系统

Publications (1)

Publication Number Publication Date
HUE035118T2 true HUE035118T2 (hu) 2018-05-02

Family

ID=51768654

Family Applications (1)

Application Number Title Priority Date Filing Date
HUE14788484A HUE035118T2 (hu) 2013-04-27 2014-04-10 Memória hozzáférési eljárás és memória rendszer

Country Status (6)

Country Link
US (1) US9812186B2 (hu)
EP (1) EP2985699B1 (hu)
KR (1) KR101765737B1 (hu)
CN (1) CN104123234B (hu)
HU (1) HUE035118T2 (hu)
WO (1) WO2014173231A1 (hu)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102623702B1 (ko) 2016-07-11 2024-01-11 에스케이하이닉스 주식회사 메모리 버퍼를 포함하는 메모리 시스템
US10789185B2 (en) 2016-09-21 2020-09-29 Rambus Inc. Memory modules and systems with variable-width data ranks and configurable data-rank timing
US11742277B2 (en) 2018-08-14 2023-08-29 Rambus Inc. Packaged integrated device having memory buffer integrated circuit asymmetrically positioned on substrate
CN111860821B (zh) * 2020-08-04 2023-05-16 深圳鲲云信息科技有限公司 数据流架构神经网络芯片的数据传输的控制方法及系统
CN112270948B (zh) * 2020-10-30 2021-12-28 皇虎测试科技(深圳)有限公司 支持DRAM x16颗粒的测试方法及装置、DRAM存储器的测试设备
CN112328517B (zh) * 2020-11-10 2024-04-02 西安紫光国芯半导体有限公司 基于三维芯片的存储器数据通信装置、方法及相关设备
CN112699066B (zh) * 2021-01-04 2024-06-18 瑞芯微电子股份有限公司 一种内存寻址切分方法及装置
CN115720142B (zh) * 2021-08-23 2024-06-18 富联精密电子(天津)有限公司 从设备地址识别系统、方法及设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644494A (en) * 1984-02-06 1987-02-17 Sundstrand Data Control, Inc. Solid state memory for aircraft flight data recorder systems
EP0780017A1 (en) * 1995-07-10 1997-06-25 Xilinx, Inc. System comprising field programmable gate array and intelligent memory
US7200062B2 (en) * 2004-08-31 2007-04-03 Micron Technology, Inc. Method and system for reducing the peak current in refreshing dynamic random access memory devices
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US20080002447A1 (en) * 2006-06-29 2008-01-03 Smart Modular Technologies, Inc. Memory supermodule utilizing point to point serial data links
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US20100005219A1 (en) 2008-07-01 2010-01-07 International Business Machines Corporation 276-pin buffered memory module with enhanced memory system interconnect and features
US8264903B1 (en) * 2009-05-05 2012-09-11 Netlist, Inc. Systems and methods for refreshing a memory module
US8880772B2 (en) * 2009-05-29 2014-11-04 Dell Products L.P. System and method for serial interface topologies
CN101702326B (zh) * 2009-10-30 2012-08-29 曙光信息产业(北京)有限公司 内存控制器
US8635390B2 (en) * 2010-09-07 2014-01-21 International Business Machines Corporation System and method for a hierarchical buffer system for a shared data bus
CN102609378B (zh) * 2012-01-18 2016-03-30 中国科学院计算技术研究所 一种消息式内存访问装置及其访问方法

Also Published As

Publication number Publication date
WO2014173231A1 (zh) 2014-10-30
EP2985699B1 (en) 2017-09-06
EP2985699A4 (en) 2016-05-11
EP2985699A1 (en) 2016-02-17
US20160055898A1 (en) 2016-02-25
KR20160004346A (ko) 2016-01-12
US9812186B2 (en) 2017-11-07
CN104123234A (zh) 2014-10-29
CN104123234B (zh) 2017-04-05
KR101765737B1 (ko) 2017-08-23

Similar Documents

Publication Publication Date Title
HUE035118T2 (hu) Memória hozzáférési eljárás és memória rendszer
DE112020007201T5 (de) Speicherzuordnung für verteilte Verarbeitungsvorrichtungen
CN105284052B (zh) 用于基于字典的压缩的系统和方法
EP1941674B1 (de) Teilnehmer und kommunikationscontroller eines kommunikationssystems und verfahren zur realisierung einer gateway-funktionalität in einem teilnehmer eines kommunikationssystems
DE102006019839A1 (de) Zeitbewusste Systeme
US10069683B2 (en) Apparatus for optimising a configuration of a communications network device
CN108353040A (zh) 用于分布式分组调度的系统和方法
US20160140045A1 (en) Packet classification
US9042252B2 (en) Inter-packet interval prediction learning algorithm
DE102020113544A1 (de) Bedarfsgesteuerte paketwarteschlangen in einer netzwerkvorrichtung
CN107079060A (zh) 用于运营商级nat优化的系统和方法
DE112016005927T5 (de) Technologien zur Ablaufverfolgung der Seitenleistung im Netzwerkdatenverkehr
DE112011103194T5 (de) Koordinieren von Gerät- und Anwendungsunterbrechungsereignissen zum Plattformenergiesparen
CN112214427A (zh) 缓存结构、工作量证明运算芯片电路及其数据调用方法
CN110301119A (zh) 用于针对网络流量的多路复用应用层流改善计算机网络性能的系统和方法
DE102018204577A1 (de) Techniken zum Erfüllen von Dienstgüteanforderungen für eine Fabric-Punkt-zu-Punkt-Verbindung
DE102020119400A1 (de) Techniken zum setzen eines 2-ebenen-auto-schliess-timers zum zugriff auf eine speichervorrichtung
DE102020132767A1 (de) Verwaltung der Dienstgüte (QoS) eines Speichersystems
US9344384B2 (en) Inter-packet interval prediction operating algorithm
DE102018214014A1 (de) Verzögertes Inkrement für Hochfrequenzzähler
US8972623B2 (en) Efficient complex network traffic management in a non-uniform memory system
DE102020210335A1 (de) System und Verfahren zum Einreihen von Arbeit innerhalb eines virtualisierten Planers basierend auf einem Abrechnen innerhalb einer Einheit von Einträgen innerhalb der Einheit
US10445267B2 (en) Direct memory access (DMA) unit with address alignment
US9665518B2 (en) Methods and systems for controlling ordered write transactions to multiple devices using switch point networks
CN107888517A (zh) 一种为主机划域的方法及设备