FR3144457A1 - Convertisseur numérique vers analogique - Google Patents

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FR3144457A1
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Christophe Mandier
Matteo Maria VIGNETTI
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STMicroelectronics Crolles 2 SAS
STMicroelectronics Grenoble 2 SAS
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STMicroelectronics Crolles 2 SAS
STMicroelectronics Grenoble 2 SAS
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Abstract

Convertisseur numérique vers analogique La présente description concerne un DAC comprenant : - un premier pixel (103B) comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du premier pixel et un nœud de lecture capacitif (SN) ; - un deuxième pixel comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du deuxième pixel (103B) et le nœud de lecture capacitif (SN) ; - un transistor de réinitialisation (220) reliant le nœud de lecture à un premier rail d'alimentation de tension (VRTRST) ; et - un circuit de commande (109) configuré pour : stocker une charge électrique en activant le transistor de réinitialisation (220) pour appliquer une tension de référence (VLOW) au nœud mémoire (214) de chacun des premier et deuxième pixels ; et générer une tension du DAC au niveau du nœud de lecture en désactivant le transistor de réinitialisation (220) et en commandant les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée. Figure pour l'abrégé : Fig. 2

Description

Convertisseur numérique vers analogique
La présente description concerne de façon générale des convertisseurs numérique vers analogique (DAC) et des générateurs de rampe comprenant des DAC.
Des DAC sont par exemple utilisés dans des capteurs d'image pour générer une rampe de tension. Par exemple, des convertisseurs analogiques vers numérique (ADC) dans des capteurs d'image sont souvent mis en œuvre par des convertisseurs de rampe, qui comprennent un comparateur configuré pour comparer la rampe de tension avec un signal de tension généré par les éléments sensibles à la lumière de chaque pixel du capteur d'image. Les DAC existants tendent à souffrir d'un bruit relativement élevé en raison de leur résistivité et/ou capacité internes. En outre, des solutions mises en œuvre dans les architectures DAC connus pour réduire le bruit conduisent à une consommation de courant plus élevée. Des solutions DAC existantes tendent également à occuper une surface importante d'une puce, augmentant de façon importante la surface des matrices de pixels.
d'un DAC ayant un bruit et une consommation de courant relativement faibles.
Un mode de réalisation pallie tout ou partie des inconvénients des DAC connus.
Un mode de réalisation prévoit un convertisseur numérique vers analogique comprenant :
- au moins un premier pixel comprenant une première grille de connexion reliant un nœud mémoire du premier pixel et un nœud de lecture capacitif ;
- au moins un deuxième pixel comprenant une première grille de connexion reliant un nœud mémoire du deuxième pixel et le nœud de lecture capacitif ;
- un transistor de réinitialisation reliant le nœud de lecture à un premier rail d'alimentation de tension ; et
- un circuit de commande configuré pour :
stocker une charge électrique au niveau de chacun des nœuds mémoire en activant le transistor de réinitialisation pour appliquer une tension de référence au nœud mémoire de chacun des premier et deuxième pixels ; et
générer une tension de sortie du DAC au niveau du nœud de lecture en désactivant le transistor de réinitialisation et en commandant, sur la base d'un signal d'entrée numérique, les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire au nœud de lecture.
Un mode de réalisation prévoit un procédé de conversion numérique vers analogique par un convertisseur numérique vers analogique, le procédé comprenant :
le stockage de la charge électrique, par un circuit de commande du DAC, au niveau d'un nœud mémoire d'un premier pixel et au niveau d'un nœud mémoire d'un deuxième pixel, le premier pixel comprenant une première grille de connexion reliant le nœud mémoire du premier pixel et un nœud de lecture capacitif, le deuxième pixel comprenant une première grille de connexion reliant le nœud mémoire du deuxième pixel et le nœud de lecture capacitif, en activant un transistor de réinitialisation, pour appliquer une tension de référence au nœud mémoire de chacun des premier et deuxième pixels, le transistor de réinitialisation reliant le nœud de lecture à un premier rail d'alimentation de tension;
la génération, par le circuit de commande, d'une tension de sortie du DAC au niveau du nœud de lecture en désactivant le transistor de réinitialisation et en commandant, sur la base d'un signal d'entrée numérique, les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire au nœud de lecture.
Selon un mode de réalisation, après l'application de la tension de référence aux nœuds mémoire et avant de désactiver le transistor de réinitialisation, le circuit de commande commande le transistor de réinitialisation et le premier rail d'alimentation de tension pour appliquer une tension initiale au nœud de lecture pendant que les nœuds mémoire des premier et deuxième pixels sont isolés du nœud de lecture par les premières grilles de connexion.
Selon un mode de réalisation, le premier pixel comprend une deuxième grille de connexion reliant le nœud mémoire du premier pixel à un nœud d'entrée du premier pixel ; et
le deuxième pixel comprend une deuxième grille de connexion reliant le nœud mémoire du deuxième pixel à un nœud d'entrée du deuxième pixel ;
dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire comprend en outre, avant l'activation du transistor de réinitialisation, la commande, par le circuit de commande, de la deuxième grille de connexion du premier pixel pour éviter le transfert de la charge entre le nœud mémoire du premier pixel et le nœud d'entrée du premier pixel, et la commande, par le circuit de commande, de la deuxième grille de connexion du deuxième pixel pour éviter le transfert de la charge entre le nœud mémoire du deuxième pixel et le nœud d'entrée du deuxième pixel.
Selon un mode de réalisation, le premier pixel comprend une barrière de potentiel constant séparant le nœud mémoire du premier pixel de la deuxième grille de connexion du premier pixel ; et
le deuxième pixel comprend une barrière de potentiel constant séparant le nœud mémoire du deuxième pixel de la deuxième grille de connexion du deuxième pixel ;
dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire comprend en outre, avant de commander les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire au nœud de lecture, la commande, par le circuit de commande, de la deuxième grille de connexion du premier pixel pour obtenir un transfert d'une quantité partielle de la charge stockée au niveau du nœud mémoire du premier pixel, au-delà de la barrière à potentiel constant, au nœud d'entrée du premier pixel et la commande, par le circuit de commande, de la deuxième grille de connexion du deuxième pixel pour obtenir un transfert d'une quantité partielle de la charge stockée au niveau du nœud mémoire du deuxième pixel, au-delà de la barrière à potentiel constant, au nœud d'entrée du deuxième pixel.
Selon un mode de réalisation, le premier pixel comprend une troisième grille de connexion reliant un deuxième rail d'alimentation de tension au nœud d'entrée du premier pixel ; et
le deuxième pixel comprend une troisième grille de connexion reliant le deuxième rail d'alimentation de tension au nœud d'entrée du deuxième pixel ;
dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire comprend en outre, avant de commander les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire au nœud de lecture, la commande, par le circuit de commande, de la troisième grille de connexion et du deuxième rail d'alimentation de tension du premier pixel pour transférer la quantité partielle de charge du nœud d'entrée du premier pixel au deuxième rail d'alimentation de tension, et la commande, par le circuit de commande, de la troisième grille de connexion et du deuxième rail d'alimentation de tension du deuxième pixel pour transférer la quantité partielle de charge du nœud d'entrée du deuxième pixel au deuxième rail d'alimentation de tension.
Selon un mode de réalisation, les premier et deuxième pixels comprennent chacun une diode, l'anode de la diode étant reliée à un potentiel de masse, la cathode de la diode du premier pixel étant reliée au nœud mémoire du premier pixel, et la cathode de la diode du deuxième pixel étant reliée au nœud mémoire du deuxième pixel.
Selon un mode de réalisation, les premier et deuxième pixels du DAC comprennent chacun une photodiode, l'anode de la photodiode étant reliée à un rail d'alimentation de tension supplémentaire, la cathode de la diode du premier pixel étant reliée au nœud d'entrée du premier pixel, et la cathode de la diode du deuxième pixel étant reliée au nœud d'entrée du deuxième pixel.
Selon un mode de réalisation, le circuit de commande est configuré pour générer une rampe de tension au niveau du nœud de lecture en activant séquentiellement les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau du nœud mémoire du premier pixel au nœud de lecture avant de transférer la charge stockée au niveau du nœud mémoire du deuxième pixel au nœud de lecture.
Selon un mode de réalisation, le DAC comprend N pixels comportant les premier et deuxième pixels, N étant un entier égal au moins à 3, chacun des N pixels comprenant une première grille de connexion reliant un nœud mémoire du pixel et le nœud de lecture capacitif,
dans lequel le circuit de commande est configuré pour générer une rampe de tension au niveau du nœud de lecture en commandant les premières grilles de connexion des N pixels pour transférer séquentiellement la charge stockée au niveau du nœud mémoire de chacun des N pixels au nœud de lecture.
Selon un mode de réalisation, le DAC comprend N pixels comportant les premier et deuxième pixels, N étant un entier égal au moins à 3, chacun des N pixels comprenant une première grille de connexion reliant un nœud mémoire du pixel et le nœud de lecture capacitif,
dans lequel le circuit de commande est configuré pour générer une rampe de tension au niveau du nœud de lecture en activant séquentiellement les premières grilles de connexion d'ensembles des N pixels pour transférer la charge stockée au niveau du nœud mémoire d'un des ensembles de pixels au nœud de lecture avant de transférer la charge stockée au niveau du nœud mémoire d'un autre des ensembles de pixels au nœud de lecture.
Selon un mode de réalisation, le générateur de rampe comprend un tampon d'impédance relié entre le nœud de lecture et un rail de conduction de tampon du DAC, le rail de conduction de tampon du DAC étant relié à tous les pixels du DAC.
Selon un mode de réalisation, le tampon d'impédance relié comprend un premier transistor et un deuxième transistor reliés en série l'un à l'autre et reliant un troisième rail d'alimentation de tension au rail de conduction de tampon du DAC,
un nœud de commande du premier transistor étant relié au nœud de lecture et un nœud de conduction principal du deuxième transistor étant relié au rail de conduction de tampon du DAC.
Un mode de réalisation prévoit un capteur d'image comprenant :
- le générateur de rampe tel que décrit précédemment ;
- une matrice de pixels configurée pour transformer une lumière entrante en un signal de sortie représentatif de la quantité de lumière entrante, les pixels ayant leurs sorties reliées ensemble à un tampon d'impédance et à un rail de conduction de capteur commun ; et
- un comparateur ayant une première entrée reliée capacitivement au rail de conduction de tampon du DAC et une deuxième entrée inverseuse reliée capacitivement au rail de conduction de capteur, le comparateur étant configuré pour fournir, au niveau d'une sortie du comparateur, un signal indiquant le moment auquel un signal sur le rail de conduction de tampon du DAC croise un signal sur le rail de conduction de capteur.
Selon un mode de réalisation, le générateur de rampe est configuré pour générer, sur le rail de conduction de tampon du DAC, une rampe de tension croissant de façon monotone ou décroissant de façon monotone ;
le capteur d'image comprend en outre un autre générateur de rampe tel que décrit précédemment et configuré pour générer une rampe de tension de décalage sur un rail de rampe de décalage relié capacitivement à la deuxième entrée du comparateur, la rampe de tension de décalage étant soit une rampe de tension croissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC croît de façon monotone, soit une rampe de tension décroissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC décroît de façon monotone.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente schématiquement un capteur d'image selon un exemple de mode de réalisation ;
la représente schématiquement un capteur d'image selon un mode de réalisation de la présente description ;
la représente schématiquement un DAC selon un mode de réalisation de la présente description ;
la représente schématiquement un DAC selon un autre mode de réalisation de la présente description ;
la représente schématiquement un convertisseur analogique vers numérique du capteur d'image de la plus en détail selon un mode de réalisation de la présente description ;
la est un chronogramme représentant des signaux du DAC de la ou de la pendant leur fonctionnement ;
la est un schéma de flux de charge représentant une étape d'un fonctionnement de stockage d'une charge dans un pixel d'un DAC selon un mode de réalisation de la présente description ;
la est un schéma de flux de charge représentant une autre étape du fonctionnement de la de stockage d'une charge dans le pixel du DAC ;
la est un schéma de flux de charge représentant une autre étape du fonctionnement des figures 6 et 7 d'utilisation d'une charge dans le pixel du DAC ;
la est un schéma de flux de charge représentant une étape dans un fonctionnement d'utilisation d'une charge dans un pixel d'un DAC selon un autre mode de réalisation de la présente description ;
la est un schéma de flux de charge représentant une autre étape du fonctionnement de la de stockage d'une charge dans le pixel du DAC ;
la est un chronogramme illustrant des signaux pour générer une rampe de tension à l'aide du DAC de la ou de la selon un mode de réalisation de la présente description ;
la représente un capteur d'image selon un mode de réalisation de la présente description ;
la représente un capteur d'image selon un autre mode de réalisation de la présente description ; et
la est un graphe représentant un bruit thermique en fonction d'un nombre de pixels en parallèle compris dans le DAC de la ou de la .
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La représente schématiquement un capteur d'image 101A selon un exemple de mode de réalisation. Le capteur d'image 101A comprend, par exemple, une matrice 102 de pixels 103A, qui sont agencés aux points d'intersection entre des conducteurs de sortie de colonne VX_pix et des conducteurs de commande de ligne de la matrice. Le capteur d'image 101A comprend en outre un circuit décodeur de ligne 110 (Row Decoders), qui est par exemple commandé par une unité de commande (non représentée en ), et un circuit de colonne comprenant des circuits convertisseurs analogique vers numérique de colonne (Column ADC) 104, par exemple, un par colonne, fournissant en sortie des signaux numériques représentant la lumière éclairant le capteur d'image 101A. Les circuits ADC sont, par exemple, reliés à des circuits compteur et mémoire 106 (Counter SRAM) stockant des valeurs lues à partir des différents pixels du capteur. Le capteur d'image 101A comprend par exemple en outre au moins un DAC 108 configuré pour fournir un signal de tension analogique, comprenant, par exemple, une rampe de tension analogique, aux ADC 104. Par exemple, la rampe de tension analogique est générée par le DAC 108 sur la base d'un signal numérique fourni, par exemple, par l'unité de commande ou une unité de commande du DAC.
Conformément à une approche classique, le DAC 108 comprend une pluralité de résistances connectées en série entre un rail d'alimentation de tension et la masse, ou une pluralité de condensateurs connectés en parallèle à un rail d'alimentation de tension, et des commutateurs pour connecter sélectivement les résistances ou les condensateurs à la sortie du DAC conformément à une séquence temporelle afin d'obtenir une rampe de tension. Un inconvénient avec de telles architectures classiques de DAC est qu'elles introduisent généralement un bruit supplémentaire dans l'image en raison du bruit présent dans la rampe de tension. Une façon pour réduire ce bruit supplémentaire est d'augmenter la consommation de courant ou d'augmenter la surface du condensateur, ce qui est généralement indésirable.
La représente schématiquement un capteur d'image 101B selon un mode de réalisation de la présente description.
Le capteur d'image 101B de la est similaire au capteur d'image 101A de la , et les éléments similaires sont désignés par de mêmes références, et ne seront pas détaillés ici de nouveau. Toutefois, le DAC 108 du capteur d'image 101B est mis en œuvre en utilisant les pixels 103B de la matrice 102. En particulier, les pixels 103A de la matrice 102 sont des pixels d'imagerie utilisés pour capturer une image, alors que les pixels 103B de la matrice 102 sont des éléments DAC utilisés pour générer une tension analogique sur la base d'un signal d'entrée numérique. Les pixels 103B ont une structure similaire aux pixels 103A de la matrice 102, si ce n'est que les pixels 103B sont commandés par un circuit de commande 109 (CTRL) de sorte qu'ils fonctionnent comme un DAC. En outre, les pixels 103B sont interconnectés différemment des pixels 103A, comme cela sera détaillé ci-après. Les pixels 103B du DAC de la n'utilisent pas de lumière pour fonctionner et sont par exemple aveugles à la scène d'image. Les pixels 103B du DAC de la profitent de tout ou partie de la structure de pixel pour produire un transfert de charge commandé à un conducteur VX_pix. Les pixels 103A et les pixels 103B partagent par exemple au moins certains des rails d'alimentation de tension. Les pixels 103B sont appelés ici pixels, bien qu'ils ne capturent pas d'informations de pixel, en raison du fait qu'ils font partie de la matrice de pixels 102 et ont une structure similaire aux pixels d'imagerie de la matrice 102, ce qui est un aspect qui est exploité dans des modes de réalisation de la présente description.
Les pixels 103B du DAC 108 de la sont, par exemple, agencés dans une même région de la matrice 102 que la région dans laquelle les pixels 103A du capteur d'image sont mis en œuvre. Bien que la représente un exemple dans lequel le DAC 108 est mis en œuvre par groupe deux à deux de pixels 103B dans le coin inférieur droit de la matrice 102, plus généralement le DAC 108 est mis en œuvre à l'aide de pixels 103B agencés dans une ou plusieurs colonnes de la matrice 102 et/ou à l'aide de pixels 103B agencés dans une ou plusieurs lignes de la matrice 102. Le nombre de pixels 103B utilisés pour mettre en œuvre le DAC 108 est par exemple choisi en fonction de l'amplitude de tension souhaitée et de la granularité de pas du signal de tension analogique à générer par le DAC 108. La structure des pixels 103B du DAC et la structure des pixels 103A étant similaires, les coûts de fabrication sont relativement faibles. En outre, comme cela ressortira de la description qui suit, le bruit introduit par le DAC est également relativement faible et peut être commandé en réglant le nombre d'unités de pixels DAC, plus le nombre d'unités de pixel DAC étant grand, plus le bruit étant faible.
La représente schématiquement le DAC 108 de la plus en détail selon un exemple de mode de réalisation de la présente description.
Le DAC 108 de la comprend un premier pixel 103B. Le premier pixel 103B comprend une première grille de connexion 215 commandée par un signal de commande TGDAC2<2>, reliant un nœud mémoire 214 du premier pixel 103B et un nœud de lecture SN du DAC. Le signal de commande TGDAC2<2> est généré, par exemple, par un circuit de commande 109 (CTRL). Le circuit de commande 109 est par exemple mis en œuvre à l'extérieur de la matrice 102, dans le DAC ou dans un capteur d'image comprenant le DAC. Le nœud de lecture SN est, par exemple, relié capacitivement à un potentiel de masse par l'intermédiaire d'un condensateur 240.
Dans l'exemple de la , le premier pixel 103B comprend une diode 216 (MEM2), l'anode de la diode étant reliée, par exemple, à un potentiel VSS et la cathode de la diode étant reliée au nœud mémoire 214. La diode 216 fournit une solution possible pour permettre un stockage de charge au niveau du nœud mémoire 214. Dans des variantes de mode de réalisation, un autre dispositif de stockage de charge, tel qu'un condensateur configuré pour commander le niveau d'électrons, pourrait être utilisé à la place de la diode 216.
Dans l'exemple de la , le DAC 108 comprend, par exemple, un transistor de réinitialisation 220 reliant le nœud de lecture SN à un premier rail d'alimentation de tension VRTRST. Le premier rail d'alimentation de tension VRTRST est configuré, par exemple, pour fournir une tension VRT ou une tension de référence VLOW lorsqu'il est commandé, par exemple, par le circuit de commande 109. Le transistor de réinitialisation 220 reçoit au niveau de son nœud de commande un signal de commande RST<2> généré, par exemple, par le circuit de commande 109.
Dans l'exemple de la , le premier pixel 103B comprend une deuxième grille de connexion optionnelle 217, commandée par un signal de commande TGMEM2<2>, la deuxième grille de connexion 217 reliant le nœud mémoire 214 du premier pixel 103B à un nœud d'entrée optionnel 210 du premier pixel 103B.
Dans l'exemple de la , le premier pixel 103B comprend une barrière de potentiel constant optionnelle 212 (PEM) reliant le nœud mémoire 214 du premier pixel à la deuxième grille de connexion 217 du premier pixel 103B. La barrière de potentiel constant 212 est, par exemple, mise en œuvre par des étapes de procédé particulières, par exemple en dopant le substrat dans la région de la barrière de potentiel et est éventuellement utilisée pour commander le nombre d'électrons à l'intérieur du nœud MEM2.
Dans l'exemple de la , le premier pixel comprend une troisième grille de connexion optionnelle 219, commandée par un signal de commande TGAB<2>, la troisième grille de connexion 219 reliant un deuxième rail d'alimentation de tension VRT au nœud d'entrée 210 du premier pixel 103B.
Dans l'exemple de la , le premier pixel 103B peut comprendre une photodiode optionnelle PPD. L'anode de la photodiode PPD est reliée à un rail d'alimentation VSS et la cathode de la photodiode PPD est reliée au nœud d'entrée 210. Dans un exemple, la photodiode est occultée, par exemple dans un niveau métallique supérieur, pour éviter que la lumière ne génère des charges indésirables dans la photodiode.
Le DAC de la comprend, par exemple, des deuxième et troisième pixels supplémentaires 103B qui sont chacun similaires au premier pixel 103B, et qui, pour simplifier la représentation, ne sont pas représentés en détail en . Le DAC peut en outre comprendre des pixels supplémentaires 103B non représentés.
Dans un exemple non représenté, le DAC comprend X unités de pixel DAC similaires au premier pixel 103B, X étant un entier de un ou plus pour générer un LSB (de l'anglais "Least Significant Bit", bit le moins significatif). Le nombre X de pixels est par exemple choisi en fonction de contraintes de bruit du circuit. Le nombre X de pixels est par exemple supérieur à trente, et supérieur à un millier (ou 10 bits) dans certains modes de réalisation, ou même plus si un DAC ayant une meilleure précision est souhaité. Les X pixels du DAC sont, par exemple, reliés au même nœud de lecture SN.
Dans l'exemple de la , le transistor de réinitialisation 220, le nœud de lecture SN et le condensateur 240 sont communs à tous les pixels du DAC 108. Dans un autre exemple, le nœud de lecture SN est commun à tous les pixels du DAC, mais un transistor de réinitialisation différent 220 est relié au nœud de lecture SN dans chaque ligne de pixels.
Dans un exemple, le circuit de commande 109 est configuré pour commander tous les pixels du DAC 108.
Le DAC de la comprend, par exemple, un tampon d'impédance 250 configuré pour relier le nœud de lecture SN à un rail de conduction de tampon du DAC 260 (RAMP_DAC_BUF). Le tampon d'impédance 250 comprend, par exemple, un premier transistor 270 (SF) et un deuxième transistor 222 relié en série l'un à l'autre entre un troisième rail d'alimentation de tension VSF et le rail de conduction de tampon du DAC 260. Le nœud de commande du premier transistor 270 est, par exemple, relié au nœud de lecture SN. Un nœud de conduction principal, par exemple la source, du deuxième transistor 222 est, par exemple, relié au rail de conduction de tampon du DAC 260.
Le circuit de commande 109 est par exemple configuré pour stocker la charge électrique au niveau de chacun des nœuds mémoire 214 des pixels 103B du DAC 108 en activant le transistor de réinitialisation 220 pour appliquer la tension de référence VLOW au nœud mémoire 214 de chacun des pixels du DAC 108.
Le circuit de commande 109 est par exemple configuré en outre pour générer une tension de sortie du DAC 108 au niveau du nœud de lecture SN en désactivant le transistor de réinitialisation 220 et en commandant, sur la base d'un signal d'entrée numérique, généré par exemple par le circuit de commande 109, des grilles sélectionnées parmi les premières grilles de connexion 215 des pixels 103B du DAC 108 afin de transférer la charge stockée au niveau des nœuds mémoire 214 au nœud de lecture SN.
Dans le cas où le DAC 108 est configuré sous forme d'un générateur de rampe, le circuit de commande 109 est configuré pour générer une rampe de tension au niveau du nœud de lecture SN en activant séquentiellement les premières grilles de connexion 215 des pixels du DAC 108 pour transférer la charge stockée au niveau du nœud mémoire 214 du premier pixel au nœud de lecture SN avant de transférer par la suite la charge stockée au niveau du nœud mémoire 214 du deuxième pixel au nœud de lecture SN et avant de transférer par la suite la charge stockée au niveau du nœud mémoire 214 du troisième pixel au nœud de lecture SN et ainsi de suite.
Dans un exemple selon lequel le DAC 108 comprend N pixels similaires au premier pixel 103B, le circuit de commande 109 est, par exemple, configuré pour générer une rampe de tension au niveau du nœud de lecture SN en commandant les premières grilles de connexion 215 des N pixels pour transférer séquentiellement la charge stockée au niveau du nœud mémoire 214 de chacun des N pixels au nœud de lecture SN.
Dans un autre exemple dans lequel le DAC 108 comprend N pixels similaires au premier pixel 103B, le circuit de commande 109 est configuré pour générer une rampe de tension au niveau du nœud de lecture SN en activant séquentiellement les premières grilles de connexion 215 de différents ensembles des N pixels pour transférer la charge stockée au niveau du nœud mémoire 214 d'un des ensembles de pixels au nœud de lecture SN avant de transférer la charge stockée au niveau du nœud mémoire 214 d'un autre des ensembles de pixels au nœud de lecture SN.
Un avantage du DAC 108 de la est qu'il a une consommation de courant continu et un bruit de ligne relativement faibles, dans la mesure où le DAC est mis en œuvre à proximité des pixels 103A, par exemple à l'intérieur de la matrice de pixels 102. Un avantage supplémentaire du DAC 108 de la est qu'il améliore la linéarité différentielle (DNL) et qu'il accroît le taux de réjection d'alimentation (PSRR) dans la mesure où les pixels et le DAC sont reliés et ont une structure similaire. En outre, dans un exemple dans lequel le capteur d'image de la est mis en œuvre à l'aide d'étages empilés, un étage supérieur comprenant les photodiodes PPD, et l'étage inférieur comprenant les transistors du pixel, un avantage du DAC 108 est qu'il conduit à une réduction de surface dans la puce basse. Le tamponnage DAC est directement effectué par le transistor SF, ce qui conduit à une correction de linéarité.
La représente schématiquement le DAC 108 de la plus en détail selon un autre mode de réalisation de la présente description. L'exemple de la représente un mode de réalisation dans lequel les pixels 103B du DAC comprennent la deuxième grille de connexion optionnelle 217, la barrière de potentiel constant optionnelle 212, la photodiode optionnelle PPD et la troisième grille de connexion optionnelle 219.
Le DAC 108 de la est similaire au DAC 108 de la , si ce n'est que les premier et deuxième pixels 103B forment une première paire 310 de pixels qui partagent une barrière de potentiel constant commune 212, la photodiode PPD et la troisième grille de connexion 219. Les premier et deuxième pixels 103B sont reliés ensemble, par exemple, à un nœud de conduction principal commun à leur deuxième grille de connexion 217, en plus d'être reliés ensemble au niveau du nœud de lecture SN. La première grille de connexion 215 du deuxième pixel 103B est par exemple commandée par un signal de commande TGDAC1<2> généré, par exemple, par le circuit de commande 109, et la deuxième grille de connexion 217 du deuxième pixel 103B est par exemple commandée par un signal de commande TGMEM1<2> généré également, par exemple, par le circuit de commande 109.
Dans l'exemple de la , d'autres pixels du DAC 108 sont agencés dans des paires supplémentaires 310, qui sont similaires à la première paire.
La représente schématiquement un des convertisseurs analogiques vers numérique 104 du capteur d'image 101B de la plus en détail selon un mode de réalisation de la présente description.
L'exemple de capteur d'image 400 de la comprend un comparateur 402 ayant un étage comparateur 434 ayant une première entrée 420 notée "+" et une deuxième entrée inverseuse 422 notée "-". La première entrée 420 est, par exemple, reliée capacitivement à un condensateur 406 et en option à un autre condensateur supplémentaire 408 afin de maintenir la symétrie de charge avec l'entrée négative, au rail de conduction de tampon du DAC RAMP_DAC_BUF d'un premier DAC DAC1. Le premier DAC, DAC1, est par exemple similaire au DAC 108 de la ou 3. La deuxième entrée inverseuse 422 est, par exemple, reliée capacitivement par un condensateur 404, à un rail de conduction de pixel VX_SENSOR_rail relié au conducteur de colonne de pixel VX_pix, 102. La deuxième entrée inverseuse 422 est, par exemple, également reliée capacitivement à un rail de conduction de tampon du DAC DAC_RAMP_OFF_BUF d'un deuxième DAC, DAC2. Le deuxième DAC, DAC2, est par exemple également similaire au DAC 108 de la ou 3.
Le premier DAC, DAC1, est, par exemple, piloté par le circuit de commande 109 pour être un générateur de rampe configuré pour générer, sur le rail de conduction de tampon du DAC RAMP_DAC_BUF, une rampe de tension croissant de façon monotone (dans le cas où les porteurs de charge sont des trous plutôt que des électrons) ou décroissant de façon monotone RAMP1. Le deuxième DAC, DAC2, est par exemple piloté par le circuit de commande 109 pour être configuré pour générer une rampe de tension de décalage croissant de façon monotone (dans le cas où les porteurs de charge sont des trous plutôt que des électrons) ou décroissant de façon monotone RAMP2 sur un rail de rampe de décalage VX_DAC_RAMP_OFF_BUF. La rampe de tension de décalage RAMP2 est, par exemple, une rampe de tension de décalage croissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC croit de façon monotone (de nouveau, dans le cas où les porteurs de charge sont des trous plutôt que des électrons), ou dans un autre exemple une rampe de tension décroissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC décroit de façon monotone.
Le comparateur 402 est configuré pour fournir, au niveau d'une sortie OUTCOMPB du comparateur 402, un signal indiquant le moment où le signal de rampe RAMP1 sur le rail de conduction de tampon du DAC RAMP_DAC_BUF du premier DAC, DAC1, croise un signal sur le rail de conduction de pixel VX_SENSOR_rail.
Dans un exemple, Les condensateurs 408, 406 et 404, 410 sont configurés de sorte qu'ils présentent une capacité égale, ou sensiblement égale, au niveau de la première entrée et au niveau de la deuxième entrée du comparateur 402. En d'autres mots, les condensateurs 406 et 408 sont par exemple d'une capacité sensiblement égale, les condensateurs 404, 410 sont par exemple d'une capacité sensiblement égale, et la capacité combinée des condensateurs 406 et 408 est sensiblement égale à la capacité combinée des condensateurs 404 et 410.
Une sortie INVERT_STAGE_OUTPUT de l'étage comparateur 434 est reliée à l'entrée inverseuse 422 par l'intermédiaire d'un commutateur 432 commandé par le signal de réinitialisation AZ. La sortie INVERT_STAGE_OUTPUT de l'étage comparateur 434 est reliée à la première entrée 420 par l'intermédiaire d'un commutateur 430 également commandé par le signal de réinitialisation AZ.
La sortie INVERT_STAGE_OUTPUT de l'étage comparateur 434 est par exemple reliée à un circuit tampon comprenant, dans l'exemple de la , la connexion en série d'un premier inverseur 436, d'une porte NON-ET 438 et d'un deuxième inverseur 440. Dans certains modes de réalisation, le circuit tampon comprend en outre une capacité adaptative 442, constituée par exemple par un condensateur variable relié entre la sortie INVERT_STAGE_OUTPUT et la masse. Une sortie du premier inverseur 436 est par exemple reliée à une entrée de la porte NON-ET 438, dont la deuxième entrée reçoit, par exemple, un signal de synchronisation provenant d'un bloc compteur SRAM. Une sortie de la porte NON-ET 438 est par exemple reliée à une entrée du deuxième inverseur 440, qui fournit un signal numérique mis en tampon OUTCOMPB. Le circuit constitué des éléments 436, 438 et 440 est par exemple configuré pour adapter l'impédance de sortie de l'étage comparateur 434 à un niveau adapté pour piloter le compteur ou stockage SRAM 106.
La est un chronogramme représentant des signaux du DAC de la ou de la pendant leur fonctionnement.
La section suivante décrit le fonctionnement d'un des pixels 103B du DAC et dans le cas où la deuxième grille de connexion 217 n'est pas présente.
Entre un instant t0 et un instant t1, phase également référencé Reset phase 1 en , la première alimentation de tension VRTRST est placée à une valeur VLOW et le transistor de réinitialisation 220 est commandé pour être dans un état de conduction par le signal RST<2>, qui est placé à un niveau haut. Dans cette phase Reset phase 1, le signal TGDAC2<2> commandant la première grille de connexion 215 est placé à un niveau VTGHI, auquel la première grille de connexion est conductrice. La tension au niveau du nœud de lecture SN et au niveau du nœud mémoire 214 est par conséquent placée à VLOW.
Entre l'instant t1 et un instant t2, phase également référencée Reset phase 2 en , la première alimentation de tension VRTRST est placée à une valeur VRT, qui est, par exemple, supérieure à VLOW, et le transistor de réinitialisation 220 est toujours dans un état de conduction. Dans cette phase Reset phase 2, le signal TGDAC2<2> commandant la première grille de connexion 215 est placé à un niveau VTGLO, auquel la première grille de connexion est dans un état de non-conduction. La tension au niveau du nœud de lecture SN est par conséquent VRT, mais les charges sont piégées au niveau du nœud mémoire 214 et la tension au niveau du nœud mémoire 214 est maintenue à VLOW. A la fin de la phase Reset phase 2, le transistor de réinitialisation 220 est placé à un état de non-conduction et la tension au niveau du nœud de lecture demeure à VRT, en raison de la capacité 240 du nœud de lecture SN.
Pendant les phases Reset phase 1 et 2, les signaux VRTRST et TGDAC2<2> ne se chevauchent de préférence pas, en d'autres mots, le signal TGDAC2<2> chute par exemple à l'état bas avant le front montant du signal VRTRST.
A un instant t3, une impulsion d'une tension VTGHI est appliquée au signal de commande TGDAC<2> de la première grille de connexion 215. La première grille de connexion 215 est par conséquent dans un état de conduction, qui libère les charges stockées au niveau du nœud mémoire 214. Cela conduit au transfert des charges stockées au niveau du nœud mémoire 214 au nœud de lecture SN. La tension au niveau du nœud de lecture SN est par conséquent abaissée, en raison de la nature négative des charges dans cet exemple, d'une valeur LSB (de l'anglais "Least Significant Bit", bit le moins significatif) correspondant à la quantité de charges stockées au niveau du nœud mémoire 214 pendant les phases Reset phase 1 et 2.
En reproduisant séquentiellement ces opérations pour chaque pixel 103B du DAC 108, et comme tous les pixels 103B du DAC sont connectés au nœud de lecture SN, une rampe de tension est obtenue an niveau du nœud de lecture SN.
Dans certains exemples, les opérations décrites avant l'instant t3 sont simultanées pour tous les pixels 103B du DAC.
En outre, dans certains exemples, les impulsions commandant les premières grilles de connexion 215 à l'instant t3 sont par exemple espacées dans le temps pour chacun des pixels 103B du DAC. Cela résulte par exemple en une rampe de tension ayant une pente constituée de pas à un seul LSB.
Dans un autre exemple, les impulsions commandant les premières grilles de connexion à l'instant t3 sont simultanées pour des ensembles donnés des pixels 103B du DAC. Cela résulte par exemple en une rampe de tension avec une pente qui est basée sur le nombre donné de pixels, ce qui résulte en des pas LSB.
La section suivante décrit un fonctionnement d'un des pixels 103B du DAC dans le cas où la deuxième grille de connexion 217 est présente dans les pixels 103B du DAC. Le schéma de fonctionnement décrit dans les paragraphes précédents pour les signaux VRSTRST, TGDAC2<2> et la tension au niveau du nœud de lecture SN s'applique toujours.
En relation avec la , entre les instants t0 et t1, une tension VTGMEMLOW est par exemple appliquée en tant que signal de commande TGMEM2<2> au nœud de commande de la deuxième grille de connexion 217 afin de maintenir la deuxième grille de connexion dans un état de non-conduction, et pour créer une barrière de potentiel TGMEMSUP (non représentée en ), qui ne peut par exemple pas être traversée par les charges maintenues au potentiel VLOW.
Entre l'instant t1 et l'instant t2, une tension VTGMEMHI est par exemple appliquée au nœud de commande de la deuxième grille de connexion 217 afin d'abaisser la barrière de potentiel à un niveau TGMEMINF (non représenté en ) légèrement supérieur à VLOW et, contrairement à VLOW, cette valeur TGMEMINF est par exemple définie par le procédé de fabrication. Par exemple, la barrière de potentiel est abaissée à un niveau compris entre VLOW et VLOW + 10 % VLOW, ou réglée pour être égale à VLOW. Une certaine quantité des charges stockées au niveau du nœud mémoire 214 est par exemple transférée à travers les deuxièmes grilles de connexion 217, jusqu'à ce que le niveau de tension au niveau des nœuds mémoire 214 soit égal au niveau de la barrière de potentiel. Ce fonctionnement permet par exemple de commander la quantité de charges stockées au niveau des nœuds mémoire 214 des pixels 103B du DAC de façon précise, évitant l'impact de fluctuations possibles de la tension sur le rail d'alimentation de tension VRTRST.
Après l'instant t2, la tension VTGMEMLOW est par exemple appliquée au nœud de commande de la deuxième grille de connexion 217 afin de former de nouveau la barrière de potentiel TGMEMSUP.
Les figures 6 à 10 sont des schémas de flux de charge illustrant le flux des charges dans les pixels 103B du DAC. Dans ces figures, les potentiels électriques augmentent depuis le haut de la figure jusqu'en bas, comme cela est indiqué par les flèches dans ces figures.
Les figures 6 à 8 correspondent à un premier exemple dans lequel les pixels 103B correspondent par exemple chacun à l'exemple de la , si ce n'est que les deuxième et troisième grilles de connexion 217, 219, ainsi que la photodiode PPD et la barrière de potentiel 212, ne sont pas présentes dans les pixels 103B. Dans cet exemple, la quantité de charges stockées au niveau du nœud mémoire 214 (MEM2) est déterminée par un niveau de tension VLOW appliqué au nœud de lecture SN.
L'exemple de la correspond à la période entre les instants t0 et t1 de la dans le cas où la deuxième grille de connexion 217 n'est pas présente. Pendant la phase Reset phase 1, le nœud de lecture SN est placé au niveau de tension VLOW et la première grille de connexion 215 est à un état de conduction, ce qui signifie que son niveau de barrière de potentiel est placé à un niveau VTGRDINF supérieur à VLOW, par exemple légèrement inférieur au niveau de tension VRT.
La est un schéma de flux de charge représentant une étape supplémentaire du fonctionnement de la de stockage de charges dans le pixel du DAC. L'exemple de la correspond à la période entre l'instant t1 et l'instant t2 de la . Pendant cette période, le signal de tension TGDAC2<2> est amené à un niveau, par exemple VSS, qui est inférieur à la tension VLOW, et résulte en une barrière de potentiel qui piège la charge au niveau du nœud mémoire MEM2 entre la barrière de potentiel formée au niveau de la première grille de connexion 215 et la barrière de potentiel créée par la tension VSS. La quantité de charges stockées dépend de la différence entre la tension VLOW et un niveau de potentiel d'électron haut VMEM du nœud mémoire MEM2. Le niveau VMEM est par exemple défini par le dopage du nœud mémoire MEM2. Le niveau VMEM est, par exemple, inférieur à la tension VRT, mais supérieur à la tension VLOW.
La est un schéma de flux de charge représentant une étape supplémentaire du fonctionnement des figures 6 et 7 d'utilisation d'une charge dans le pixel du DAC. L'exemple de la correspond à la période après l'instant t3 de la .
Après l'instant t3, la barrière de potentiel constituée par le signal TGDAC2<2> est ramenée au niveau VTGRDINF, ce qui permet de transférer les charges précédemment piégées, comme cela est illustré par une flèche en traits pointillées, vers le nœud de lecture SN, qui est initialisé capacitivement à la tension VRT.
Les figures 9 et 10 sont des schémas de flux de charge représentant des étapes dans un fonctionnement d'utilisation de charges dans un pixel d'un DAC conformément à un autre mode de réalisation de la présente description. Les figures 9 et 10 correspondent à un deuxième exemple basé sur le pixel 103B de la , comprenant la deuxième et la troisième grille de connexion 217, 219, ainsi que la barrière de potentiel 212 et la photodiode PPD. Dans cet exemple, la quantité de charge stockée au niveau du nœud mémoire MEM2 est déterminée par la barrière de potentiel PEM 212.
L'exemple de la correspond à la période entre l'instant t0 et l'instant t1 de la dans le cas où la deuxième grille de connexion 217 est présente. Dans l'exemple de la , le pixel 103B comprend la troisième grille de connexion TGAB<2>, la photodiode PPD et la barrière de potentiel PEM. Dans l'exemple de la , la barrière de potentiel constant PEM est par exemple configurée pour être à un niveau situé entre VMEM et VLOW. Pendant la phase Reset phase 1, le nœud de lecture SN est fixé au niveau de tension VLOW et la première grille de connexion 215 est fixée au niveau de tension VTGRDINF, qui est par exemple supérieur aux niveaux de tension VLOW et VMEM, et par exemple légèrement inférieur au niveau de tension VRT. Pendant la phase Reset phase 1, la deuxième grille de connexion TGMEM<2> est placée à TGMEMSUP, ce qui bloque la charge injectée par le premier rail d'alimentation VRTRST à VLOW. Le niveau de potentiel de la photodiode est noté VPPD et est, par exemple, supérieur au niveau de tension TGMEMESUP. La troisième grille de connexion 219 est commandée par le signal TGAB<2> pour être à un potentiel qui est, par exemple, inférieur au niveau de tension VPPD.
La est un schéma de flux de charge représentant une étape supplémentaire du fonctionnement de la de stockage de charges dans le pixel du DAC. L'exemple de la correspond à la phase Reset phase 2 de la . Pendant cette phase, le premier signal de grille de connexion TGDAC2<2> est commandé, par exemple pour être au potentiel VSS, qui est inférieur à la tension VLOW. Pendant cette phase, le signal de commande TGMEM<2> de la deuxième grille de connexion 217 est commandé pour être au potentiel VTGMEMINF et le signal de commande TGAB<2> de la troisième grille de connexion 219 est commandé pour être à un potentiel TGABINF, qui est supérieur aux tensions VPPD, VTGMEMINF et VPEM et inférieur à la tension VRT. Les charges au niveau du nœud mémoire MEM2 débordent au-delà de la barrière de potentiel constant PEM, ainsi qu'à travers la deuxième grille de connexion 217 et la troisième grille de connexion 219, vers la troisième alimentation de tension, qui est au potentiel VRT. Ainsi, la quantité de charges restant au niveau du nœud mémoire MEM2 correspond à un niveau de tension égal à celui de la tension de barrière constante VPEM. Comme VPEM ne peut pas être fixée précisément pendant le procédé de fabrication, la quantité de charges stockées pour créer un LSB est par conséquent commandée précisément. Les étapes décrites en relation avec les figures 9 et 10 peuvent être utilisées, par exemple, pour libérer plus les charges stockées et les transférer au nœud de lecture SN pour créer un LSB.
La est un chronogramme illustrant des signaux pour générer une rampe de tension à l'aide du DAC de la ou de la selon un mode de réalisation de la présente description. Le chronogramme de la illustre également la génération de la rampe de tension de décalage RAMP2 de la avec le deuxième DAC, DAC2. Le chronogramme de la illustre également la sortie du premier étage du comparateur 402 de la , ainsi que le signal de sortie OUTCOMPB du comparateur 402.
La illustre, en particulier, des exemples de : le signal RD<1> commandant le transistor 222 du premier DAC, DAC1 ; la tension VSF ; des signaux de commande TGDAC2<n> à TGDAC2<n+y> commandant y premières grilles de connexion correspondantes 215 du premier DAC, DAC1 ; la tension au niveau du nœud de lecture SN du premier DAC, DAC1 ; le signal de tension de sortie RAMP_DAC_BUF du premier DAC, DAC1 ; des signaux de commande TGDAC2_OFF<n> à TGDAC2_OFF<n+x> commandant x premières grilles de connexion correspondantes 215 du deuxième DAC, DAC2 ; le signal de tension de sortie RAMP_OFF_BUFF du deuxième DAC, DAC2 ; le signal de réinitialisation AZ, et le signal de sortie du comparateur OUTCOMPB. Le signal RD<1> est un signal de commande pour activer le DAC. Tous les nœuds de lecture SN, ainsi que les lignes VX et les lignes RAMP_DAC_BUF sont par exemple court-circuités les uns avec les autres.
A un instant t'0, le transistor 222 du premier DAC, DAC1, est commandé par le signal de commande RD<1> pour être dans un état de conduction, et pour rester dans l'état de conduction pendant toutes les étapes de génération de rampe.
A un instant t'1, le nœud de lecture SN est placé au niveau de tension VRT en appliquant un signal de réinitialisation AZ avec une impulsion de tension aux commutateurs 430, 432 du comparateur 402. Cette impulsion dure jusqu'à un instant t'3. Il place le nœud de lecture SN du premier DAC, DAC1, ainsi que le rail de conduction de tampon du DAC RAMP_DAC_BUF, au niveau de tension VRT.
A l'instant t'1, les signaux commandant les premières grilles de connexion 215, commandées par des signaux référencés TGDAC2<n> et TGDAC2<n+y>, de y pixels du premier DAC, DAC1, sont commandés chacun par un signal d'impulsion correspondant, qui dure jusqu'à un instant t'2, qui est antérieur à un instant t'3. Le signal d'impulsion force les premières grilles de connexion 215 à être dans un état conducteur pendant l'impulsion. Le nombre y de pixels est un entier représentant un nombre de pixels supplémentaires 103B du premier DAC, DAC1, impliqué dans la génération de la première rampe RAMP1. La valeur n est un entier qui représente un rang du pixel 103B dans la matrice de pixels.
A un instant t'5, une première impulsion, similaire à l'impulsion survenant à l'instant t3 en , du signal TGDAC2<n> place la première grille de connexion 215 dans un état conducteur. Cela résulte en une diminution, d'une valeur LSB, de la tension VRT au niveau du nœud de lecture SN du premier DAC, DAC1. Dans l'exemple de la , entre l'instant t'5 et un instant t'6, des impulsions correspondantes sont appliquées aux signaux de commande TGDAC2<n> à TGDAC2<n+(y-1)> de chacune de y des premières grilles de connexion 215 du pixel y 103B. En , seule la première impulsion appliquée sur la première grille de connexion TGDAC2<n> (y=0), est représentée. Les signaux SN et RAMP_DAC_BUFF représentent une première rampe décroissante résultant de ces impulsions appliquées sur les premières grilles de connexion respectives. Chaque impulsion conduit à une diminution d'une valeur LSB de la tension VRT au niveau du nœud de lecture du premier DAC, DAC1 et en outre du rail de conduction de tampon du DAC RAMP_DAC_BUF. Dans l'exemple de la , la première rampe décroissante comprend six étapes, et donc, à un instant t'6, la variation de tension est VRT-6*LSB. Bien entendu, dans des variantes de mode de réalisation, y pourrait avoir une valeur différente de sorte que cette rampe ait un nombre différent de pas et se termine à une tension VRT-y*LSB.
L'exemple de la comprend également une deuxième rampe de tension décroissante, ce qui survient entre un instant t'9 et un instant t'10. Par exemple, la première rampe de tension décroissante est utilisée pour effectuer une conversion numérique de tensions de référence de pixel lues à partir des pixels d'imagerie 103A, et la deuxième rampe décroissante est utilisée pour effectuer une conversion numérique de tensions de signal de pixel lues à partir des pixels d'imagerie 103A conformément à une technique CDS (de l'anglais "correlated double sampling", double échantillonnage corrélé), connue de la personne du métier.
Entre les instants t'9 et t'10, cette deuxième rampe de tension décroissante est créée, à partir de la tension VRT-6*LSB, qui a été maintenue constante entre les instants t'6 et t'9. La deuxième rampe de tension décroissante est obtenue par des étapes de fonctionnement qui sont similaires aux étapes entre les instants t'5 et t'6, si ce n'est qu'un certain nombre de pixels supplémentaires sont impliqués, égal à 16 dans l'exemple de la , et la tension finale de la rampe supplémentaire est par exemple VRT-6*LSB-16*LSB. Bien entendu, dans des variantes de mode de réalisation, cette deuxième rampe de tension décroissante a un nombre différent z de pas, où z est un entier positif égal à deux ou plus, et la deuxième rampe de tension décroissante commence à la tension VRT-y*LSB et se termine à la tension VRT-y*LSB-z*LSB.
La section qui suit décrit la génération de la rampe de tension de décalage RAMP2 de la , qui est générée à l'aide du deuxième DAC, DAC2.
A l'instant t'0, le transistor 222 du deuxième DAC, DAC2, est commandé, également par le signal RD<1>, pour être dans un état de conduction et pour rester dans l'état de conduction pendant toute les étapes de génération de la rampe.
A l'instant t'1, la première grille de connexion 215 d'un pixel du deuxième DAC, DAC2, commandé par un signal TGDAC2_OFF<n> et des premières grilles de connexion supplémentaires 215 de pixels supplémentaires du deuxième DAC, DAC2, commandé par des signaux correspondants TGDAC2_OFF<n+1> à TGDAC2_OFF<n+x>, sont commandées par un signal d'impulsion correspondant, qui dure jusqu'à l'instant t'2. La valeur x est un entier représentant un nombre de pixels supplémentaires 103B du deuxième DAC, DAC2. Ces impulsions amènent les premières grilles de connexion correspondantes 215 du deuxième DAC, DAC2 à être dans un état conducteur.
A l'instant t'4, une autre impulsion du signal TGDAC2_OFF<n>, similaire à l'impulsion survenant à l'instant t3 en , place la première grille de connexion 215 du deuxième DAC, DAC2, à l'état conducteur. Cela résulte en une diminution d'une valeur LSB de la tension VRT, qui est maintenue capacitivement au niveau du nœud de lecture SN du deuxième DAC, DAC2. La rampe de tension de décalage RAMP_OFF_BUF du deuxième DAC, DAC2 est ensuite à une tension VRT-LSB.
Dans un autre exemple, la première grille de connexion 215 de w pixels supplémentaires du deuxième DAC, DAC2, w étant un entier, est commandée pour être dans l'état conducteur à l'instant t'4 pour obtenir une diminution de plusieurs LSB de la tension maintenue capacitivement au niveau du nœud de lecture SN du deuxième DAC, DAC2. La variation de tension à l'instant t'4 serait ensuite VRT-w*LSB en fonction du décalage ADC choisi.
A l'instant t'7, une autre impulsion, similaire à l'impulsion survenant à l'instant t3 en , place à la fois la première grille de connexion 215 de x pixels supplémentaires du deuxième DAC, DAC2, dans un état conducteur. Cela résulte en une chute de tension de x fois une valeur LSB de la tension VRT qui est maintenue capacitivement au niveau du nœud de lecture SN du deuxième DAC, DAC2. A l'instant t'7, la variation de tension au niveau du nœud de lecture SN, et de la rampe de tension de décalage RAMP_OFF_BUF du deuxième DAC, DAC2, est alors VRT-w*LSB-x*LSB.
La section qui suit décrit un exemple de synchronisation du signal OUTCOMPB du comparateur 402.
Dans l'exemple de la , la rampe de tension de décalage RAMP_OFF_BUF est appliquée à l'entrée inverseuse 422 de l'étage comparateur 434 du comparateur 402. Le signal RAMP_OFF_BUF, qui est combiné avec le signal VX_pix provenant des pixels 103A de, par exemple, une même colonne que le deuxième DAC, DAC2, est par conséquent soustrait du signal RAMP_DAC_BUF provenant du premier DAC, DAC1.
Dans l'exemple de la , le signal de sortie OUTCOMPB du comparateur 402 est à un niveau haut à partir de l'instant t'0 jusqu'à l'instant t'5. A l'instant t'5, le signal de pixel VX_pix (non représenté), provenant des pixels d'imagerie 103A et combiné avec la tension de rampe de décalage RAMP_OFF_BUF, croise la rampe formée entre l'instant t'5 et l'instant t'7. Il en résulte un niveau de tension réduit du signal OUTCOMPB jusqu'à un instant t'8, lorsque le signal de sortie OUTCOMPB du comparateur 402 croît de nouveau jusqu'à un niveau haut à partir de l'instant t'8 jusqu'à approximativement l'instant t'9. Après l'instant t'9, le signal de pixel VX_pix, combiné avec la tension de rampe de décalage RAMP_OFF_BUF, croise la rampe formée entre l'instant t'9 et l'instant t'10. Il en résulte un niveau de tension réduit du signal OUTCOMPB. L'exemple de la permet d'effectuer un double échantillonnage corrélé afin d'enlever le bruit thermique. Par exemple, la période de temps entre les fronts descendants du signal de sortie de comparateur OUTCOMB est convertie par un convertisseur temps vers numérique, tel qu'un compteur, afin de générer un signal de sortie numérique.
La représente schématiquement un capteur d'image 1204 selon un mode de réalisation de la présente description. Dans l'exemple de la , les pixels 103B du premier DAC, DAC1, sont agencés dans une colonne entre les décodeurs de ligne 110 et la matrice de pixels 102. Le tampon d'impédance 250 de l'exemple de la est agencé dans une colonne entre les pixels 103B du premier DAC1 et la matrice de pixels 102. Dans l'exemple de la , les pixels 103B du deuxième DAC, DAC2, sont agencés, par exemple, dans une même colonne que les pixels 103B du premier DAC, DAC1, mais dans une région distincte. Le tampon d'impédance 250 du deuxième DAC, DAC2, est agencé dans une colonne entre les pixels 103B du deuxième DAC, DAC2, et la matrice de pixels 102.
Dans l'exemple de la , les pixels 103B du premier DAC, DAC1, sont reliés dans une colonne par le même nœud de lecture SN et au même rail de sortie de tampon d'impédance 260. Dans l'exemple de la , les pixels 103B du deuxième DAC, DAC2, sont reliés dans une colonne par le même nœud de lecture, différent de celui du premier DAC, DAC1, et par un rail de sortie de tampon d'impédance 260, différent de celui du tampon d'impédance du premier DAC, DAC1.
La représente schématiquement un capteur d'image 1304 selon un autre mode de réalisation de la présente description.
Dans l'exemple de la , les pixels 103B du premier DAC, DAC1, sont agencés en lignes entre la matrice 102 de pixels 103A et le générateur de rampe de tension analogique des ADC 104. Le tampon d'impédance 250 dans l'exemple de la est agencé dans une ligne entre les pixels 103B du premier ou du deuxième DAC, DAC1, DAC2, et la matrice de pixels 102. Dans un exemple, les pixels 103B des premier et deuxième DAC sont agencés, par exemple, dans des lignes distinctes.
La est un graphe représentant un bruit thermique, référencé 1400, en fonction du nombre de pixels en parallèle, référencé 1401, compris dans le DAC de la ou de la . Une courbe 1404 illustre le bruit thermique tel que mesuré dans des conditions d'obscurité (unités µV rms) en fonction du nombre de pixels reliés en parallèle au même nœud de lecture dans un DAC à 10 bits et une courbe 1402 illustre le bruit thermique en fonction du nombre de pixels reliés en parallèle au même nœud de lecture dans un DAC à 11 bits. La démontre que, avec un plus grand nombre de bits de DAC, le bruit thermique est plus faible.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (15)

  1. Convertisseur numérique vers analogique (DAC) comprenant :
    - au moins un premier pixel (103B) comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du premier pixel et un nœud de lecture capacitif (SN) ;
    - au moins un deuxième pixel comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du deuxième pixel (103B) et le nœud de lecture capacitif (SN) ;
    - un transistor de réinitialisation (220) reliant le nœud de lecture à un premier rail d'alimentation de tension (VRTRST) ; et
    - un circuit de commande (109) configuré pour :
    stocker une charge électrique au niveau de chacun des nœuds mémoire en activant le transistor de réinitialisation (220) pour appliquer une tension de référence (VLOW) au nœud mémoire (214) de chacun des premier et deuxième pixels ; et
    générer une tension de sortie du DAC au niveau du nœud de lecture en désactivant le transistor de réinitialisation (220) et en commandant, sur la base d'un signal d'entrée numérique, les premières grilles de connexion des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN).
  2. Convertisseur selon la revendication 1, comprenant en outre, après l'application de la tension de référence (VLOW) aux nœuds mémoire (214) et avant la désactivation du transistor de réinitialisation (220), la commande par le circuit de commande (109) du transistor de réinitialisation (220) et du premier rail d'alimentation de tension (VRTRST) pour appliquer une tension initiale (VRT) au nœud de lecture (SN) pendant que les nœuds mémoire (214) des premier et deuxième pixels sont isolés du nœud de lecture (SN) par les premières grilles de connexion (215).
  3. Convertisseur selon la revendication 1 ou 2, dans lequel:
    le premier pixel comprend une deuxième grille de connexion (217) reliant le nœud mémoire (214) du premier pixel à un nœud d'entrée (210) du premier pixel ; et
    le deuxième pixel comprend une deuxième grille de connexion (217) reliant le nœud mémoire (214) du deuxième pixel à un nœud d'entrée (210) du deuxième pixel ;
    dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire (214) comprend en outre, avant l'activation du transistor de réinitialisation (220), la commande, par le circuit de commande (109), de la deuxième grille de connexion (217) du premier pixel pour éviter le transfert de la charge entre le nœud mémoire (214) du premier pixel et le nœud d'entrée (210) du premier pixel, et la commande, par le circuit de commande (109), de la deuxième grille de connexion (217) du deuxième pixel pour éviter le transfert de la charge entre le nœud mémoire (214) du deuxième pixel et le nœud d'entrée (210) du deuxième pixel.
  4. Convertisseur selon la revendication 3, dans lequel :
    le premier pixel comprend une barrière de potentiel constant (PEM) séparant le nœud mémoire (214) du premier pixel de la deuxième grille de connexion (217) du premier pixel ; et
    le deuxième pixel comprend une barrière de potentiel constant (PEM) séparant le nœud mémoire (214) du deuxième pixel de la deuxième grille de connexion (217) du deuxième pixel ;
    dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire (214) comprend en outre, avant la commande des premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN), la commande, par le circuit de commande (109), de la deuxième grille de connexion (217) du premier pixel pour obtenir un transfert d'une quantité partielle de la charge stockée au niveau du nœud mémoire (214) du premier pixel, au-delà de la barrière à potentiel constant (PEM), au nœud d'entrée du premier pixel et la commande, par le circuit de commande (109), de la deuxième grille de connexion du deuxième pixel pour obtenir un transfert d'une quantité partielle de la charge stockée au niveau du nœud mémoire (214) du deuxième pixel, au-delà de la barrière à potentiel constant (PEM), au nœud d'entrée du deuxième pixel.
  5. Convertisseur selon la revendication 4, dans lequel:
    le premier pixel comprend une troisième grille de connexion (219) reliant un deuxième rail d'alimentation de tension (VRT) au nœud d'entrée (210) du premier pixel ; et
    le deuxième pixel comprend une troisième grille de connexion (219) reliant le deuxième rail d'alimentation de tension (VRT) au nœud d'entrée (210) du deuxième pixel ;
    dans lequel le stockage de la charge électrique au niveau de chacun des nœuds mémoire (214) comprend en outre, avant la commande des premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN), la commande, par le circuit de commande (109), de la troisième grille de connexion (219) et du deuxième rail d'alimentation de tension (VRT) du premier pixel pour transférer la quantité partielle de charge du nœud d'entrée (210) du premier pixel au deuxième rail d'alimentation de tension (VRT), et la commande, par le circuit de commande (109), de la troisième grille de connexion (219) et du deuxième rail d'alimentation de tension (VRT) du deuxième pixel pour transférer la quantité partielle de charge du nœud d'entrée (210) du deuxième pixel au deuxième rail d'alimentation de tension (VRT).
  6. Convertisseur selon l'une quelconque des revendications 1 à 5, dans lequel les premier et deuxième pixels comprennent chacun une diode (216), l'anode de la diode étant reliée à un potentiel de masse, la cathode de la diode du premier pixel étant reliée au nœud mémoire (214) du premier pixel, et la cathode de la diode du deuxième pixel étant reliée au nœud mémoire (214) du deuxième pixel.
  7. Convertisseur selon l'une quelconque des revendications 3 à 6, dans lequel les premier et deuxième pixels du DAC comprennent chacun une photodiode (PPD), l'anode de la photodiode étant reliée à un rail d'alimentation de tension supplémentaire (VSS), la cathode de la diode du premier pixel étant reliée au nœud d'entrée du premier pixel, et la cathode de la diode du deuxième pixel étant reliée au nœud d'entrée du deuxième pixel.
  8. Générateur de rampe comprenant le DAC selon l'une quelconque des revendications 1 à 7, dans lequel le circuit de commande (109) est configuré pour générer une rampe de tension au niveau du nœud de lecture (SN) en activant séquentiellement les premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau du nœud mémoire (214) du premier pixel au nœud de lecture (SN) avant de transférer la charge stockée au niveau du nœud mémoire (214) du deuxième pixel au nœud de lecture (SN).
  9. Générateur de rampe selon la revendication 8, dans lequel le DAC comprend N pixels comportant les premier et deuxième pixels, N étant un entier égal au moins à 3, chacun des N pixels comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du pixel et le nœud de lecture capacitif (SN),
    dans lequel le circuit de commande (109) est configuré pour générer une rampe de tension au niveau du nœud de lecture en commandant les premières grilles de connexion (215) des N pixels pour transférer séquentiellement la charge stockée au niveau du nœud mémoire (214) de chacun des N pixels au nœud de lecture (SN).
  10. Générateur de rampe selon la revendication 8, dans lequel le DAC comprend N pixels comportant les premier et deuxième pixels, N étant un entier égal au moins à 3, chacun des N pixels comprenant une première grille de connexion (215) reliant un nœud mémoire (214) du pixel et le nœud de lecture capacitif (SN),
    dans lequel le circuit de commande (109) est configuré pour générer une rampe de tension au niveau du nœud de lecture (SN) en activant séquentiellement les premières grilles de connexion (215) d'ensembles des N pixels pour transférer la charge stockée au niveau du nœud mémoire (214) d'un des ensembles de pixels au nœud de lecture (SN) avant de transférer la charge stockée au niveau du nœud mémoire (214) d'un autre des ensembles de pixels au nœud de lecture (SN).
  11. Générateur de rampe selon l'une quelconque des revendications 8 à 10, comprenant en outre un tampon d'impédance (250) relié entre le nœud de lecture (SN) et un rail de conduction de tampon du DAC (RAMP_DAC_BUF), le rail de conduction de tampon du DAC étant relié à tous les pixels (103B) du DAC.
  12. Générateur de rampe selon la revendication 11, dans lequel le tampon d'impédance (250) comprend un premier transistor (SF) et un deuxième transistor (222) reliés en série l'un à l'autre et reliant un troisième rail d'alimentation de tension (VSF) au rail de conduction de tampon du DAC (RAMP_DAC_BUF),
    un nœud de commande du premier transistor (SF) étant relié au nœud de lecture (SN) et un nœud de conduction principal du deuxième transistor (222) étant relié au rail de conduction de tampon du DAC (RAMP_DAC_BUF).
  13. Capteur d'image comprenant :
    - le générateur de rampe selon la revendication 11 ou 12 ;
    - une matrice (102) de pixels (103A) configurée pour transformer une lumière entrante en un signal de sortie représentatif de la quantité de lumière entrante, les pixels (103A) ayant leurs sorties reliées ensemble à un tampon d'impédance (250) et à un rail de conduction de capteur commun (VX_SENSOR_rail) ; et
    - un comparateur (402) ayant une première entrée reliée capacitivement au rail de conduction de tampon du DAC (RAMP_DAC_BUF) et une deuxième entrée inverseuse (422) reliée capacitivement au rail de conduction de capteur (VX_SENSOR_rail), le comparateur (402) étant configuré pour fournir, au niveau d'une sortie du comparateur (402), un signal indiquant le moment auquel un signal sur le rail de conduction de tampon du DAC (RAMP_DAC_BUF) croise un signal sur le rail de conduction de capteur (VX_SENSOR_rail).
  14. Capteur d'image selon la revendication 13, dans lequel le générateur de rampe est configuré pour générer, sur le rail de conduction de tampon du DAC (RAMP_DAC_BUF), une rampe de tension croissant de façon monotone ou décroissant de façon monotone ;
    le capteur d'image comprenant en outre un autre générateur de rampe selon la revendication 12 ou 13 configuré pour générer une rampe de tension de décalage (RAMP_OFF_BUF) sur un rail de rampe de décalage (VX_DAC_RAMP_OFF_BUF) relié capacitivement à la deuxième entrée du comparateur (402), la rampe de tension de décalage étant soit une rampe de tension croissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC croît de façon monotone, soit une rampe de tension décroissant de façon monotone dans le cas où la rampe de tension sur le rail de conduction de tampon du DAC (RAMP_DAC_BUF) décroît de façon monotone.
  15. Procédé de conversion numérique vers analogique par un convertisseur numérique vers analogique (DAC) selon l’une des revendications 1 à 7, le procédé comprenant :
    le stockage de la charge électrique, par un circuit de commande (109) du DAC, au niveau d'un nœud mémoire (214) d'un premier pixel et au niveau d'un nœud mémoire (214) d'un deuxième pixel, le premier pixel comprenant une première grille de connexion (215) reliant le nœud mémoire (214) du premier pixel et un nœud de lecture capacitif (SN), le deuxième pixel comprenant une première grille de connexion (215) reliant le nœud mémoire (MEM) du deuxième pixel et le nœud de lecture capacitif (SN), en activant un transistor de réinitialisation (220), pour appliquer une tension de référence (VLOW) au nœud mémoire (214) de chacun des premier et deuxième pixels, le transistor de réinitialisation (220) reliant le nœud de lecture (SN) à un premier rail d'alimentation de tension (VRTRST) ;
    la génération, par le circuit de commande (109), d'une tension de sortie du DAC au niveau du nœud de lecture (SN) en désactivant le transistor de réinitialisation (220) et en commandant, sur la base d'un signal d'entrée numérique, les premières grilles de connexion (215) des premier et deuxième pixels pour transférer la charge stockée au niveau des nœuds mémoire (214) au nœud de lecture (SN).
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