FR3137807A1 - Circuit générateur d’horloge pour dispositif de communication en champ proche - Google Patents

Circuit générateur d’horloge pour dispositif de communication en champ proche Download PDF

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Laurent Jean Garcia
Marc Houdebine
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Abstract

Selon un aspect, il est proposé un circuit générateur d’horloge comprenant : - un circuit oscillateur (OC) configuré pour générer un signal d’horloge à une fréquence donnée dépendant d’un courant d’alimentation, - un circuit de polarisation (BC) configuré pour contrôler le courant d’alimentation du circuit oscillateur, le circuit de polarisation comportant : ○ un miroir de courant (MC) comprenant un premier transistor, dit transistor de référence (N1), et un ensemble de deuxièmes transistors, dits transistors de copie, programmable (N2) selon un mot numérique reçu en entrée du circuit de polarisation, ○ un troisième transistor (N3), ○ un quatrième transistor (N4), et ○ un cinquième transistor, dit transistor de cascode (N5), ,et dans lequel les grilles du quatrième transistor (N4) et du transistor de cascode (N5) sont plus épaisses que les grilles du transistor de référence (N1), de chaque transistor de copie (N2) et du troisième transistor (N3). Figure pour l’abrégé : Figure 4

Description

CIRCUIT GÉNÉRATEUR D’HORLOGE POUR DISPOSITIF DE COMMUNICATION EN CHAMP PROCHE
Des modes de réalisation et de mise en œuvre concernent la communication en champ proche.
La communication en champ proche (connu également par l’acronyme NFC de l’anglais « Near field communication ») est une technologie de communication sans fil haute fréquence à faible distance, qui permet des échanges de données entre deux dispositifs sans contact sur une faible distance par exemple de l’ordre de 10 cm.
La technologie NFC est une plateforme technologique ouverte normalisée dans la norme ISO/IEC 18092 et ISO/IEC 21481 mais incorpore de nombreuses normes déjà existantes comme par exemple les protocoles type A et type B définis dans la norme ISO-14443 qui peuvent être des protocoles de communication utilisables dans la technologie NFC.
La communication en champ proche peut être réalisée entre un lecteur et un dispositif émulé en mode carte. Le lecteur est alors configuré pour générer un champ magnétique par l’intermédiaire de son antenne qui est généralement dans les normes classiquement utilisées, une onde sinusoïdale à 13,56 MHz. La force du champ magnétique est comprise entre 0.5 et 7.5 ampères/mètre en moyenne quadratique (c’est-à-dire « RMS » acronyme de l’anglais « Root Mean Square »).
La communication en champ proche peut être réalisée selon un mode de fonctionnement actif. Dans ce mode de fonctionnement, le lecteur et le dispositif émulé en mode carte génèrent tous les deux un champ électromagnétique. Généralement, ce mode de fonctionnement est utilisé lorsque le dispositif est pourvu d’une source d’alimentation propre, par exemple une batterie, comme c’est le cas dans un téléphone mobile cellulaire qui est alors émulé en mode carte.
En particulier, la communication en champ proche peut être effectuée en utilisant une modulation active de charge (connue également par l’acronyme « ALM » de l’anglais « Active Load Modulation »). La modulation active de charge permet une synchronisation des signaux entre le lecteur et le dispositif émulé en mode carte.
Le lecteur est configuré pour émettre un champ électromagnétique, et le dispositif émulé en mode carte est configuré pour moduler une amplitude du champ sans battement. Afin de répondre au lecteur, le dispositif émulé en mode carte génère un signal synchronisé avec le champ du lecteur de façon à être en phase avec le champ du lecteur. Il est alors également important pour le lecteur de générer un champ suffisamment stable pour pouvoir détecter des faibles variations de son champ en fonction de la distance entre le lecteur et l’émulateur de carte.
En mode lecteur ou en mode émulateur de carte, il est important que le dispositif génère une horloge la plus propre possible et qui permettent d’assurer la communication avec un minimum d’énergie.
Pour générer une horloge, le dispositif comporte un circuit oscillateur intégré dans une boucle à verrouillage de phase. Ce circuit oscillateur peut être commandé de manière analogique ou de manière numérique.
Une boucle à verrouillage de phase analogique est classiquement utilisée pour le mode lecteur de façon à obtenir un faible bruit de phase pour être sensible à la carte.
Une boucle à verrouillage de phase digitale est quant à elle classiquement utilisée pour le mode émulateur de carte, car le mode émulateur de carte requiert un réglage de la phase de sortie. En outre, la boucle à verrouillage de phase digitale permet de générer une horloge plus propre, c’est-à-dire moins bruitée.
Ainsi, un dispositif de communication en champ proche comporte généralement deux boucles à verrouillage de phase : une boucle à verrouillage de phase analogique pour le mode lecteur et une boucle à verrouillage de phase numérique pour le mode émulateur de carte.
L’utilisation de deux boucles à verrouillage de phase induit une occupation spatiale importante pour les circuits électroniques de ces deux boucles dans le dispositif de communication en champ proche. En outre, le dispositif de communication en champ proche doit gérer différents chemins d’horloge, ce qui complexifie le dispositif de communication en champ proche, notamment en termes de logiciel et de schéma du circuit électronique.
Il existe donc un besoin de proposer une solution permettant d’utiliser une seule boucle à verrouillage de phase pour assurer le mode lecteur et le mode émulateur de carte d’un dispositif de communication en champ proche.
Selon un aspect, il est proposé un circuit générateur d’horloge comprenant :
- un circuit oscillateur configuré pour générer un signal d’horloge à une fréquence donnée dépendant d’un courant d’alimentation du circuit oscillateur,
- un circuit de polarisation configuré pour contrôler le courant d’alimentation du circuit oscillateur, le circuit de polarisation comportant :
○ un miroir de courant comprenant un premier transistor, dit transistor de référence, et un ensemble de deuxièmes transistors, dits transistors de copie, programmable selon un mot numérique reçu en entrée du circuit de polarisation,
○ un troisième transistor présentant une source connectée à un point froid, notamment à une masse, un drain et une grille connectée à ce drain,
○ un quatrième transistor présentant une source connectée au drain du troisième transistor, un drain et une grille connectée à ce drain, et
○ un cinquième transistor, dit transistor de cascode, présentant une source connectée à un drain du transistor de copie programmable, un drain et une grille connectée à la grille du quatrième transistor,
et dans lequel les grilles du quatrième transistor et du transistor de cascode sont plus épaisses que les grilles du transistor de référence, de chaque transistor de copie et du troisième transistor.
Un tel circuit de polarisation permet d’éviter une limitation de la tension drain-source des transistors de copie du miroir de courant de façon à pouvoir assurer une alimentation du circuit oscillateur par un courant adapté pour obtenir une fréquence maximale souhaitée du signal d’horloge.
En particulier, le miroir de courant permet de tirer un courant dans une branche du circuit de polarisation comportant le transistor de cascode et l’ensemble des transistors de copie programmable. Ce courant tiré est dérivé sur une branche du circuit de polarisation comportant le troisième transistor et le quatrième transistor. De la sorte, la tension grille-source du transistor de cascode est la même que la tension grille-source du quatrième transistor. Cela permet d’obtenir une tension drain-source des transistors de copie égale à une tension drain-source du troisième transistor.
Ainsi, le circuit de polarisation permet de contrôler le circuit oscillateur de manière robuste grâce au transistor de cascode qui est autorégulé.
Un tel circuit de polarisation permet un bon fonctionnement du circuit générateur d’horloge pour une plage de tension d’alimentation suffisamment importante, par exemple comprise entre 2 Volts (V) et 2,7 Volts.
Un tel circuit oscillateur permet d’obtenir un fonctionnement du circuit générateur d’horloge sur une large plage de fréquences.
Le circuit générateur d’horloge permet donc de générer une horloge fiable qui peut être utilisée dans une boucle à verrouillage de phase. En particulier, une boucle à verrouillage de phase intégrant un tel circuit générateur d’horloge peut être utilisée pour un fonctionnement en mode lecteur ou en mode émulateur de carte d’un dispositif de communication en champ proche.
Dans un mode de réalisation avantageux, le transistor de référence présente une source connectée au point froid, un drain et une grille connectés à une source de courant. En outre, chaque transistor de copie comporte une grille connectée à la grille du transistor de référence, une source connectée au point froid et un drain connecté à la source dudit transistor de cascode, chaque transistor de copie étant configuré pour être activé ou désactivé selon le mot numérique reçu en entrée du circuit de polarisation.
De préférence, le transistor de référence, chaque transistor de copie, le troisième transistor, le quatrième transistor et le transistor de cascode sont des transistors à effet de champ à grille métal-oxyde de type N.
Dans un mode de réalisation avantageux, le circuit de polarisation comprend en outre :
- un sixième transistor présentant une source configurée pour qu’une tension d’alimentation lui soit appliquée, un drain connecté au drain du transistor de cascode et une grille connectée à son drain, et
- un septième transistor présentant une source configurée pour que ladite tension d’alimentation lui soit appliquée, un drain connecté au drain du quatrième transistor et une grille connectée à la grille du sixième transistor, les grilles du sixième transistor et du septième transistor étant connectées à une grille d’un huitième transistor permettant contrôler le courant d’alimentation du circuit oscillateur,
et dans lequel les grilles du sixième transistor, du septième transistor et du huitième transistor sont plus épaisses que les grilles du transistor de référence, de chaque transistor de copie et du troisième transistor.
De préférence, le huitième transistor présente une source configurée pour que ladite tension d’alimentation lui soit appliquée, un drain connecté à une entrée d’alimentation du circuit oscillateur.
Avantageusement, le sixième transistor, le septième transistor et le huitième transistor sont des transistors à effet de champ à grille métal-oxyde de type P.
Dans un mode de réalisation avantageux, le circuit oscillateur comprend une boucle de circuits inverseurs alimentés par ledit courant d’alimentation.
Avantageusement, chaque circuit inverseur du circuit oscillateur comporte des transistors présentant une grille plus épaisse que les grilles du transistor de référence, de chaque transistor de copie et du troisième transistor.
De préférence, le transistor de référence, chaque transistor de copie et le troisième transistor présentent une épaisseur de grille de l’ordre de 17 Å (ångström). En particulier, ces transistors sont des transistors basse-tension configurés pour tenir une tension drain source de l’ordre de 1,2 V.
Préférablement, le quatrième transistor et le transistor de cascode présentent une épaisseur de grille de l’ordre de 50 Å. En particulier, ces transistors sont des transistors haute-tension configurés pour tenir une tension drain source de 2,4 V.
Avantageusement, le sixième transistor, le septième transistor et le huitième transistor présentent une épaisseur de grille de l’ordre de 50 Å. Ces transistors sont donc des transistors haute-tension configurés pour tenir une tension drain source de l’ordre de 2,4V.
De préférence, les transistors du circuit oscillateur présentent une épaisseur de grille de l’ordre de 50 Å. Ces transistors sont donc des transistors haute-tension configurés pour tenir une tension drain source de 2,4V.
Selon un autre aspect, il est proposé un dispositif de communication en champ proche comprenant une boucle à verrouillage de phase comportant un circuit générateur d’horloge tel que décrit précédemment.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
illustrent des modes de réalisation et de mise en œuvre de l’invention.
La illustre un dispositif de communication en champ proche DIS. Le dispositif de communication en champ proche DIS comprend une boucle à verrouillage de phase PLL. La boucle à verrouillage de phase PLL comporte un circuit oscillateur OC configuré pour délivrer un signal d’horloge ayant une fréquence souhaitée.
Le dispositif de communication en champ proche DIS est configuré pour recevoir un premier signal de porteuse CLK_REF ayant une fréquence de 13,56 MHz. Cette fréquence est une fréquence de référence sur laquelle le dispositif DIS vise à se synchroniser en utilisant la boucle de verrouillage de phase PLL, lors de la communication dudit dispositif vers le lecteur. Ce premier signal de porteuse CLK_REF est extrait d’un champ électromagnétique émis par le lecteur et reçu par ladite antenne. L’extraction du premier signal de porteuse CLK_REF est réalisée à l’aide d’un circuit d’extraction de signal de porteuse (non représenté) bien connu de l’homme du métier.
La boucle à verrouillage de phase PLL comporte un circuit générateur d’horloge CGH comprenant l’oscillateur OC commandé par un mot numérique. Le circuit oscillateur OC est alimenté par un régulateur REG à faible décrochage (connu également par l’expression « régulateur LDO » de l’anglais « low-dropout regulator »).
Le circuit oscillateur OC est configuré pour générer un signal ayant une fréquence multiple d’une fréquence souhaitée (c’est-à-dire synchrone avec le signal de fréquence de référence, par exemple 13,56MHz) d’un signal de sortie CLK_TX. Par exemple, le circuit oscillateur OC peut être configuré pour générer une fréquence de l’ordre de 868MHz (64*13,56MHz).
La boucle de verrouillage de phase comporte en outre un compteur-diviseur CNTD permettant de compter un nombre de front montant du signal généré par le circuit oscillateur OC. Le compteur-diviseur CNTD est configuré pour diviser la fréquence du signal généré par le circuit oscillateur OC de façon à délivrer par la sortie O1 le signal de sortie CLK_TX à la fréquence souhaitée.
La sortie numérique O2 du compteur-diviseur CNTD est reliée à une entrée inverseuse d’un comparateur CMP. Le comparateur CMP comporte également une entrée recevant une sortie d’un accumulateur ACC. L’accumulateur ACC présente une entrée recevant une valeur égale à la valeur multipliant la fréquence souhaitée du circuit oscillateur OC, par exemple soixante-quatre. L’accumulateur ACC présente également une entrée connectée à sa sortie. L’accumulateur ACC prend comme horloge le signal de fréquence de référence CLK_REF. L’accumulateur ACC permet ainsi d’obtenir une valeur égale à la phase de référence multipliée par soixante-quatre.
La sortie du comparateur CMP correspond à une erreur entre la phase du signal généré par le circuit oscillateur OC (égale à la fréquence du signal en sortie de la boucle de verrouillage de phase multipliée par soixante-quatre) et la phase de référence multipliée par soixante-quatre.
La sortie du comparateur CMP est connectée à un filtre de boucle PLL_f configuré pour générer le mot numérique pour commander le circuit générateur d’horloge.
La illustre un circuit générateur d’horloge CGH. Le circuit générateur d’horloge CGH est alimenté par une source d’alimentation ALIM, notamment une batterie, du dispositif de communication en champ proche DIS. La source d’alimentation ALIM est configurée pour générer une tension VBAT. Plus particulièrement, le dispositif de communication en champ proche DIS comporte un régulateur REG à faible décrochage.
Le régulateur REG est configuré pour adapter la tension VBAT délivrée par la source d’alimentation ALIM afin d’obtenir une tension adaptée pour alimenter le circuit générateur d’horloge CGH. Par exemple, le régulateur REG est configuré pour recevoir la tension VBAT, qui peut varier entre 2,6 Volts (V) à 5,5V, et pour délivrer au circuit générateur d’horloge CGH une tension V1 à 2,4V.
Le régulateur REG comporte un transistor P0, par exemple de type PMOS (c’est-à-dire un transistor à effet de champ à structure métal-oxyde-semiconducteur de type P). Le transistor P0 présente une source connectée à la source d’alimentation ALIM, un drain connecté à une entrée d’alimentation du circuit générateur d’horloge CGH, et une grille commandée par un amplificateur opérationnel AMP.
L’amplificateur opérationnel AMP présente une entrée, par exemple une entrée non inverseuse, configurée pour recevoir une tension de référence VREF correspondant à la tension à appliquer sur l’entrée du circuit générateur d’horloge CGH. Cette tension de référence VREF peut être obtenue par un circuit de génération de tension de référence. Le circuit de génération de tension de référence peut être un circuit de référence de bande interdite (en anglais « bandgap voltage reference »), bien connu de l’homme du métier.
L’amplificateur opérationnel AMP présente en outre une entrée, par exemple une entrée inverseuse, connectée au drain du transistor P0.
L’amplificateur opérationnel présente une sortie connectée à la grille du transistor P0.
L’amplificateur opérationnel AMP est ainsi configuré pour commander le transistor P0 en fonction d’une comparaison entre la tension d’alimentation V1 du circuit générateur d’horloge CGH et la tension de référence VREF de façon à obtenir une tension d’alimentation V1 du circuit générateur d’horloge égale à la tension de référence VREF.
Le circuit générateur d’horloge CGH comporte une pluralité de transistors MOS (c’est-à-dire un transistor à effet de champ à structure métal-oxyde-semiconducteur). Ces transistors MOS ont leurs grilles réalisées dans des niveaux d'oxyde plus ou moins épais, désignés GO1 et GO2 dans la suite. La différence entre les épaisseurs des oxydes de grille permet de réaliser des transistors MOS haute tension et des transistors MOS basse tension (relativement l'un par rapport à l'autre). La différence d'épaisseur d'oxyde de grille entre les transistors MOS permet de modifier une tension de seuil Vt de ces transistor MOS de façon à modifier également leur tension grille-source VGS.
Dans le mode de réalisation illustré, les transistors MOS GO1 à 1,2V présentent une épaisseur d'oxyde de grille Tox de l’ordre de 17 Å (ångström), et les transistors MOS GO2 à 2,4V présentent une épaisseur de grille Tox de l’ordre de 50 Å.
Le circuit générateur d’horloge CGH comporte le circuit oscillateur OC et un circuit de polarisation BC permettant de contrôler le circuit oscillateur OC à partir d’un mot numérique DCTRL.
Le circuit oscillateur OC comporte des circuits inverseurs INV agencés en boucle fermée en nombre impair. Chaque circuit inverseur INV présente une entrée d’alimentation configuré pour recevoir une tension VDDint. La illustre un exemple de circuit inverseur INV. Le circuit inverseur comporte un transistor PO1 de type PMOS et un transistor NO1 de type NMOS (c’est-à-dire un transistor à effet de champ à structure métal-oxyde-semiconducteur de type N). Le transistor PO1 présente une source configurée pour recevoir la tension VDDint, un drain connecté à une sortie OG1 du circuit inverseur INV, et une grille connectée à une entrée IG1 du circuit inverseur INV. Le transistor NO1 présente une source connectée à un point froid, notamment à une masse GND, un drain connecté à la sortie du circuit inverseur, et une grille connectée à l’entrée du circuit inverseur INV. Les transistors PO1 et NO1 sont de type GO2 à 2,4V.
La sortie OG1 de chaque circuit inverseur INV est reliée à l’entrée IG1 d’un circuit inverseur INV placé en aval dans la boucle fermée du circuit oscillateur OC.
Le circuit oscillateur OC est configuré pour générer un signal oscillant dont la fréquence dépend de la tension VDDintappliquée sur les entrées d’alimentation des circuits inverseurs INV.
L’entrée d’alimentation de chaque circuit inverseur INV est reliée à l’entrée d’alimentation du circuit générateur de fréquence CGH par l’intermédiaire d’un transistor P1, par exemple de type PMOS.
Le transistor P1 présente ainsi une source reliée à l’entrée d’alimentation du circuit générateur d’horloge CGH de façon à recevoir la tension V1, et un drain connecté au circuit oscillateur OC. Le transistor P1 présente également une grille connectée au circuit de polarisation. Le transistor P1 est de type GO2 à 2,4V.
Le circuit de polarisation BC permet de contrôler le transistor P1 afin d’obtenir la tension VDDinten fonction de la valeur d’un mot numérique DCTRL.
En particulier, le circuit de polarisation BC comprend une entrée configurée pour recevoir un mot numérique DCTRL. Le mot numérique DCTRL est fourni par la boucle à verrouillage de phase.
Comme illustré à la , le circuit de polarisation BC comporte une source de courant SC.
Le circuit de polarisation BC comporte également un miroir de courant programmable MC configuré pour recevoir le courant délivré par la source de courant SC, et pour générer un courant I en sortie dont le ratio par rapport au courant de la source de courant SC est programmable. En particulier, le miroir de courant MC comporte un transistor N1, par exemple de type NMOS, et un transistor programmable N2, par exemple de type NMOS. Le transistor N1 présente un drain connecté à la source de courant SC, une source connectée à un point froid, notamment à la masse GND, et une grille connectée à la source de courant SC et à une grille du transistor programmable N2.
Le transistor programmable N2 présente une source connectée à un point froid, notamment à la masse GND et un drain permettant de générer le courant en sortie du miroir de courant.
Le transistor N2 est programmable en fonction du mot numérique reçu en entrée du circuit de polarisation. Pour ce faire, le transistor programmable N2 peut être formé d’une pluralité de transistors en parallèle, chaque transistor présentant une grille pouvant être connectée par l’intermédiaire d’un commutateur, soit à la grille du transistor N1 soit à un point froid, notamment à la masse GND.
Le courant généré par la source de courant SC est défini de façon à polariser le transistor N1 correctement pour toutes variations de processus de fabrication, tension et température (« PVT », acronyme de l’anglais « process, voltage, temperature »).
Les transistors N1 et N2 sont de type GO1 à 1,2V.
Le circuit de polarisation BC comporte également un transistor N3, par exemple de type NMOS. Le transistor N3 présente une source connectée à un point froid, notamment à la masse GND, un drain et une grille connectée à son drain. Le transistor N3 est un transistor de type GO1 à 1,2V.
Le transistor N3 présente des dimensions (largeur et longueur) adaptées pour que la plage de courant ne sature pas le transistor N3 dans toutes variations de processus de fabrication, tension et température.
Le circuit de polarisation BC comporte également un transistor N4, par exemple de type NMOS. Le transistor N4 présente une source connectée au drain et à la grille du transistor N3, un drain et une grille connectée à son drain.
Le circuit de polarisation BC comporte en outre un transistor de cascode N5, par exemple de type NMOS. Le transistor de cascode N5 présente une source connectée au drain du transistor programmable N2, un drain et une grille connectée à la grille et au drain du transistor N4.
Les transistors N4 et N5 sont de type GO2 à 2,4V. En outre les transistors N4 et N5 sont identiques à un ratio près. De la sorte les transistors N4 et N5 présentent une même tension grille-source VGS.
Les transistor N4 et N5 sont polarisés automatiquement pour copier la tension grille-source VGS du transistor N3 sur la tension drain-source VDS du transistor N2. Cela permet de réduire, voire d’éviter, une saturation du transistor N2.
Le circuit de polarisation BC comporte également un transistor P2, par exemple de type PMOS. Le transistor P2 présente une source connectée à l’entrée d’alimentation du circuit générateur d’horloge CGH de façon lui appliquer la tension V1. Le transistor P2 présente également un drain connecté au drain du transistor de cascode N5, et une grille connectée au drain du transistor P2 et au drain du transistor de cascode N5.
Le circuit de polarisation BC comporte également un transistor P3, par exemple de type PMOS. Le transistor P3 présente une source connectée à l’entrée d’alimentation du circuit générateur d’horloge CGH de façon à lui appliquer la tension V1. Le transistor P3 présente également un drain connecté au drain du transistor N4, et une grille connectée à la grille du transistor P2, au drain du transistor P2 et au drain du transistor de cascode N5.
Les transistors P2, P3 sont de type GO2 à 2,4V.
Les grilles des transistors P2 et P3 sont également connectés à la grille du transistor P1. Plus particulièrement les transistors P2 et P3 peuvent être connectés à la grille du transistor P1 par l’intermédiaire d’un circuit de filtrage. Le circuit de filtrage FT peut comprendre une résistance variable R1 et un condensateur C1. La résistance variable R1 présente alors une première borne connectée aux grilles des transistors P2 et P3 et une deuxième borne connectée à la grille du transistor P1. Le condensateur C1 présente une première borne connectée à l’entrée d’alimentation du circuit générateur d’horloge et une deuxième borne connectée à la deuxième borne de la résistance R1 et à la grille du transistor P1.
Le circuit de polarisation BC permet de contrôler le circuit oscillateur OC de manière robuste grâce au transistor de cascode N5 autorégulé.
L’utilisation d’un miroir de courant comportant des transistors basse-tension N1 et N2 de type GO1 permet un bon fonctionnement du circuit générateur d’horloge CGH pour une plage de tension d’alimentation suffisamment importante, par exemple comprise entre 2 Volts et 2,7 Volts. Cela permet de réduire la tension VBAT minimale autorisant un fonctionnement correct du circuit générateur d’horloge.
L’utilisation de transistors de type GO2 pour le circuit oscillateur OC permet d’obtenir un fonctionnement du circuit générateur d’horloge CGH sur une large plage de fréquences de manière plus robuste.
Ainsi, le circuit générateur d’horloge CGH permet de générer une horloge fiable dans une boucle à verrouillage de phase PLL. Une même boucle à verrouillage de phase PLL peut être utilisée pour un fonctionnement du dispositif de communication en champ proche DIS en mode lecteur ou en mode émulateur de carte.

Claims (13)

  1. Circuit générateur d’horloge comprenant :
    - un circuit oscillateur (OC) configuré pour générer un signal d’horloge à une fréquence donnée dépendant d’un courant d’alimentation du circuit oscillateur,
    - un circuit de polarisation (BC) configuré pour contrôler le courant d’alimentation du circuit oscillateur, le circuit de polarisation comportant :
    ○ un miroir de courant (MC) comprenant un premier transistor, dit transistor de référence (N1), et un ensemble de deuxièmes transistors, dits transistors de copie, programmable (N2) selon un mot numérique reçu en entrée du circuit de polarisation,
    ○ un troisième transistor (N3) présentant une source connectée à un point froid, un drain et une grille connectée à ce drain,
    ○ un quatrième transistor (N4) présentant une source connectée au drain du troisième transistor, un drain et une grille connectée à ce drain, et
    ○ un cinquième transistor, dit transistor de cascode (N5), présentant une source connectée à un drain du transistor de copie programmable (N2), un drain et une grille connectée à la grille du quatrième transistor (N4),
    et dans lequel les grilles du quatrième transistor (N4) et du transistor de cascode (N5) sont plus épaisses que les grilles du transistor de référence (N1), de chaque transistor de copie (N2) et du troisième transistor (N3).
  2. Circuit selon la revendication 1 dans lequel le transistor de référence (N1) présente une source connectée au point froid, un drain et une grille connectés à une source de courant (SC), et dans lequel chaque transistor de copie (N2) comporte une grille connectée à la grille du transistor de référence, une source connectée au point froid et un drain connecté à la source dudit transistor de cascode, chaque transistor de copie (N2) étant configuré pour être activé ou désactivé selon le mot numérique reçu en entrée du circuit de polarisation.
  3. Circuit selon l’une quelconque des revendications 1 ou 2, dans lequel le transistor de référence (N1), chaque transistor de copie (N2), le troisième transistor (N3), le quatrième transistor (N4) et le transistor de cascode (N5) sont des transistors à effet de champ à grille métal-oxyde de type N.
  4. Circuit selon l’une des revendication 1 à 3, dans lequel le circuit oscillateur (OC) comprend une boucle de circuits inverseurs (INV) alimentés par ledit courant d’alimentation.
  5. Circuit selon la revendication 4 dans lequel chaque circuit inverseur (INV) du circuit oscillateur (OC) comporte des transistors (PO1, NO1)) présentant une grille plus épaisse que les grilles du transistor de référence, de chaque transistor de copie et du troisième transistor.
  6. Circuit selon l’une des revendications 5, dans lequel les transistors (PO1, NO1) du circuit oscillateur (OC) présentent une épaisseur de grille de l’ordre de 50 Å.
  7. Circuit selon l’une des revendications 1 à 6, dans lequel le transistor de référence (N1), chaque transistor de copie (N2) et le troisième transistor (N3) présentent une épaisseur de grille de l’ordre de 17 Å.
  8. Circuit selon l’une des revendications 1 à 7, dans lequel le quatrième transistor (N4) et le transistor de cascode (N5) présentent une épaisseur de grille de l’ordre de 50 Å.
  9. Circuit selon l’une des revendications 1 à 8, dans lequel le circuit de polarisation comprend en outre :
    - un sixième transistor (P2) présentant une source configurée pour qu’une tension d’alimentation lui soit appliquée, un drain connecté au drain du transistor de cascode (N5) et une grille connectée à son drain, et
    - un septième transistor (P3) présentant une source configurée pour que ladite tension d’alimentation lui soit appliquée, un drain connecté au drain du quatrième transistor (N4) et une grille connectée à la grille du sixième transistor, les grilles du sixième transistor (P2) et du septième transistor (P3) étant connectées à une grille d’un huitième transistor (P1) permettant contrôler le courant d’alimentation du circuit oscillateur (OC),
    et dans lequel les grilles du sixième transistor (P2), du septième transistor (P3) et du huitième transistor (P1) sont plus épaisses que les grilles du transistor de référence (N1), de chaque transistor de copie (N2) et du troisième transistor (N3).
  10. Circuit selon la revendication 9 dans lequel le huitième transistor (P1) présente une source configurée pour que ladite tension d’alimentation lui soit appliquée, un drain connecté à une entrée d’alimentation du circuit oscillateur (OC).
  11. Circuit selon l’une quelconque des revendications 9 ou 10, dans lequel le sixième transistor (P2), le septième transistor (P3) et le huitième transistor (P1) sont des transistors à effet de champ à grille métal-oxyde de type P.
  12. Circuit selon l’une des revendications 9 à 11, dans lequel le sixième transistor (P2), le septième transistor (P3) et le huitième transistor (P1) présentent une épaisseur de grille de l’ordre de 50 Å.
  13. Dispositif de communication en champ proche comprenant une boucle à verrouillage de phase (PLL) comportant un circuit générateur d’horloge (CGH) selon l’une des revendications 1 à 12.
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