FR3132786A1 - Procédé de fabrication d’un dispositif semiconducteur - Google Patents

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Abstract

Selon un aspect, il est proposé un procédé de fabrication d’un dispositif semiconducteur comportant une obtention d’une plaquette de substrat semiconducteur (SUB) présentant une face principale avant (FP1) et une face principale arrière (FP2), une formation de tranchées (TRC1) en surface d’une première couche formée sur la face principale avant (FP1), d’une deuxième couche avant (C21) s’étendant sur la première couche formée sur la face principal avant (FP1) et d’une deuxième couche arrière (C22) s’étendant sur la première couche (C12) formée sur la face principale arrière (FP2), et comprenant en outre, avant la formation desdites deuxièmes couches (C21, C22), une formation de tranchées (TRC2) sur la première couche (C12) formée sur la face principale arrière (FP2) de la plaquette de substrat semiconducteur (SUB), de sorte que la deuxième couche arrière (C22) s’étend sur la première couche (C12) formée sur la face principale arrière (FP2). Figure pour l’abrégé : Fig 2

Description

PROCÉDÉ DE FABRICATION D’UN DISPOSITIF SEMICONDUCTEUR
Des modes de réalisation et de mise en œuvre concernent la fabrication d’un dispositif semiconducteur à partir d’une plaquette de substrat semiconducteur, notamment la formation d’une couche de matériau sur une plaquette de substrat semiconducteur selon un motif prédéterminé.
Un dispositif semiconducteur, notamment un circuit intégré, peut être fabriqué à partir d’une plaquette de substrat semiconducteur (désigné également par le terme anglo-saxon « wafer »). Cette plaquette est également désignée par l’expression plaquette semiconductrice dans la suite.
La fabrication d’un dispositif semiconducteur peut comprendre une formation de plusieurs couches de matériau sur la plaquette de substrat semiconducteur.
Une fois formée, les différentes couches appliquées peuvent subir des contraintes internes en traction (en anglais « tensile strain ») ou en compression (en anglais « compressive strain ») différentes selon leur nature. Les contraintes internes en traction ou en compression d’une couche induisent une dilatation ou une compression de cette couche.
Certaines couches peuvent ne pas couvrir entièrement la surface de la plaquette semiconductrice et être agencées selon un motif prédéterminé.
De telles couches sont utilisées pour obtenir un effet technique non pas uniformément sur la surface de la plaquette semiconductrice mais uniquement selon le motif prédéterminé.
Ces couches sont généralement formées du côté d’une face principale avant de la plaquette semiconductrice. Par exemple, de telles couches peuvent être utilisées pour former des guides d’ondes répartis selon le motif prédéterminé.
Une couche de matériau répartie sur la surface de la plaquette semiconductrice selon un motif prédéterminé présente des contraintes internes réduites par rapport à une même couche s’étendant sur l’ensemble de la surface de la plaquette semiconductrice.
Il existe plusieurs méthodes pour obtenir de telles couches réparties sur la plaquette semiconductrice selon un motif prédéterminé. Par exemple, il est possible de former une couche répartie uniformément sur la plaquette semiconductrice puis d’effectuer une gravure sur cette couche selon ledit motif prédéterminé.
Afin d’obtenir une couche répartie sur la plaquette semiconductrice selon un motif prédéterminé, il est également possible d’effectuer un damasquinage (connu également par le terme anglo-saxon « damascene »).
Le damasquinage comprend un dépôt d’une couche dans des tranchées formées dans une couche de matériau formée sur la plaquette de substrat semiconducteur selon ledit motif prédéterminé.
Néanmoins, dans certains procédés de fabrication, la formation de la couche répartie selon le motif prédéterminé est effectuée de sorte qu’une même couche est formée simultanément de manière uniforme du côté d’une face principale arrière de la plaquette semiconductrice.
Par exemple, ces deux couches peuvent être formées simultanément par un dépôt chimique en phase vapeur à basse pression (en anglais « low pressure chemical vapour deposition »). Les contraintes internes de la couche située du côté de la face principale arrière de la plaquette semiconductrice et celles de la couche située du côté de la face principale avant sont alors différentes.
En effet, comme vu précédemment, une couche de matériau répartie sur la surface de la plaquette semiconductrice selon un motif prédéterminé présente des contraintes internes réduites par rapport à une même couche s’étendant sur l’ensemble de la surface de la plaquette semiconductrice.
Les contraintes internes de la couche située du côté de la face principale avant sont alors inférieures aux contraintes internes de la couche située du côté de la face principale arrière de la plaquette semiconductrice.
Cette différence d’efforts internes dans les couches de chaque côté de la plaquette semiconductrice peut engendrer un bombage de la plaquette semiconductrice et des fissures peuvent apparaître sur la couche située du côté de la face principale arrière.
Le risque d’engendrer un bombage de la plaquette semiconductrice et des fissures est d’autant plus important lorsque la plaquette semiconductrice présente un diamètre élevé, par exemple supérieur à 200 millimètres.
La machine utilisée pour réaliser le dispositif semiconducteur peut alors ne pas reconnaître la plaquette semiconductrice du fait de sa surface bombée. En outre, les fissures peuvent entraîner une dispersion dans la machine du matériau de la couche déposée. Cette dispersion de matériau contamine alors la machine qui est adaptée pour fonctionner sous vide. Pour rétablir le vide, la machine effectue une décontamination qui induit une suspension temporaire de la fabrication des circuits intégrés. Une telle suspension temporaire de la fabrication des circuits intégrés entraîne alors une augmentation du coût de fabrication des circuits intégrés.
Il existe donc un besoin de proposer une solution pour de tels procédés de fabrication permettant d’éviter un bombage de la plaquette semiconductrice ainsi qu’une apparition de fissures sur les couches déposées.
Selon un aspect, il est proposé un procédé de fabrication d’un dispositif semiconducteur comportant :
- une obtention d’une plaquette de substrat semiconducteur présentant une face principale avant et une face principale arrière,
- une formation d’une première couche d’un premier matériau sur chaque face principale de la plaquette de substrat semiconducteur,
- une formation d’une pluralité de tranchées en surface de la première couche formée sur la face principale avant,
- une formation d’une deuxième couche d’un second matériau sur chaque première couche, de sorte qu’une deuxième couche avant de second matériau s’étend sur la première couche formée sur la face principal avant de la plaquette de substrat semiconducteur, dans les tranchées et entre les tranchées de la première couche et qu’une deuxième couche arrière de second matériau s’étend sur la première couche formée sur la face principale arrière de la plaquette de substrat semiconducteur.
Le procédé comprend en outre, avant la formation desdites deuxièmes couches de second matériau, une formation de tranchées sur la première couche de premier matériau formée sur la face principale arrière de la plaquette de substrat semiconducteur, de sorte qu’après la formation desdites deuxièmes couches de second matériau la deuxième couche arrière de second matériau s’étend sur la première couche formée sur la face principale arrière dans les tranchées et entre les tranchées de cette première couche.
En d’autres termes, dans un tel procédé de fabrication, un damasquinage est effectué du côté de la face principale avant de la plaquette semiconductrice ainsi que du côté de la face principale arrière de la plaquette semiconductrice.
Le damasquinage du côté de la face principale arrière permet d’obtenir des tranchées utilisées pour réduire les contraintes internes de la deuxième couche formée de ce même côté.
De la sorte, la différence entre les contraintes internes de la deuxième couche formée du côté de la face principale avant et celles de la deuxième couche formée du côté de la face principale arrière est réduit.
La réduction de cette différence permet de réduire un risque de bomber la plaquette semiconductrice et d’apparition de fissures sur les deuxièmes couches, et permet donc d’éviter un risque de contamination d’une machine utilisée pour fabriquer le dispositif semiconducteur.
Un tel procédé améliore, voire permet, la formation d’une deuxième couche répartie selon un motif prédéterminé sur une plaquette semiconductrice de diamètre important, par exemple supérieur à 200 millimètres, notamment de l’ordre de 300 millimètres, et permet donc ainsi d’utiliser des plaquettes semiconductrices pouvant contenir un plus grand nombre de circuits intégrés.
De préférence, les deuxièmes couches sont formées simultanément par dépôt chimique en phase vapeur à basse pression.
Avantageusement, les premières couches sont formées par oxydation de la plaquette de substrat semiconducteur.
Selon un mode de mise en œuvre, une étape d’aplanissement est effectuée de chaque côté de la plaquette de substrat semiconducteur de façon à retirer une épaisseur des deuxièmes couches de sorte que ces deuxièmes couches s’étendent uniquement dans les tranchées formées dans les premières couches.
Selon un mode de mise en œuvre avantageux, l’étape d’aplanissement est une étape de polissage mécano-chimique.
Selon un mode de mise en œuvre, ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées remplies de second matériau du côté de la face principale avant de la plaquette de substrat semiconducteur forme au moins un guide d’onde.
Ainsi, une ou plusieurs tranchées du côté de la face principale avant servent à la formation d’un ou de plusieurs guides d’onde. Certaines autres tranchées du côté de la face principale avant sont utilisées uniquement pour réduire les contraintes internes de la deuxième couche du côté de la face principale avant.
En variante ou en combinaison, ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées remplies de second matériau du côté de la face principale arrière de la plaquette de substrat semiconducteur forme au moins un guide d’onde.
Ainsi, une ou plusieurs tranchées du côté de la face principale arrière servent à la formation d’un ou de plusieurs guides d’onde. Certaines autres tranchées du côté de la face principale arrière sont utilisés uniquement pour réduire les contraintes internes de la deuxième couche du côté de la face principale arrière.
Selon un mode de mise en œuvre, le premier matériau est du dioxyde de silicium et le second matériau est du nitrure de silicium.
Selon un autre aspect, il est proposé un dispositif semiconducteur comportant une plaquette de substrat semiconducteur présentant une face principale avant et une face principale arrière, une première couche disposée sur chaque face principale du substrat, la première couche disposée sur la face principale avant ayant une surface sur laquelle est disposée une pluralité de tranchées, et une deuxième couche avant de second matériau s’étendant sur la première couche disposée sur la face principale avant de la plaquette de substrat semiconducteur, dans les tranchées et entre les tranchées de la première couche, dans lequel la première couche disposée sur la face principale arrière a une surface sur laquelle est disposée une pluralité de tranchées et une deuxième couche arrière de second matériau s’étend sur la première couche disposée sur la face principale arrière de la plaquette de substrat semiconducteur, dans les tranchées et entre les tranchées de cette première couche.
De préférence, ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées remplies de second matériau du côté de la face principale avant de la plaquette de substrat semiconducteur constitue au moins un guide d’onde.
Avantageusement, ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées remplies de second matériau du côté de la face principale arrière de la plaquette de substrat semiconducteur constitue au moins un guide d’onde.
Avantageusement, le premier matériau est du dioxyde de silicium et le second matériau est du nitrure de silicium.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
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illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention.
La illustre schématiquement un mode de mise en œuvre d’un procédé de fabrication d’un dispositif semiconducteur DISP. Un tel procédé de fabrication est utilisé pour former un dispositif semiconducteur DISP illustré selon un premier mode de réalisation à la par exemple.
Dans ce mode de réalisation illustré à la selon une vue en coupe, le dispositif semiconducteur DISP comporte une couche de matériau C21 obtenue par damasquinage sur une face principale avant d’une plaquette semiconductrice SUB. Le damasquinage peut alors être utilisé pour former des guides d’onde GD_ONDES à partir de la couche C21 de matériau.
Dans le dispositif semiconducteur illustré à la , ladite couche C21 de matériau est ainsi répartie sur ladite face principale avant de la plaquette semiconductrice SUB selon un motif prédéterminé à partir d’un dépôt simultané de ladite couche C21 de matériau sur l’ensemble de ladite face principale avant et d’une couche C22 identique sur l’ensemble d’une face principale arrière de la plaquette semiconductrice SUB.
Le matériau des couches C21, C22 peut présenter une résistance à la traction relativement élevée, de telle manière que les couches C21 et C22 peuvent subir des contraintes internes en dilatation ou en compression importantes après leur dépôt. Le matériau des couches C21, C22 peut par exemple être du nitrure de silicium (Si3N4) qui a une résistance à la traction de 1 GPa.
Le damasquinage effectué sur la couche C21 réduit les contraintes internes en dilatation ou en compression de la couche C21.
Or, une différence importante entre les contraintes internes de la couche avant C21 et celles de la couche arrière C22 peut entraîner un bombage de la plaquette semiconductrice SUB.
Afin de réduire la différence entre les contraintes internes des couches C21 et C22, le procédé de fabrication propose d’effectuer également un damasquinage de la couche arrière C22 pour réduire les contraintes internes de la couche C22.
Un tel procédé de fabrication permet ainsi de former une couche de matériau par damasquinage sur une plaquette semiconductrice SUB ayant un diamètre de plusieurs centaines de millimètres, par exemple supérieur à 200 millimètres, notamment de l’ordre 300 millimètres, en réduisant, voire en éliminant un risque de bombage de la plaquette et d’apparition de fissures sur la couche C22 arrière.
Les dimensions de la plaquette permettent alors de former un plus grand nombre de circuits intégrés à partir d’une même plaquette semiconductrice.
En particulier, le procédé de fabrication comprend une obtention 10 d’une plaquette semiconductrice SUB telle que représentée à la selon une vue en coupe.
La plaquette semiconductrice SUB est formée d’un matériau semiconducteur, tel que le silicium (Si), couramment utilisé pour la fabrication de circuits intégrés. La plaquette semiconductrice peut présenter une forme de disque par exemple.
Comme vu précédemment, la plaquette semiconductrice SUB présente une face principale avant FP1 et une face principale arrière FP2. La face principale avant FP1 et/ou la face principale arrière FP2 peuvent servir de support à la formation de composants semiconducteurs et photoniques.
Par exemple, dans le mode de réalisation de la , seule la face principale avant FP1 sert de support à une formation de composants semiconducteurs et photoniques, et notamment des guides d’onde GD_ONDE.
Pour réaliser le damasquinage de chaque côté de la plaquette semiconductrice, le procédé comprend une formation 11 simultanée d’une couche C11 sur la face principale avant FP1 de la plaquette et d’une couche arrière C12 sur la face principale arrière FP2 de la plaquette par oxydation OX de la plaquette semiconductrice SUB.
La illustre une vue en coupe d’un résultat pouvant être obtenu suite à cette formation 11. Les couches C11 et C12 sont alors formées d’un premier matériau, typiquement du dioxyde de silicium (SiO2) et possèdent généralement une épaisseur supérieure à 1,5 µm.
Pour réaliser le damasquinage de chaque côté de la plaquette semiconductrice, le procédé de fabrication comprend ensuite une formation 12 d’une pluralité de tranchées TRC1 en surface de la couche C11 formée sur la face principale avant FP1 selon le motif souhaité pour le damasquinage de la couche C21 de matériau. En particulier, les tranchées TRC1 comprennent des tranchées TRC1_C et des tranchées TRC1_GD.
Les tranchées TRC1_C sont utilisées uniquement pour réduire les contraintes internes de la couche C21 de matériau qui est par la suite déposée sur la couche C11. Les tranchées TRC1_C sont réparties sur l’ensemble de la plaquette semiconductrice SUB.
Les tranchées TRC1_C permettent ainsi d’éviter l’apparition de fissures en surface du côté de la face principale avant du substrat SUB. Il peut être avantageux de prévoir une distance E1 entre les tranchées TRC1_C inférieure ou égale à 10 µm et une largeur des tranchées TRC1_C inférieure ou égale à 5 µm.
Les tranchées TRC1_GD peuvent être utilisées pour former par la suite des guides d’ondes GD_ONDE. Ces tranchées TRC1_GD réduisent également les contraintes de la couche C21 qui est par la suite déposée sur la couche C11, mais ne sont pas suffisantes à elles seules pour éviter l’apparition de fissures en surface du côté de la face principale avant du substrat SUB. Les tranchées TRC1_GD présentent alors une largeur inférieure ou égale à 2 µm par exemple.
Le procédé comprend ensuite une formation 13 d’une pluralité de tranchées TRC2 en surface de la couche C12 formée sur la face principale arrière FP2.
Les tranchées TRC2 comprennent des tranchées TRC2_C utilisées uniquement pour réduire les contraintes internes de la couche C22 de matériau qui est par la suite déposée sur la couche C12.
Il peut être avantageux de prévoir une distance E2 entre les tranchées TRC2_C inférieure ou égale à 10 µm et une largeur des tranchées TRC2_C inférieure ou égale à 5 µm.
La illustre une vue en coupe d’un résultat pouvant être obtenu suite aux formations 12 et 13. Bien entendu, il est possible d’inverser l’ordre d’exécution des formation 12 et 13 des tranchées TRC1 et TRC2 de sorte que les tranchées TRC2 peuvent être formées avant les tranchées TRC1. Ces tranchées TRC1, TRC2 peuvent être formées en utilisant une technique de gravure bien connue de l’homme du métier. On peut prévoir par exemple une lithographie suivie d’une gravure des couches C11 et C12 pour former les tranchées TRC1 et TRC2.
Les tranchées TRC1 et les tranchées TRC2 peuvent être agencées selon des motifs prédéterminés indépendants l’un de l’autre
Pour réaliser le damasquinage de chaque côté de la plaquette semiconductrice, le procédé de fabrication comprend également une formation 14 simultanée de couches C21 et C22 d’un second matériau sur les couches C11 et C12 formées par oxydation de la plaquette semiconductrice.
En particulier, les couches C21 et C22 peuvent être formés simultanément par dépôt chimique en phase vapeur à basse pression (également connu sous l’acronyme « LPCVD » pour « Low Pressure Chemical Vapor Deposition » en anglais), par exemple à une pression comprise entre 13,3 Pa et 40 Pa (i.e. entre 100mTorr et 300mTorr).
La illustre une vue en coupe d’un résultat pouvant être obtenu en mettant en œuvre ladite formation 14 des couches C21 et C22.
Ainsi, comme illustré sur la , une couche avant C21 est formée sur la couche C11 et une couche arrière C22 est formée sur la couche C12. La couche avant C21 s’étend alors sur la couche C11 dans les tranchées TRC1 et entre les tranchées TRC1, et la couche C22 s’étend sur la couche arrière C12 dans les tranchées TRC2 et entre les tranchées TRC2.
Les tranchées TRC1 et TRC2 peuvent être prévues pour avoir une profondeur supérieure ou égale à l’épaisseur des couches C21 et C22 afin de contenir entièrement les couches C21 et C22 formées dans les tranchées TRC1 et TRC2.
L’homme du métier saura adapter la profondeur des tranchées TRC1 et TRC2 en fonction de l’épaisseur de couches de second matériau à déposer. L’épaisseur des couches C21 et C22 peut en outre varier selon les applications du dispositif semiconducteur. Par exemple, pour réaliser des guides d’ondes avec les portions de couches C21 situées dans des tranchées TRC1_GD, les portions de couches C21 peuvent présenter une épaisseur de nitrure de silicium comprise entre 1200 Å et 2000 Å.
La formation des tranchées TRC2 permet d’obtenir une couche C22 discontinue qui présente des portions s’étendant dans les tranchées TRC2 et d’autres portions s’étendant entre les tranchées. De la sorte, les contraintes internes de la couche C22 sont également réduites en comparaison à une couche de même épaisseur et de même matériau qui recouvrirait continuellement la face principale arrière de la plaquette semiconductrice.
En particulier, il est avantageux de prévoir une distance E2 entre les tranchées TRC2 inférieure ou égale à 10 µm et une largeur des tranchées TRC2 inférieure ou égale à 5 µm afin de réduire suffisamment les contraintes internes de la couche C22.
Réduire les contraintes internes de la couche C22 permet de réduire une différence entre les contraintes interne de la couche C21 et celles de la couche C22 pour réduire, voire éliminer un risque de bombage de la plaquette semiconductrice SUB et d’apparition de fissures sur la couche C22.
En outre, la formation simultanée des couches C21 et C22 permet de maintenir l’équilibre entre les contraintes internes des couches C21 et C22 de chaque côté de la plaquette semiconductrice SUB.
Le procédé comprend ensuite une étape 15 d’aplanissement APL des couches C21 et C22.
La illustre un résultat pouvant être obtenu suite à une mise en œuvre d’une telle étape 15 d’aplanissement APL. L’aplanissement APL est effectué de chaque côté de la plaquette semiconductrice SUB.
De préférence, l’aplanissement APL est un polissage mécano-chimique (également connu par le terme anglo-saxon « chemical-mecanical polishing »).
En particulier, l’aplanissement APL de la couche C21 est effectué de façon à retirer les portions de la couche C21 entre les tranchées TRC1 et l’aplanissement APL de la couche C22 est effectué de façon à retirer les portions de la couche C22 entre les tranchées TRC2. Ainsi, les couches C21 et C22 ne s’étendent que dans les tranchées TRC1 et TRC2 respectivement formées dans les couches C11 et C12.
Comme indiqué précédemment en relation avec la , les tranchées TRC1_GD remplies du matériau de la couche C21 peuvent former des guides d’onde GD_ONDE. Le motif utilisé pour le damasquinage de la couche C21 peut alors être défini en fonction de l’emplacement souhaité des guides d’onde GD_ONDE.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l’homme de l’art.
Par exemple, la illustre une vue en coupe d’un mode de réalisation d’un dispositif semiconducteur dans lequel seule la face principale arrière FP2 sert de support à une formation de composants semiconducteurs et photoniques.
Ainsi, par exemple, les tranchées TRC2 comportent des tranchées TRC2_GD utilisées pour former des guides d’onde GD_ONDE du côté de la face principale arrière de la plaquette semiconductrice SUB.
Les tranchées TRC2_GD présentent alors une largeur inférieure ou égale à 2 µm par exemple.
En outre, les tranchées TRC1 du côté de la face principale avant comportent uniquement des tranchées TRC1_C et ne comporte donc pas de tranchées TRC1_GD utilisées pour former des guides d’onde.
En variante, comme illustré à la selon une vue en coupe d’un autre mode de réalisation d’un dispositif semiconducteur, la face principale avant FP1 et la face principale arrière FP2 peuvent toutes deux servir de support à la formation de composants semiconducteurs et photoniques.
Ainsi, par exemple, les tranchées TRC1 et les tranchées TRC2 comportent respectivement des tranchées TRC1_GD et des tranchées TRC2_GD utilisées pour former des guides d’onde GD_ONDE du côté de la face principale avant et de la face principale arrière de la plaquette semiconductrice SUB.

Claims (12)

  1. Procédé de fabrication d’un dispositif semiconducteur comportant :
    - une obtention d’une plaquette de substrat semiconducteur (SUB) présentant une face principale avant (FP1) et une face principale arrière (FP2),
    - une formation d’une première couche (C11, C12) d’un premier matériau sur chaque face principale de la plaquette de substrat semiconducteur (SUB),
    - une formation d’une pluralité de tranchées (TRC1) en surface de la première couche formée sur la face principale avant (FP1),
    - une formation d’une deuxième couche (C21, C22) d’un second matériau sur chaque première couche (C11, C12), de sorte qu’une deuxième couche avant (C21) de second matériau s’étend sur la première couche formée sur la face principal avant (FP1) de la plaquette de substrat semiconducteur (SUB), dans les tranchées (TRC1) et entre les tranchées (TRC1) de la première couche (C11) et qu’une deuxième couche arrière (C22) de second matériau s’étend sur la première couche (C12) formée sur la face principale arrière (FP2) de la plaquette de substrat semiconducteur (SUB),
    et comprenant en outre, avant la formation desdites deuxièmes couches (C21, C22) de second matériau, une formation de tranchées (TRC2) sur la première couche (C12) de premier matériau formée sur la face principale arrière (FP2) de la plaquette de substrat semiconducteur (SUB), de sorte qu’après la formation desdites deuxièmes couches de second matériau la deuxième couche arrière (C22) de second matériau s’étend sur la première couche (C12) formée sur la face principale arrière (FP2) dans les tranchées (TRC2) et entre les tranchées (TRC2) de la première couche (C12).
  2. Procédé selon la revendication 1, dans lequel lesdites deuxièmes couches (C21, C22) sont formées simultanément par dépôt chimique en phase vapeur à basse pression.
  3. Procédé selon l’une quelconque des revendications 1 ou 2 dans lequel les premières couches (C11, C12) sont formées par oxydation (OX) de la plaquette de substrat semiconducteur (SUB).
  4. Procédé selon la revendication 3, comprenant en outre une étape d’aplanissement (APL) effectuée de chaque côté de la plaquette de substrat semiconducteur (SUB) de façon à retirer une épaisseur (E2) desdites deuxièmes couches (C21, C22) de sorte que ces deuxièmes couches (C21, C22) s’étendent uniquement dans les tranchées (TRC1, TRC2) formées dans lesdites premières couches (C11, C12).
  5. Procédé selon la revendication 4, dans lequel l’étape d’aplanissement (APL) est une étape de polissage mécano-chimique.
  6. Procédé selon l’une des revendications 1 à 5, dans lequel ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées (TRC1_GD) remplies de second matériau du côté de la face principale avant (FP1) de la plaquette de substrat semiconducteur (SUB) forme au moins un guide d’onde.
  7. Procédé selon l’une des revendications 1 à 6, dans lequel ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées (TRC2_GD) remplies de second matériau du côté de la face principale arrière (FP2) de la plaquette de substrat semiconducteur (SUB) forment au moins un guide d’onde.
  8. Procédé selon la revendication 7, dans lequel le premier matériau est du dioxyde de silicium et le second matériau est du nitrure de silicium.
  9. Dispositif semiconducteur comportant une plaquette de substrat semiconducteur (SUB) présentant une face principale avant et une face principale arrière, une première couche d’un premier matériau disposée sur chaque face principale du substrat, la première couche disposée sur la face principale avant ayant une surface sur laquelle est disposée une pluralité de tranchées (TRC1), et une deuxième couche avant d’un second matériau s’étendant sur la première couche disposée sur la face principale avant de la plaquette de substrat semiconducteur, dans les tranchées et entre les tranchées de la première couche, dans lequel la première couche (C1) disposée sur la face principale arrière a une surface sur laquelle est disposée une pluralité de tranchées (TRC2) et une deuxième couche arrière de second matériau s’étend sur la première couche disposée sur la face principale arrière de la plaquette de substrat semiconducteur, dans les tranchées et entre les tranchées de cette première couche.
  10. Dispositif semiconducteur selon la revendication 9, dans lequel ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées (TRC1_GD) remplies de second matériau du côté de la face principale avant de la plaquette de substrat semiconducteur constitue au moins un guide d’onde (GD_ONDE).
  11. Dispositif semiconducteur selon l’une des revendications 9 et 10, dans lequel ledit premier matériau et ledit second matériau sont choisis pour qu’au moins une des tranchées (TRC2_GD) remplies de second matériau du côté de la face principale arrière de la plaquette de substrat semiconducteur constitue au moins un guide d’onde (GD_ONDE).
  12. Dispositif semiconducteur selon l’une des revendications 10 et 11, dans lequel le premier matériau est du dioxyde de silicium et le second matériau est du nitrure de silicium.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1237019A2 (fr) * 2001-02-28 2002-09-04 Fujitsu Limited Substrat de circuit optique, procédé de fabrication de substrat de circuit optique et circuit optique multicouche
US20150048497A1 (en) * 2013-08-16 2015-02-19 Qualcomm Incorporated Interposer with electrostatic discharge protection
US20210278214A1 (en) * 2020-03-06 2021-09-09 Anello Photonics, Inc. Process flow for fabricating integrated photonics optical gyroscopes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1237019A2 (fr) * 2001-02-28 2002-09-04 Fujitsu Limited Substrat de circuit optique, procédé de fabrication de substrat de circuit optique et circuit optique multicouche
US20150048497A1 (en) * 2013-08-16 2015-02-19 Qualcomm Incorporated Interposer with electrostatic discharge protection
US20210278214A1 (en) * 2020-03-06 2021-09-09 Anello Photonics, Inc. Process flow for fabricating integrated photonics optical gyroscopes

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