FR3110261A1 - Procede et systeme de test d’un circuit integre - Google Patents

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Abstract

L’invention concerne un procédé et un système de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage. Selon l’invention : - on met le circuit intégré dans le mode chaîne de balayage, - on isole avec des moyens d’isolement la mémoire réinscriptible des portes logiques des bascules logiques, - on cadence (Clk) les moyens d’isolement par une horloge externe, - on varie la périodicité de l’horloge externe, - on lit (300) le contenu de la mémoire réinscriptible et on le compare à une valeur, - on détermine (300) le temps d’accès de la mémoire réinscriptible en fonction de la comparaison. Fig. 3

Description

PROCEDE ET SYSTEME DE TEST D’UN CIRCUIT INTEGRE
La présente invention concerne un procédé et un système de test d’un circuit intégré disposé sur une galette de silicium.
ETAT DE LA TECHNIQUE ANTERIEURE
Les circuits intégrés sont fabriqués sur des galettes de silicium (en anglais wafer). Une galette de silicium comporte un grand nombre de circuits intégrés, typiquement des milliers.
Le test d’un circuit intégré consiste à vérifier sa fonctionnalité en s’assurant que les transistors sont bien connectés entre eux pour former la fonction recherchée. Le processus de fabrication d’un circuit intégré peut induire différentes fautes sur un ou plusieurs transistors ou au niveau des connections. Ces fautes doivent être détectées car elles peuvent altérer le comportement du circuit intégré.
Certains circuits intégrés sont constitués de portes logiques, de bascules logiques et d’au moins une mémoire réinscriptible telle qu’une mémoire FLASH.
Certains circuits intégrés disposent d’une horloge interne, éventuellement paramétrable, qui est utilisée par les portes logiques et utilisée pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible.
Le temps d’accès d’une mémoire réinscriptible est un élément important qui doit être testé et qualifié. Classiquement, la fréquence de l’horloge de la mémoire réinscriptible est augmentée jusqu’à obtenir en sortie de la mémoire réinscriptible des données qui ne correspondent pas au contenu attendu.
Lorsque la même horloge interne est utilisée dans l’ensemble du circuit intégré, il n’est pas possible d’augmenter la fréquence de l’horloge pour caractériser le temps d’accès de la mémoire réinscriptible car cette augmentation de la fréquence de l’horloge interne peut aussi induire des dysfonctionnements au niveau des portes logiques ou des bascules qui rendent le résultat de la qualification du temps d’accès de la mémoire réinscriptible erroné.
La présente invention vise à permettre la détermination d’un temps d’accès à une mémoire réinscriptible comprise dans un circuit intégré composé en outre de bascules et de portes logiques qui est cadencé par une horloge interne.
A cette fin, selon un premier aspect, l’invention propose un système de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le système comporte :
- des moyens de mise du circuit intégré dans le mode chaîne de balayage,
- des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques,
- des moyens de cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,
- des moyens de variation de la périodicité de l’horloge externe,
- des moyens de lecture du contenu de la mémoire réinscriptible et de comparaison de la valeur à une valeur prédéfinie,
- des moyens de détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.
La présente invention concerne aussi un procédé de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques et pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le procédé comporte les étapes de :
- mise du circuit intégré dans le mode chaîne de balayage,
- isolement de la mémoire réinscriptible des portes logiques des bascules logiques,
- cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,
- variation de la périodicité de l’horloge externe,
- lecture du contenu de la mémoire réinscriptible et comparaison de la valeur à une valeur prédéfinie,
- détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.
Ainsi, il est possible de déterminer le temps d'accès de la mémoire réinscriptible en tirant profit du mode chaîne de balayage tout en évitant donc d'avoir à ajouter un système dédié.
Selon un mode particulier de l’invention, les moyens d’isolement sont constitués de multiplexeurs placés en entrée et en sortie d’au moins un registre de contrôle d’adressage de la mémoire réinscriptible et un registre de contrôle de la lecture de la mémoire réinscriptible.
Ainsi, selon que l'on soit dans le mode chaîne de balayage classique ou pendant le cycle de lecture du mode mesure du temps d'accès, les entrées de la mémoire réinscriptible sont respectivement isolées du reste du circuit ou connectées aux registres de contrôle.
Selon un mode particulier de l’invention, la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.
Ainsi, la valeur préalablement chargée dans le registre de contrôle d'adresse est maintenue pendant le cycle de lecture. Dans ce mode, c'est le temps d'accès relatif à l'activation du registre de contrôle de lecture que l'on peut déterminer.
Selon un mode particulier de l’invention, la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à un inverseur dont la sortie est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.
Ainsi, la valeur préalablement chargée dans le registre de contrôle d'adresse est inversée pendant le cycle de lecture. Dans ce mode, c'est à la fois le temps d'accès relatif à l'activation du registre de contrôle d'adresse et le temps d'accès relatif au registre de contrôle de lecture que l'on peut déterminer.
Selon un mode particulier de l’invention, les multiplexeurs placés en entrée des registres de contrôle sont commandés par un premier signal logique et les multiplexeurs placés en sortie des registres de contrôle sont commandés par un second signal logique différent du premier signal logique.
Ainsi, les multiplexeurs placés en sortie des registres de contrôle sont à la fois utilisés pour isoler la mémoire réinscriptible du reste du circuit en mode chaîne de balayage simple, et pour connecter la mémoire réinscriptible aux registres de contrôle pendant le cycle de lecture en mode mesure du temps d'accès. Les multiplexeurs placés en entrée des registres de contrôle sont utilisés uniquement en mode mesure du temps d'accès, pour maîtriser le contenu des registres pendant le cycle de lecture.
Selon un mode particulier de l’invention, la sortie de la mémoire réinscriptible est reliée à un autre multiplexeur, ledit autre multiplexeur étant relié à un registre de sortie.
Ainsi, il est possible de capturer la valeur lue dans la mémoire réinscriptible pour ensuite la transférer au testeur qui pourra la comparer avec la valeur attendue.
L’invention concerne aussi les programmes d’ordinateur stockés sur un support d’informations, lesdits programmes comportant des instructions permettant de mettre en œuvre les procédés précédemment décrits, lorsqu’ils sont chargés et exécutés par un système informatique.
Les caractéristiques de l’invention mentionnées ci-dessus, ainsi que d’autres, apparaîtront plus clairement à la lecture de la description suivante d’un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels :
représente un système de test de circuits intégrés sur galette de silicium ;
représente une architecture de dispositif de test selon la présente invention ;
représente une architecture de circuit intégré selon la présente invention ;
représente un premier exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention ;
représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le premier exemple de réalisation selon la présente invention ;
représente un second exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention ;
représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le second exemple de réalisation selon la présente invention ;
représente un troisième exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention ;
représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le troisième exemple de réalisation selon la présente invention ;
représente un exemple d’algorithme selon la présente invention.
EXPOSE DETAILLE DE MODES DE REALISATION
La représente un système de test de circuits intégrés sur galette de silicium.
Dans la , un testeur Te teste les circuits intégrés CI d’une galette de silicium DUT à l’aide d’une pluralité de cartes à pointe venant en contact des zones rectangulaires d’un groupe de circuits intégrés qui sont testés en parallèle.
Le testeur Te est par exemple un ordinateur qui pilote une ou plusieurs cartes à pointes. Le testeur Te teste si les circuits intégrés sont conformes à un cahier des charges et permet de configurer et d’ajuster des paramètres des circuits intégrés.
Chaque circuit intégré dispose d’au moins deux zones de contact, chacune représentée par un carré noir dans la , qui sont utilisées pour le test du circuit intégré. Une pointe est utilisée par le testeur Te pour contrôler les différents tests et une pointe est utilisée pour fournir une horloge externe pour caractériser le temps d’accès de la mémoire réinscriptible comprise dans le circuit intégré.
Dans la , deux circuits intégrés sont testés en parallèle à l’aide d’une carte à pointe comportant les pointes Cp1a, Cp1b, Cp2a et Cpt2c. Bien entendu, un nombre plus important de circuits intégrés sont testés en parallèle, l’exemple de la n’étant qu’une simplification de conditions réelles.
De même, seulement sept circuits intégrés sont représentés dans la par souci de simplification. Bien entendu, un nombre plus important de circuits intégrés est présent sur la galette de silicium DUT.
Pour détecter les fautes d’un circuit intégré, il faut vérifier le comportement des fonctions du circuit intégré. Une fonction est réalisée par un ensemble de portes logiques et de connexions. Le comportement d’une fonction est déterminé par les signaux à ses entrées.
Une méthode consiste à chaîner toutes ou une partie des bascules d’une ou plusieurs fonctions du circuit intégré, l’une à la suite des autres dans un état particulier du circuit intégré. Ce regroupement sera appelé « chaîne de balayage ». Comme il s’agit de bascules, leurs mises à jour se feront à chaque évènement d’une horloge par exemple. Ainsi, la bascule mettra à jour celle qui la suit et sera mise à jour par celle qui la précède : cette action sera appelée « chargement de balayage ».
En fixant les valeurs des bascules, on peut fixer les entrées des différents nuages combinatoires du circuit intégré. Un nuage combinatoire est constitué d’un ensemble de portes logiques ne réalisant pas la fonction de bascule.
Pour capturer les sorties des nuages combinatoires, il suffit de désactiver le chaînage des bascules pour que leurs entrées soient directement connectées aux sorties des nuages combinatoires. En appliquant un évènement tel qu’une horloge sur toutes les bascules, on met à jour toutes ces bascules : cette action sera appelée « capture de balayage ».
Pour extraire le contenu des bascules mises à jour, on réactive leur chaînage et on applique autant d’évènements à la « chaîne de balayage » qu’il y a de bascules : cette action sera appelée « déchargement de balayage ». Il est à remarquer ici qu’un déchargement de balayage peut correspondre à un chargement de balayage d’une chaîne de balayage suivante.
Les valeurs à appliquer pendant le « chargement de balayage », le moment d’appliquer la « capture de balayage » et les valeurs attendues pendant le « déchargement de balayage » sont données par un outil de génération automatique des vecteurs de test (ATPG en anglais, Automatic Test Pattern Generator).
La représente une architecture de dispositif de test ou testeur selon la présente invention.
Le testeur Te comprend :
- un processeur, micro-processeur, ou microcontrôleur 200 ;
- une mémoire volatile 203 ;
- une mémoire ROM 202 ;
- une interface 205 qui comporte au moins une carte à pointe ;
- un bus de communication 201 reliant le processeur 200 à la mémoire ROM 202, à la mémoire RAM 203 et à l’interface 205.
Le processeur 200 est capable d’exécuter des instructions chargées dans la mémoire volatile 203 à partir de la mémoire ROM 202, d’une mémoire externe (non représentée), d’un support de stockage. Lorsque le testeur Te est mis sous tension, le processeur 200 est capable de lire de la mémoire volatile 203 des instructions et de les exécuter. Ces instructions forment un programme d’ordinateur qui cause la mise en œuvre, par le processeur 200, du programme de test de circuits intégrés.
Tout ou partie du programme de test peut être implémenté sous forme logicielle par exécution d’un ensemble d’instructions par une machine programmable, telle qu’un DSP (Digital Signal Processor en anglais ou Unité de Traitement de Signal Numérique en français) ou un microcontrôleur ou être implémenté sous forme matérielle par une machine ou un composant dédié, tel qu’un FPGA (Field-Programmable Gate Array en anglais ou Matrice de Portes Programmable sur le Terrain en français) ou un ASIC (Application-Specific Integrated Circuit en anglais ou Circuit Intégré Spécifique à une Application en français).
La représente une architecture de circuit intégré selon la présente invention.
Le circuit intégré CI comprend une entrée/sortie Cp1a reliée à un module de contrôle 300.
Le module de contrôle 300 reçoit par l’intermédiaire de l’entrée/sortie Cp1a des commandes du testeur TE et, par l’intermédiaire de l’entrée Cp1b une horloge externe du testeur TE.
Le module de contrôle 300 génère à destination du module d’isolement et de test de la mémoire réinscriptible 310 et en fonction des commandes reçues, des signaux notés Eq1, Eq2, ScMo, Sch et l’horloge externe Clk.
Le module de contrôle 300 est configuré pour recevoir des données du module d’isolement et de test de la mémoire réinscriptible 310.
Le circuit intégré CI comporte un ensemble de portes logiques et de bascules 320.
Lors du fonctionnement classique du circuit intégré CI, la mémoire réinscriptible est reliée à l’ensemble de portes logiques et de bascules 320. Lors du test du temps d’accès de la mémoire réinscriptible, celle-ci est, selon la présente invention, isolée de l’ensemble de portes logiques et de bascules 320.
Le module de contrôle 300 est capable de lire des instructions et de les exécuter. Ces instructions forment un programme d’ordinateur qui cause la mise en œuvre, par le module de contrôle 300, de tout ou partie du procédé décrit en relation avec la .
Tout ou partie du procédé décrit en relation avec la peut être implémenté sous forme logicielle par exécution d’un ensemble d’instructions par une machine programmable, telle qu’un DSP (Digital Signal Processor en anglais ou Unité de Traitement de Signal Numérique en français) ou un microcontrôleur ou être implémenté sous forme matérielle par une machine ou un composant dédié.
La représente un premier exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention.
Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte des multiplexeurs 400, 401, 402, 403 et 404 qui isolent la mémoire réinscriptible 410 lors de la caractérisation du temps d’accès de la mémoire réinscriptible 410.
Les multiplexeurs 400 et 401 sont commandés par le signal Eq2. Le signal Eq2 est au niveau haut lorsque le signal ScMo est au niveau haut, quand un signal appelé « Scan_taa » est au niveau haut et quand un signal appelé capture est au niveau haut.
Le signal ScMo est le signal de commande de mode chaîne de balayage.
La signal capture est le signal classique de capture de balayage.
Le signal scan_taa est le signal utilisé selon la présente invention lorsque l’on souhaite caractériser le temps d’accès de la mémoire réinscriptible 410.
Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte trois registres de contrôle 420, 421 et 422.
Le registre de contrôle 420 est le registre qui permet la programmation, l’effacement, la mise de la mémoire réinscriptible 410 dans un mode basse consommation et de tests internes de la mémoire réinscriptible 410.
Le registre de contrôle 421 est le registre qui contrôle l’adressage de la mémoire réinscriptible 410.
Le registre de contrôle 422 est le registre qui contrôle la lecture de la mémoire réinscriptible 410.
La sortie du multiplexeur 400 est reliée à l’entrée du registre de contrôle 421. La sortie du registre de contrôle 421 est reliée à une première entrée d’un multiplexeur 403 et à une première entrée du multiplexeur 400.
Lorsque le signal Eq2 est au niveau haut, la sortie du registre de contrôle 420 est dirigée vers l’entrée du registre de contrôle 421. Lorsque le signal Eq2 est au niveau bas, un signal noté Fon1 relié à une seconde entrée du multiplexeur 400 est dirigé vers l’entrée du registre de contrôle 421.
Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 421 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 410 n’est pas testé.
La sortie du multiplexeur 401 est reliée au registre de contrôle 422. La sortie du registre de contrôle 422 est reliée à une première entrée d’un multiplexeur 404.
Lorsque le signal Eq2 est au niveau haut, un signal Act relié à lune première entrée du multiplexeur 401 est dirigé vers l’entrée du registre de contrôle 422. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon2 relié à une seconde entrée du multiplexeur 401 est dirigé vers l’entrée du registre de contrôle 422.
Le signal Act est un signal qui active le contrôle de la mémoire réinscriptible 410 pour une lecture du contenu de celle-ci à l’adresse mémoire donnée par le registre de contrôle 421.
Le signal Fon2 est représentatif du signal appliqué en entrée du registre de contrôle 422 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 410 n’est pas testé.
L’horloge externe Clk et un signal Sch sont délivrés aux registres de contrôle 420, 421 et 422.
Le signal Sch est un signal de chargement des registres de contrôle 420, 421 et 422 à une valeur souhaitée au travers de la chaîne à balayage.
Les secondes entrées des multiplexeurs 402, 403 et 404 sont reliées à un signal noté In. Le signal In a pour fonction de désactiver la fonction.
Le multiplexeur 402 est commandé par le signal ScMo et les multiplexeurs 403 et 404 sont commandés par le signal Eq1.
Le signal Eq1 est au niveau haut lorsque le signal ScMo est au niveau haut et quand le signal « Scan_taa » est au niveau bas ou quand le signal capture est au niveau bas.
Le signal capture est le signal classique utilisé pour commander la capture de la chaîne de balayage.
Les sorties des multiplexeurs 402, 403 et 404 sont reliées à la mémoire réinscriptible 410.
Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 410. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 421 est dirigée vers la mémoire réinscriptible 410.
Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 410. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 422 est dirigée vers la mémoire réinscriptible 410.
Lorsque le signal ScMo est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 410. Lorsque le signal ScMo est au niveau bas, la sortie du registre de contrôle 420 est dirigée vers la mémoire réinscriptible 410.
La sortie de la mémoire réinscriptible 410 est reliée à une première entrée d’un multiplexeur 405. Une seconde entrée du multiplexeur 405 est reliée à un signal noté Otr.
Dans le cas de l’utilisation en mode chaîne de balayage classique, la sortie de la mémoire réinscriptible 410 ne doit pas être reliée à la chaîne de balayage, car on ne peut pas prédire sa valeur. Le signal Otr permet de rediriger des données connues et contrôlables vers un registre de sortie 430.
La sortie du multiplexeur 405 est reliée à l’entrée du registre de sortie 430 qui est commandé par l’horloge externe Clk.
Les données en sortie du registre de contrôle sont délivrées au module de contrôle 300 lors du test du temps d’accès de la mémoire réinscriptible 410.
La représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le premier exemple de réalisation selon la présente invention.
Dans la , sont représentés le signal de l’horloge externe Clk, les signaux Eq1 et Eq2, le signal 421_out en sortie du registre de contrôle 421, le signal 422_out en sortie du registre de contrôle 422, le signal 403_out en sortie du multiplexeur 403, le signal 404_out en sortie du multiplexeur 404, le signal 410_out en sortie de la mémoire réinscriptible 410 et le signal Do en sortie du registre de sortie 430.
Le registre de contrôle 421 est déclenché par un front montant de l’horloge Clk et le registre de contrôle 422 est déclenché par un front descendant de l’horloge Clk.
L’adresse en sortie du registre de contrôle 421 est l’adresse prédéterminée ADD1. Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 403_out devient actif et est représentatif de l’adresse ADD1 tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut. L’adresse ADD1 de la mémoire réinscriptible 410 est adressée.
Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 404_out devient actif au prochain front montant de l’horloge externe Clk et est représentatif d’une commande de lecture du contenu de la mémoire réinscriptible 410 à l’adresse ADD1 et reste dans l’état actif tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut.
Le contenu D de la mémoire réinscriptible 410 à l’adresse ADD1 est présent à la sortie 410_out avec un délai Ta représentatif du temps d’accès de la mémoire réinscriptible 410.
La donnée D est alors présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk
Ainsi, lorsque la période Pe de l’horloge externe Clk devient inférieure au temps d’accès de la mémoire réinscriptible 410, le contenu D de la mémoire réinscriptible 410 à l’adresse ADD1 n’est plus présent à la sortie de la mémoire réinscriptible 410 et la donnée D n’est plus présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk.
La représente un second exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention.
Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte des multiplexeurs 600, 601, 602, 603 et 604 qui isolent la mémoire réinscriptible 610 lors de la caractérisation du temps d’accès de la mémoire réinscriptible 610.
Les multiplexeurs 600 et 601 sont commandés par le signal Eq2. Le signal Eq2 est au niveau haut lorsque le signal ScMo est au niveau haut, quand un signal appelé « Scan_taa » est au niveau haut et quand un signal appelé capture est au niveau haut.
Le signal ScMo est le signal de commande de mode chaîne de balayage.
Le signal capture est le signal classique de capture de balayage.
Le signal scan_taa est le signal utilisé selon la présente invention lorsque l’on souhaite caractériser le temps d’accès de la mémoire réinscriptible 610.
Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte trois registres de contrôle 620, 621 et 622.
Le registre de contrôle 620 est le registre qui permet la programmation, l’effacement, la mise de la mémoire réinscriptible 610 dans un mode basse consommation et de tests internes de la mémoire réinscriptible 610.
Le registre de contrôle 621 est le registre qui contrôle l’adressage de la mémoire réinscriptible 610.
Le registre de contrôle 622 est le registre qui contrôle la lecture de la mémoire réinscriptible 610.
La sortie du multiplexeur 600 est reliée au registre de contrôle 621. La sortie du registre de contrôle 621 est reliée à une première entrée d’un multiplexeur 603 et à une entrée d’un inverseur 640 dont la sortie est reliée à une première entrée du multiplexeur 600.
Lorsque le signal Eq2 est au niveau haut, la sortie inversée du registre de contrôle 621 est dirigée vers l’entrée du registre de contrôle 621. Lorsque le signal Eq2 est au niveau bas, un signal noté Fon1 relié à une seconde entrée du multiplexeur 600 est dirigé vers l’entrée du registre de contrôle 621.
Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 621 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 610 n’est pas testé. La sortie du multiplexeur 601 est reliée au registre de contrôle 622. La sortie du registre de contrôle 622 est reliée à une première entrée d’un multiplexeur 604.
Lorsque le signal Eq2 est au niveau haut, un signal Act relié à une première entrée du multiplexeur 601 est dirigé vers l’entrée du registre de contrôle 622. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon2 relié à une seconde entrée du multiplexeur 601 est dirigé vers l’entrée du registre de contrôle 622.
Le signal Act est un signal qui active le contrôle de la mémoire réinscriptible 610 pour une lecture du contenu de celle-ci à l’adresse mémoire donnée par le registre de contrôle 621.
Le signal Fon2 est représentatif du signal appliqué en entrée du registre de contrôle 621 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 610 n’est pas testé. L’horloge externe Clk et un signal Sch sont délivrés aux registres de contrôle 620, 621 et 622.
Le signal Sch est un signal de chargement des registres de contrôle 620, 621 et 622 à une valeur souhaitée au travers de la chaîne de balayage.
Les secondes entrées des multiplexeurs 602, 603 et 604 sont reliées à un signal noté In. Le signal In a pour fonction de désactiver la fonction.
Le multiplexeur 602 est commandé par le signal ScMo et les multiplexeurs 603 et 604 sont commandés par le signal Eq1.
Le signal Eq1 est au niveau haut lorsque le signal ScMo est au niveau haut et quand le signal « Scan_taa » est au niveau bas ou quand le signal capture est au niveau bas.
Le signal capture est le signal classique utilisé pour commander la capture de la chaîne de balayage.
Les sorties des multiplexeurs 602, 603 et 604 sont reliées à la mémoire réinscriptible 610.
Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 610. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 621 est dirigée vers la mémoire réinscriptible 610.
Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 610. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 622 est dirigée vers la mémoire réinscriptible 610.
Lorsque le signal ScMo est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 610. Lorsque le signal ScMo est au niveau bas, la sortie du registre de contrôle 620 est dirigée vers la mémoire réinscriptible 610.
La sortie de la mémoire réinscriptible 610 est reliée à une première entrée d’un multiplexeur 605. Une seconde entrée du multiplexeur 605 est reliée à un signal noté Otr.
Dans le cas de l’utilisation en mode chaîne de balayage classique, la sortie de la mémoire réinscriptible 610 ne doit pas être reliée à la chaîne à balayage, car on ne peut pas prédire sa valeur. Le signal Otr permet de rediriger des données connues et contrôlables vers un registre de sortie 630.
La sortie du multiplexeur 605 est reliée à l’entrée du registre de sortie 630 qui est commandé par l’horloge externe Clk.
Les données en sortie du registre de contrôle sont délivrées au module de contrôle 300 lors du test du temps d’accès de la mémoire réinscriptible 610.
La représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le second exemple de réalisation selon la présente invention.
Dans la , sont représentés le signal de l’horloge externe Clk, les signaux Eq1 et Eq2, le signal 621_out en sortie du registre de contrôle 621, le signal 622_out en sortie du registre de contrôle 622, le signal 603_out en sortie du multiplexeur 603, le signal 604_out en sortie du multiplexeur 604, le signal 610_out en sortie de la mémoire réinscriptible 610 et le signal Do en sortie du registre de sortie 630.
Le registre de contrôle 621 est déclenché par un front montant de l’horloge Clk et le registre de contrôle 622 est déclenché par un front descendant de l’horloge Clk.
La sortie du registre de contrôle 621 étant reliée par l’intermédiaire d’une porte inverseuse 640 à son entrée lorsque le signal Eq2 est au niveau 1, l’adresse en sortie du registre de contrôle 621 passe à chaque front montant de l’adresse AD1 au complément de l’adresse AD1 ou passe à chaque front montant du complément de l’adresse AD1 à l’adresse AD1.
L’adresse en sortie du registre de contrôle 621 est l’adresse prédéterminée AD1 ou son complément !AD1. Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 603_out devient actif et est représentatif de l’adresse AD1 ou de son complément !AD1 tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut. L’adresse AD1 et l’adresse !AD1 de la mémoire réinscriptible 610 sont adressées.
Cette configuration permet de tester le temps d’accès de la mémoire réinscriptible 610 dans une configuration où le temps d’accès est maximal.
Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 604_out devient actif au prochain front montant de l’horloge externe Clk et est représentatif d’une commande de lecture du contenu de la mémoire réinscriptible 610 à l’adresse !AD1 et au font montant suivant à l’adresse AD1 et reste dans l’état actif tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut.
Le contenu !D de la mémoire réinscriptible 610 à l’adresse !AD1 est présent à la sortie 610_out avec un délai Ta représentatif du temps d’accès de la mémoire réinscriptible 410 et au front montant suivant de l’horloge Clk, le contenu D de la mémoire réinscriptible 610 à l’adresse AD1 est présent à la sortie 610_out avec le même délai Ta’ représentatif du temps d’accès de la mémoire réinscriptible 610.
La donnée D ou !D est alors présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk.
Ainsi, lorsque la période Pe de l’horloge externe Clk devient inférieure au temps d’accès de la mémoire réinscriptible 410, le contenu D de la mémoire réinscriptible 410 à l’adresse AD1 n’est plus présent à la sortie de la mémoire réinscriptible 410 et la donnée D n’est plus présente à la sortie Do du registre de sortie 430 au prochain front montant de l’horloge Clk.
La représente un troisième exemple d’architecture d’un module d’isolement et de test d’une mémoire réinscriptible selon la présente invention.
Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte un module de test interne 840, des multiplexeurs 850, 800, 801, 802, 803 et 804 qui isolent la mémoire réinscriptible 810 lors de la caractérisation du temps d’accès de la mémoire réinscriptible 810.
Le module d’isolement et de test d’une mémoire réinscriptible 310 comporte trois registres de contrôle 820, 821 et 822.
Le module de test interne 840 permet de caractériser l’influence de chaque donnée délivrée par les registres de contrôle 820, 821 et 822 sur le temps d’accès de la mémoire réinscriptible 810. Le module de test interne 840 est commandé par le signal Eq2. Le signal Eq2 est au niveau haut lorsque le signal ScMo est au niveau haut, quand un signal appelé « Scan_taa » est au niveau haut et quand un signal appelé capture est au niveau haut.
Les multiplexeurs 850, 800 et 801 sont commandés par le signal Eq2.
Le signal ScMo est le signal de commande de mode chaîne de balayage.
Le signal capture est le signal classique de capture de balayage.
Le signal scan_taa est le signal utilisé selon la présente invention lorsque l’on souhaite caractériser le temps d’accès de la mémoire réinscriptible 810.
Le registre de contrôle 820 est le registre qui permet la programmation, l’effacement, la mise de la mémoire réinscriptible 810 dans un mode basse consommation et de tests internes de la mémoire réinscriptible 810.
La sortie du multiplexeur 850 est reliée au registre de contrôle 820. La sortie du registre de contrôle 820 est reliée à une première entrée d’un multiplexeur 802.
Une première entrée du multiplexeur 850 est reliée à une sortie 846 du module de test interne 840 et une seconde entrée du multiplexeur 850 est reliée au signal Fon1.
Lorsque le signal Eq2 est au niveau haut, la sortie 846 du module de test interne 840 est reliée à l’entrée du registre de contrôle 820. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon1 est dirigé vers l’entrée du registre de contrôle 820.
Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 820 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 810 n’est pas testé.
La sortie du multiplexeur 801 est reliée au registre de contrôle 822. La sortie du registre de contrôle 822 est reliée à une première entrée d’un multiplexeur 804.
La sortie du multiplexeur 800 est reliée au registre de contrôle 821. La sortie du registre de contrôle 821 est reliée à une première entrée d’un multiplexeur 803.
Lorsque le signal Eq2 est au niveau haut, la sortie 844 du module de test interne 840 est reliée à l’entrée du registre de contrôle 821. Lorsque le signal Eq2 est au niveau bas, un signal noté Fon1 relié à une seconde entrée du multiplexeur 800 est dirigé vers l’entrée du registre de contrôle 821.
Le signal Fon1 est représentatif du signal appliqué en entrée du registre de contrôle 821 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 810 n’est pas testé.
La sortie du multiplexeur 801 est reliée au registre de contrôle 822. La sortie du registre de contrôle 822 est reliée à une première entrée d’un multiplexeur 804.
Lorsque le signal Eq2 est au niveau haut, la sortie 842 du module de test interne 840 est reliée à l’entrée du registre de contrôle 822. Lorsque le signal Eq2 est au niveau bas, le signal noté Fon2 relié à une seconde entrée du multiplexeur 801 est dirigé vers l’entrée du registre de contrôle 822.
La sortie 842 est un signal qui active le contrôle de la mémoire réinscriptible 810 pour une lecture du contenu de celle-ci à l’adresse mémoire donnée par le registre de contrôle 821.
Le signal Fon2 est représentatif du signal appliqué en entrée du registre de contrôle 821 lors du fonctionnement classique du circuit intégré, i.e. lorsque le temps d’accès de la mémoire réinscriptible 810 n’est pas testé. L’horloge externe Clk et un signal Sch sont délivrés aux registres de contrôle 820, 821 et 822.
Le signal Sch est un signal de chargement des registres de contrôle 820, 821 et 822 à une valeur souhaitée au travers de la chaîne à balayage.
Les secondes entrées des multiplexeurs 802, 803 et 804 sont reliées à un signal noté In. Le signal In a pour fonction de désactiver la fonction.
Le multiplexeur 802 est commandé par le signal ScMo et les multiplexeurs 803 et 804 sont commandés par le signal Eq1.
Le signal Eq1 est au niveau haut lorsque le signal ScMo est au niveau haut et quand le signal « Scan_taa » est au niveau bas ou quand le signal capture est au niveau bas.
Le signal capture est le signal classique utilisé pour commander la capture de la chaîne de balayage.
Les sorties des multiplexeurs 802, 803 et 804 sont reliées à la mémoire réinscriptible 810.
Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 810. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 821 est dirigée vers la mémoire réinscriptible 810.
Lorsque le signal Eq1 est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 810. Lorsque le signal Eq1 est au niveau bas, la sortie du registre de contrôle 822 est dirigée vers la mémoire réinscriptible 810.
Lorsque le signal ScMo est au niveau haut, le signal In est dirigé vers la mémoire réinscriptible 810. Lorsque le signal ScMo est au niveau bas, la sortie du registre de contrôle 820 est dirigée vers la mémoire réinscriptible 810.
La sortie de la mémoire réinscriptible 810 est reliée à une première entrée d’un multiplexeur 805. Une seconde entrée du multiplexeur 805 est reliée à un signal noté Otr.
Dans le cas de l’utilisation en mode chaîne de balayage classique, la sortie de la mémoire réinscriptible 810 ne doit pas être reliée à la chaîne de balayage, car on ne peut pas prédire sa valeur. Le signal Otr permet de rediriger des données connues et contrôlables vers un registre de sortie 830.
La sortie du multiplexeur 805 est reliée à l’entrée du registre de sortie 830 qui est commandé par l’horloge externe Clk.
Les données en sortie du registre de contrôle sont délivrées au module de test interne 840 lors du test du temps d’accès de la mémoire réinscriptible 810.
La représente un chronogramme des signaux utilisés par le module d’isolement et de test d’une mémoire réinscriptible dans le troisième exemple de réalisation selon la présente invention.
Dans la sont représentés le signal de l’horloge externe Clk, les signaux Eq1 et Eq2, le signal 821_out en sortie du registre de contrôle 821, le signal 822_out en sortie du registre de contrôle 822, le signal 803_out en sortie du multiplexeur 803, le signal 804_out en sortie du multiplexeur 804, le signal 810_out en sortie de la mémoire réinscriptible 810 et le signal Do en sortie du registre de sortie 830.
Le registre de contrôle 821 est déclenché par un front montant de l’horloge Clk et le registre de contrôle 822 est déclenché par un front descendant de l’horloge Clk.
Les adresses en sortie du registre de contrôle 421 varient de A1 à An selon le signal 844 fourni par le module de test interne. Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 803_out devient actif et est représentatif des adresses A1 à An tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut. Les adresses A1 à An de la mémoire réinscriptible 810 sont successivement adressées à chaque coup d’horloge Clk.
Lorsque le signal Eq1 passe au niveau bas et que le signal Eq2 passe au niveau haut, le signal 804_out devient actif au prochain front montant de l’horloge externe Clk et est représentatif d’une commande de lecture du contenu de la mémoire réinscriptible 810 aux adresses successives A1 à An et reste dans l’état actif tant que le signal Eq1 reste au niveau bas et que le signal Eq2 reste au niveau haut.
Les contenus d1 à dn de la mémoire réinscriptible 810 aux adresses A1 à An sont successivement présents à la sortie 810_out avec un délai représentatif du temps d’accès de la mémoire réinscriptible 810.
Les données d1 à dn sont alors présentes à la sortie Do du registre de sortie 830 au prochain front montant de l’horloge Clk
Ainsi, lorsque la période Pe de l’horloge externe Clk devient inférieure au temps d’accès de la mémoire réinscriptible 810, le contenu de la mémoire réinscriptible 810 n’est plus présent à la sortie de la mémoire réinscriptible 810 et la donnée n’est plus présente à la sortie Do du registre de sortie 830 au prochain front montant de l’horloge Clk.
La représente un exemple d’algorithme selon la présente invention.
A l’étape E100, le module de contrôle 300 passe dans le mode chaîne de balayage.
A l’étape E101, la périodicité de l’horloge externe est déterminée par le testeur Te selon des paramètres prédéfini :période de départ, diminution à chaque itération.
A l’étape E102, le module de contrôle 300 génère les signaux Eq1 et Eq2. Le signal Eq1 est mis au niveau bas et le signal Eq2 est mis au niveau haut. Ceci a pour effet d’isoler la mémoire réinscriptible de l’ensemble de portes logiques et de bascules 320.
A l’étape E103, le module de contrôle 300 attend deux fronts montants de l’horloge externe Clk selon le premier mode de réalisation décrit en référence à la ou attend trois fronts montants de l’horloge externe Clk selon le second mode de réalisation décrit en référence à la .
A l’étape E104, le module de contrôle 300 met le signal Eq1 au niveau haut et le signal Eq2 au niveau bas.
A l’étape E105, le module de contrôle 300 lit la sortie Do du registre de sortie.
A l’étape E106, le testeur Te vérifie si la donnée lue à la sortie Do est égale à la donnée mémorisée à l’adresse Add1 ou AD1 de la mémoire réinscriptible.
Dans l’affirmative, la période de l’horloge externe Clk est mémorisée à l’étape E107 et le procédé retourne à l’étape E101 ou la périodicité de l’horloge externe est réduite.
Dans la négative, le procédé passe à l’étape E108 et le temps d’accès de la mémoire réinscriptible est considéré comme égal à la dernière période de l’horloge Clk mémorisée.

Claims (7)

  1. Système de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques et pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le système comporte :
    - des moyens (300) de mise du circuit intégré dans le mode chaîne de balayage,
    - des moyens (310) d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques,
    - des moyens (Clk) de cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,
    - des moyens de variation de la périodicité de l’horloge externe,
    - des moyens (300) de lecture du contenu de la mémoire réinscriptible et de comparaison de la valeur à une valeur prédéfinie,
    - des moyens (300) de détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.
  2. Système selon la revendication 1, caractérisé en ce que les moyens d’isolement sont constitués de multiplexeurs placés en entrée et en sortie d’au moins un registre de contrôle d’adressage de la mémoire réinscriptible et un registre de contrôle de la lecture de la mémoire réinscriptible.
  3. Système selon la revendication 2, caractérisée en ce que la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.
  4. Système selon la revendication 2, caractérisée en ce que la sortie du registre de contrôle d’adresse de la mémoire réinscriptible est reliée à un inverseur dont la sortie est reliée à une entrée du multiplexeur placé en entrée de la mémoire réinscriptible.
  5. Système selon l’une quelconque des revendications 1 à 4, caractérisé en ce que les multiplexeurs placés en entrée des registres de contrôle sont commandés par un premier signal logique et les multiplexeurs placés en sortie des registres de contrôle sont commandés par un second signal logique différent du premier signal logique.
  6. Système selon l’une quelconque des revendications 1 à 5, caractérisé en ce que la sortie de la mémoire réinscriptible est reliée à un autre multiplexeur, ledit autre multiplexeur étant relié à un registre de sortie.
  7. Procédé de test d’un circuit intégré comportant des portes logiques, des bascules logiques et une mémoire réinscriptible, le circuit intégré comportant une horloge interne utilisée par les portes logiques et pour cadencer le fonctionnement de l’ensemble des bascules logiques et de la mémoire réinscriptible, le circuit intégré étant configurable dans un mode de fonctionnement dit mode chaîne de balayage, dans lequel toutes les parties des bascules sont chaînées les unes à la suite des autres pour tester le fonctionnement des portes logiques et des bascules, caractérisé en ce que le procédé comporte les étapes de :
    - mise du circuit intégré dans le mode chaîne de balayage,
    - isolement de la mémoire réinscriptible des portes logiques des bascules logiques,
    - cadencement des moyens d’isolement de la mémoire réinscriptible des portes logiques des bascules logiques par une horloge externe,
    - variation de la périodicité de l’horloge externe,
    - lecture du contenu de la mémoire réinscriptible et de comparaison de la valeur à une valeur prédéfinie,
    - détermination du temps d’accès de la mémoire réinscriptible en fonction du résultat de la comparaison.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3110261B1 (fr) * 2020-05-18 2022-04-29 Idemia Starchip Procede et systeme de test d’un circuit integre

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4878209A (en) * 1988-03-17 1989-10-31 International Business Machines Corporation Macro performance test
US20030018939A1 (en) * 2001-07-19 2003-01-23 Mitsubishi Denki Kabushiki Kaisha Test circuit capable of testing embedded memory with reliability
US20040083412A1 (en) * 2002-10-25 2004-04-29 International Business Machines Corporation Testing logic and embedded memory in parallel
US20050204211A1 (en) * 2004-01-15 2005-09-15 Vincent Gouin Apparatus for determining the access time and/or the minimally allowable cycle time of a memory
JP2006337289A (ja) * 2005-06-06 2006-12-14 Renesas Technology Corp 半導体集積回路装置とそのテスト方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9121892B2 (en) * 2012-08-13 2015-09-01 Analog Devices Global Semiconductor circuit and methodology for in-system scan testing
TWI609190B (zh) * 2016-08-05 2017-12-21 國立成功大學 可將測試資料儲存於掃描鏈的積體電路自動測試架構及其方法
CN110456260A (zh) * 2019-07-01 2019-11-15 南京邮电大学 一种密钥隔离安全扫描链电路
WO2021072695A1 (fr) * 2019-10-17 2021-04-22 Yangtze Memory Technologies Co., Ltd. Procédé de test de dispositif de mémoire utilisant un nombre limité de broches de test et dispositif de mémoire l'utilisant
FR3110261B1 (fr) * 2020-05-18 2022-04-29 Idemia Starchip Procede et systeme de test d’un circuit integre

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4878209A (en) * 1988-03-17 1989-10-31 International Business Machines Corporation Macro performance test
US20030018939A1 (en) * 2001-07-19 2003-01-23 Mitsubishi Denki Kabushiki Kaisha Test circuit capable of testing embedded memory with reliability
US20040083412A1 (en) * 2002-10-25 2004-04-29 International Business Machines Corporation Testing logic and embedded memory in parallel
US20050204211A1 (en) * 2004-01-15 2005-09-15 Vincent Gouin Apparatus for determining the access time and/or the minimally allowable cycle time of a memory
JP2006337289A (ja) * 2005-06-06 2006-12-14 Renesas Technology Corp 半導体集積回路装置とそのテスト方法

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