FR3080249A1 - Procede et systeme d'etalonnage de decalage temporel entre voies d'un systeme de reception multivoies - Google Patents
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Abstract
L'invention concerne un procédé et un système d'étalonnage de décalage temporel entre voies d'un système de réception multivoies. Le procédé comporte, pour au moins une paire de voies de réception comportant une première et une deuxième voies de réception, des étapes de : -a) première injection en entrée des première et deuxième voies de réception d'un premier signal d'étalonnage sinusoïdal ayant une première fréquence, et mesure (36) d'un premier déphasage en sortie entre les première et deuxième voies de réception, -b) deuxième injection en entrée des première et deuxième voies de réception d'un deuxième signal d'étalonnage sinusoïdal ayant une deuxième fréquence, égale à la première fréquence augmentée d'une valeur de décalage de fréquence, et mesure (38) d'un deuxième déphasage en sortie entre les première et deuxième voies de réception, -c) calcul et mémorisation (40) d'un décalage temporel à partir d'une différence entre lesdits premier et deuxième déphasages calculés.
Description
Procédé et système d’étalonnage de décalage temporel entre voies d’un système de réception multivoies
La présente invention concerne un procédé d’étalonnage de décalage temporel entre voies d’un système de réception multivoies de signaux radioélectriques, et un système d’étalonnage de décalage temporel associé. Elle concerne également un procédé de synchronisation entre voies d’un système de réception multivoies de signaux radioélectriques, et un système de synchronisation associé.
L’invention se situe dans le domaine général des systèmes de réception multivoies de signaux radioélectriques, utilisés dans de nombreux domaines tels que la goniométrie d’amplitude, l’interférométrie, les systèmes radar à synthèse d’ouverture multistatique, des mesures de fréquence et l’imagerie médicale.
De manière connue, dans un système de réception multivoies, chaque voie de réception comprend une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogique-numérique et adapté à fournir les échantillons de signal numérisé en entrée d’un module de traitement numérique du signal par paquets d'échantillons, c'est-à-dire avec un minimum de parallélisation. Cela tient au fait qu'un module de traitement numérique du signal comporte un ou plusieurs composants numériques programmables de type FPGA (Field Programmable Gâte Arraÿ) dont la fréquence de travail est bien inférieure à la fréquence d'échantillonnage de la conversion analogique numérique.
En particulier pour des applications qui exploitent le déphasage entre voies de réception, par exemple pour l’interférométrie, il est nécessaire que les échantillons issus de chaque voie portent sur la même tranche temporelle des signaux radioélectriques captés en entrée des voies de réception, ou, en d’autres termes, que les paquets d’échantillons soient synchronisés entre voies de réception. De plus, il est nécessaire que la synchronisation entre voies de réception soit stable et reproductible.
Il existe diverses causes possibles de désynchronisation entre voies de réception.
Dans un premier cas de figure, toutes les voies de réception comportent un convertisseur analogique-numérique fonctionnant à une fréquence d’échantillonnage Fe. Il s’agit du cas des chaînes de réception respectant la condition de Shannon, effectuant un filtrage de largeur de bande inférieure à Fe/2 avant la conversion numériqueanalogique. La fréquence Fe est très élevée et bien supérieure à la fréquence maximum de fonctionnement des composants numériques programmables. On utilise des modules d’interfaçage, par exemple des démultiplexeurs pouvant comporter un ou plusieurs étages de démultiplexage, qui fournissent les échantillons en parallèle par paquets de P échantillons, P étant un nombre entier non nul, à la fréquence Fe/P. Tout éventuel décalage temporel des démultiplexeurs, par exemple lors du démarrage, induit un décalage possible entre échantillons dans les paquets d’échantillons et les sorties des diverses voies de réception ne sont plus synchrones.
Dans ce cas de figure, on connaît dans l’état de la technique des méthodes de synchronisation basées sur l’utilisation d’architectures particulières permettant une distribution de signaux de synchronisation, ayant pour objectif d’effectuer une synchronisation des démultiplexeurs. Des architectures de distribution de signaux de synchronisation en série ou en étoile ont été proposées. De telles solutions sont complexes, et la synchronisation obtenue dépend de la synchronisation d’horloges. La fréquence d’échantillonnage Fe étant très élevée, la période correspondante est très faible, et les temps de propagation et leur dérive ne sont pas négligeables devant cette période. Les systèmes de synchronisation ainsi obtenus peuvent donc devenir instables.
Dans un autre cas de figure, les chaînes de réception ne respectent pas la condition de Shannon, effectuant un filtrage de très large bande instantanée, et les convertisseurs analogique-numérique utilisent des fréquences d’échantillonnage Fe, différentes pour résoudre la problématique de repliement de spectre due au non-respect de la condition de Shannon. La synchronisation entre voies de réception à base de signaux de synchronisation n’est pas possible dans ce cas.
L’invention a pour objectif de remédier aux inconvénients de l’art antérieur, en proposant un procédé et un système ne nécessitant pas la mise en œuvre de signaux de synchronisation à la fréquence d’échantillonnage , et fonctionnant également lorsque les fréquences d’échantillonnage des convertisseurs analogiques numériques du système de réception multivoies sont différentes.
A cet effet, l’invention propose un procédé d’étalonnage de décalage temporel entre voies d’un système de réception multivoies de signaux radioélectriques, le système comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogiquenumérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables.
Ce procédé comporte, suite à une mise sous tension du système de réception, pour au moins une paire de voies de réception comportant une première voie de réception et une deuxième voie de réception, des étapes de :
-a) première injection en entrée des première et deuxième voies de réception d’un premier signal d’étalonnage sinusoïdal ayant une première fréquence, et mesure d’un premier déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,
-b) deuxième injection en entrée des première et deuxième voies de réception d’un deuxième signal d’étalonnage sinusoïdal ayant une deuxième fréquence, égale à la première fréquence augmentée d’une valeur de décalage de fréquence, et mesure d’un deuxième déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,
-c) calcul d’un décalage temporel à partir d’une différence entre lesdits premier et deuxième déphasages calculés, et mémorisation du décalage temporel calculé.
Avantageusement, le procédé de l’invention permet d’estimer un décalage temporel entre voies de réception pour éviter la fourniture d’un signal de synchronisation entre voies de réception lors d’une mise sous tension du système de réception multivoies. Ainsi, l’architecture du système est simplifiée.
Le procédé d’étalonnage de décalage temporel entre voies d’un système de réception multivoies selon l’invention peut également présenter une ou plusieurs des caractéristiques ci-dessous, prises indépendamment ou en combinaison.
Le procédé comporte en outre une étape d) de compensation de décalage temporel correspondant au décalage temporel calculé entre lesdites première voie de réception et deuxième voie de réception.
Les étapes a), b), c) et d) sont itérées, avec, à chaque itération, une valeur de décalage de fréquence supérieure à la valeur de décalage de fréquence de l'itération précédente.
Le procédé comporte une étape de sélection d’une voie de réception de référence, le procédé étant mis en œuvre pour chaque paire de voies de réception formée par ladite voie de réception de référence et une autre voie de réception de l’ensemble de voies de réception.
La voie de réception de référence choisie est la voie de réception qui est temporellement en retard par rapport aux autres voies de réception.
Chaque signal d’étalonnage sinusoïdal injecté est échantillonné à une fréquence d’échantillonnage et l’étape de compensation de décalage temporel est mise en œuvre par un module de compensation de décalage temporel sur chaque voie de réception, chaque module de compensation de décalage temporel ayant un incrément de correction de décalage temporel associé.
Le procédé comporte un arrêt des itérations lorsque le décalage temporel calculé est inférieur à la moitié dudit incrément de correction de décalage temporel.
Selon un autre aspect, l’invention concerne un système d’étalonnage de décalage temporel entre voies d’un système de réception multivoies de signaux radioélectriques comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogiquenumérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables. Le système d’étalonnage comporte des modules adaptés à, suite à une mise sous tension du système de réception, pour au moins une paire de voies de réception comportant une première voie de réception et une deuxième voie de réception :
-a) effectuer une première injection en entrée des première et deuxième voies de réception d’un premier signal d’étalonnage sinusoïdal ayant une première fréquence, et mesurer un premier déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,
-b) effectuer une deuxième injection en entrée des première et deuxième voies de réception d’un deuxième signal d’étalonnage sinusoïdal ayant une deuxième fréquence, égale à la première fréquence augmentée d’une valeur de décalage de fréquence, et mesurer un deuxième déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,
-c) calculer un décalage temporel à partir d’une différence entre lesdits premier et deuxième déphasages calculés, et mémoriser le décalage temporel calculé.
Les avantages de ce système d’étalonnage sont analogues aux avantages du procédé d’étalonnage brièvement décrit ci-dessus.
Le système d’étalonnage est adapté à mettre en œuvre l’ensemble des caractéristiques du procédé d’étalonnage.
Selon un autre aspect, l’invention concerne un procédé de synchronisation entre voies de réception d’un système de réception multivoies de signaux radioélectriques comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogiquenumérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables. Ce procédé comporte, pour au moins une paire de voies de réception, une phase d’étalonnage de décalage temporel mettant en œuvre un procédé d’étalonnage tel que brièvement décrit ci-dessus, et une phase d’application d’une compensation du décalage temporel estimé en sortie du module d’interfaçage d’au moins une des voies de ladite paire de voies par rapport à une voie de référence, de manière à fournir des séries d’échantillons numériques synchronisés en entrée du module de traitement numérique du signal, chaque série d’échantillons numériques synchronisés comportant un nombre d’échantillons correspondant à une même durée et chaque premier échantillon de chaque série correspondant temporellement à un même instant.
Selon un autre aspect, l’invention concerne un système de synchronisation entre voies de réception d’un système de réception multivoies de signaux radioélectriques, le système de réception comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogique-numérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables. Ce système de synchronisation comporte un système d’étalonnage de décalage temporel tel que brièvement décrit cidessus, mis en œuvre dans une phase d’étalonnage de décalage temporel pour au moins une paire de voies de réception. En outre, chaque voie de réception comporte un module de compensation de décalage temporel, branché en sortie d’un module d’interfaçage correspondant, le module de compensation de décalage temporel d’une voie étant adapté à compenser le décalage temporel estimé par rapport à une voie de référence, de manière à fournir des séries d’échantillons numériques synchronisés en entrée du module de traitement numérique du signal, chaque série d’échantillons numériques synchronisés comportant un nombre d’échantillons correspondant à une même durée et chaque premier échantillon de chaque série correspondant temporellement à un même instant.
D’autres caractéristiques et avantages de l’invention ressortiront de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles :
- la figure 1 illustre schématiquement un système de synchronisation entre voies de réception d’un système de réception multivoies selon un mode de réalisation;
- la figure 2 est un schéma synoptique des principales étapes d’un procédé d’étalonnage de décalage temporel selon un mode de réalisation de l’invention ;
- la figure 3 est un schéma synoptique d’un mode de réalisation d’une mesure de déphasage entre deux voies de réception ;
- la figure 4 illustre en détail un mode de réalisation un module de compensation de décalage temporel pour une voie de réception ;
- la figure 5 représente schématiquement des paquets d’échantillons issus d’un dispositif d’interfaçage d’une voie de réception ;
- les figures 6 et 7 représentent schématiquement un exemple de paquets d’échantillons issus de deux voies de réception, avant et après application de la synchronisation ;
- la figure 8 illustre schématiquement des premiers et deuxièmes paquets d’échantillons utilisés pour obtenir une série d’échantillons selon un mode de réalisation ;
- les figures 9 et 10 illustrent, dans un exemple, des paquets d’échantillons issus des premier et deuxième ensembles de registres du module de compensation de décalage temporel, et des séries synchronisées obtenues ;
- la figure 11 est un synoptique des principales étapes mises en œuvre pour réaliser une synchronisation des voies selon un mode de réalisation.
La figure 1 illustre schématiquement un système de synchronisation 1 de voies de réception d’un système de réception multivoies 2 de signaux radioélectriques.
Le système de réception multivoies 2 de signaux radioélectriques comprend n voies de réception V-i à VN.
Chacune des voies de réception VN comprend une antenne 4i..... 4N, recevant un signal radioélectrique et délivrant un signal électrique à une chaîne de réception (CR) 6! à 6N.
Chaque chaîne de réception délivre un signal électrique en entrée d’un convertisseur analogique-numérique ou CAN 81 à 8N ayant une fréquence d’échantillonnage associée.
Chaque CAN 8, fournit des échantillons numériques en sortie, à une cadence dictée par la fréquence d’échantillonnage Fe,, égale à une même fréquence Fe dans un mode de réalisation. Ces échantillons sont fournis à un module d’interfaçage 10, correspondant. Ce module d’interfaçage a pour fonction d’assurer la compatibilité avec un module de traitement numérique de signal 12, associé à la voie de réception et faisant partie d’un module de traitement numérique de signal 12, comportant un ou plusieurs composants numériques programmables de type FPGA, lorsque la fréquence Fe est bien supérieure à la fréquence maximale de fonctionnement du ou des composants numériques programmables.
Dans un mode de réalisation, chaque module d’interfaçage 10i,..., 10N est un démultiplexeur à un ou plusieurs étages de démultiplexage, fournissant des paquets de P échantillons en parallèle, P étant un nombre entier non nul, à la fréquence Fe/P.
Dans un mode de réalisation alternatif, les modules d’interfaçage 1 0t à 10N sont constitués de liens série rapides.
Deux types de systèmes de réception multivoies sont envisagés.
Un premier type de système de réception est un système respectant la condition de Shannon, les chaînes de réception réalisant un filtrage de largeur de bande inférieure à Fe/2, chacun des CAN 8Ί à 8N fonctionnant avec une même fréquence d’échantillonnage Fe. Dans les systèmes de réception de premier type, toutes les voies de réception V-ι à VN fournissent un même nombre d’échantillons numériques pour une même durée d’acquisition de signal.
Un deuxième type de système de réception est un système ne respectant pas la condition de Shannon, les chaînes de réception réalisant un filtrage de largeur de bande supérieure à Fej/2, où Fe, est la fréquence d’échantillonnage du CAN 8,. La réalisation d’une synchronisation pour un système de réception de deuxième type est bien plus complexe que dans le cas d’un système de réception du premier type. Dans les systèmes de réception de deuxième type, toutes les voies de réception ΧΛ à VN fournissent des nombres d’échantillons numériques différents pour une même durée d’acquisition de signal.
Le système de synchronisation 1 enrichit le système de réception multivoies 2 avec un système d’étalonnage de décalage temporel 3 pour réaliser l’estimation de décalages temporels entre les voies de réception et des modules de compensation de décalage temporel pour la synchronisation des voies de réception.
Le système d’étalonnage de décalages temporels 3 du système de synchronisation 1 comporte en plus un générateur de signaux d’étalonnage 14, branché en entrée de modules de commutation 1 à 16N.
Ce générateur de signaux d’étalonnage génère à chaque utilisation un signal sinusoïdal, de fréquence f. La fréquence f est un paramètre d’entrée, transmis par le module de calcul 22 décrit ci-après.
Dans le mode de réalisation de la figure 1, chaque module de commutation 16ή à 16n possède une sortie branchée en entrée d’une chaîne de réception correspondante 6t à 6n, et reçoit sur une première entrée, la sortie de l’antenne 4, à 4N de la voie de réception NA à VN correspondante, et sur une deuxième entrée, le signal d’étalonnage sinusoïdal issu du générateur 14.
Chaque module de commutation 16i à 16N est adapté à commuter entre une première position reliée à la première entrée et une deuxième position reliée à la deuxième entrée, pour transmettre soit le signal électrique délivré par l’antenne correspondante, soit le signal d’étalonnage, en entrée de la chaîne de réception 6ί à 6N dont la sortie aboutit en entrée du convertisseur CAN 81 à 8N correspondant.
Dans une phase d’étalonnage de décalages temporels, mise en œuvre lors de la mise sous tension du système, et avant une phase de traitement des signaux radioélectriques reçus, tous les modules de commutation 16ή à 16N sont en deuxième position.
Dans une phase de fonctionnement opérationnel, tous les modules de commutation 16! à 16N sont en première position.
Le générateur de signal d’étalonnage 14 est intégré dans le système d'étalonnage de l'invention.
Cependant lorsque le système de réception est un interféromètre, le générateur 14 peut être le générateur de signal utilisé pour étalonner les réponses en phase des chaînes de réception en fonction de la fréquence.
Le même signal d’étalonnage sinusoïdal est fourni, sans décalage temporel, en entrée de chacune des voies de réception. De préférence une longueur de câble identique pour chaque liaison est respectée, les câbles étant de même type.
Le système 1 comprend en outre un processeur 180 et une mémoire 20, qui sont, dans un mode de réalisation, intégrés dans un module de calcul 22 qui comprend également le ou les modules de traitement numérique de signal 12.
Le processeur 180 est adapté à mettre en œuvre des instructions de code logiciel lorsqu’il est mis sous tension, permettant de dérouler des étapes du procédé d’étalonnage de décalage temporel selon l’invention.
En phase d’étalonnage, le processeur 180 met en œuvre un module d’étalonnage de décalage temporel 192 entre échantillons de signal numérisé fournis par une première voie de réception et une deuxième voie de réception qui sont distinctes.
Le module 192 d’étalonnage de décalage temporel entre voies est par exemple mis en œuvre par des instructions de code logiciel. En variante, le module 192 est réalisé sous forme d’un composant logique programmable tel qu’un FPGA, ou encore sous forme de circuit intégré dédié tel qu’un ASIC (pour Application Spécifie Integrated Circuit).
Des ensembles d’échantillons de signal numérisés 241...24N sont mémorisés en paquets d’échantillons. Chaque ensemble d’échantillons 24^,.24N comprend un nombre d’échantillons successifs correspondant à une même tranche de temps To
Le calcul est de préférence effectué pour autant de paires de voies que nécessaire pour réaliser un étalonnage de décalage temporel Δτί 7 pour chaque paire (Vj, VJ de voies de réception.
Le processeur 180 est adapté à commander des modules de compensation de décalage temporel 264 à 26N, pour réaliser la compensation de décalage de la valeur de décalage temporel préalablement mesurée.
Par exemple, pour une paire de voies, une des voies est choisie comme voie de référence, par exemple la voie Vj, et le décalage temporel est appliqué aux échantillons de la voie Vj.
Lorsque le nombre N de voies de réception du système est supérieur à 2, de préférence une des voies du système est choisie comme voie de référence, par exemple la voie V,, et (N-1) paires de voies (V, VJ, avec j différent de i, sont traitées pour calculer le décalage temporel Δτί 7 à appliquer. Bien entendu, pour la voie de référence V, le décalage temporel Δτ(ti est égal à 0.
Afin de prendre en compte une fluctuation ou jitter des fréquences d’échantillonnage des CAN, le calcul d’un décalage temporel est effectué de manière itérative, pour chaque paire de voies, en utilisant à chaque itération deux signaux d’étalonnage, un premier signal sinusoïdal ayant une première fréquence f et un deuxième signal sinusoïdal ayant une deuxième fréquence f + Sf, calculée à partir de la première fréquence additionnée d’une valeur de décalage de fréquence prédéterminée. Une valeur de décalage temporel est estimée à partir d’un premier déphasage entre voies estimé avec le premier signal d’étalonnage sinusoïdal et d’un deuxième déphasage entre voies estimé avec le deuxième signal d’étalonnage sinusoïdal.
La première fréquence et la deuxième fréquence sont dans la bande passante des chaînes de réception, donc sont comprises entre des valeurs Fmin et Fmax données. Par exemple, pour un système de réception multivoies, la fréquence minimale Fmin est de l’ordre de 2GHz et la fréquence maximale Fmax de l'ordre de 18GHz.
Afin de respecter des contraintes de précision, le décalage temporel mesuré est appliqué et l’estimation de décalage temporel est itérée jusqu’à l’atteinte d’un critère d’arrêt comme expliqué ci-dessous.
Avantageusement, le système de l’invention permet de réaliser une synchronisation entre voies de réception lors d’une mise sous tension du système.
La figure 2 est un schéma synoptique des principales étapes d’un procédé d’estimation de décalage temporel entre voies de réception selon un mode de réalisation de l’invention.
Les étapes de calcul sont mises en œuvre par un processeur du module de calcul 22 ou par un module de traitement numérique du signal 12.
Le procédé comprend une première étape 30 de démarrage et d’initialisation de paramètres. Un indice d’itération k est initialisé à 0.
Lors du démarrage du système de réception multivoies, les différents composants des voies démarrent indépendamment, chacune des voies ayant une bande passante de réception de [Fmin, Fmax]. Le décalage temporel maximal entre deux voies de réception est borné matériellement au démarrage par une valeur connue. ÔTmax0 désigne ce décalage temporel maximal entaché d'une erreur maximale due aux jitters des fréquences d’échantillonnage.
L’étape d’initialisation est suivie d’une étape 32 de choix de valeur de décalage de fréquence Ôfk.
La valeur de 8fk respecte la condition :
<EQ1) £üimax,k
Cette condition permet de s’assurer que la différence des premier et deuxième déphasages n'est pas ambiguë, comme cela est démontré en détail ci-après.
On entend ici par différence de déphasage non ambiguë une différence qui est inférieure à 2π.
Lorsque k>0, la relation suivante est également vérifiée :
3fk > Sfk_4 (EQ2)
Ensuite, lorsque le nombre N de voies de réception est strictement supérieur à 2, une paire de voies de réception à traiter (Vh Vj) est sélectionnée à l’étape de sélection 34, dans le but d’estimer un décalage temporel Δτί ; entre la deuxième voie de réception Vj et la première voie de réception V à l’itération k.
Bien entendu, lorsque N=2, l’étape 34 est omise.
Ensuite, à l’étape 36 est mesuré un premier déphasage entre les voies de réception V, et V lorsqu’un premier signal d’étalonnage sinusoïdal, de première fréquence f est injecté en entrée des chaînes de réception 6Ί à 6N des voies de réception et échantillonné sur une période d’échantillonnage T donnée.
Le premier déphasage entre la voie Vj et la voie V, à l’itération k est mesuré à un instant d’acquisition tl k : b<p[jk(f, tlh).
Le détail des étapes du calcul d’un déphasage entre voies sont détaillées ci-après, dans un mode de réalisation, en référence à la figure 3.
En variante, on peut utiliser tout autre procédé de mesure de déphasage entre voies connu.
A l’étape suivante 38 est mesuré un deuxième déphasage entre les voies de réception V, et Vj lorsqu’un deuxième signal d’étalonnage sinusoïdal, de deuxième fréquence f + 8fk est injecté en entrée des chaînes de réception des voies de réception.
Le deuxième déphasage entre la voie Vj et la voie V, à l’itération k est mesuré à un instant d’acquisition t2k : ΔφΤ k(f + Sfk, t2>k).
Les étapes de calcul de déphasage 36 et 38 sont suivies d’une étape 40 de calcul de décalage temporel estimé à l’itération k utilisant la différence entre les premier et deuxième déphasages calculés précédemment :
ATiJik = 2^Tk + ôfk' t2,k) - (EQ3)
Avantageusement, l’utilisation d’une différence de déphasages liée à une différence Sfk des fréquences des signaux d'étalonnage permet aisément d’obtenir une différence de déphasages non ambiguë, contrairement à l'utilisation d'un seul déphasage lié à la seule fréquence d'un seul signal d'étalonnage qui dépasserait largement 2π, et serait donc ambigu, compte tenu des décalages temporels possibles au démarrage et de la fréquence minimale possible Fmin.
Lorsque N>2, les étapes 34 à 40 sont répétées pour effectuer une estimation de décalage temporel sur chacune des voies.
L’étape 40 est suivie d’une étape 42 d’application des décalages temporels calculés pour l'ensemble des voies par rapport à une voie de référence.
De préférence, la voie de référence sélectionnée est la voie la plus en retard sur les autres voies de façon à les retarder par rapport à elle.
Si la voie de référence choisie V n’est pas la voie la plus en retard, à l’étape 42 met en œuvre un calcul de correction des mesures de décalage temporel, pour obtenir des valeurs de décalage temporel représentatives d’un retard à appliquer par rapport à la voie de réception la plus en retard.
Des modes de réalisation de la compensation du décalage temporel sont détaillés ci-après, en référence aux figures 4 à 11.
Δτί ; 0 correspond au décalage temporel initial entaché d'une erreur due aux jitters des fréquences d'échantillonnage. Le décalage temporel est compensé de cette valeur, cela fait, aux itérations suivantes (k > 0), que le décalage temporel mesuré s'y réduit à l'erreur commise. Ainsi le décalage temporel maximal entre deux voies de réception à l'itération suivante est calculé (étape 44) :
^max,k+i=^ (EQ4) où Emaxk = 2smax-Η avec smax l'erreur maximale sur l'instant d'échantillonnage ' ofk due aux jitters de fréquences d'échantillonnage qui est connue.
Ce décalage temporel ArmaX)k+1 est comparé à l’étape 46 à la moitié de l'incrément de correction de décalage temporel du système de compensation employé, cet incrément correspondant à la période d'échantillonnage de la voie concernée qui est en avance et qui devra donc être retardée (à noter que, quand les périodes d'échantillonnages sont différentes, elles restent de toute façon très voisines).
S’il est inférieur, le procédé prend fin (étape 50). S’il est supérieur, l’indice d’itération est incrémenté de 1 à l’étape 48, et le procédé retourne à l’étape 32 précédemment décrite.
En pratique, quelques itérations seulement suffisent pour ramener l'erreur de mesure sur les décalages temporels entre voies à une valeur inférieure à la moitié de l'incrément de correction, par exemple trois itérations. On peut ainsi disposer de quelques séquences d'étapes 32 à 44 en série sans passer par l'étape 46.
La figure 3 est un schéma synoptique des principales étapes d’un mode de réalisation pour mesurer un déphasage entre voies suite à l’injection d’un signal d’étalonnage sinusoïdal de fréquence f donnée.
Les étapes de calcul sont mises en œuvre par un processeur du module de calcul 22 ou par un module de traitement numérique de signal 12.
Lors d’une première étape 60, une commande d’injection d’un signal d’étalonnage sinusoïdal de fréquence f en entrée des chaînes de réception de chaque voie est appliquée.
Pour chaque voie de réception Vj, des ensembles d’échantillons numériques sont acquis en sortie de la voie de réception. Comme déjà expliqué, chaque voie de réception comprend un convertisseur analogique numérique fonctionnant à une fréquence d’échantillonnage Fe,.
Que le système de réception multivoies soit de premier type avec une même fréquence d'échantillonnage ou de deuxième type avec des fréquences d'échantillonnage Fei différentes, les ensembles d'échantillons de signal numérisé doivent correspondre à une durée d'acquisition continue égale à To.
Le nombre d'échantillons durant To devant être évidemment entier, cela impose que To corresponde à un nombre entier de période d'échantillonnage de la voie considérée.
On obtient un premier ensemble de N, échantillons numérisés sur la première voie Vi de la paire de voies traitée (étape 64).
Ensuite, une transformation de Fourier discrète est appliquée sur le premier ensemble d’échantillons (étape 68) permettant d’obtenir un premier ensemble de N, valeurs complexes d’échantillons transformés.
De même pour la deuxième voie de réception Vj, on obtient à l’étape 70 un deuxième ensemble de N, échantillons numérisés correspondant au signal d’étalonnage.
Ensuite, une transformation de Fourier discrète est appliquée à l’étape 74 sur le deuxième ensemble d’échantillons permettant d’obtenir un deuxième ensemble de Nj valeurs complexes d’échantillons transformés.
Enfin, à l’étape 76, on calcule le déphasage à partir de la différence de phase obtenue à partir de la phase calculée pour les premier et deuxième ensembles de valeurs complexes.
Le procédé décrit ci-dessus en référence à la figure 3 est appliqué pour l’estimation d’un déphasage pour un signal d’étalonnage donné pour chaque paire de voies considérée à chaque itération.
L’invention permet de synchroniser les voies de réception à un échantillon près, y compris lorsque chaque horloge d’échantillonnage est entachée d’une erreur de fluctuation, appelée jitter, grâce à la mise en œuvre itérative.
En effet, généralement, pour un signal d’étalonnage sinusoïdal de fréquence f, la phase sur la voie de réception V s’écrit :
t) = 2π/(ί + εζ(ί) + Tj + t0) (EQ5)
Où t est l’instant théorique et eff) est le jitter à l’instant t, est le décalage temporel et t0 une origine temporelle. ε(·(ί) est une réalisation d’une variable aléatoire gaussienne εζ d’écart-type asi, typiquement de l’ordre d’une picoseconde (ps). On admet ainsi que variable aléatoire gaussienne ε; est bornée par une valeur maximale smax quel que soit i, valant un certain nombre de fois l'écart-type. En pratique, on pourra prendre par exemple 3 à 5 fois l'écart-type.
Pour la voie de réception Vj, de manière analogue, la phase s’écrit :
(Pjtf, 0 = 2π/(ί + ε/t) + τ} + t0) (EQ6)
Le déphasage entre ces deux voies pour le même signal d’étalonnage est défini par :
&<Pij(f, t) = t) - t) (EQ7)
Ce déphasage peut s’écrire autrement :
Δφί7(/, t) = + Δτί>;·) (EQ8) où £;7(t) = ej - si, et Δτ,j = tj - Tj correspondant finalement au retard de la voie d'indice j par rapport à celle d'indice i.
Dans la mesure où £, et £y sont des variables gaussiennes, Sij est également une variable aléatoire gaussienne.
Dans le procédé de l’invention, on calcule un premier déphasage pour un premier signal d’étalonnage de première fréquence f :
bfpijif, ti) = + £^-(/0) (EQ9)
On calcule un deuxième déphasage pour un deuxième signal d’étalonnage de deuxième fréquence +Sf :
Δ·?///· + Sf, t2) = 2n(f + Sf) (àtirj + £i.7(t2)) (EQ10)
L’indice k d’itération a été omis pour simplifier les notations, les formules s’appliquant pour tout k.
La différence entre ces déphasages s’exprime par :
A<Pij(f + Sf, t2) - ΔφΑ(/, t7) = 2π 5/[Δτί;7 + E^ff, t2,5/)] (EQ11)
Où EijÇt^t^Sf) est une erreur correspondant à la réalisation d’une variable aléatoire d’écart-type suivant :
^u = at,j2(l + 2(Z) + 2(i) ) (EQ12)
Si est grand devant 1, cet écart-type est donné par la formule suivante :
σΕ.. « 2a£ij-f (EQ13)
L'erreur maximale Emax sur Εί}· suit donc celle smax sur σε. :
Emax œ 2,smax— (EQ14)
Cette erreur maximale Emax n’est pas négligeable au vu des ordres de grandeur de f et de Sf, mais l’application par itérations successives permet de la diminuer progressivement.
En effet, la première mesure du décalage temporel correspond au décalage temporel vrai entaché d'une première erreur bornée par Emax0. La correction de ce décalage temporel par cette première mesure fait que le décalage temporel suivant Δτιηαχ,ι se réduit à l'erreur de mesure, bien plus faible que &Tmax0, ce qui permet d'augmenter Sf par rapport à 5/0, et par là même de diminuer Emaxl, et ainsi de suite à chaque itération suivante. L’application itérative permet de diminuer l'erreur de mesure due aux jitters de fréquence d'échantillonnage, et ainsi de recaler les voies à un échantillon près.
On décrit ci-dessous en référence aux figures 4 à 11 un mode de réalisation d’un module de compensation de décalage temporel 26,, appelé également dispositif de synchronisation, adapté à mettre en œuvre l’étape 42 de compensation de décalages temporels, notamment pour un système de réception de deuxième type, dans lequel les fréquences d’échantillonnage Fei sont différentes.
Chaque fréquence d'échantillonnage Fe, est bien supérieure à la fréquence maximale de fonctionnement des composants numériques programmables (FPGA) situés en aval des CAN, en particulier dans le module de traitement numérique de signal 12.
Le module d’interfaçage 10, a pour fonction de transformer le flux d'échantillons série au rythme Fef en flux série de paquets de P échantillons en parallèle à la troisième fréquence yi, P étant un nombre entier non nul, cette troisième fréquence étant plus lente et compatible avec la quatrième fréquence ou fréquence de travail des composants numériques programmables FT. On désigne par Si(t) le signal numérique délivré par le module d’interfaçage 10,, issu d’un signal analogique s;(t) correspondant.
Le module d’interfaçage 10, est, dans ce mode de réalisation, un démultiplexeur à un ou plusieurs étages de démultiplexage, fournissant des paquets de P échantillons en parallèle. Les démultiplexeurs 10, des différentes voies de réception ne sont pas synchronisés, et ne sont pas synchronisables car les fréquences Fei sont différentes, et F6‘ par conséquent les valeurs -y- sont également différentes.
Le module de compensation de décalage temporel 26,, branché entre le module d’interfaçage 10, et le module de traitement numérique 12,, a pour fonction, à partir d'un flux d'entrée série de paquets de P échantillons successifs passés en parallèle, les échantillons étant obtenus à une fréquence d'échantillonnage Fei et ayant subi un possible décalage de temps lié à la voie i, de former des séries de échantillons successifs, toujours formatées en paquets de P échantillons successifs en parallèle, dont le premier échantillon desdites séries correspond, quel que soit i, au même temps absolu, c'est-à-dire au temps courant dans le flux d'entrée corrigé du décalage temporel à appliquer.
Chaque module de compensation de décalage temporel 26, reçoit en entrée une valeur de décalage temporel Δτί Γ entre la voie V, et la voie de référence Vr, calculé par le procédé décrit ci-dessus.
Le système de synchronisation comprend un module de comptage 100, qui est, dans le mode de réalisation préféré un module de comptage commun à tous les dispositifs de synchronisation 26,, qui distribue une même valeur de compteur à un instant donné à chaque dispositif de synchronisation.
En variante, le module de comptage 100 est adapté à effectuer une synchronisation des compteurs des dispositifs de synchronisation 26,, par exemple par une remise à zéro initiale, de façon à ce que chacun des compteurs délivre une même valeur de compteur à chaque module de compensation de décalage temporel 26,.
Chaque module de traitement numérique 12, peut, par exemple, réaliser une transformée de Fourier discrète (TFD) sur les échantillons successifs d'une série, correspondant à une durée de signal AT qui est la même pour toutes les voies de réception. Ainsi, quel que soit i :
£ = AT (EQ15)
En particulier pour des applications interférométriques, il est nécessaire que les séries de A; échantillons successifs pour des valeurs de i différentes, correspondent toutes au même intervalle de temps absolu pour que le déphasage entre fin de voies, entre deux voies données, soit représentatif de celui en sortie des antennes desdites deux voies sur un même signal incident.
La figure 4 illustre en détail un module de compensation de décalage temporel 26j faisant partie de la voie de réception Vj.
Le module de compensation de décalage temporel 26, reçoit en entrée des Fepaquets de P échantillons à la troisième fréquence -y-, et fournit en sorties des séries de Aj échantillons, par paquets de P échantillons.
La figure 5 illustre un premier problème à résoudre du fait que le nombre Nt n’est pas, généralement, un multiple de P.
La figure 5 illustre la parallélisation du flux d’échantillons en P lignes parallèles, réalisée par le démultiplexeur 10,. Chaque échantillon est symbolisé par une case 140. Ces échantillons sont illustrés dans un diagramme à deux axes temporels T, et T2. Les paquets 150 de P échantillons sont référencés par un indice qi. La durée correspondant à un paquet est de PTet =-^·· Les flèches recourbées 160 indiquent la continuité des échantillons dans le temps.
Les séries 18 à fournir en sortie sont des séries de Af échantillons, référencées par un indice kit montrées en en traits épais. Cependant, le nombre A, n’étant pas un multiple de P, chaque série 18 ne commencent pas systématiquement par un paquet de P échantillons lui appartenant intégralement, comme illustré à la figure 5 par l’échantillon d’indice 0 de chaque paquet.. La position du premier échantillon d’une série 18 dans un paquet de P échantillons 150 évolue dans le temps, et dépend du reste F, de la division euclidienne de Nt par P.
Le nombre Ni s’écrit sous la forme :
Ni = MxP + Ri (EQ16) avec 0 < Ri < P, M étant la partie entière de Nt divisé par P, M — Ent(y) Ent(.) étant la fonction partie entière, et Ri le reste de la division euclidienne de Ni par P.
En utilisant l’opérateur modulo Mod(.,.) on écrit :
Ri = Mod(Ni,P) (EQ17)
Les figures 6 et 7 illustrent chacune des échantillons issus de deux voies de réception V, et Vj, à synchroniser entre elles, selon un double axe temporel de manière analogue à la représentation de la figure 5, par paquets de P échantillons correspondant à une même abscisse sur l’axe
Les fréquences d’échantillonnage sont respectivement égales à Fe, et Fe7, elles sont différentes, et de plus il y un décalage temporel Δτί7 entre les deux voies, comme illustré à la figure 6.
Une de ces deux voies de réception est la voie de référence.
La voie de référence est choisie comme étant la voie qui véhicule le signal reçu avec un retard de temps par rapport à toutes les autres voies.
Les séries d’échantillons 18,-1 et 18r1 comprenant respectivement N( et Nj échantillons sont à synchroniser en sortie comme expliqué ci-dessus et comme illustré schématiquement par la figure 7.
En effet, les séries référencées 18’u et 18’71 sont composées de mêmes échantillons de signal que les séries correspondantes respectives 18,^ et 18j,i de la figure 6. Les séries Ιδ’,-ι et 18\ι sont obtenues en sortie des dispositifs de synchronisation 26, et 26j mis en œuvre sur chacune des voies Vj et Vj.
Comme illustré à la figure 4, le module de compensation de décalage temporel 26, d’une voie de réception V, comporte une mémoire 21, accessible en écriture et en lecture par des accès indépendants, dans laquelle sont mémorisés des paquets 150 d’entrée de P échantillons du signal numérisé fournis par le module 10,, écrits dans la mémoire 21, à la troisième fréquence Pei/P.
Le module de compensation de décalage temporel comprend également deux ensembles de registres 23, et 25,, chaque ensemble comprenant un nombre de registres égal à P fois le nombre de bits des échantillons. Le premier ensemble de registres 23, est alimenté par des premiers paquets de P échantillons lus dans la mémoire 21, à la quatrième fréquence ou fréquence de de travail Fr, qui est la fréquence de travail.
Le deuxième ensemble de registres 25, est branché en sortie du premier ensemble de registres 23, et est adapté à mémoriser des deuxièmes paquets de P échantillons. Chaque deuxième paquet est décalé d’une période d’horloge 1/FT par rapport à un premier paquet de P échantillons correspondant.
En notant S4i le signal numérisé de sortie du premier ensemble de registres 23, et S2i le signal numérisé de sortie du deuxième ensemble de registres 25, la relation suivante est vérifiée :
52,î(î) = (EQ18)
En d’autres termes, et comme illustré à la figure 8, à un instant donné, les sorties des deux ensembles de registres 25, et 23, forment un paquet double 17 de 2P échantillons successifs. Par exemple, le paquet 17 est formé des paquets 17t et 172. Le paquet 172 d’échantillons issus du deuxième ensemble de registres 25, comporte les échantillons d’indices {Lk., ....,Lk. + P - 1} et le paquet 1 7t d’échantillons issus du premier ensemble de registres 23, comporte les échantillons d’indices {Lk. + P, ....,Lk. + 2P - 1}.
Les sorties des premier et deuxième ensembles de registres sont branchés en entrée d’un multiplexeur 27,, adapté à sélectionner P échantillons consécutifs parmi les 2P échantillons d'un paquet double en utilisant une adresse de multiplexage, pour former un troisième paquet de P échantillons.
Le module de compensation de décalage temporel 26, comprend un automate 28, qui est un module programmable comportant au moins un processeur de calcul et un élément de mémoire adapté à mémoriser des valeurs de paramètres.
Dans un mode de réalisation, l’automate est réalisé à l'aide de circuits numériques. Dans un autre mode de réalisation, l'automate est réalisé dans le FPGA dédié à la réalisation du module 12,.
L'automate 28, qui reçoit en entrée la valeur de décalage temporel Δτί;· à appliquer et une valeur q d’un compteur courant à la fréquence FT et comptant en permanence cycliquement de 0 à QA -1, QA correspondant au nombre d'états du compteur qui vaut précisément (M + 1) x P, la période de ce cycle valant donc :
TA= — = P x ΔΤ (EQ19)
Ft
En pratique, il est usuel de choisir P = 2B où B est une valeur entière, par exemple B = 3.
En variante, la valeur de compteur q est calculée par l’automate 28, à partir d’une horloge interne de cet automate (non représentée en figure 4).
L’automate 28, est adapté à calculer, en temps réel, pour chaque valeur courante q, une adresse de lecture dans la mémoire 21 j, AM(q), et une adresse de multiplexage du multiplexeur 27,, AX(q). Il est à noter que l’indice i a été omis pour simplifier les notations.
Les adresses de multiplexage sont comprises entre 0 et P - 1, et sont calculées modulo P. Plusieurs exemples d’adresses de multiplexage AX(g) sont montrés à la figure
8.
L’automate 28; calcule également un indicateur de maintien IAM(.q) de l’adresse de lecture en mémoire courante, qui est mis en œuvre lorsqu’une adresse de multiplexage courante est inférieure à une adresse de multiplexage précédente.
Les valeurs calculées par l’automate 28, sont, dans le mode de réalisation préféré, données par les formules suivantes.
À l’initialisation : lAM(g - 1) = 0 (EQ20)
AM (g - 1) = Ent(^) si Δτί 7 > 0 (EQ21)
AM (g -1) = -1 Si Atij = 0 (EQ22)
Après initialisation, les formules récurrentes suivantes sont appliquées :
AX(g) = Mod (Ent g) x (P — - Μοά(Δτί<7, P), p) (EQ23)
IAM(g) = 0 si AX(g) > AX(g - 1) (EQ24)
1AM (q) = 1 si AX(g) < AX(g-1) (EQ25)
AMÇg) = Mod(AM(q - 1) + 1 - IAM(q),NJ (EQ26)
Le décalage temporel Δτί; est une donnée d'entrée prise en compte à chaque début de période d’automate TA.
Les figures 9 et 10 illustrent un exemple de synchronisation entre deux voies sur une période d’automate TA. Dans l’exemple, P = 8, = 62, Nj = 63 et Δτ£;· valant sensiblement — ou —.
8Ft Fei
Les séries synchronisées 18,, 18j sont entourées d’un cadre en traits épais à la figure 10. Les colonnes 19 de la figure 10 indiquent le maintien de l’adresse de lecture en mémoire précédente.
La figure 11 est un logigramme des principales étapes d’un procédé mis en œuvre par un module de compensation de décalage temporel 26, tel que décrit ci-dessus.
Le procédé est mis en œuvre en parallèle sur toutes les voies de réception. Les étapes décrites ci-après concernent une seule voie de réception V,. Les mêmes étapes sont effectuées sur toutes les voies de réception, ce qui permet d’aboutir à une synchronisation entre toutes les voies de réception.
Le procédé comprend une première étape 101 de réception et mémorisation du décalage temporel ΔτΓιί par rapport à la voie de référence à appliquer.
À l’étape d’initialisation 102, les valeurs d’adresse de lecture AM(q) , d’adresse de multiplexage AX(q) et d’indicateur de maintien /4^(17) sont initialisées et mémorisées selon les formules (EQ20) à (EQ22) ci-avant définies.
À l’étape 104, la valeur q de compteur courant est reçue.
Comme expliqué précédemment, chaque automate de chaque voie de réception utilise la même valeur de compteur courant q au même instant temporel, grâce à la mise en œuvre du module de comptage 100.
À l’étape 106 est calculée et mémorisée l’adresse de multiplexage AX(q) courante, selon la formule (EQ23), et à l’étape suivante 108 l’adresse de multiplexage AX(q) courante est comparée à l’adresse de multiplexage précédente mémorisée.
L’indicateur de maintien IAM(q) est ensuite calculé et mémorisé à l’étape 110, le calcul étant effectué en fonction du résultat de l’étape de comparaison précédente selon les formules (EQ24) et (EQ25). L’adresse de lecture AMÇq) est également calculée selon la formule (EQ26), et mémorisée.
Ensuite on obtient à l’étape 112, à partir des premier ensemble de registres et deuxième ensemble de registres, les paquets de P échantillons correspondant à l’adresse de lecture AM(q) calculée.
Ensuite à l’étape 114 est appliquée l’adresse de multiplexage calculée AX(q) pour obtenir un troisième paquet de P échantillons faisant partie de la série courante de A/ échantillons.
Le procédé retourne ensuite à l’étape 104 de réception d’une valeur de compteur courant.
En d’autres termes, à chaque coup d'horloge de fréquence FT, la valeur de q s'incrémente de 1, et on calcule AX(q), lAM (q) et AM (y).
Ces valeurs calculées sont ensuite appliquées pour la formation d'une série de Ni échantillons comme expliqué en détail ci-dessus.
Il est entendu que le dispositif et procédé de synchronisation décrits ci-dessus s’appliquent également dans le cas dans lequel chaque voie de réception comporte un convertisseur analogique-numérique fonctionnant à une même fréquence d’échantillonnage Fe.
Claims (10)
- REVENDICATIONS1Procédé d’étalonnage de décalage temporel entre voies d’un système de réception multivoies de signaux radioélectriques, le système comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogique-numérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables, le procédé étant caractérisé en ce qu’il comporte, suite à une mise sous tension du système de réception, pour au moins une paire de voies de réception comportant une première voie de réception et une deuxième voie de réception, des étapes de :-a) première injection en entrée des première et deuxième voies de réception d’un premier signal d’étalonnage sinusoïdal ayant une première fréquence, et mesure (36) d’un premier déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,-b) deuxième injection en entrée des première et deuxième voies de réception d’un deuxième signal d’étalonnage sinusoïdal ayant une deuxième fréquence, égale à la première fréquence augmentée d’une valeur de décalage de fréquence, et mesure (38) d’un deuxième déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,-c) calcul (40) d’un décalage temporel à partir d’une différence entre lesdits premier et deuxième déphasages calculés, et mémorisation du décalage temporel calculé.
- 2, - Procédé selon la revendication 1, comportant en outre une étape :d) de compensation (42) de décalage temporel correspondant au décalage temporel calculé entre lesdites première voie de réception et deuxième voie de réception.
- 3, - Procédé selon la revendication 2, dans lequel les étapes a), b), c) et d) sont itérées, avec, à chaque itération, une valeur de décalage de fréquence supérieure à la valeur de décalage de fréquence de l’itération précédente.
- 4. - Procédé selon l’une des revendications 2 ou 3, comportant une étape de sélection d’une voie de réception de référence, le procédé étant mis en œuvre pour chaque paire de voies de réception formée par ladite voie de réception de référence et une autre voie de réception de l’ensemble de voies de réception.
- 5. - Procédé selon la revendication 4, dans lequel ladite voie de réception de référence choisie est la voie de réception qui est temporellement en retard par rapport aux autres voies de réception.
- 6. - Procédé selon l’une des revendications 3 à 5, dans lequel chaque signal d’étalonnage sinusoïdal injecté est échantillonné à une fréquence d’échantillonnage (Fej) et dans lequel l’étape de compensation de décalage temporel est mise en œuvre par un module de compensation de décalage temporel sur chaque voie de réception, chaque module de compensation de décalage temporel ayant un incrément de correction de décalage temporel associé.
- 7. - Procédé selon la revendication 6, comportant un arrêt des itérations lorsque le décalage temporel calculé est inférieur à la moitié dudit incrément de correction de décalage temporel.
- 8. - Système d’étalonnage de décalage temporel entre voies d’un système de réception multivoies de signaux radioélectriques comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogiquenumérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogique-numérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables, le système d’étalonnage étant caractérisé en ce qu’il comporte des modules adaptés à, suite à une mise sous tension du système de réception, pour au moins une paire de voies de réception comportant une première voie de réception et une deuxième voie de réception :-a) effectuer une première injection en entrée des première et deuxième voies de réception d’un premier signal d’étalonnage sinusoïdal ayant une première fréquence, et mesurer un premier déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,-b) effectuer une deuxième injection en entrée des première et deuxième voies de réception d’un deuxième signal d’étalonnage sinusoïdal ayant une deuxième fréquence, égale à la première fréquence augmentée d’une valeur de décalage de fréquence, et mesurer un deuxième déphasage en sortie entre ladite première voie de réception et ladite deuxième voie de réception,-c) calculer un décalage temporel à partir d’une différence entre lesdits premier et deuxième déphasages calculés, et mémoriser le décalage temporel calculé.
- 9, - Procédé de synchronisation entre voies d’un système de réception multivoies de signaux radioélectriques, le système comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogiquenumérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogique-numérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables, comportant, pour au moins une paire de voies de réception, une phase d’étalonnage de décalage temporel mettant en oeuvre un procédé conforme à l’une des revendications 1 à 7, et une phase d’application d’une compensation du décalage temporel estimé en sortie du module d’interfaçage d’au moins une des voies de ladite paire de voies par rapport à une voie de référence, de manière à fournir des séries d’échantillons numériques synchronisés en entrée du module de traitement numérique du signal, chaque série d’échantillons numériques synchronisés comportant un nombre d’échantillons correspondant à une même durée et chaque premier échantillon de chaque série correspondant temporellement à un même instant.
- 10. - Système de synchronisation entre voies d’un système de réception multivoies de signaux radioélectriques, le système de réception comportant un ensemble de voies de réception de signaux radioélectriques, chaque voie de réception comportant une chaîne de réception délivrant un signal électrique en entrée d’un convertisseur analogique-numérique ayant une fréquence d’échantillonnage associée, et un module d’interfaçage branché en sortie dudit convertisseur analogique-numérique et adapté à fournir des ensembles d’échantillons de signal numérisé en entrée d’un module de traitement numérique de signal comportant un ou plusieurs composants numériques programmables, le système de synchronisation comportant un système d’étalonnage de décalage 5 temporel selon la revendication 8, mis en œuvre dans une phase d’étalonnage de décalage temporel pour au moins une paire de voies de réception, et chaque voie de réception comportant un module de compensation (26ï.....26N) de décalage temporel, branché en sortie d’un module d’interfaçage (10^..., 10N) correspondant, le module de compensation de décalage temporel d’une voie étant adapté 10 à compenser le décalage temporel estimé par rapport à une voie de référence, de manière à fournir des séries d’échantillons numériques synchronisés en entrée du module de traitement numérique du signal, chaque série d’échantillons numériques synchronisés comportant un nombre d’échantillons correspondant à une même durée et chaque premier échantillon de chaque série correspondant temporellement à un même instant.
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| FR1800297A Active FR3080249B1 (fr) | 2018-04-11 | 2018-04-11 | Procede et systeme d'etalonnage de decalage temporel entre voies d'un systeme de reception multivoies |
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