FR3070091A1 - Systeme electronique comprenant une couche de redistribution inferieure et procede de fabrication d'un tel systeme electronique - Google Patents

Systeme electronique comprenant une couche de redistribution inferieure et procede de fabrication d'un tel systeme electronique Download PDF

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Abstract

Un procédé de fabrication d'un système électronique (S) comprenant : - une étape de réalisation d'une pluralité d'interconnexions réalisées par dépôt métallique sur l'élément sacrificiel (2) afin de former une couche de redistribution inférieure (7) définissant une pluralité de ports de connexion inférieurs (71) reliée à une pluralité de ports de connexion internes (72), - une étape de dépôt d'au moins un composant électronique (3) sur la couche de redistribution inférieure (7), et - une étape de réalisation d'une pluralité d'interconnexions tridimensionnelles réalisées par dépôt métallique de manière à relier les connecteurs (30) du composant électronique (3) aux ports de connexion internes (72) de la couche de redistribution inférieure (7).

Description

SYSTEME ELECTRONIQUE COMPRENANT UNE COUCHE DE REDISTRIBUTION INFERIEURE ET
PROCEDE DE FABRICATION D’UN TEL SYSTEME ELECTRONIQUE
DOMAINE TECHNIQUE GENERAL ET ART ANTERIEUR
La présente invention concerne un système électronique adapté pour être fixé à un circuit imprimé, le circuit imprimé pouvant être ensuite monté dans un appareil électronique, par exemple, un téléphone intelligent.
De manière connue, un système électronique peut comporter plusieurs puces électroniques qui sont montées dans un boîtier pour former une interface entre les puces électroniques et le circuit imprimé, connu de l’homme du métier sous sa désignation anglaise « Printed Circuit Board » (PCB). A cet effet, le boîtier comporte des ports de connexion.
Afin de pouvoir améliorer les performances d’un tel système électronique, il est nécessaire de diminuer ou d’éliminer les éléments parasites générés par les connexions qui relient les différentes puces électroniques au boîtier. A cet effet, il est souhaitable de réduire les longueurs électriques de ces connexions en réduisant la distance entre les puces et en miniaturisant le boiter. Aussi, il a été proposé d’empiler verticalement les puces électroniques dans un même boîtier afin de diminuer davantage les pertes.
Cependant, cette miniaturisation est difficile à atteindre à cause des limitations des techniques actuelles d’assemblage. En effet, la plupart des techniques d’assemblage nécessitent de fabriquer un boîtier, placer les puces électroniques dans le boîtier, connecter lesdites puces électroniques au boîtier en utilisant des fils micro-soudés et à encapsuler l’ensemble pour le protéger de son environnement. L’utilisation de fils microsoudés engendre de fortes pertes, ce qui présente un inconvénient.
Lorsque l’on souhaite obtenir un système comportant un grand nombre de ports de connexion, il est souhaitable de prévoir une couche de redistribution qui permet de former une interface entre les ports de connexion du système et les connecteurs des composants électroniques. En particulier, lorsque la puce électronique comporte des connecteurs denses, c’est-à-dire très proches les uns des autres, une couche de redistribution permet d’écarter les ports de connexion du système afin de coopérer de manière optimale avec un circuit intégré.
A cet effet, on connaît par la demande de brevet US2016/0064342, un système comportant une puce électronique, comportant des connecteurs, qui est positionnée sur un support inférieur avec les connecteurs placés vers le haut. Le support inférieur comporte des ports de connexion métallique. Une couche de redistribution métallique est placée sur les connecteurs de la puce électronique afin de former un système. Des vias traversants permettent de relier la couche de redistribution avec les ports de connexion afin de permettre au système de former un interposeur entre un circuit imprimé et un système auxiliaire. Un tel système nécessite de très nombreuses étapes de réalisation (création de vias, etc.), ce qui augmente son coût. En outre, la couche de redistribution présente une épaisseur importante et nécessite de nombreuses étapes de préparation avant de pouvoir être reliée à la puce électronique, ce qui présente des inconvénients.
Par ailleurs, les composants et les systèmes électroniques nécessitent d’évacuer la chaleur qu’ils génèrent. Le boîtier joue un rôle très important dans la dissipation de cette chaleur puisqu’il permet de l’améliorer ou de la dégrader. On constate que les boîtiers qui utilisent les fils micro-soudés, tel que le QFN, disposent d’une excellente dissipation thermique mais des mauvaises performances électriques. En revanche, les boîtiers du type « flip-chip » affichent des meilleures performances électriques mais disposent d’une mauvaise dissipation thermique.
Il existe ainsi un besoin pour former un système électronique formant boîtier dont les ports de connexion sont reliés de manière optimale aux connecteurs des composants électroniques du système et qui permet une excellente dissipation thermique.
PRESENTATION GENERALE DE L’INVENTION
A cet effet, l’invention concerne un système électronique comprenant une surface avant, le système électronique comprenant :
- une couche de redistribution inférieure définissant une pluralité de ports de connexion inférieurs reliés à une pluralité de ports de connexion internes,
- au moins un composant électronique, chaque composant électronique comportant une surface avant comportant une pluralité de connecteurs et une surface arrière opposée à la surface avant, la surface arrière du composant électronique étant positionnée en regard de la couche de redistribution inférieure du côté des ports de connexion internes,
- une pluralité d’interconnexions tridimensionnelles formant une couche de redistribution reliant les connecteurs du composant électronique aux ports de connexion internes de la couche de redistribution inférieure, et
- une couche d’encapsulation.
Grâce à l’invention, les composants électroniques peuvent être connectés de manière pratique et sans perte entre eux. De plus, les ports de connexion du système sont aisément configurables et le système peut ainsi être directement monté sur un circuit intégré. Un tel système peut avantageusement recevoir des composants électroniques de différentes natures et les relier entre eux de manière pratique. De plus, la couche de redistribution inférieure permet d’offrir une grande flexibilité dans la disposition des ports de connexion du système, c’est-à-dire, les ports de connexion inférieurs de la couche inférieure.
De préférence, le système comprend une pluralité de composants électroniques assemblés verticalement pour former un empilement. Ainsi, tous les connecteurs des composants électroniques sont connectés aux ports de connexion de manière optimale avec un encombrement réduit.
De préférence encore, les composants électroniques possèdent la même orientation dans l’empilement.
Selon un aspect de l’invention, le composant électronique comporte des plots conducteurs d’élévation rapportés sur les connecteurs dudit composant électronique. De tels plots d’élévation permettent de décaler verticalement les connecteurs par rapport à la surface avant du composant électronique. Autrement dit, les plots conducteurs s’étendent en saillie verticale de la surface avant du composant électronique.
De tels plots d’élévation permettent d’améliorer la compatibilité avec les interconnexions ou de décaler la position des connecteurs afin de limiter le risque d’interférence entre les interconnexions tridimensionnelles et le composant électronique. De manière préférée, les plots d’élévation rapportés sont formés préalablement à l’étape de réalisation d’interconnexion tridimensionnelle. De manière avantageuse, les plots d’élévation permettent de rendre compatible les interconnexions tridimensionnelles avec les connecteurs du composant électronique en formant une interface métallique compatible.
De manière préférée, le système électronique comporte :
- un premier empilement de composants électroniques formant un soussystème inférieur dont la surface arrière d’un composant électronique appartient à la surface avant du sous-système inférieure,
- un deuxième empilement de composants électroniques formant un soussystème supérieur et
- une couche de redistribution d’élévation formée entre le sous-système inférieur et le sous-système supérieur de manière à les connecter.
On forme de manière avantageuse un système électronique global formé d’une pluralité de sous-systèmes qui sont empilés verticalement ensemble. La couche de redistribution d’élévation permet de mettre en relation les ports de connexion du soussystème inférieur avec ceux du sous-système supérieur.
De préférence, le système électronique comporte une pluralité de sous-systèmes supérieurs, deux sous-systèmes supérieurs adjacents étant connectés par une couche de redistribution d’élévation. Ainsi, on peut former de manière itérative un grand nombre de sous-systèmes pour obtenir un système électronique global ayant de nombreuses fonctionnalités.
A cet effet, l’invention concerne un procédé de fabrication d’un système électronique comprenant :
- une étape d’application d’un élément sacrificiel sur une pièce de support,
- une étape de réalisation d’une couche de redistribution inférieure définissant une pluralité de ports de connexion inférieurs reliés à une pluralité de ports de connexion internes,
- une étape de report d’au moins un composant électronique sur la couche de redistribution inférieure, chaque composant électronique comportant une surface avant comportant une pluralité de connecteurs et une surface arrière opposée à la surface avant, la surface arrière du composant électronique étant positionnée en regard de la couche de redistribution inférieure du côté des ports de connexion internes,
- une étape de réalisation d’une pluralité d’interconnexions tridimensionnelles réalisées par dépôt métallique de manière à relier les connecteurs du composant électronique aux ports de connexion internes de la couche de redistribution inférieure,
- une étape d’encapsulation, et
- une étape de séparation du système de l’élément sacrificiel.
Grâce à l’invention, comme l’élément sacrificiel peut être retiré, les ports de connexion inférieurs du système sont rendus accessibles de manière pratique. Le système peut ainsi être directement monté sur un circuit intégré. Un tel système peut avantageusement recevoir des composants électroniques de différentes natures et les relier entre eux de manière pratique. De plus, la couche de redistribution inférieure permet d’offrir une grande flexibilité dans la disposition des ports de connexion du système, c’est-à-dire, les ports de connexion inférieurs de la couche de redistribution inférieure.
De préférence, le procédé comporte une pluralité d’étapes de report de composants électroniques et une pluralité d’étapes de réalisation de couches de redistribution tridimensionnelle. Cela permet avantageusement de former un empilement de composants électroniques connectés ensemble et aux ports de connexion internes de la couche de redistribution inférieure. Grâce à cette pluralité d’étapes, des composants électroniques de mêmes tailles ou de tailles différentes peuvent ainsi être intégrés dans un même système afin d’augmenter la densité de manière optimale.
De préférence, la couche de redistribution inférieure est planaire.
Selon un aspect préféré, le procédé comporte une étape de dépôt d’une couche de passivation de manière à couvrir la surface de la couche de redistribution inférieure et le composant électronique tout en maintenant découverte la pluralité de connecteurs du composant électronique et des ports de connexion internes.
Selon un aspect préféré, le procédé comporte une pluralité d’étapes de réalisation de couches de redistribution inférieure et de couches de passivation de manière à réaliser un empilement de connexions métalliques. Un tel empilement permet de router une forte densité de connexions électriques et de disposer aisément les ports de connexion inférieurs du système.
De manière préférée, l’élément sacrificiel se présente sous la forme d’un film adhésif, en particulier, à double face. Un tel élément sacrificiel est simple à manipuler pour un opérateur. En outre, un film adhésif double face permet de solidariser ensemble le support et les composants électroniques de manière temporaire lors de la réalisation du système.
Selon un aspect de l’invention, l’élément sacrificiel se présente sous la forme d’une couche de résine adhésive.
Selon un autre aspect de l’invention, l’élément sacrificiel se présente sous la forme d’une couche en polymère non adhésive.
De préférence encore, l’élément sacrificiel est configuré pour perdre ses caractéristiques d’adhérence à partir d’une température prédéterminée. Un tel élément sacrificiel peut être retiré de manière pratique sans action mécanique pouvant endommager le système réalisé. De manière préférée, l’élément sacrificiel perd ses caractéristiques d’adhérence à partir d’une température inférieure à 250°C, ce qui évite un endommagement du système lors du chauffage.
D’une autre manière préférée, l’élément sacrificiel est configuré pour perdre ses caractéristiques d’adhérence suite à une illumination, en particulier, par une source de lumière UV tel qu’un laser et/ou une lampe à mercure. Lors d’une telle illumination, l’élément sacrificiel convertit la lumière en énergie thermique ou génère un gaz, ce qui annule les caractéristiques d’adhérence. A cet effet, un élément sacrificiel du type « BrewerBond » ® de Brewer Science, « WSS » ® de 3M ou « SELFA » de Sekisui est particulièrement adapté.
Selon un aspect préféré, l’élément sacrificiel est choisi parmi l’ensemble suivant : « ZoneBond » ®, « BrewerBond » ® et « WaferBond » ® de Brewer Science, « WSS » ® de 3M, «SELFA» ® de Sekisui et « Revalpha » ® de Nitto. De tels éléments sacrificiels présentent des caractéristiques optimales pour un coût réduit. Il va de soi que d’autres dénominations commerciales d’autres sociétés pourraient également convenir.
De préférence encore, l’élément sacrificiel permet un décollage du système électronique par action mécanique sans détérioration. A cet effet, un élément sacrificiel du type « TM-X12 » ® de Hitachi Chemicals est particulièrement adapté.
De manière préférée, des ports de connexion inférieurs s’étendent sous le composant électronique. Autrement dit, les ports de connexion inférieurs sont positionnés de manière pratique et indépendante du composant électronique.
De manière préférée, le procédé comprend une étape de réalisation d’une couche de redistribution supérieure reliée à des connecteurs dudit composant électronique. Ainsi, la surface supérieure et la surface inférieure du composant permettent une redistribution analogue de chaque côté du composant électronique, ce qui facilite la réalisation d’un système à forte densité d’intégration.
De préférence, le procédé comprend une étape de dépôt d’au moins un composant électronique sur la couche de redistribution supérieure, chaque composant électronique comportant une surface avant comportant une pluralité de connecteurs et une surface arrière opposée à la surface avant, la surface arrière du composant électronique étant positionnée en regard de la couche de redistribution supérieure. Des empilements de composants peuvent ainsi être montés en étage grâce à la présence de la couche de redistribution supérieure qui permet d’offrir des ports de connexion aisément accessible pour relier deux empilements différents avec des interconnexions tridimensionnelles. On peut ainsi former des systèmes très complexes et très denses.
De préférence, le procédé comporte une étape de réalisation d’une ouverture dans le système de manière à découvrir la face avant d’au moins un composant électronique ayant une fonction de capteur. Ainsi, le procédé est compatible pour la réalisation d’un système ayant une fonction de capteur.
De préférence, le procédé comporte une étape de mise en place de billes conductrices sur les ports de connexion inférieurs de la couche de redistribution inférieure.
De manière préférée, le procédé comprend au moins deux étapes de dépôt d’une couche de passivation afin de protéger les interconnexions dans le système.
De manière avantageuse, le procédé comprend au moins deux étapes de réalisation d’une pluralité d’interconnexions tridimensionnelles afin de former plusieurs couches de redistribution superposées. Des redistributions complexes peuvent alors être réalisées de manière pratique.
Selon un aspect préféré, le procédé comporte une étape de réalisation d’une couche de passivation préalablement à la couche de redistribution inférieure. Cette couche de passivation comporte des ouvertures pour la réalisation de ports de connexion inférieurs accessibles pour la soudure. On peut ainsi protéger la couche de redistribution inférieure et améliorer la robustesse et la fiabilité du système électronique.
De préférence, le procédé comprend une étape de formation d’un composant passif tridimensionnel lors de l’étape de réalisation d’une pluralité d’interconnexions tridimensionnelles. Un tel élément passif tridimensionnel est de préférence réalisé en une seule étape, ce qui accélère la réalisation du système.
Selon un aspect préféré, le procédé comprend une étape de dépôt d’une couche métallique sur la surface arrière d’au moins un composant électronique de manière à améliorer la dissipation thermique.
De manière préférée, le procédé comporte une étape de report d’au moins deux composants électroniques superposés sur la couche de redistribution inférieure et une étape de connexion des connecteurs desdits composants électroniques lors de l’étape de réalisation d’une pluralité d’interconnexions tridimensionnelles. Des assemblages complexes peuvent avantageusement être réalisés dans un système.
Grâce à l’invention, on réalise de manière pratique et peu onéreuse un système électronique comportant des composants électroniques hétérogènes en s’appuyant sur les interconnexions tridimensionnelles. On tire ainsi avantageusement partie de la dimension verticale pour augmenter la densité d’intégration. De plus, la couche de redistribution inférieure permet de faciliter la disposition des ports de connexion.
PRESENTATION DES FIGURES
L’invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple, et se référant aux dessins annexés sur lesquels :
les figures 1A-1I sont des représentations schématiques d’étapes de réalisation d’un système selon l’invention, la figure 2 est une représentation schématique d’un composant électronique, la figure 3 est une représentation schématique d’un système avec des billes de connexion intégrées à une couche de passivation, la figure 4 est une représentation schématique d’un système avec deux couches de passivation, la figure 5 est une représentation schématique d’un système avec deux couches métalliques d’interconnexions tridimensionnelles, la figure 6 est une représentation schématique d’un système avec une ouverture d’accès à un composant électronique ayant une fonction de capteur, les figures 7 et 8 représentent un système comportant un composant monté en surface, la figure 9 représente un système comportant un composant passif tridimensionnel, les figures 10 et 11 représentent plusieurs formes de réalisation de systèmes comportant une couche de redistribution placée en partie supérieure de manière à se connecter à d’autres composants électroniques, et la figure 12 est une représentation schématique du montage d’un système selon l’invention sur un circuit intégré.
Les figures peuvent bien entendu servir à mieux définir l’invention le cas échéant.
DESCRIPTION D’UN OU PLUSIEURS MODES DE REALISATION ET DE MISE EN OEUVRE
Il va être présenté un système électronique comportant une pluralité de composants électroniques aptes à être montés sur un circuit imprimé afin de former une carte électronique. Une telle carte électronique peut être montée dans toute sorte d’appareils électroniques, par exemple, un ordinateur, une montre, un téléphone intelligent, un objet connecté, un vêtement, un équipement portable, etc.
On forme de manière avantageuse un système du type «System in package» qui comporte plusieurs composants électroniques. Dans l’exemple qui va suivre, il va être présenté la réalisation d’un système comportant des billes conductrices mais il va de soi qu’il est également possible de réaliser un système du type QFN ou LGA dont les ports de connexions s’étendent dans un même plan dans la continuité dudit système, c’est-àdire, sans être en saillie.
Un exemple de fabrication d’un système selon l’invention va être présenté en référence à la figure 1 illustrant plusieurs étapes techniques de fabrication.
Tout d’abord, en référence à la figure 1 A, il est représenté une étape d’application d’un élément sacrificiel 2 sur une pièce de support 1.
De manière préférée, la pièce de support 1 se présente sous la forme d’une surface plane à base de silicium, de verre, de céramique, de métal, de matériaux organiques ou tout type de matériaux aptes à servir de support. La pièce de support 1 est de préférence circulaire ou rectangulaire mais il va de soi que d’autres formes pourraient convenir. De préférence, la surface de support est supérieure à 2000 mm2.
L’élément sacrificiel 2 possède une double fonction. Il permet, d’une part, de positionner de manière précise et robuste la couche de redistribution inférieure 7 du système lors de sa réalisation et, d’autre part, de pouvoir la libérer lorsque le système est réalisé. Autrement dit, l’élément sacrificiel 2 forme un support temporaire pour la couche de redistribution inférieure 7 afin que celle-ci soit intégrée dans le système S.
De préférence encore, l’élément sacrificiel 2 se présente sous la forme d’une couche qui est organique, inorganique, polymérique ou métallique. L’élément sacrificiel 2 peut être déposé par enduction centrifuge, par pulvérisation (spray), parlamination, par pressage, par croissance ou analogue. A titre d’exemple, un élément sacrificiel 2 du type « ZoneBond » ®, « WaferBond » ® et « BrewerBond » ® de Brewer Science, « WSS » ® de 3M, «SELFA» ® de Sekisui et « Revalpha » ® de Nitto. De manière préférée, l’élément sacrificiel 2 se présente sous la forme d’un film adhésif qui est simple à manipuler, en particulier, à double face. De préférence, l’élément sacrificiel 2 est configuré pour perdre ses caractéristiques d’adhérence à partir d’une température prédéterminée. A cet effet, un élément sacrificiel 2 du type « Revalpha » ® de Nitto est particulièrement adapté. D’une autre manière préférée, l’élément sacrificiel 2 est configuré pour perdre ses caractéristiques d’adhérence suite à une illumination, en particulier, par une source de lumière UV tel qu’un laser et/ou une lampe à mercure. Lors d’une telle illumination, l’élément sacrificiel 2 convertit la lumière en énergie thermique ou génère un gaz, ce qui annule les caractéristiques d’adhérence. A cet effet, un élément sacrificiel 2 du type « BrewerBond » ® de Brewer Science ou « WSS » ® de 3M ou « SELFA » ® de Sekisui est particulièrement adapté. De préférence encore, l’élément sacrificiel 2 permet un décollage du système par action mécanique sans détérioration. A cet effet, un élément sacrificiel 2 du type « TM-X12 » ® de Hitachi Chemicals est particulièrement adapté.
En référence à la figure IB, il est représenté une étape de réalisation d’une pluralité d’interconnexions réalisées par dépôt métallique sur l’élément sacrificiel 2 afin de former une couche de redistribution inférieure 7 définissant une pluralité de ports de connexion inférieurs 71 reliés à une pluralité de ports de connexion internes 72. Une telle couche de redistribution 7 permet de connecter des ports de connexion 71,72 qui sont éloignés les uns des autres afin d’améliorer l’intégration.
La couche de redistribution inférieure 7 comporte des ports de connexion inférieurs 71 en contact avec l’élément sacrificiel 2 et des ports de connexion internes 72, en partie supérieure, destinés à venir se connecter avec des composants électroniques 3. Les ports de connexion inférieurs 71 forment les ports de connexion du système S.
En référence à la figure 1 B, il est représenté une étape de dépôt d’une première couche de passivation 4 de manière à couvrir la couche de redistribution inférieure 7 tout en formant des ouvertures 40 maintenant découvert une pluralité de ports de connexion internes 72 de la couche de redistribution inférieure 7.
La première couche de passivation 4 peut être composée d’un matériau organique ou inorganique, tel qu’un oxyde de semi-conducteur, un oxyde de métal, un polymère ou tout autre matériau électriquement isolant. Elle peut être déposée par enduction centrifuge, par spray, par lamination, par pressage, par croissance, par impression (inkjet), par dépôt sous vide ou par tout type de dépôt connu par l’homme du métier. De préférence, les ouvertures 40 sont réalisées à l’aide d’un procédé de photolithographie ou à l’aide d’une gravure parvoie chimique humide et/ou sèche, par plasma ou par laser. De manière préférée, des matériaux photosensibles sont privilégiés compte tenu des avantages offerts par les procédés de photolithographie.
Le dépôt de la première couche de passivation 4 est optionnelle, les composants électroniques 3 pouvant être déposés directement sur la couche de redistribution inférieure 7.
En référence à la figure IC, le procédé comporte une étape de report d’au moins un composant électronique 3 sur la première couche de passivation 4. Comme illustré à la figure 2, chaque composant électronique 3 comporte une surface avant 3A comportant une pluralité de connecteurs 30 et une surface arrière 3B opposée à la surface avant 3A. De préférence, la surface arrière 3B de chaque composant électronique 3 est dépourvue de connecteurs 30. La surface arrière 3B du composant électronique 3 est positionnée en contact de la première couche de passivation 4, en regard de la couche de redistribution inférieure 7. Les composants électroniques 3 sont positionnés en dehors des ouvertures 40 de la première couche de passivation 4 comme illustré à la figure 1 C.
Dans cet exemple, comme illustré à la figure 1 C, deux composants électroniques 3 sont positionnés directement en contact avec la première couche de passivation 4 et sont désignés composants électroniques de rang 1. D’autres composants électroniques peuvent être positionnés en superposition sur les composants électroniques 3 de rang 1, ces composants électroniques 3 étant désignés composants électroniques de rang 2.
Lorsqu’un composant électronique 3 est superposé sur un composant électronique de rang donné n, le composant électronique 3 superposé possède un rang n+1. En référence à la partie droite de la figure IC, un composant électronique de rang 2 est positionné sur un des composants électroniques de rang 1. La surface arrière 3B des composant électroniques 3 de rang 1 est positionnée sur la première couche de passivation 4.
Le positionnement des composants électroniques 3 est réalisé de préférence par une méthode de report dite de «pickand place». Par ailleurs, une couche de colle est appliquée entre deux composants électroniques 3 superposés. La couche de colle est déposée entre la surface arrière 3B du composant électronique 3 de rang supérieur et la surface avant 3A du composant électronique 3 de rang inférieur. Le positionnement précis permet de garantir une interconnexion optimale.
De manière préférée, l’épaisseur verticale totale (composant(s) électronique(s) 3 et couche(s) de colle) est supérieure à 10pm, plus particulièrement, supérieure à 40pm. Les flancs des composants électroniques 3 peuvent être droits, en dépouille et/ou en contre dépouille. Par souci de clarté, seuls des composants électroniques 3 ayant des flancs droits ont été utilisés sur les figures.
En référence à la partie droite de la figure IC, le système électronique S comporte plusieurs composants électroniques 3 assemblés verticalement pour former un empilement. Les composants électroniques 3 possèdent la même orientation dans l’empilement. La surface arrière 3B du composant électronique 3 de rang supérieur est montée sur la surface avant 3A du composant électronique 3 de rang inférieur. Il va de soi que le système électronique S pourrait comprendre un empilement d’un grand nombre de composants électroniques 3 de natures différentes.
De manière préférée, chaque composant électronique 3 de rang supérieur d’un empilement possède des dimensions inférieures au composant électronique 3 de rang inférieur de manière à former un empilement facilitant la formation d’interconnexions tridimensionnelles entre les différents composants électroniques 3. La compacité et la densité d’intégration est ainsi augmentée de manière pratique.
De manière préférée, l’empilement est pyramidal ou en marche d’escaliers. Selon ce dernier cas, il est possible d’empiler des composants électroniques 3 ayant une taille identique ou bien des composants électroniques 3 de taille plus grande par-dessus de composants électroniques 3 de taille plus petite. II va de soi que les composants électroniques 3 peuvent avoir des dimensions différentes.
En l’absence de couche de passivation 4, les composants électroniques 3 sont reportés directement sur la couche de redistribution inférieure 7.
En référence à la figure 1D, il est représenté une étape de dépôt d’une deuxième couche de passivation 4’ de manière à couvrir la surface de la première couche de passivation 4 et la surface avant 3A du composant électronique 3 tout en formant des ouvertures 40’ maintenant découvert la pluralité de ports de connexion internes 72 de la couche de redistribution 7 et les connecteurs 30 des composants électroniques 3.
Selon le besoin du système, la deuxième couche de passivation 4’ est déposée d’une manière conforme ou d’une manière à adapter l’angle des flancs des composants électroniques 3. La deuxième couche de passivation 4’ peut être composée d’un matériau organique ou inorganique, tel qu’un oxyde de semi-conducteur, un oxyde de métal, un polymère ou tout autre matériau électriquement isolant. Elle peut être déposée par enduction centrifuge, par spray, par lamination, par pressage, par croissance, par impression (inkjet), par dépôt sous vide ou par tout type de dépôt connu par l’homme du métier.
Toujours en référence à la figure 1D, les ouvertures 40’ sont réalisées dans la deuxième couche de passivation 4’, afin de découvrir les connecteurs 30 des composants électroniques 3 et les ports de connexion internes 72. De préférence, les ouvertures 40’ sont réalisées à l’aide d’un procédé de photolithographie ou à l’aide d’une gravure par voie chimique humide et/ou sèche, par plasma ou par laser. De manière préférée, des matériaux photosensibles sont privilégiés compte tenu des avantages offerts par les procédés de photolithographie.
Selon le besoin du système, la couche de passivation 4’ est déposée uniquement pour couvrir les flancs des composants électroniques 3 ainsi qu’une partie de la surface du composant électronique 3, formant ainsi un sarcophage autour dudit composant électronique 3. Dans ce cas, les ouvertures 40 dans la couche de passivation 4 sont directement accessibles aux interconnexions tridimensionnelles.
Dans le cas où les surfaces et les flancs des composants électroniques 3 sont isolants sauf au niveau des connecteurs 30, le dépôt de la deuxième couche de passivation 4’ peut ne pas être appliqué, réduisant ainsi le temps et le coût de fabrication.
En référence à la figure 1 E, il est représenté une étape de réalisation d’une pluralité d’interconnexions tridimensionnelles 5 réalisées par dépôt métallique de manière à relier les zones découvertes 40’ de la couche de redistribution 7 aux connecteurs 30 du composant électronique 3.
Les interconnexions tridimensionnelles sont connues en soi, en particulier, par la demande de brevet FR2965659. Dans cet exemple, pour réaliser les interconnexions tridimensionnelles 5, le procédé comporte :
une étape de dépôt d’une couche métallique par évaporation, par pulvérisation ou autre, qui remplit à la fois une fonction de base d’accrochage et de croissance du métal constituant les interconnexions tridimensionnelles. Cette couche métallique peut être composée d’un unique ou de plusieurs matériaux conducteurs de l’électricité et/ou semi-conducteurs.
une étape de dépôt d’une couche épaisse de résine photosensible et une étape de réalisations d’ouvertures par des techniques de photolithographie, par ablation laser ou autres, afin de créer un moule nécessaire au dépôt du métal constituant les interconnexions tridimensionnelles. Ces ouvertures définissent la forme des interconnexions tridimensionnelles 5 ainsi que celles des pistes métalliques reliant les connecteurs 30 du composant électronique 3 aux ports de connexion internes 72. Selon le besoin d’intégration, l’épaisseur de la couche de résine photosensible peut varier de 20 à 700pm et le rapport de forme (résolution) de 0.5 :1 à 50 :1.
une étape de dépôt d’une couche de métal par électrolyse ou toute autre technique de croissance de métal. Le métal déposé peut être du cuivre, de l’or, de l’argent, du nickel, un alliage de métaux ou tout autre matériau conducteur de l’électricité.
une étape de dissolution du moule de résine et une étape de gravure de la couche d’accrochage. Ces procédés sont connus par l’homme du métier. Cependant, dans le cas où la coche d’accrochage contient de l’or, une solution à base de KI+12 et d’additifs pourrait être utilisée pour graver cette couche sans abîmer les interconnexions tridimensionnelles.
Dans cet exemple, les ports de connexion inférieurs 71 et les connecteurs 30 des composants électroniques 3 sont respectivement reliés entre eux par la couche de redistribution formée par les interconnexions tridimensionnelles 5 réalisées par dépôt métallique et par la couche de redistribution inférieure 7. De manière avantageuse, même en cas de pluralité de composants électroniques 3, les interconnexions tridimensionnelles 5 sont réalisées au cours d’une seule et même étape, ce qui procure un gain de temps important. Le nombre de connecteurs 30 reliés entre eux dépend du degré d’interaction entre les deux composants électroniques 3 dans le système électronique S. La couche de redistribution planaire permet d’améliorer le routage entre les composants électroniques 3 ainsi que les ports d'entrées/sorties du système S, en particulier, en cas de forte densité de connecteurs 30.
En référence à la figure 1F, il est représenté une étape d’encapsulation 6 de manière à encapsuler les composants électroniques 3 et les interconnexions 5. De manière préférée, la couche d’encapsulation 6 est réalisée en polymère, par exemple en époxy, et chargée ou non de particules telles que de la silice, de l’alumine, etc. mais il va de soi que d’autres matériaux analogues pourraient convenir. De manière préférée, l’étape d’encapsulation est réalisée par sérigraphie, moulage par injection, par transfert ou par pression. Une telle couche d’encapsulation 6 permet avantageusement d’améliorer la robustesse mécanique ainsi que la fiabilité du système électronique S.
En référence à la figure 1 G, il est représenté une étape de séparation des systèmes S de l’élément sacrificiel 2. L’étape de séparation dépend de la nature de l’élément sacrificiel
2. A cet effet, l’étape de séparation peut être réalisée par dissolution ou gravure, par glissement ou en désactivant l’élément sacrificiel 2 à l’aide d’un laser, d’UV ou en le chauffant comme dans le cas du « Revalpha »® de Nitto. Dans cet exemple, l’ensemble est chauffé à une température comprise entre 120°C et 250°C en fonction de l’élément sacrificiel 2 utilisé, ce qui n’endommage pas le système S.
En référence à la figure 1H, afin de permettre une solidarisation par retournement, le système S comprend des billes conductrices 150 solidarisées aux ports de connexion inférieurs 71 du système S pour se connecter à un circuit imprimé. De telles billes conductrices 150 sont connues de l’homme du métier sous leur désignation anglaise « micro-bump» et ne seront pas présentées en détails. Il va de soi que la solidarisation pourrait également être réalisée sans utiliser de billes conductrices 150. Par exemple, le système S pourrait se présenter sous la forme d’un boîtier du type QFN ou LGA comportant des ports de connexion inférieurs 71 plats.
En référence à la figure 11, il est représenté une étape de découpe de manière à séparer les systèmes électroniques S afin de pouvoir les utiliser de manière individuelle. On obtient ainsi des systèmes électroniques S qui peuvent être solidarisés à un circuit imprimé par différentes techniques. La solidarisation peut être réalisée avec de l’étain, des alliages ou des colles conductrices ou isolantes.
Plusieurs autres formes de réalisation d’un système électronique S selon l’invention sont représentées en référence aux figures 3 à 11. Par souci de clarté et de concision, les éléments identiques ou analogues entre les autres formes de réalisation sont référencés avec la même référence numérique, seules les différences entre les formes de réalisation sont présentées en détails.
En référence à la figure 3, afin de former des plots d’entrée/sortie du système S, le système S comporte une couche de passivation préliminaire 400 qui est appliquée sur l’élément sacrificiel 2 avant la réalisation de la couche de redistribution inférieure 7. Après séparation de l’élément sacrificiel 2, des ouvertures sont formées dans la surface inférieure du système S de manière à atteindre les ports de connexion inférieurs 71 de la couche de redistribution 7. Cela permet avantageusement le montage de billes conductrices 150 dans la couche de passivation préliminaire 400 en contact avec les ports de connexion inférieurs 71. On obtient ainsi un système S comportant des billes conductrices 150 mais dont l’épaisseur est réduite.
En référence à la figure 4, en fonction des besoins, une troisième couche de passivation 4” peut être appliquée après la réalisation des interconnexions 5 et avant l’étape d’encapsulation. En référence à la figure 5, en fonction de la complexité, les étapes de dépôt des couches de passivation 4’, 4” et de dépôt des interconnexions tridimensionnelles 5, 5’ peuvent être répétées pour répondre au besoin d’intégration de systèmes S à haute densité. Autrement dit, on forme des couches de redistribution superposées pour permettre des liaisons complexes entre un grand nombre de connecteurs 30 et un grand nombre de ports de connexion inférieurs 71. Cela est particulièrement avantageux pour router un nombre très grand d’entrées/sorties, pour intégrer séparément les niveaux d’alimentations ou pour intégrer un bouclier protégeant le circuit des interférences électromagnétiques et électrostatiques, etc. En répétant les étapes de passivation et de réalisation d’interconnexions 5, il devient possible de réaliser un système S comportant plusieurs couches de métal ou un système comportant des composants électroniques 3 de même taille qui sont empilés verticalement.
En référence à la figure 6, lorsqu’un des composants électroniques 3 possède une fonction de capteur, une ouverture 60 est réalisée dans le système S afin que la face avant 3A du composant électronique 3, ayant une fonction de capteur, soit découverte. Cette ouverture 60 peut être créée pendant l’étape d’encapsulation, en particulier par «transfer molding » ou après encapsulation en gravant localement la couche d’encapsulation ou à l’aide d’autres techniques connues de l’homme du métier.
En référence aux figures 7 à 8, le système électronique S comporte au moins un organe électronique additionnel XI, par exemple un composant du type « Composé Monté en Surface», qui peut être positionné dans le système S après la réalisation des interconnexions tridimensionnelles 5 (Figure 7) ou avant la réalisation des interconnexions tridimensionnelles 5 (Figure 8). L’organe électronique additionnel XI est ainsi disposé à côté de l’empilement des composants électroniques 3. Les pertes sont alors réduites. Lorsque l’organe électronique additionnel XI est solidarisé avant la réalisation des interconnexions tridimensionnelles 5, ce sont les interconnexions tridimensionnelles 5 qui permettent de réaliser la connexion, ce qui limite le nombre d’étapes de fabrication du système S.
En référence à la figure 9, en lieu et place d’un organe électronique additionnel XI monté à côté du ou des composants électroniques 3, le système électronique S comporte un ou plusieurs composants passifs tridimensionnels X2 qui sont, de préférence, réalisés simultanément aux interconnexions tridimensionnelles 5. Les pertes sont alors réduites et la fabrication rapide et aisée.
Selon un aspect de l’invention non représenté, le composant électronique 3 comporte des plots conducteurs d’élévation rapportés sur les connecteurs 30 dudit composant électronique 3. De tels plots d’élévation permettent de décaler verticalement les connecteurs 30 par rapport à la surface avant 3A du composant électronique 3. Autrement dit, les plots conducteurs s’étendent en saillie verticale de la surface avant 3A du composant électronique 3. De tels plots d’élévation permettent d’améliorer la compatibilité avec les interconnexions 5 ou de décaler la position des connecteurs 30 afin de limiter le risque d’interférence entre les interconnexions tridimensionnelles 5 et le composant électronique 3. De manière préférée, les plots d’élévation rapportés sont formés préalablement à l’étape de réalisation d’interconnexion tridimensionnelle. De manière avantageuse, les plots d’élévation permettent de rendre compatible les interconnexions tridimensionnelles 5 avec les connecteurs 30 du composant électronique 3 en formant une interface métallique compatible.
En référence à la figure 10, il est représenté un système comportant une couche de redistribution supérieure 7’ créée sur un ou plusieurs composants électroniques 3 du système S de manière à permettre le montage de composants électroniques additionnels sur la face supérieure du système S. De manière préférée, la couche de redistribution supérieure 7’ est planaire est réalisée au cours de la même étape de réalisation que la pluralité d’interconnexions tridimensionnelles 5 telle que présentée précédemment. En référence à la figure 10, le système S comporte une couche de redistribution supérieure 7’ créée au-dessus des composants électroniques 3 sur laquelle sont montés un premier composant électronique X3 par l’intermédiaire de billes conductrices 150’ et un deuxième composant électronique X4 par l’intermédiaire de fils micro soudés. Ainsi, une intégration verticale mixte peut être réalisée, ce qui offre une grande flexibilité de conception. Il va de soi que les composants électroniques additionnels peuvent être protégés par une couche d’encapsulation, ce qui offre une protection mécanique et chimique desdits composants additionnels. Cette encapsulation peut être réalisée en même temps que le dépôt de la couche d’encapsulation 6 du système S ou de manière séparée après encapsulation dudit système S.
En référence à la figure 11, il peut être réalisé un système S comportant une pluralité de sous-systèmes SS1, SS2 séparés par une ou une plusieurs couches de redistribution d’élévation 7”. La couche de redistribution d’élévation 7” est créée entre un soussystème inférieur SS1 comprenant un ou plusieurs composants électroniques 3 et un soussystème supérieure SS2 comprenant un ou plusieurs composants électroniques 3. De manière avantageuse, la couche de redistribution d’élévation 7” permet de former un système électronique S comportant un empilement de sous-systèmes SS1, SS2 comportant chacun un empilement de composants électroniques 3 tel que présenté précédemment. De manière avantageuse, la couche de redistribution d’élévation 7” remplit la fonction de la couche de redistribution inférieure 7 lorsque l’on souhaite former un sous-système supérieur SS2 sur un sous-système inférieur SS1. Autrement dit, on forme le sous-système inférieur SS 1 comme enseigné précédemment en référence à la figure 1 puis on forme la couche de redistribution d’élévation 7” et on forme le sous-système supérieur SS2 en utilisant la couche de redistribution d’élévation 7” en lieu et place de la couche de redistribution inférieure 7. On forme ainsi un système électronique S en élévation appelé « Build-up ». La couche de redistribution d’élévation 7” peut être réalisée en une ou plusieurs étapes. Dans cet exemple, elle est réalisée en une première étape de réalisation d’interconnexion tridimensionnelles et une deuxième étape de réalisation d’une couche de redistribution planaire. De préférence, la couche de redistribution d’élévation 7” est plus grande que la surface du composant électronique 3 le plus haut de du sous-système inférieur SS1 de manière à coopérer de manière optimale avec le composant électronique le plus bas du sous-système supérieur SS2. La couche de redistribution d’élévation 7” permet avantageusement de former la liaison entre les strates. De manière préférée et selon le besoin du système, une couche de passivation est déposée en dessous et/ou au-dessus de la couche de redistribution d’élévation 7”. Des ouvertures sont réalisées dans cette couche pour assurer les liaisons électriques entre les interconnexions tridimensionnelles 5 et la couche de redistribution d’élévation 7”.
En référence à la figure 12, le système électronique S peut être relié à un circuit imprimé 9 en connectant les billes conductrices 150 sur les pistes du circuit imprimé 9. La présence d’une couche de redistribution inférieure 7 permet avantageusement d’offrir une grande liberté pour le positionnement des billes conductrices 150 afin de s’adapter à toutes les contraintes du circuit imprimé 9.
Grâce à l’invention, on peut réaliser des systèmes électroniques S permettant une intégration hétérogène et tridimensionnelle. Ce type d’intégration permet une forte miniaturisation ainsi qu’une amélioration des performances des systèmes S sans utiliser des technologies complexes telles que celle des vias traversants.
De manière avantageuse, la méthode de fabrication ne nécessite qu’un faible nombre d’étapes technologiques permettant de réaliser plusieurs systèmes électroniques S simultanément, ce qui réduit le temps et le coût de fabrication.
Ce procédé permet une grande flexibilité de conception. Par ailleurs, la topologie peut être optimisée pour améliorer les performances électriques et thermiques et pour répondre aux besoins d’applications ayant un grand nombre d’entrées/sorties et/ou intégrant des capteurs. L’intégration tridimensionnelle, par utilisation d’une même couche de métallisation ou en intégrant plusieurs couches de métal, permet d’obtenir une miniaturisation optimale sans dégrader les fonctions.
Les différents exemples de réalisation ont été décrits pour des composants électroniques se présentant sous la forme de puces électroniques. Néanmoins, il est rappelé que d’autres types de composants électroniques pourraient convenir.

Claims (17)

  1. REVENDICATIONS
    1. Système électronique (S) comprenant une surface avant (SA), le système électronique comprenant :
    - une couche de redistribution inférieure (7) définissant une pluralité de ports de connexion inférieurs (71) reliés à une pluralité de ports de connexion internes (72),
    - au moins un composant électronique (3), chaque composant électronique (3) comportant une surface avant (3A) comportant une pluralité de connecteurs (30) et une surface arrière (3B) opposée à la surface avant (3A), la surface arrière (3B) du composant électronique (3) étant positionnée en regard de la couche de redistribution inférieure (7) du côté des ports de connexion internes (72),
    - une pluralité d’interconnexions tridimensionnelles formant une couche de redistribution reliant les connecteurs (30) du composant électronique (3) aux ports de connexion internes (72) de la couche de redistribution inférieure (7), et
    - une couche d’encapsulation.
  2. 2. Système électronique (S) selon la revendication 1, comprenant une pluralité de composants électroniques (3) assemblés verticalement pour former un empilement.
  3. 3. Système électronique (S) selon la revendication 2, dans lequel les composants électroniques (3) possèdent la même orientation dans l’empilement.
  4. 4. Système électronique (S) selon l’une des revendications 2 à 3, dans lequel le système électronique (S) comporte
    - un premier empilement de composants électroniques (3) formant un soussystème inférieur (SS1) dont la surface arrière (3B) d’un composant électronique (3) appartient à la surface avant (SA) du sous-système inférieure (SS1),
    - un deuxième empilement de composants électroniques (3) formant un soussystème supérieur (SS2) et
    - une couche de redistribution d’élévation (7”) formée entre le sous-système inférieur (SS1 ) et le sous-système supérieur (SS2) de manière à les connecter.
  5. 5. Système électronique (S) selon la revendication 4, dans lequel le système électronique (S) comporte une pluralité de sous-systèmes supérieurs (SS2), deux soussystèmes supérieurs adjacents (SS2) étant connectés par une couche de redistribution d’élévation (7”).
  6. 6. Système électronique (S) selon l’une des revendications 1 à 5, dans lequel le composant électronique (3) comporte des plots conducteurs d’élévation rapportés sur les connecteurs (30) dudit composant électronique (3).
  7. 7. Système électronique (S) selon la revendication 6, dans lequel les plots conducteurs s’étendent en saillie verticale de la surface avant (3A) du composant électronique (3).
  8. 8. Procédé de fabrication d’un système électronique (S) comprenant :
    - une étape d’application d’un élément sacrificiel (2) sur une pièce de support (1),
    - une étape de réalisation d’une couche de redistribution inférieure (7) définissant une pluralité de ports de connexion inférieurs (71) reliés à une pluralité de ports de connexion internes (72),
    - une étape de report d’au moins un composant électronique (3) sur la couche de redistribution inférieure (7), chaque composant électronique (3) comportant une surface avant (3A) comportant une pluralité de connecteurs (30) et une surface arrière (3B) opposée à la surface avant (3A), la surface arrière (3B) du composant électronique (3) étant positionnée en regard de la couche de redistribution inférieure (7) du côté des ports de connexion internes (72),
    - une étape de réalisation d’une pluralité d’interconnexions tridimensionnelles (5) réalisées par dépôt métallique de manière à relier les connecteurs (30) du composant électronique (3) aux ports de connexion internes (72) de la couche de redistribution inférieure (7),
    - une étape d’encapsulation, et
    - une étape de séparation du système (S) de l’élément sacrificiel (2).
  9. 9. Procédé selon la revendication 8, dans lequel l’élément sacrificiel (2) se présente sous la forme d’un film adhésif, en particulier, à double face.
  10. 10. Procédé selon l’une des revendications 8 et 9, dans lequel l’élément sacrificiel (2) est configuré pour perdre ses caractéristiques d’adhérence à partir d’une température prédéterminée.
  11. 11. Procédé selon l’une des revendications 8 à 10, dans lequel l’élément sacrificiel (2) est configuré pour perdre ses caractéristiques d’adhérence suite à une illumination.
  12. 12. Procédé selon l’une des revendications 8 à 11, dans lequel des ports de connexion inférieurs (71 ) s’étendent sous le composant électronique (3).
  13. 13. Procédé selon l’une des revendications 8 à 12, comprenant une étape de réalisation d’une couche de redistribution supérieure (7’, 7’) reliée à des connecteurs (30) dudit composant électronique (3).
  14. 14. Procédé selon la revendication 13, comprenant une étape de dépôt d’au moins un composant électronique (3) sur la couche de redistribution supérieure (7’), chaque composant électronique (3) comportant une surface avant (3A) comportant une pluralité de connecteurs (30) et une surface arrière (3B) opposée à la surface avant (3A), la surface arrière (3B) du composant électronique (3) étant positionnée en regard de la couche de redistribution supérieure (7).
  15. 15. Procédé selon l’une des revendications 8 à 14, comprenant une étape de réalisation d’une ouverture (60) dans le système (S) de manière à découvrir la face avant (3A) d’au moins un composant électronique (3) ayant une fonction de capteur.
  16. 16. Procédé selon l’une des revendications 8 à 15, comprenant une étape de formation d’un composant passif tridimensionnel (X2) lors de l’étape de réalisation d’une pluralité d’interconnexions tridimensionnelles (5).
  17. 17. Procédé selon l’une des revendications 8 à 16, comprenant une étape de report d’au moins deux composants électroniques (3) superposés sur la couche de redistribution (7) et une étape de connexion des connecteurs (30) desdits 5 composants électroniques (3) lors de l’étape de réalisation d’une pluralité d’interconnexions tridimensionnelles (5).
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