FR3034593A1 - - Google Patents

Abstract

L'invention concerne un récepteur d'horloge comprenant : un oscillateur en anneau (402) adapté à générer un signal d'horloge, l'oscillateur en anneau comprenant une suite de N inverseurs, une entrée d'un premier inverseur (404) étant couplée à un nœud de contre-réaction, une entrée d'un deuxième inverseur (406) étant connectée à une sortie du premier inverseur et à une ligne d'entrée (403) destinée à recevoir un signal d'horloge de référence (IN), et une sortie du deuxième inverseur (406) ou d'un troisième inverseur (410) fournissant un premier signal de phase (Φ1) ; une autre suite (413) d'inverseurs, une entrée d'un premier des autres inverseurs (414) étant couplée au nœud de contre-réaction (402), et une sortie d'un autre des autres inverseurs (420) fournissant un deuxième signal de phase (Φ2) ; et un circuit de commande (424) pour ajuster la fréquence d'oscillation de l'oscillateur en anneau sur la base des phases relatives des premier et deuxième signaux de phase.

Description

B14016FR - DD15962ST 1 RECEPTEUR D'HORLOGE VERROUILLE PAR INJECTION Domaine La présente description concerne le domaine des récepteurs d'horloge, et en particulier un récepteur d'horloge comprenant un oscillateur en anneau.

Exposé de l'art antérieur Les liaisons optiques assurent des débits de transmission de données élevés à faible puissance, et présentent ainsi une solution viable pour le remplacement d'interconnexions classiques en cuivre entre des circuits intégrés. La réception optique est basée sur la capture, en utilisant un dispositif photosensible comme une photodiode, d'un signal lumineux qui est en général codé de façon numérique, et qui peut avoir un niveau de puissance aussi faible que 10 pW. Le dispositif photosensible génère par exemple un petit courant qui est transformé par le récepteur optique en un signal de tension numérique. Afin: de recevoir correctement un signal de données émis de façon optique sur une telle liaison optique, il est en général nécessaire de recevoir un signal de synchronisation. sur la liaison optique. Dans certains modes de réalisation, le signal de synchronisation peut être extrait du signal de données lui-même, mais de telles solutions tendent à être complexes à mettre en oeuvre. En effet, le codage des données va en général 3034593 B14016FR - DD15962ST 2 signifier qu'un front de synchronisation n'est pas présent dans le signal de données pour chaque bit de donnée des données transmises sur la liaison. Afin de générer un signal d'horloge sur le côté récepteur sur la base d'une transmission d'horloge à faible puissance, on a proposé d'utiliser une solution verrouillée par injection. Une telle solution utilise un oscillateur en anneau oscillant à une fréquence donnée. Le signal d'horloge à faible puissance qui est reçu est injecté au niveau d'un noeud de 10 l'oscillateur en anneau afin de modifier sa. fréquence d'oscillation pour venir à la fréquence souhaitée telle que définie par le signal d'horloge. Une difficulté est que, en raison de variations dans le processus de fabrication, la fréquence d'oscillation 15 naturelle de l'oscillateur en anneau peut dans certains cas être relativement éloignée de la fréquence souhaitée. Ainsi, l'injection du signal d'horloge à faible puissance peut ne pas être suffisante pour amener la fréquence d'oscillation de l'oscillateur en anneau à une fréquence souhaitée. Une solution 20 pourrait consister à augmetter la puissance du signal d'horloge transmis, mais cela conduirait à une consommation d'énergie supérieure. Résumé Un objet de- modes de réalisation de la présente 25 description est de résoudre au moins partiellement une ou plusieurs difficultés de l'art antérieur. Selon un aspect, on prévoit un récepteur d'horloge comprenant : un oscillateur en anneau adapté à générer un signal d'horloge, l'oscillateur en anneau comprenant une suite de N 30 inverseurs, où N est un entier impair supérieur ou égal à 3, une entrée d'un premier inverseur de l'oscillateur en anneau étant _ couplée à un noeud de contre-réaction de l'oscillateur en anneau, une entrée d'un deuxième inverseur de l'oscillateur en anneau étant connectée à une sortie du premier inverseur et à une ligne 35 d'entrée destinée à recevoir un signal d'horloge de référence, 3034593 B14016.bR - DD15962ST 3 et une sortie du deuxième inverseur ou d'un troisième inverseur de la suite fournissant un premier signal de phase ; une autre Suite de deux, ou plus, autres inverseurs, une entrée d'un premier des autres inverseurs étant couplée au noeud de contre- 5 réaction de l'oscillateur en anneau, et une sortie d'un autre des autres inverseurs de l'autre suite fournissant un deuxième signal de phase ; et un circuit de commande pour ajuster la fréquence d'oscillation de l'oscillateur en anneau sur la base des phases relatives des premier et deuxième signaux de phase.

10 Selon un mode de réalisation, le signal sur le noeud de contre-réaction est retardé par M inverseurs de la suite de N inverseurs pour générer le premier signal de phase ; et le signal sur le noeud de contre-réaction est retardé par M autres inverseurs de l'autre suite d'inverseurs pour générer le 15 deuxième signal de phase. Selon un mode de réalisation, le circuit de commande comprend un détecteur avance-retard comprenant : un dispositif de mémorisation bistable constitué d'une paire d'inverseurs couplés de façon croisée entre des premier et deuxième noeuds de 20 sortie du détecteur avance-retard ; au moins un premier commutateur couplé entre les premier et deuxième noeuds de sortie et contrôlé sur la base des premier et deuxième signaux de phase ; un deuxième commutateur contrôlé sur la base du premier signal de phase et couplé entre le premier noeud et un premier rail de tension d'alimentation ; et un troisième commutateur contrôlé sur la base du deuxième signal de phase et couplé entre le deuxième noeud et le premier rail de tension d'alimentation. Selon un mode de réalisation, ledit au moins un premier commutateur comprend une paire de premiers commutateurs couplés en série entre les premier et deuxième noeuds de sortie, un premier commutateur de la paire étant contrôlé sur la base du premier signal de phase, et un deuxième commutateur de la paire étant contrôlé sur la base du deuxième signal de phase. Selon un mode de réalisation, le récepteur d'horloge 35 comprend en outre un circuit pour déséquilibrer le dispositif de 3034593 B14016FR - DD15962ST 4 mémorisation bistable, comprenant un premier condensateur couplé sélectivement au premier noeud par un quatrième commutateur et un deuxième condensateur couplé sélectivement au deuxième noeud par un cinquième commutateur.

5 Selon un mode de réalisation, le quatrième commutateur est rendu conducteur par un premier état du premier ou du deuxième signal de phase, et le cinquième conunutateur est rendu conducteur par un deuxième état du premier ou du deuxième signal de phase.

10 Selon un mode de réalisation, le circuit de commande comprend en outre un filtre passe-bas adapté à générer au moins un signal de correction de fréquence, le filtre passe-bas étant adapté à ne pas générer le signal de correction de fréquence si le détecteur avance-retard détecte un changement de signe dans 15 la différence de phase entre les premier et deuxième signaux de phase sur deux périodes consécutives du premier signal de phase. Selon un mode de réalisation, au moins l'un des inverseurs de l'oscillateur en anneau comprend un transistor ayant une grille arrière, le circuit de commande ajustant la 20 fréquence d'oscillation de l'oscillateur en anneau en contrôlant la tension appliquée à la grille arrière. Selon un mode de réalisation, l'oscillateur en anneau comprend en outre un transistor couplé par ses noeuds de conduction principaux entre des inverseurs adjacents de 25 l'oscillateur en anneau, le circuit de commande ajustant la fréquence d'oscillation de l'oscillateur en anneau en contrôlant la tension appliquée à un noeud de commande du transistor. Selon un mode de réalisation, l'oscillateur en anneau comprend en outre un transistor couplé par ses noeuds de 30 conduction principaux entre un transistor de l'un des inverseurs de l'oscillateur en anneau et un rail de tension d'alimentation, le circuit de commande ajustant la fréquence d'oscillation de l'oscillateur en anneau en contrôlant la tension appliquée à un noeud de commande du transistor.

3034593 B14016FR - DD15962ST 5 Selon un mode de réalisation, la fréquence de l'oscillateur en anneau est contrôlée par un signal de tension, le circuit de commande comprenant en outre une pompe de charge adaptée à générer le signal de tension.

5 Selon un autre aspect, on prévoit une liaison optique comprenant : un récepteur optique comprenant un premier dispositif photosensible adapté à recevoir une transmission optique d'un signal de données ; et le récepteur d'horloge susmentionné comprenant un deuxième dispositif photosensible adapté à 10 recevoir une transmission optique du signal d'horloge de référence et couplé à la ligne d'entrée. Selon un autre aspect, on prévoit un procédé de réception d'horloge comprenant : recevoir, sur une ligne d'entrée, un signal d'horloge de référence ; injecter le signal 15 d'horloge de référence dans un oscillateur en anneau comprenant une suite de N inverseurs, où N est un entier impair supérieur ou égal à 3, un premier des inverseurs étant couplé à un noeud de contre-réaction de l'oscillateur en anneau, le signal d'horloge de référence étant injecté à l'entrée d'un deuxième des 20 inverseurs de l'oscillateur en anneau connecté à une sortie du premier inverseur ; générer par l'oscillateur en anneau un premier signal de phase sur une sortie du deuxième inverseur ou d'un troisième inverseur de la suite ; générer, par une autre suite de deux, ou plus, autres inverseurs, un deuxième signal de 25 phase, une entrée d'un premier des autres inverseurs de l'autre suite étant connectée au noeud de contre-réaction de l'oscillateur en anneau, et une sortie d'un autre des autres inverseurs de l'autre suite fournissant le deuxième signal de phase (e) ; et ajuster, par un circuit de commande, la 30 fréquence d'oscillation de l'oscillateur en anneau sur la base des phases relatives des premier et deuxième signaux de phase. Selon un mode de réalisation, le signal sur le noeud de contre-réaction est retardé par M inverseurs de la suite de N inverseurs pour générer le premier signal de phase ; et le 35 signal sur le noeud de contre-réaction est retardé par M autres 3034593 B14016FR - DD15962ST 6 inverseurs de l'autre suite d'inverseurs pour générer le deuxième signal de phase. Selon un mode de réalisation, la détection des phases relatives des premier et deuxième signaux de phase comprend l'utilisation d'un détecteur avance-retard comprenant un dispositif de mémorisation bistable constitué d'une paire d'inverseurs couplés de façon croisée entre des premier et deuxième noeuds de sortie du détecteur avance-retard pour : rendre non conducteur, sur la base des premier et deuxième 10 signaux de phase, au moins un premier commutateur couplé entre les premier et deuxième noeuds de sortie ; contrôler un deuxième commutateur du détecteur avance-retard sur la base du premier signal de phase, le deuxième commutateur étant couplé entre le premier noeud et un premier rail de tension d'alimentation ; et 15 contrôler un troisième commutateur du détecteur avance-retard sur la base du deuxième signal de phase, le troisième commutateur étant couplé entre le deuxième noeud et le premier rail de tension d'alimentation. Selon un autre aspect de la présente description, on 20 prévoit un détecteur avance-retard pour détecter le signe d'une différence de phase entre des premier et deuxième signaux de synchronisation comprenant : un dispositif de mémorisation bistable constitué d'une paire d'inverseurs couplés de façon croisée entre des premier et deuxième noeuds du détecteur 25 avance-retard ; au moins un premier commutateur couplé entre les premier et deuxième noeuds et contrôlé sur la base des premier et deuxième signaux de synchronisation ; un deuxième commutateur couplé entre le premier noeud et un premier rail de tension d'alimentation ; et un troisième commutateur couplé entre le 30 deuxième noeud et le premier rail de tension d'alimentation. Selon un autre aspect, on prévoit un procédé de détection des phases relatives d'un premier et d'un deuxième signal de synchronisation en utilisant un détecteur avance-retard comprenant un dispositif de mémorisation bistable constitué d'une paire d'inverseurs couplés de façon aoisée 3034593 B14016FR - DD15962ST 7 entre des premier et deuxième noeuds de sortie du détecteur avance-retard, le procédé comprenant : rendre non conducteur, sur la base des premier et deuxième signaux de synchronisation, au moins un premier commutateur couplé entre les premier et deuxième noeuds de sortie ; contrôler un deuxième commutateur du détecteur avance-retard sur la base du premier signal de synchronisation, le deuxième commutateur étant couplé entre le premier noeud et un premier rail de tension d'alimentation ; et contrôler un troisième commutateur du détecteur avance-retard 10 sur la base du deuxième signal de synchronisation, le troisième commutateur étant couplé entre le deuxième noeud et le premier rail de tension d'alimentation. Brève description des dessins Les caractéristiques et avantages susmentionnés, et 15 d'autres, apparaitront clairement à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement une liaison 20 optique selon un exemple de réalisation ; la figure 2 illustre schématiquement un récepteur optique pour recevoir un signal d'horloge optique selon un exemple de réalisation ; la figure 3 est un diagramme de fréquence représentant 25 un courant de photodiode minimum pour amener la fréquence de l'oscillateur en anneau de la figure 2 à un niveau souhaité selon un exemple de réalisation ; la figure 4 illustre schématiquement un récepteur d'horloge selon un exemple de réalisation de la présente 30 description ; la figure 5 illustre schématiquement un circuit de commande du circuit de la figure 4 plus en détail selon un exemple de réalisation de la présente description ; 3034593 B14016ER - DD15962ST 8 la figure 6 illustre schématiquement un détecteur avance-retard du circuit de la figure 5 plus en détail selon un exemple de réalisation ; la figure 7 est un chronogramme illustrant des signaux 5 dans le circuit de la figure 6 selon un exemple de réalisation ; et la figure 8 illustre schématiquement un filtre passe-bas du circuit de la figure 5 plus en détail selon un exemple de réalisation.

10 Description détaillée Dans la présente description, le terme « connecté » est utilisé pour désigner une connexion électrique directe entre deux éléments, tandis que le terme « couplé » est utilisé pour désigner une connexion électrique entre deux éléments qui peut 15 être directe, ou bien se faire par l'intermédiaire d'un ou plusieurs autres composants comme des résistances, des condensateurs ou des transistors. En outre, tel qu'il est utilisé ici, le terme « sensiblement » est utilisé pour désigner une plage de +/- 10% de la valeur en question.

20 En outre, dans la description suivante, on décrit des modes de réalisation qui concernent un récepteur d'horloge d'une liaison optique. Cependant, il apparaitra clairement à l'homme de l'art que les modes de réalisation décrits ici pourraient être appliqués à la réception de signaux d'horloge transmis par 25 d'autres moyens qu'une liaison optique. Par exemple, les modes de réalisation décrits ici pourraient être appliqués à la réception d'un signal d'horloge électrique transmis sur une ligne de transmission entre des puces. La ligne de transmission pourrait être longue et/ou susceptible de subir des pertur- 30 bations provoquées par de la diaphonie, ce qui conduirait au besoin de régénérer le signal d'horloge du côté récepteur. La figure 1 illustre schématiquement une liaison optique 100. Comme cela est illustré, sur un côté émetteur, un signal de données D est converti par un émetteur optique 35 (OPTICAL TRANSMITTER) 102 en un signal optique, qui est transmis 3034593 314016FR - DD15962ST 9 par intermédiaire d'un guide d'onde 104 vers le côté récepteur de la liaison optique. Sur le côté récepteur, le signal optique est reçu par un récepteur optique (OPTICAL RECEIVER) 106, qui convertit le signal optique pour retrouver le signal de données 5 D. Pour réaliser cela, il utilise un signal d'horloge CLK, qui est transmis par l'intermédiaire d'un canal d'horloge séparé de la liaison optique. En particulier, sur le côté émetteur, un signal d'horloge CLK est converti en un signal optique par un autre émetteur optique (OPTICAL TRANSMITTER) 108. Ce signal 10 optique est transmis par un autre guide d'onde 110 vers le côté récepteur, où il est reçu par un autre récepteur optique (OPTICAL RECEIVER) 112, et reconverti en un signal de tension CLK, qui est fourni au récepteur optique 106 pour permettre au signal de données optique d'être reçu correctement 15 Le récepteur optique 112 utilise une technique de réception à verrouillage par injection, comme on va le décrire maintenant plus en détail. La figure 2 illustre schématiquement un récepteur d'horloge 200 basé sur un verrouillage par injection. Comme cela 20 est illustré, une photodiode 202 a par exemple sa cathode couplée à un rail d'alimentation VDD, et son anode couplée à un noeud d'injection 204 d'un oscillateur en anneau. L'oscillateur en anneau comprend par exemple des inverseurs 206,'208 et 210 couplés en boucle, l'entrée de l'inverseur 206 étant couplée au 25 noeud d'entrée 204, et la sortie de l'inverseur 208 étant couplée à l'entrée de l'inverseur 210, et fournissant un signal de sortie OUT de l'oscillateur en anneau. La figure 3 est un diagramme de fréquence illustrant un exemple du courant de photodiode minimum IFID Min requis pour 30 changer la fréquence de l'oscillateur en anneau de la figure 2, depuis sa fréquence naturelle FF jusqu'à une fréquence souhaitée DE. Comme cela est représenté par des lignes en trait plein 302 et 304 en figure 3, si une fréquence souhaitée DE est dans une certaine plage par rapport à la fréquence naturelle FF de 35 l'oscillateur en anneau, un courant de photodiode Ippo est 3034593 314016FR - DD15962ST 10 suffisant pour amener la fréquence à la fréquence souhaitée DF. Plus la fréquence souhaitée DF est loin de la fréquence naturelle FF, plus le courant nécessaire est grand. Un exemple est représenté en figure 3, dans lequel une fréquence souhaitée 5 DF est seulement légèrement supérieure à la fréquence FF de l'oscillateur en anneau, et ainsi dans cet exemple un courant de photodiode IPD1, inférieur à Ippo, est suffisant pour amener la fréquence de l'oscillateur en anneau de la fréquence FF jusqu'à la fréquence souhaitée DF.

10 Les lignes en pointillées 306 et 308 en figure 3 représentent le courant requis pour ajuster l'oscillateur en anneau dans le cas où, en raison de variations dans le processus de fabrication, PV, la fréquence naturelle de l'oscillateur en anneau est à une fréquence FF' très différente des fréquences FF 15 et DF. Dans un tel cas, la fréquence souhaitée DF ne tombe pas dans la plage de valeurs couverte par les lignes 306 et 308 de chaque côté de la fréquence FF', et ainsi le courant Ippo n'est plus suffisant pour amener la fréquence d'oscillation de l'oscillateur en anneau à la fréquence souhaitée DF.

20 La figure 4 illustre un récepteur d'horloge 400 basé sur un oscillateur en anneau selon un exemple de réalisation de la présente description. Ce circuit est capable de détecter une correction de fréquence à appliquer à l'oscillateur en anneau, et d'appliquer cette correction de fréquence pour modifier la 25 fréquence d'oscillation naturelle de l'oscillateur en anneau. Le récepteur d'horloge 400 comprend par exemple un oscillateur en anneau 402 comprenant N inverseurs couplés dans une boucle, N étant un entier impair au moins égal à trois. Une ligne d'entrée 403 fournit un signal d'horloge de référence IN à 30 un noeud de l'oscillateur en anneau. Ce signal d'entrée est par exemple généré par une photodiode recevant un signal d'horloge optique, de façon similaire à la photodiode 202 de la figure 2. En variante, comme cela a été mentionné précédemment, le circuit de la ligure 4 pourrait être utilisé pour la réception d'autres 3034593 B14016FR - DD15962ST 11 types de signaux d'horloge, comme des signaux d'horloge électriques transmis entre des puces. Dans l'exemple de la figure 4, il y a cinq inverseurs 404, 406, 408, 410 et 412 couplés dans l'anneau. La ligne 5 d'entrée 403 est par exemple couplée à l'entrée de l'inverseur 406. La sortie de l'inverseur 410 fournit par exemple un signal de phase (1)1. La sortie de l'inverseur 412 forme un noeud de contre-réaction de l'oscillateur en anneau qui est couplé à l'entrée de l'inverseur 404. Dans l'exemple de la figure 4, la 10 sortie de l'inverseur 412 fournit aussi un signal de sortie OUT de l'oscillateur en anneau, fournissant le signal d'horloge récupéré. Toutefois, dans des variantes de réalisation ce signal de sortie OUT pourrait être fourni par un noeud quelconque de l'oscillateur en anneau 402.

15 Le noeud de contre-réaction fourni par la sortie de l'inverseur 412 est aussi couplé à une entrée d'une suite 413 d'autres inverseurs. Dans l'exemple de la figure 4, il y a N autres inverseurs, N étant le même nombre que celui de l'oscillateur en anneau 402. Ainsi, dans l'exemple de la figure 20 4, il y a cinq autres inverseurs 414 à 422 dans la suite 413. La sortie de l'inverseur 420 fournit par exemple un deuxième signal de phase 1)2. Toutefois, dans des variantes de réalisation, il pourrait y avoir moins que N autres inverseurs dans la suite 413.

25 Toute différence de phase entre les signaux de phase (1)1, (1)2 résulte par exemple du signal d'entrée injecté sur la ligne 402. Ainsi en l'absence d'un signal injecté sur la ligne d'entrée 403, les signaux de phases (1)1 et (1)2 sont par exemple en phase. Par conséquent, si le signal de phase (Pl est généré dans 30 l'oscillateur en anneau 402 après un certain retard, introduit par M inverseurs, du signal de contre-réaction pris au niveau de la sortie de l'inverseur 412, le signal de phase (1)2 est généré de façon similaire par M autres inverseurs de la suite 413 recevant le signal de contre-réaction pris au niveau de la 3034593 314016FR - DD15962ST 12 sortie de l'inverseur 412. Le nombre M pourrait être un entier quelconque supérieur ou égal à trois. L'autre inverseur 422, qui par exemple sert à équilibrer la charge du signal de phase (1)2 avec la charge du 5 signal de phase (1)1, est optionnel. Un circuit de commande 424 reçoit les signaux de phase (1)1 et (1)2 et génère un signal de commande VcTRL pour contrôler la fréquence d'oscillation de l'oscillateur en anneau 402 sur la base des phases relatives des signaux (1)1 et (1)2, en d'autres 10 termes sur la base du signe de la différence de phase entre les signaux de phases (hl et e. L'inverseur 404 de l'oscillateur en anneau 402 est illustré plus en détail en figure 4. Comme cela est illustré, l'inverseur 404 est par exemple constitué d'un transistor PMOS 15 426 et d'un transistor NMOS 428 couplés en série par leurs noeuds de conduction principaux entre le rail de tension d'alimentation VDD et la masse. Les grilles des transistors 426, 428 sont couplées à une entrée de l'inverseur 404, et les drains des transistors 426, 428 sont couplés à la sortie de l'inverseur 20 404. Les transistors 426, 428 ont par exemple des grilles arrière permettant d'appliquer une tension. Les transistors sont par exemple des dispositifs SOI (silicium sur isolant), comme des dispositifs FDSOI (SOI complètement déplétés). La tension de commande VoTRI, est par exemple appliquée à l'une ou aux deux des 25 grilles arrière des transistors 426, 428 afin d'ajuster le retard de l'inverseur 404, et de modifier ainsi la fréquence d'oscillation de'l'oscillateur en anneau. Tous les inverseurs de l'oscillateur en anneau 402 peuvent par exemple être contrôlés de cette manière. En variante, dans certains cas il peut être 30 suffisant que l'un ou quelques-uns de ces inverseurs de l'oscillateur en anneau soit contrôlables de cette manière. Plutôt que d'utiliser une grille arrière de transistor pour ajuster la fréquence d'oscillation de l'oscillateur en anneau 402, d'autres techniques seraient possible. Par exemple, 35 un transistor pourrait être couplé en série entre une ou 3034593 B14016FR - DD15962ST 13 plusieurs paires d'inverseurs adjacents dans la suite et être contrôlé par la tension VOERL afin d'ajuster la valeur RC (résistance capacité) au niveau de ces noeuds, et ainsi ajuster la constante de temps pour charger le noeud et commuter l'état de 5 l'inverseur suivant. Dans un autre exemple, on pourrait appliquer une technique de privation de courant à un ou plusieurs des inverseurs de l'oscillateur en anneau. Cela implique de coupler les sources du transistor PMOS de l'inverseur au rail de tension 10 d'alimentation VDD par l'intermédiaire des noeuds de conduction principaux d'un autre transistor PMOS et/ou de coupler la source du transistor NMOS de l'inverseur au rail de masse par l'intermédiaire des noeuds de conduction principaux d'un autre transistor NMOS. Les autres transistors PMOS et/ou NMOS sont 15 contrôlés par la tension VcTRL afin d'ajuster les capacités de source de courant des inverseurs. En fonctionnement, s'il n'y a pas de signal d'injection IN, ou si l'oscillateur en anneau 402 oscille à la même fréquence que le signal d'entrée IN, il y aura une différence de 20 phase négligeable entre les signaux (1)1 et (1)2. Par contre, si l'oscillateur en anneau 402 oscille à une fréquence différente de la fréquence d'horloge de référence IN, l'injection du signal IN va rallonger ou raccourcir le retard de l'inverseur 406. Ce changement va impacter le signal de phase (1)1 dans un énième ,25 cycle de l'oscillateur en anneau 402, mais il va impacter le signal de phase. (1)2 seulement dans le cycle (n+1). Par conséquent, si le signal d'entrée IN tente de modifier la phase de l'oscillateur en anneau 402 en direction du niveau souhaité, le signal de phase (1)2 va rester en avance ou en retard par 30 rapport au signal de phase e. Le circuit de commande 424 détecte par exemple les phases relatives des signaux e et (1)2 afin de générer la tension de commande VcTRL pour contrôler la fréquence d'oscillation de l'oscillateur en' anneau 402. On notera que la boucle de countande assurée dans le circuit de la 3034593 B14016FR - DD15962ST 14 figure 4 va fonctionner même lorsque l'oscillateur en anneau 402 est verrouillé sur la fréquence du signal d'entrée IN. Bien qu'on ait donné en figure 4 des exemples spécifiques de l'endroit où le signal d'horloge de référence IN 5 est injecté dans l'oscillateur en anneau 402 et dans l'autre suite d'inverseurs 413, de l'endroit où le signal de contre-réaction est prélevé, de l'endroit où le signal de sortie OUT est fourni, et de l'endroit où les signaux de phase (I)1, (1)2 sont générés, il apparaitra clairement à l'homme de l'art que 10 d'autres alternatives seraient possibles. Par exemple, les signaux de phase e et (1)2 pourraient être fournis par n'importe quel point correspondant dans l'oscillateur en anneau 402 et dans la suite d'inverseurs 413. En outre, dans certains modes de réalisation, le signal OUT de l'oscillateur en anneau et/ou le 15 signal de contre-réaction fourni aux inverseurs 404 et 414 sont fournis par un inverseur différent de celui fournissant le signal de phase ii)1 afin d'éviter de charger les signaux de phase e et (1)2 de manière différente. Cependant, dans des variantes de réalisation, il serait acceptable d'avoir une désadaptation de 20 charge, et un ou plusieurs condensateurs pourraient être utilisés pour équilibrer la charge. La figure 5 illustre le récepteur d'horloge 400, et en particulier le bloc de commande 424, plus en détail. Comme cela est illustré, le bloc de commande 424 comprend par exemple un 25 détecteur avance-retard 502 qui reçoit les signaux de phase (1)1 et (I)2. Le détecteur avance-retard 502 fournit une impulsion haute s'il y a un premier signe de différence de phase entre les signaux de phase (1)1, 4)2, et une impulsion basse s'il y a un deuxième signe de différence de phase entre les signaux de phase 30 (1)1 et (1)2. La différence de phase a par exemple un signe positif lorsqu'un front du signal de phase (1)2 arrive après un front du signal de phase (1)1, et un signe négatif lorsqu'un front du signal (1)1 arrive après un front du signal de phase (1)2. La sortie du détecteur avance-retard 502 est par 35 exemple couplée à un filtre passe-bas 504. Le filtre passe-bas 3034593 B14016FR - DD15962ST 15 504 élimine par filtrage des changements alternatifs dans la sortie du détecteur avance-retard. En effet, dans certains modes de réalisation, lorsque les signaux de phase 41 et 42 sont en phase et donc qu'aucune correction n'est nécessaire, le 5 détecteur avance-retard 502 est agencé pour générer un signal de sortie alternatif, et cette fréquence est éliminée par lefiltre 502. Cependant, dans certains modes de réalisation, le filtre 504 pourrait être omis. La sortie du filtre passe-bas 504 est couplé à une 10 pompe de charge 506 pour générer la tension de commande VcTRL. Par exemple, la pompe de charge comprend un condensateur. Le filtre 504 génère par exemple des signaux de sortie UP et DN, et le condensateur de la pompe de charge est par exemple chargé lorsque le signal UP est activé, et déchargé lorsque le signal 15 DN est activé. La figure 6 illustre le détecteur avance-retard 502 plus en détail selon un exemple de réalisation. Le détecteur avance-retard 502 comprend par exemple un circuit de mémorisation bistable constitué de deux inverseurs 602 et 604 20 couplés de façon croisée entre des noeuds de sortie OUT1 et OUT2 du détecteur avance-retard 502. Le noeud de sortie OUT1 est couplé à la masse par l'intermédiaire d'un commutateur 606, est le noeud de sortie OUT2 est couplé à la masse par l'intermédiaire d'un commutateur 608.

25 Ces commutateurs 606 et 608 sont contrôlés respectivement par les signaux de phase 41 et 42. En outre, les noeuds de sortie OUT1 et OUT2 sont couplés entre eux par la connexion en série de deux commutateurs 610 et 612. On supposera que les commutateurs 606, 608, 610 et 612 sont rendus conducteurs par un niveau haut 30 du signal de commande appliqué, et rendus non conducteurs par un niveau bas du signal de commande appliqué. Par exemple, les commutateurs sont basés sur des transistors NMOS. Cependant, dans des variantes de réalisation cela pourrait être l'inverse. Le commutateur 610 est contrôlé sur la base du signal 35 de phase 41. Par exemple, un inverseur 614 est couplé entre la 3034593 314016FR - DD15962ST 16 ligne fournissant le signal de phase (1)1 et le noeud de commande du commutateur 610. De façon similaire, le conumtateur 612 est contrôlé sur la base du signal de phase (1)2. Par exemple, un inverseur 616 est couplé entre la ligne fournissant le signal de 5 phase (1)2 et le noeud de commande du conumtateur 612. Dans des variantes de réalisation, les commutateurs 606 et 608 pourraient être remplacés par un seul commutateur contrôlé par une porte NON OU recevant sur ses entrées les signaux de phases (1)1 et (1)2. Optionnellement, un circuit de déséquilibrage est 10 prévu pour déséquilibrer le circuit bistable du détecteur avance-retard. En particulier, lorsque les signaux de phase (1)1 et (1)2 sont en phase, le circuit de déséquilibrage amène par exemple la sortie du détecteur avance-retard 502 à alterner entre des états haut et bas. Le circuit de déséquilibrage 15 comprend par exemple un condensateur 618 couplé au noeud de sortie OUT1 par l'intermédiaire d'un commutateur 620, et un condensateur 622 couplé au noeud de sortie OUT2 par l'intermédiaire d'un commutateur 624. Les condensateurs 618 et 622 sont par exemple couplés à la masse. Les commutateurs 620 et 624 sont 20 par exemple activés sur des périodes alternées. Pour cela, le commutateur 620 est par exemple contrôlé par la sortie inverse QN d'une bascule 626. La bascule 626 a sa sortie inversée QN couplée à son entrée de donnée D. Le commutateur 624 est par exemple contrôlé par la sortie Q de la bascule 626. La bascule 25 626 est par exemple cadencée par le signal de phase (1)1, bien que dans des variantes de réalisation elle puisse être cadencée par le signal de phase (P. Ainsi, sur des périodes paires du signal de phase (I)1, le commutateur 620 va être conducteur, et sur des périodes impaires du signal de phase (1)1, le commutateur 624 va 30 être conducteur. La capacité additionnelle sur le noeud OUT1 ou OUT2 va retarder la charge de ce noeud, de sorte que le circuit bistable va être plus susceptible d'aller vers l'état dans lequel ce noeud de sortie est à l'état de tension haut.

3034593 314016FR - DD15962ST 17 Les capacités des condensateurs 618 et 622 sont par exemple relativement faibles, par exemple sensiblement égales à 1 fF. On va maintenant décrire le fonctionnement du circuit 5 de la figure 6 plus en détail en faisant référence à la figure 7. La figure 7 est un chronogramme illustrant des exemples des signaux de phase (1)1, (1)2 et des signaux de sortie OUT1 et OUT2 du détecteur avance-retard.

10 Initialement, les deux signaux de phases (1)1, (1)2 sont à l'état bas, et ainsi les sorties OUT1 et OUT2 sont couplées entre elles par les commutateurs 610, 612. Les tensions sur ces noeuds sont ainsi à un niveau intermédiaire Vm. Dans un premier exemple en figure 7, le signal de 15 phase (1)1 présente un front montant 702 arrivant avant un front montant 704 du signal de phase (1)2. Le front montant 702 ouvre le commutateur 610, et ferme le commutateur 606, de sorte que la tension OUT1 est amenée vers le niveau de masse. Cela amène la tension OUT2 à aller vers le niveau de tension d'alimentation.

20 L'arrivée du front montant 704 du signal de phase (1)2 ne peut plus changer l'état du circuit bistable. Lorsque les signaux de phase (1)1 et (1)2 passent à l'état bas, les tensions de sortie OUT1 et OUT2 sont réinitialisées par les commutateurs 610, 612 au niveau intermédiaire Vm.

25 Dans un deuxième exemple en figure 7, les signaux de phase (1)1 et (1)2 sont en phase, et ainsi ont des fronts montants 706, 708 arrivant en même temps. Dans cet exemple, le commutateur 620 est par exemple conducteur, et ainsi la descente vers la masse de la tension sur la sortie OUT2 est plus rapide 30 que pour la tension de la sortie OUT1. La tension de la sortie OUT1 passe alors à l'état haut et la tension de sortie OUT2 passe à l'état bas. Ainsi on peut voir que la connexion en série des commutateurs 610 et 612, contrôlés respectivement sur la base 35 des signaux de phases (1)1 et (1)2, permet à l'état métastable de la 3034593 B14016FR - DD15962ST 18 bascule formée par les inverseurs 602, 604 d'être libéré par celui de ces signaux qui arrive le premier. Ainsi, le détecteur 502 présente une faible susceptibilité à des désadaptations induites par des variations dans le procédé de fabrication.

5 La figure 8 illustre le filtre passe-bas 504 plus en détail selon un exemple de réalisation. Le filtre reçoit par exemple seulement le signal OUT1 du détecteur avance-retard. En variante, il pourrait recevoir seulement le signal OUT2. Le signal OUT1 est couplé par un inverseur 802 à une 10 connexion en série de bascules 804 et 806. La bascule 804 reçoit sur son entrée d'horloge le signal de phase e. La bascule 806 reçoit sur son entrée d'horloge le signal de phase (1)2. Le choix de piloter une première bascule en utilisant le signal de phase e et l'autre bascule en utilisant le signal de phase (1)2 est par 15 exemple induit par des raisons d'équilibrage de charge, et dans des variantes de réalisation les deux bascules 804, 806 pourraient être cadencées par l'un ou l'autre des signaux de phase (1)1, (1)2. La sortie de la bascule 804 est couplée à l'entrée de données de la bascule 806, et aussi à une entrée d'une porte 20 NON OU 808, et à une entrée d'une porte ET 810. La sortie de la bascule 806 est couplée à l'autre entrée de la porte NON OU 808 et à l'autre entrée de la porte ET 810. La porte NON OU 808 fournit le signal de commande DN à la pompe de charge 506, alors que la porte ET 810 fournit le signal de commande UP à la pompe 25 de charge 506. En fonctionnement, les signaux DN et UP ne sont activés que lorsque les sorties des bascules 804 et 806 sont dans le même état. Ainsi, lorsque le signal de sortie OUT1 alterne entre des .niveaux haut et bas sur des périodes 30 successives du signal de phase (1)1, aucun des signaux UP et DN ne va être activé. 'L'homme de l'art saura facilement comment étendre le filtre passe-bas de la figure 8 en utilisant une ou plusieurs bascules additionnelles pour éliminer par filtrage les cas dans 35 lesquels le signe de la différence de phase reste le même 3034593 B14016FR - DD15962ST. 19 pendant seulement deux ou pendant seulement trois périodes successives. Un avantage des modes de réalisation décrits ici est qu'une information de phase peut être extraite et utilisée pour modifier la fréquence d'oscillation d'un oscillateur en anneau d'une manière simple et efficace en termes d'énergie. Le détecteur avance-retard tel que décrit ici en relation avec la figure 6, présente l'avantage d'avoir une vitesse de fonctionnement particulièrement élevée, permettant 10 par exemple de détecter le signe de la différence de phase pour des différences de phase de 2 ps ou moins entre les signaux de phase (1)1 et (1)2. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications, et 15 améliorations apparaitront facilement à l'homme de l'art. Par exemple, il apparaitra clairement à l'homme de l'art que des modes de réalisation ont été décrits sur la base de transistors NOS, et que des variantes de réalisation pourraient au moins partiellement être basées sur d'autres 20 technologies de transistors comme la technologie bipolaire. En outre il apparaitra clairement à l'homme de l'art comment on pourrait échanger entre eux le rail d'alimentation positif et le rail de masse dans les divers modes de réalisation et qu'a la place d'une tension de masse, on pourrait utiliser un 25 niveau de tension d'alimentation différent, comme une tension négative. En outre, il apparaitra clairement à l'homme de l'art que les diverses éléments décrits en relation avec les divers modes de réalisation pourraient être combinés, dans des 30 variantes de réalisation, selon des combinaisons quelconques.

Claims (15)

1. REVENDICATIONS1. Récepteur d'horloge comprenant : un oscillateur en anneau (402) adapté à générer un signal d'horloge, l'oscillateur en anneau comprenant une suite de N inverseurs (404 à 412), où N est un entier impair supérieur ou égal à 3, une entrée d'un premier inverseur (404) de l'oscillateur en anneau étant couplée à un noeud de contre-réaction de l'oscillateur en anneau (402), une entrée d'un deuxième inverseur (406) de l'oscillateur en anneau étant connectée à une sortie du premier inverseur et à une ligne 10 d'entrée (403) destinée à recevoir un signal d'horloge de référence (IN), et une sortie du deuxième inverseur (406) ou d'un troisième inverseur (410) de la suite fournissant un premier signal de phase (4)1) ; une autre suite (413) de deux, ou plus, autres 15 inverseurs (414 à 422), une entrée d'un premier des autres inverseurs (414) étant couplée au noeud de contre-réaction de l'oscillateur en anneau (402), et une sortie d'un autre des autres inverseurs (420) de l'autre suite fournissant un deuxième signal de phase (4)2) ; et 20 un circuit de commande (424) pour ajuster la fréquence d'oscillation de l'oscillateur en anneau sur la base des phases relatives des premier et deuxième signaux de phase (4)1, 4)2).
2. 2. Récepteur d'horloge selon leur revendication 1, dans lequel : 25 le signal (OUT) sur le noeud 'de contre-réaction est retardé par M inverseurs de la suite de N inverseurs pour générer le premier signal de phase (4)1) ; et le signal (OUT) sur le noeud de contre-réaction est retardé par M autres inverseurs de l'autre suite d'inverseurs 30 pour générer le deuxième signal de phase (-4)2).
3. 3. Récepteur d'horloge selon la revendication 1 ou 2, dans lequel le circuit de commande (424) comprend un détecteur avance-retard (502) comprenant : 3034593 B14016FR - DD15962ST 21 un dispositif de mémorisation bistable constitué d'une paire d'inverseurs (602, 604) couplés de façon croisée entre des premier et deuxième noeuds de sortie (OUT1, OUT2) du détecteur avance-retard (502) _; au moins un' premier commutateur (610) couplé entre les premier et deuxième noeuds de sortie (OUT1, OUT2) et contrôlé sur la base des premier et deuxième signaux de phase ; un deuxième commutateur (606) contrôlé sur la base du premier signal de phase (4)1) et couplé entre le premier noeud (OUT1) et un premier rail de tension d'alimentation ; et un troisième commutateur (608) contrôlé sur la base du deuxième signal de phase (4)2) et couplé entre le deuxième noeud (OUT2) et le premier rail de tension d'alimentation.
4. 4. Récepteur d'horloge selon la revendication 3, dans lequel ledit au moins un premier commutateur comprend une paire de premiers commutateurs (610, 612) couplés en série entre les premier et deuxième noeuds de sortie (OUT1, OUT2), un premier commutateur (610) de la paire étant contrôlé sur la base du premier signal de phase (4)1), et un deuxième colEtutateur (612) de la paire étant contrôlé sur la base du deuxième signal de phase (4)2).
5. 5. Récepteur d'horloge selon la revendication 3 ou 4, comprenant en outre un circuit pour déséquilibrer le dispositif de mémorisation bistable, comprenant un premier condensateur (618) couplé sélectivement au premier noeud (OUT1) par un quatrième commutateur (620) et un deuxième condensateur (622) couplé sélectivement au deuxième noeud (OUT2) par un cinquième coitunutateur (624) .
6. 6. Récepteur d'horloge selon la revendication 5, dans lequel le quatrième commutateur (620) est rendu conducteur par un premier état du premier ou du deuxième signal de phase (4)1, 4)2), et le cinquième commutateur (624) est rendu conducteur par un deuxième état du premier ou du deuxième signal de phase (4)1, 4)2). 3034593 314016FR - DD15962ST 22
7. 7. Récepteur d'horloge selon la revendication 6, dans lequel le circuit de commande (424) comprend en outre un filtre passe-bas (504) adapté à générer au moins un signal de correction de fréquence (UP, DN), dans lequel le filtre passe- 5 bas est adapté à ne pas générer le signal de correction de fréquence si le détecteur avance-retard détecte un changement de signe dans la différence de phase entre les premier et deuxième signaux de phase sur deux périodes consécutives du premier signal de phase. 10
8. 8. Récepteur d'horloge selon l'une quelconque des revendications 1 à 7, dans lequel au moins l'un des inverseurs de l'oscillateur en anneau (402) comprend un transistor ayant une grille arrière, le circuit de commande (424) ajustant la fréquence d'oscillation de l'oscillateur en anneau en contrôlant 15 la tension (VcTRL) appliquée à la grille arrière.
9. 9. Récepteur d'horloge selon l'une quelconque des revendications 1 à 7, dans lequel l'oscillateur en anneau (402) comprend en outre un transistor couplé par ses noeuds de conduction principaux entre des inverseurs adjacents de 20 l'oscillateur en anneau, le circuit de commande (424) ajustant la fréquence d'oscillation de l'oscillateur en anneau en contrôlant la tension (VOERL) appliquée à un noeud de commande du transistor.
10. 10. Récepteur d'horloge selon l'une quelconque des 25 revendications 1 à 7, dans lequel l'oscillateur en anneau (402) comprend en outre un transistor couplé par ses noeuds de conduction principaux entre un transistor de l'un des inverseurs de l'oscillateur en anneau et un rail de tension d'alimentation, le circuit de commande (424) ajustant la fréquence d'oscillation 30 de l'oscillateur en anneau en contrôlant la tension (Vomi) appliquée à un noeud de commande du transistor.
11. 11. Récepteur d'horloge selon l'une quelconque des revendications 1 à 10, dans lequel la fréquence de l'oscillateur en anneau est contrôlée par un signal de tension (VcTRL), le 3034593 B14016FR - DD15962ST 23 circuit de commande (424) comprenant en outre une pompe de charge (506) adaptée à générer le signal de tension (VcTRL).
12. 12. Liaison optique comprenant: un récepteur optique (106) comprenant un premier 5 dispositif photosensible adapté à recevoir une transmission optique d'un signal de données (D) ; et le récepteur d'horloge de l'une quelconque des revendications 1 à 11 comprenant un deuxième dispositif photosensible (202) adapté à recevoir une transmission optique 10 du signal d'horloge de référence et couplé à la ligne d'entrée (403).
13. 13. Procédé de réception d'horloge comprenant : recevoir, sur une ligne d'entrée (403), un signal d'horloge de référence ; 15 injecter le signal d'horloge de référence dans un oscillateur en anneau (402) comprenant une suite de N inverseurs (404 à 412), où N est un entier impair supérieur ou égal à 3, un premier des inverseurs (404) étant couplé à un noeud de contre-réaction de l'oscillateur en anneau (402), le signal d'horloge 20 de référence étant injecté à l'entrée d'un deuxième des inverseurs (406) de l'oscillateur en anneau (402) connecté à une sortie du premier inverseur ; générer par l'oscillateur en anneau (402) un premier signal de phase ((g) sur une sortie du deuxième inverseur (406) 25 ou d'un troisième inverseur (410) de la suite ; générer, par une autre suite de deux, ou plus, autres inverseurs, un deuxième signal de phase (1)2), une entrée d'un premier des autres inverseurs (414) de l'autre suite étant connectée au noeud de contre-réaction de l'oscillateur en anneau 30 (402), et une sortie d'un autre des autres inverseurs (420) de l'autre suite fournissant le deuxième signal de phase (1)2) ; et ajuster, par un circuit de commande (424), la fréquence d'oscillation de l'oscillateur en anneau sur la base des phases relatives des premier et deuxième signaux de phase (e, 1)2). 3034593 B14016FR - DD15962ST 24
14. 14. Procédé selon la revendication 13, dans lequel : le signal (OUT) sur le noeud de contre-réaction est retardé par M inverseurs de la suite de N inverseurs pour générer le premier signal de phase (e) ; et 5 le signal (OUT) sur le noeud de contre-réaction est retardé par M autres inverseurs de, l'autre suite d'inverseurs pour générer le deuxième signal de phase (4)2).
15. 15. Procédé selon la revendication 13 ou 14, dans lequel la détection des phases relatives des premier et deuxième 10 signaux de phase (e, 4)2) comprend l'utilisation d'un détecteur avance-retard (502) comprenant un dispositif de mémorisation bistable constitué d'une paire d'inverseurs (602, 604) couplés de façon croisée entre des premier et deuxième noeuds de sortie (OUT1, OUT2) du détecteur avance-retard (502) pour : 15 rendre non conducteur, sur la base des premier et deuxième signaux de phase, au moins un premier connutateur (610) couplé entre les premier et deuxième noeuds de sortie (OUT1, OUT2) ; contrôler un deuxième commutateur (606) du détecteur 20 avance-retard sur la base du premier signal de phase :(4)1), le deuxième commutateur (606) étant couplé entre le premier noeud (OUT1) et un premier rail de tension d'alimentation ; et contrôler un troisième commutateur (608) du détecteur avance-retard sur la base du deuxième signal de phase (e), le 25 troisième commutateur étant couplé entre le deuxième noeud (OUT2) et le premier rail de tension d'alimentation.