FR3025941A1 - MOS TRANSISTOR WITH RESISTANCE AND REDUCED PARASITE CAPACITY - Google Patents
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Abstract
L'invention concerne un transistor MOS (29) comprenant, entre des régions de source et de drain (51), une région de canal (41) disposée sous un empilement de grille (43) et reposant sur une région isolante (47) disposée sur un substrat semiconducteur (37), les régions de source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal.The invention relates to a MOS transistor (29) comprising, between source and drain regions (51), a channel region (41) arranged under a gate stack (43) and resting on an insulating region (47) arranged on a semiconductor substrate (37), the source and drain regions extending from the substrate over the height of the insulating region and reaching at least the upper level of the channel region.
Description
B13444 - 14-GR4-0023 - DD15531 1 TRANSISTOR MOS A RESISTANCE ET CAPACITES PARASITES REDUITES Domaine La présente demande concerne un transistor MOS sur SOI ("Silicon On Insulator" - silicium sur isolant) et son procédé de fabrication.BACKGROUND OF THE INVENTION The present application relates to an SOI (Silicon On Insulator) MOS transistor and its method of manufacture.
Exposé de l'art antérieur La figure 1 représente schématiquement un exemple de transistor MOS 1 formé dans et sur une couche semiconductrice de type SOI. Dans une couche semiconductrice 3 de type SOI séparée 10 d'un substrat 5 en silicium par une couche 7 d'oxyde de silicium, le transistor 1 comprend des régions 9 de source et de drain fortement dopées de type N (N+) et séparées l'une de l'autre par une région de formation de canal 11 dopée de type P. Des tranchées isolantes 13 à travers la couche SOI 3 et la couche isolante 7 15 délimitent latéralement le transistor 1. Au-dessus de la région de formation de canal 11, appelée ici région de canal, le transistor comprend un empilement de grille 15 bordé d'espaceurs 17 en un matériau isolant. Au-dessus de chacune des régions de source et de drain 9 est disposée une région semiconductrice 20 épitaxiée 19 fortement dopée de type N (Nt), chaque région épitaxiée 19 s'étendant sur une portion de la hauteur de l'espaceur correspondant. Un espaceur supplémentaire 21 repose 3025941 B13444 - 14-GR4-0023 - DD15531 2 sur chacune des régions épitaxiées 19 et borde une portion supérieure d'un espaceur 17 correspondant. Chaque région épitaxiée 19 comprend une portion siliciurée 23 s'étendant à partir la surface supérieure de la région épitaxiée limitée par l'espaceur 5 21. On a représenté la capacité C de grille-source/drain et des résistances RC, R1 et R2. La résistance RC correspond à la résistance de la région de canal 11 lorsque le transistor est passant. Chaque résistance R1 correspond à la résistance d'une portion d'une région 9 disposée sous l'espaceur 17 correspondant. Chaque résistance R2 correspond à la résistance entre la portion de région 9 disposée sous l'espaceur 17 et la surface supérieure de la région épitaxiée 19 correspondante. On appelle Ron la résistance du transistor à l'état passant, Ron étant égal RC+2R1+2R2. Dans un transistor MOS, on vise à obtenir une constante de temps Ron*C aussi faible que possible et donc une capacité C et une résistance Ron aussi faibles que possible. La composante principale de la résistance Ron est généralement la résistance R1 dont la valeur peut être réduite en augmentant l'épaisseur de la couche SOI 3. Toutefois une augmentation de l'épaisseur de la couche 3 entraîne divers inconvénients dont une augmentation de la tension de commande à appliquer sur la grille pour rendre le transistor passant et une augmentation du courant de fuite du transistor. La valeur de la capacité C peut être réduite en augmentant l'épaisseur des espaceurs 17 mais cela entraîne une augmentation des dimensions du transistor et de la valeur des résistances R1. Il serait donc souhaitable de prévoir une structure et 30 un procédé de fabrication d'un transistor conduisant à une capacité grille-source/drain C et à une résistance Ron aussi faibles que possible sans détérioration d'autres paramètres du transistor tels que ses dimensions, son courant de fuite ou sa tension de commande. 3025941 B13444 - 14-GR4-0023 - DD15531 3 Résumé Ainsi, un mode de réalisation prévoit un transistor MOS comprenant, entre des régions de source et de drain, une région de canal disposée sous un empilement de grille et reposant sur 5 une région isolante disposée sur un substrat semiconducteur, les régions de source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal. Selon un mode de réalisation, la région isolante a une 10 étendue latérale inférieure de 1 à 2 nm à celle de l'empilement de grille. Selon un mode de réalisation, la région de canal et les régions de source et de drain dépassent le niveau supérieur de la région de canal. 15 Selon un mode de réalisation, la région de canal et les régions de source et de drain sont en silicium. Selon un mode de réalisation, la région de canal est en silicium, et les régions de source et de drain sont en silicium-germanium. 20 Selon un mode de réalisation, la région de canal et les régions de source et de drain sont en silicium-germanium. Selon un mode de réalisation, le substrat semiconducteur est dopé d'un type de conductivité opposé à celui des régions de source et de drain. 25 Un mode de réalisation prévoit un premier transistor tel que ci-dessus et au moins un deuxième transistor reposant sur une région isolante, sur laquelle est disposé un empilement de grille du deuxième transistor, la région isolante s'étendant entre des tranchées isolantes.DESCRIPTION OF THE PRIOR ART FIG. 1 schematically represents an example of MOS transistor 1 formed in and on an SOI type semiconductor layer. In a semiconductor layer 3 of the SOI type separated from a silicon substrate 5 by a silicon oxide layer 7, the transistor 1 comprises strongly doped source and drain regions 9 of the N (N +) type and separated by means of FIG. from each other by a p-type doped channel-11 forming region. Insulating trenches 13 through the SOI layer 3 and the insulating layer 7 laterally delineate the transistor 1. Above the formation region of FIG. channel 11, referred to herein as the channel region, the transistor comprises a gate stack 15 lined with spacers 17 of an insulating material. Above each of the source and drain regions 9 is a heavily doped N-type (Nt) epitaxial semiconductor region 19, with each epitaxial region 19 extending over a portion of the height of the corresponding spacer. An additional spacer 21 rests on each of the epitaxial regions 19 and borders an upper portion of a corresponding spacer 17. Each epitaxial region 19 comprises a silicided portion 23 extending from the upper surface of the epitaxial region bounded by the spacer 21. The gate-source / drain capacitor C and resistors RC, R1 and R2 are shown. The resistor RC corresponds to the resistance of the channel region 11 when the transistor is on. Each resistor R1 corresponds to the resistance of a portion of a region 9 disposed under the spacer 17 corresponding. Each resistor R2 corresponds to the resistance between the region portion 9 disposed under the spacer 17 and the upper surface of the corresponding epitaxial region 19. The resistance of the transistor is called in the on state, Ron being equal to RC + 2R1 + 2R2. In a MOS transistor, the aim is to obtain a time constant Ron * C as low as possible and therefore a capacitance C and a resistance Ron as low as possible. The main component of the resistance Ron is generally the resistor R1 whose value can be reduced by increasing the thickness of the SOI layer 3. However, an increase in the thickness of the layer 3 causes various disadvantages, including an increase in the voltage of command to be applied to the gate to make the transistor go and an increase in the leakage current of the transistor. The value of the capacitance C can be reduced by increasing the thickness of the spacers 17, but this leads to an increase in the dimensions of the transistor and in the value of the resistors R1. It would therefore be desirable to provide a structure and a method of manufacturing a transistor leading to a gate-source / drain capacitance C and a resistance Ron as small as possible without damaging other transistor parameters such as its dimensions. its leakage current or control voltage. SUMMARY Thus, an embodiment provides an MOS transistor comprising, between source and drain regions, a channel region disposed beneath a gate stack and resting on an insulating region. SUMMARY OF THE INVENTION disposed on a semiconductor substrate, the source and drain regions extending from the substrate over the height of the insulating region and reaching at least the upper level of the channel region. According to one embodiment, the insulating region has a lower lateral extent of 1 to 2 nm than that of the gate stack. In one embodiment, the channel region and the source and drain regions exceed the upper level of the channel region. According to one embodiment, the channel region and the source and drain regions are silicon. According to one embodiment, the channel region is silicon, and the source and drain regions are silicon-germanium. According to one embodiment, the channel region and the source and drain regions are silicon-germanium. According to one embodiment, the semiconductor substrate is doped with a conductivity type opposite to that of the source and drain regions. One embodiment provides a first transistor as above and at least one second transistor resting on an insulating region, on which is arranged a gate stack of the second transistor, the insulating region extending between insulating trenches.
Un mode de réalisation prévoit un procédé de fabrication d'un transistor MOS comprenant les étapes successives suivantes : a) prévoir un substrat semiconducteur dopé d'un premier type de conductivité revêtu d'une couche isolante elle-même revêtue d'une couche semiconductrice dopée du premier type 35 de conductivité ; 3025941 B13444 - 14-GR4-0023 - DD15531 4 b) former, sur la couche semiconductrice, un empilement de grille bordé latéralement d'espaceurs ; c) graver la couche semiconductrice et la couche isolante jusqu'au substrat, l'empilement de grille et les 5 espaceurs servant de masque de gravure, le matériau de la couche isolante étant surgravé latéralement sous les espaceurs ; et d) faire croître par épitaxie à partir du substrat des régions semiconductrices dont le niveau supérieur atteint ou dépasse le niveau supérieur de la couche semiconductrice, lesdites 10 régions étant dopées du second type de conductivité. Selon un mode de réalisation, le niveau supérieur desdites régions ne dépasse pas au-dessus du niveau supérieur de la couche semiconductrice de plus de 2 nm. Selon un mode de réalisation, la couche semiconductrice 15 et lesdites régions sont en silicium. Selon un mode de réalisation, la couche semiconductrice est en silicium, et lesdites régions sont en silicium-germanium. Selon un mode de réalisation, la couche semiconductrice et lesdites régions sont en silicium-germanium.One embodiment provides a method of manufacturing a MOS transistor comprising the following successive steps: a) providing a doped semiconductor substrate of a first conductivity type coated with an insulating layer itself coated with a doped semiconductor layer the first type of conductivity; B) forming, on the semiconductor layer, a grid stack laterally bordered with spacers; c) etching the semiconductor layer and the insulating layer to the substrate, the gate stack and the spacers serving as an etching mask, the material of the insulating layer being supergraded laterally under the spacers; and d) epitaxially growing from the substrate semiconductor regions whose upper level reaches or exceeds the upper level of the semiconductor layer, said regions being doped with the second conductivity type. According to one embodiment, the upper level of said regions does not exceed above the upper level of the semiconductor layer by more than 2 nm. According to one embodiment, the semiconductor layer 15 and said regions are made of silicon. According to one embodiment, the semiconductor layer is silicon, and said regions are silicon-germanium. According to one embodiment, the semiconductor layer and said regions are silicon-germanium.
20 Selon un mode de réalisation, l'épaisseur de la couche semiconductrice est inférieure à 5 nm. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de 25 réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe représentant schématiquement un exemple d'un transistor MOS sur SOI classique ; 30 la figure 2 est une vue en coupe représentant schéma- tiquement un mode de réalisation d'un transistor MOS sur SOI ; et les figures 3A à 3D sont des vues en coupe schématiques illustrant des étapes successives d'un mode de réalisation d'un procédé de fabrication d'un transistor MOS du type de celui de la figure 2.According to one embodiment, the thickness of the semiconductor layer is less than 5 nm. BRIEF DESCRIPTION OF THE DRAWINGS These and other features and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying drawings in which: FIG. is a sectional view schematically showing an example of a conventional SOI MOS transistor; Fig. 2 is a sectional view schematically showing an embodiment of a MOS transistor on SOI; and FIGS. 3A to 3D are schematic sectional views illustrating successive steps of an embodiment of a method for manufacturing a MOS transistor of the type of FIG. 2.
3025941 B13444 - 14-GR4-0023 - DD15531 5 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle.For the sake of clarity, the same elements have been designated by the same references in the various figures and, moreover, as is customary in the representation of the integrated circuits, the various figures are not shown in FIGS. are not drawn to scale.
5 Description détaillée Dans la suite de la description, sauf indication contraire, les termes "de l'ordre de", "sensiblement", "environ", etc..., signifient "à 20% près", et des références directionnelles telles que "supérieur", "inférieur", "dessous", "dessus", 10 "latéral", "horizontal", "sommet", "base", etc., s'appliquent à des dispositifs orientés de la façon illustrée dans les vues en coupe correspondantes, étant entendu que, dans la pratique, ces dispositifs peuvent être orientés différemment. La figure 2 est une vue en coupe schématique illustrant 15 un mode de réalisation d'un transistor MOS 29 sur SOI. Le transistor 29 est délimité latéralement par des tranchées isolantes 31 formées à travers une couche semiconductrice 33 de type SOI dopée de type P et une couche isolante 35, la couche isolante 35 séparant la couche SOI 33 d'un substrat 20 semiconducteur 37 fortement dopé de type P (P+). Au niveau du transistor 29, seule une portion 39 de la couche SOI 33 comprenant une région de canal 41 est présente sous un empilement de grille 43 bordé latéralement d'espaceurs 45 en un matériau isolant. L'empilement de grille comprend une partie conductrice 43A séparée 25 de la portion SOI 39 par une couche d'isolant de grille 43B. La région de canal 41 repose sur une portion 47 de la couche isolante 35, la portion isolante 47 ayant une étendue latérale inférieure à celle de l'empilement de grille 43 muni des espaceurs 45. Cette étendue latérale est de préférence sensiblement égale ou 30 inférieure (de 1 à 2 nm) à celle de l'empilement de grille 43 sans les espaceurs 45. Des régions semiconductrices 51 s'étendent de part et d'autre des portions SOI 39 et isolante 47 à partir du substrat 37 jusqu'à un niveau égal ou légèrement supérieur (d'environ 2 nm) 35 au niveau inférieur de l'empilement de grille 43. Le transistor 3025941 B13444 - 14-GR4-0023 - DD15531 6 peut comprendre un espaceur supplémentaire 53 qui repose sur chaque région semiconductrice 51 et borde un espaceur 45 correspondant, la largeur des espaceurs 53 étant par exemple comprise entre 4 et 10 nm et pouvant être égale à 6 nm. Une portion 5 siliciurée 55 peut s'étendre dans chaque région semiconductrice 51 à partir de la surface supérieure de cette région 51. Les régions semiconductrices 51 de même que des portions latérales externes 58 de la portion 39 de couche SOI 33 sont dopées de type N et constituent les régions de source et de drain 10 du transistor MOS 29. On a représenté une capacité grille-source/drain C et des résistances R1, R2 et RC du transistor MOS 29, correspondant à ce qui a été décrit en relation avec la figure 1. Du fait qu'en dessous des espaceurs 45 l'épaisseur des 15 régions de source et de drain est égale à l'épaisseur de la couche SOI 33 plus l'épaisseur de la couche isolante 35, la valeur des résistances R1 est plus faible dans le transistor MOS 29 de la figure 2 que dans le transistor MOS 1 de la figure 1. Pour un transistor MOS du type de celui de la figure 1 20 ayant des espaceurs 17 d'une largeur égale à 6 nm, une couche SOI 3 d'une épaisseur égale à 6 nm, et un empilement de grille d'une longueur égale à 20 nm, on observe pour RC, R1 et R2 des valeurs respectives de l'ordre de 20, 60 et 3 S2 (comme on l'a indiqué précédemment, la composante résistive principale correspond à R1).DETAILED DESCRIPTION In the remainder of the description, unless otherwise indicated, the terms "in the order of", "substantially", "about", etc., mean "to within 20%", and directional references such as that "upper", "lower", "below", "top", "lateral", "horizontal", "top", "base", etc., apply to devices oriented in the manner illustrated in corresponding cross-sectional views, it being understood that, in practice, these devices may be oriented differently. Figure 2 is a schematic sectional view illustrating an embodiment of an MOS transistor 29 on SOI. The transistor 29 is delimited laterally by insulating trenches 31 formed through a P-type doped SOI type semiconductor layer 33 and an insulating layer 35, the insulating layer 35 separating the SOI layer 33 from a heavily doped semiconductor substrate 37. type P (P +). At the level of the transistor 29, only a portion 39 of the SOI layer 33 comprising a channel region 41 is present under a grid stack 43 laterally lined with spacers 45 of an insulating material. The gate stack comprises a conductive portion 43A separated from the SOI portion 39 by a gate insulator layer 43B. The channel region 41 rests on a portion 47 of the insulating layer 35, the insulating portion 47 having a lateral extent smaller than that of the gate stack 43 provided with the spacers 45. This lateral extent is preferably substantially equal to or less than (from 1 to 2 nm) to that of the gate stack 43 without the spacers 45. Semiconductor regions 51 extend on either side of the SOI 39 and insulating portions 47 from the substrate 37 to a a level equal to or slightly greater (about 2 nm) at the lower level of the gate stack 43. The transistor 30 may comprise an additional spacer 53 which rests on each semiconductor region 51. and borders a spacer 45 corresponding, the width of the spacers 53 being for example between 4 and 10 nm and may be equal to 6 nm. A silicided portion 55 may extend in each semiconductor region 51 from the upper surface of this region 51. The semiconductor regions 51 as well as external lateral portions 58 of the SOI layer portion 39 are N-doped. and constitute the source and drain regions 10 of the MOS transistor 29. There is shown a gate-source / drain capacitance C and resistors R1, R2 and RC of the MOS transistor 29, corresponding to what has been described in connection with the FIG. 1. Because, below the spacers 45, the thickness of the source and drain regions is equal to the thickness of the SOI layer 33 plus the thickness of the insulating layer 35, the value of the resistors R1 is lower in the MOS transistor 29 of FIG. 2 than in the MOS transistor 1 of FIG. 1. For a MOS transistor of the type of FIG. 1 having spacers 17 having a width equal to 6 nm, a layer SOI 3 of equal thickness 6 nm, and a gate stack having a length equal to 20 nm, RC, R1 and R2 respectively have respective values of the order of 20, 60 and 3 S2 (as indicated above, the component main resistive corresponds to R1).
25 Pour un transistor MOS du type de celui de la figure 2 ayant de mêmes dimensions de couche SOI, d'espaceurs et d'empilement de grille, les valeurs de RC et R2 sont pratiquement inchangées. Toutefois, la valeur de R1 chute à une valeur de l'ordre de 10 S2, ce qui correspond à une réduction d'un facteur de l'ordre de 6.For a MOS transistor of the type of FIG. 2 having the same SOI layer size, spacers and gate stacking, the values of RC and R2 are substantially unchanged. However, the value of R1 falls to a value of the order of 10 S2, which corresponds to a reduction by a factor of the order of 6.
30 On notera que la valeur de R1 devient pratiquement indépendante de l'épaisseur de la portion 39 de la couche SOI 33. Cette épaisseur peut donc être réduite pour optimiser des paramètres tels que le courant de fuite du transistor MOS 29 et la tension de commande à appliquer sur la grille pour rendre 35 passant le transistor MOS 29. On note que cette diminution de 3025941 B13444 - 14-GR4-0023 - DD15531 7 l'épaisseur de la couche SOI 33 entraîne une augmentation de la valeur de Rc mais que cette augmentation reste négligeable par rapport à la diminution de la valeur de R1. L'épaisseur de la portion SOI 39 peut par exemple être choisie inférieure à 5 nm.It will be noted that the value of R1 becomes practically independent of the thickness of the portion 39 of the SOI layer 33. This thickness can therefore be reduced to optimize parameters such as the leakage current of the MOS transistor 29 and the control voltage. to be applied to the gate to make the MOS transistor 29 turn on. It is noted that this decrease in the thickness of the SOI layer 33 causes an increase in the value of Rc but that this increase remains negligible compared to the decrease in the value of R1. The thickness of the SOI portion 39 may for example be chosen less than 5 nm.
5 Pour un transistor MOS du type de celui de la figure 1, une composante importante de la capacité grille-source/drain résulte du fait que les régions 19 et la partie conductrice de l'empilement de grille 15 sont en regard, de part et d'autre d'un espaceur 17, sur une hauteur de l'ordre de 15 nm. Pour un 10 transistor MOS du type de celui de la figure 2, cette composante capacitive n'existe plus. On a décrit jusqu'ici les avantages d'un transistor MOS du type de celui de la figure 2 en ce qui concerne la réduction de la résistance à l'état passant Ron et de la capacité grille-15 source/drain C. Il est également classique, dans le cas d'un transistor MOS du type de celui de la figure 1, d'augmenter la mobilité des porteurs de charge dans la région de canal en comprimant le matériau de cette région dans une direction horizontale. Pour 20 cela, les régions épitaxiées 19 sont faites en silicium-germanium plutôt qu'en silicium. Dans un transistor MOS du type de celui de la figure 1, du fait que les régions épitaxiées 19 sont disposées au-dessus de la couche SOI 3, de part et d'autre de la région de canal 11, les contraintes s'exercent de manière oblique sur la 25 région de canal 11. Dans un transistor MOS du type de celui de la figure 2, du fait que les régions épitaxiées 51 sont disposées au moins en partie de part et d'autre de la portion 39 de couche SOI 33, les contraintes s'exercent de manière orthogonale sur les bords latéraux de cette portion SOI 39 dans laquelle est formée 30 la région de canal 41 et ont une plus grande efficacité. A titre d'exemple, pour des régions épitaxiées 19 et 51 comprenant 70 % de silicium et 30 % de germanium, la pression au centre de la région de canal 11 du transistor MOS de la figure 1 peut atteindre 1,7.109 Pa alors que la pression au centre de la 35 région de canal 41 du transistor MOS de la figure 2 peut atteindre 3025941 B13444 - 14-GR4-0023 - DD15531 8 2,5.109 Pa. Dans le cas où la région de canal est une couche semiconductrice comprenant 80 % de silicium et 20 % de germanium, la mobilité des porteurs dans la région de canal est alors environ 3 fois plus grande dans le cas de la figure 2 que dans le cas de 5 la figure 1. On va maintenant décrire en relation avec les figures 3A à 3D des étapes successives d'un mode de réalisation d'un procédé de fabrication d'un transistor MOS du type du transistor MOS 29 de la figure 2.For a MOS transistor of the type of FIG. 1, a significant component of the gate-source / drain capacitance results from the fact that the regions 19 and the conductive part of the gate stack 15 are facing each other, on the one hand, and on the other hand. another of a spacer 17, on a height of the order of 15 nm. For a MOS transistor of the type of that of FIG. 2, this capacitive component no longer exists. The advantages of a MOS transistor of the type of FIG. 2 have so far been described with respect to the reduction of the on-state resistance Ron and of the grid-source / drain capacitance C. It is also conventional, in the case of a MOS transistor of the type of that of Figure 1, to increase the mobility of the charge carriers in the channel region by compressing the material of this region in a horizontal direction. For this, the epitaxial regions 19 are made of silicon-germanium rather than silicon. In a MOS transistor of the type of FIG. 1, since the epitaxial regions 19 are disposed above the SOI layer 3, on either side of the channel region 11, the stresses are exerted obliquely on the channel region 11. In a MOS transistor of the type of FIG. 2, since the epitaxial regions 51 are arranged at least partly on either side of the SOI layer portion 39 the stresses are orthogonally applied to the lateral edges of this SOI portion 39 in which the channel region 41 is formed and have a higher efficiency. By way of example, for epitaxial regions 19 and 51 comprising 70% silicon and 30% germanium, the pressure at the center of the channel region 11 of the MOS transistor of FIG. 1 can reach 1.7 × 10 9 Pa whereas the The pressure in the center of the channel region 41 of the MOS transistor of FIG. 2 can reach 2.5109 Pa. In the case where the channel region is a semiconductor layer comprising 80% of silicon and 20% of germanium, the mobility of the carriers in the channel region is then approximately 3 times greater in the case of FIG. 2 than in the case of FIG. 1. We will now describe in relation to the FIGS. 3A to 3D of the successive steps of an embodiment of a method for manufacturing a MOS transistor of the type of the MOS transistor 29 of FIG.
10 A l'étape de la figure 3A, sur une couche semiconduc- trice 33 de type SOI dopée de type P reposant sur une couche isolante 35 elle-même disposée sur un substrat semiconducteur 37 fortement dopé de type P (P+), on a formé un empilement de grille 43 bordé latéralement par des espaceurs 45 en un matériau isolant.In the step of FIG. 3A, on a p-type doped SOI semiconductor layer 33 resting on an insulating layer 35 itself disposed on a P-type (P +) heavily doped semiconductor substrate 37, formed a grid stack 43 laterally bordered by spacers 45 of an insulating material.
15 L'empilement de grille 43 comprend une partie conductrice 43A séparée de la couche SOI 33 par une couche d'isolant de grille 43B. Des tranchées isolantes 31 ont été formées à travers la couche SOI 33 et la couche isolante 35 pour délimiter latéralement le transistor 29. Une couche de masquage 59 a ensuite été formée 20 sur le sommet des tranchées isolantes et, au-delà des tranchées, sur la couche SOI 33. Dans une variante de réalisation, une portion de la couche de masquage 59 peut aussi être disposée sur le sommet de l'empilement de grille 43. A titre d'exemple, le substrat 37 peut être un substrat 25 en silicium. L'étendue latérale de l'empilement de grille, couramment appelée longueur de grille, peut être comprise entre 10 et 30 nm et est par exemple égale à 18 nm. La largeur des espaceurs 45 peut être comprise entre 4 et 10 nm et est par exemple égale à 6 nm. Le matériau des espaceurs est par exemple du nitrure 30 de silicium. La figure 3B est une vue en coupe schématique représentant la structure de la figure 3A après une gravure de la couche SOI 33 et de la couche isolante 35 jusqu'au substrat, une portion 39 de la couche SOI 33 et une portion 47 de la couche 35 isolante 35 étant laissées en place sous l'empilement de grille 3025941 B13444 - 14-GR4-0023 - DD15531 9 43. Lors de cette gravure, ou après, le matériau de la couche isolante 35 est surgravé par rapport aux matériaux de la couche SOI 33 et du substrat 37 de sorte que la portion isolante 47 a une étendue latérale inférieure à celle de l'empilement de grille 5 43 muni des espaceurs 45. Cette étendue latérale est de préférence sensiblement égale ou inférieure (de 1 à 2 nm) à celle de l'empilement de grille 43 sans les espaceurs 45. A titre d'exemple, pour une largeur de grille de 18 nm et des espaceurs d'une largeur de 6 nm, l'étendue latérale de la 10 portion SOI 39 est égale à 30 nm et l'étendue latérale de la portion isolante 47 est par exemple égale à 16 nm. La figure 3C est une vue en coupe schématique représentant la structure de la figure 3B après la formation par épitaxie de régions semiconductrices 51 de part et d'autre des 15 portions SOI 39 et isolante 47. L'épitaxie du matériau semiconducteur est effectuée à partir du substrat semiconducteur 37 jusqu'à ce que chaque région 51 atteigne un niveau égal ou supérieur au niveau inférieur de l'empilement de grille 43. Les régions épitaxiées 51 sont fortement dopées de type N (N+), le 20 dopage étant par exemple réalisé in-situ lors de l'épitaxie. A titre d'exemple, la différence de niveau entre la surface exposée de chacune des régions épitaxiées 51 et le niveau inférieur de l'empilement de grille 43 est inférieure à 5 nm, de préférence inférieure à 2 nm. Les régions épitaxiées 51 sont par exemple en 25 silicium ou en silicium-germanium. La figure 3D est une vue en coupe schématique illustrant la structure de la figure 3C après la formation d'espaceurs supplémentaires 53 en un matériau isolant suivie d'une siliciuration de la surface exposée des régions semiconductrices 30 51 pour y former des portions siliciurées 55. La profondeur des régions siliciurées 55 est par exemple comprise entre 6 et 10 nm. On notera que, par suite de différentes étapes de recuit, il se produit une diffusion d'espèces dopantes depuis les régions 51 dopées de type N vers des portions latérales 58 de la 3025941 B13444 - 14-GR4-0023 - DD15531 10 région de canal 41 dopée de type P. On obtient alors le transistor MOS 29 de la figure 2. A titre d'exemple, la concentration en espèces dopantes de la région de canal dopée de type P peut être comprise entre 5 1015 et 1016 at/cm3, et est par exemple voisine de 1015 at/cm3. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit un transistor MOS 29 dans lequel la région de canal et le substrat sont dopés de 10 type P et les régions de source et de drain sont dopées de type N, on pourra prévoir des transistors MOS dans lesquels tous les type de conductivité sont inversés. L'ordre des étapes du procédé de fabrication peut être modifié. Par exemple, les tranchées isolantes 31 peuvent être 15 formées après l'épitaxie des régions 51. Des étapes du procédé peuvent également être supprimées ou ajoutées. Par exemple, à l'étape décrite en relation avec la figure 3A, après la formation de l'empilement de grille 43 et avant la formation des espaceurs 45, les portions exposées de la couche SOI 33 peuvent être dopées 20 par implantation afin de former les régions latérales 58. On peut aussi choisir de ne pas former les espaceurs 53. En outre, bien que l'on ait décrit précédemment des régions épitaxiées 51 et une région de canal 41 en silicium, en germanium ou en silicium-germanium, et un substrat en silicium, 25 ces régions peuvent être en d'autres matériaux semiconducteurs choisis dans le groupe comprenant le silicium et le germanium. La forme, les dimensions et les niveaux de dopage des diverses régions et portions du transistor 29 peuvent être adaptées. Par exemple, au-dessus du niveau supérieur de la couche SOI 33, les 30 régions épitaxiées 51 peuvent présenter des bords latéraux inclinés.The gate stack 43 includes a conductive portion 43A separated from the SOI layer 33 by a gate insulator layer 43B. Insulating trenches 31 were formed through the SOI layer 33 and the insulating layer 35 to laterally delineate the transistor 29. A masking layer 59 was then formed on the top of the insulating trenches and, beyond the trenches, on the SOI layer 33. In an alternative embodiment, a portion of the masking layer 59 may also be disposed on the top of the gate stack 43. By way of example, the substrate 37 may be a silicon substrate 25 . The lateral extent of the gate stack, commonly called grid length, can be between 10 and 30 nm and is for example equal to 18 nm. The width of the spacers 45 may be between 4 and 10 nm and is for example equal to 6 nm. The material of the spacers is, for example, silicon nitride. FIG. 3B is a schematic sectional view showing the structure of FIG. 3A after etching the SOI layer 33 and the insulating layer 35 to the substrate, a portion 39 of the SOI layer 33 and a portion 47 of the layer. 35 During this etching, or after, the material of the insulating layer 35 is overgraded relative to the materials of the layer 35, while the etching 35 is left in place under the grid stack. SOI 33 and the substrate 37 so that the insulating portion 47 has a lateral extent smaller than that of the gate stack 43 provided with the spacers 45. This lateral extent is preferably substantially equal to or smaller (from 1 to 2 nm) to that of the gate stack 43 without the spacers 45. By way of example, for a gate width of 18 nm and spacers of a width of 6 nm, the lateral extent of the SOI portion 39 is equal to 30 nm and the lateral extent of the iso portion For example, lant 47 is equal to 16 nm. FIG. 3C is a schematic sectional view showing the structure of FIG. 3B after the epitaxial formation of semiconductor regions 51 on either side of the SOI 39 and insulating portions 47. The epitaxy of the semiconductor material is carried out from of the semiconductor substrate 37 until each region 51 reaches a level equal to or greater than the lower level of the gate stack 43. The epitaxial regions 51 are heavily doped of the N (N +) type, the doping being realized, for example in-situ during epitaxy. By way of example, the difference in level between the exposed surface of each of the epitaxial regions 51 and the lower level of the gate stack 43 is less than 5 nm, preferably less than 2 nm. The epitaxial regions 51 are for example silicon or silicon-germanium. FIG. 3D is a schematic sectional view illustrating the structure of FIG. 3C after the formation of additional spacers 53 of an insulating material followed by siliciding of the exposed surface of the semiconductor regions 51 to form silicided portions 55. The depth of the silicided regions 55 is for example between 6 and 10 nm. It will be appreciated that, as a result of different annealing steps, dopant species are diffused from the N-type doped regions 51 to the side portions 58 of the channel region 58. The MOS transistor 29 of FIG. 2 is then obtained. By way of example, the dopant species concentration of the P-type doped channel region can be between 1015 and 1016 at / cm3. and is for example close to 1015 at / cm3. Particular embodiments have been described. Various variations and modifications will be apparent to those skilled in the art. In particular, although an MOS transistor 29 has been described in which the channel region and the substrate are P-doped and the source and drain regions are N-doped, MOS transistors may be provided in which all types of conductivity are reversed. The order of the steps of the manufacturing process can be modified. For example, insulating trenches 31 may be formed after the epitaxy of regions 51. Process steps may also be omitted or added. For example, at the step described in connection with FIG. 3A, after the formation of the gate stack 43 and before the formation of the spacers 45, the exposed portions of the SOI layer 33 may be doped by implantation to form the lateral regions 58. It is also possible to choose not to form the spacers 53. In addition, although epitaxial regions 51 and a channel region 41 made of silicon, germanium or silicon-germanium have previously been described, and a silicon substrate, these regions may be other semiconductor materials selected from the group consisting of silicon and germanium. The shape, the dimensions and the doping levels of the various regions and portions of the transistor 29 can be adapted. For example, above the upper level of the SOI layer 33, the epitaxial regions 51 may have inclined lateral edges.
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