FR3023027A1

FR3023027A1 - METHOD FOR MANAGING THE OPERATION OF A MAJOR-RESOLVED REDUNDANT CIRCUIT AND ASSOCIATED DEVICE

Info

Publication number: FR3023027A1
Application number: FR1456023A
Authority: FR
Inventors: Jean-Marc Daveau; Sylvain Clerc; Philippe Roche
Original assignee: STMicroelectronics Crolles 2 SAS
Current assignee: STMicroelectronics Crolles 2 SAS
Priority date: 2014-06-27
Filing date: 2014-06-27
Publication date: 2016-01-01
Anticipated expiration: 2034-06-27
Also published as: CN106662614B; US20150377962A1; FR3023027B1; US9417282B2; WO2015197813A1; DE112015002991T5; CN106662614A

Abstract

Procédé de gestion du fonctionnement d'un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, le procédé comprenant : a) à la suite d'un mode de fonctionnement normal du composant, un placement du composant (2) dans un mode de test dans lequel : - on place une bascule (4) du composant logique (2) dans un mode test, - on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, - on gèle l'état logique des autres bascules (5 et 6), et on analyse le signal de sortie de test (TQ), puis, b) à l'issue du test, un nouveau placement du composant (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (Q) du composant (2) existant avant l'initiation du test.A method of managing the operation of a logic component (2) having a majority voting circuit (3) and an odd number of latches (4 to 6) of at least three, the method comprising: a) following a normal operating mode of the component, a placement of the component (2) in a test mode in which: - a flip-flop (4) of the logic component (2) is placed in a test mode, - a test signal is injected ( TI) in the test input (ti) of the flip-flop (4) tested, - the logic state of the other flip-flops (5 and 6) is freezed, and the test output signal (TQ) is analyzed, then, b ) at the end of the test, a new placement of the component (2) in a normal operating mode, the majority voting circuit (3) automatically restoring the value of the output signal (Q) of the component (2) existing before the initiation of the test.

Description

Procédé de gestion du fonctionnement d'un circuit redondant à vote majoritaire et dispositif associé Des modes de mise en oeuvre et de réalisation de l'invention concernent le fonctionnement de composants électroniques répliqués formant un circuit redondant à vote majoritaire connu par l'homme du métier sous l'acronyme anglosaxon TMR (Triple Modular Redundancy), et plus particulièrement le fonctionnement d'un ensemble de composants électroniques répliqués pour la réalisation d'une détection de défaut. L'impact d'une particule sur un transistor ou proche d'un transistor peut engendrer un courant parasite dans un circuit intégré, suivant le pouvoir ionisant de cette particule (par exemple caractérisé par son transfert linéaire d'énergie (LET : Linear Energy Transfer)). En effet, la quantité de charge engendrée par une particule correspond à celle mise en oeuvre pendant le changement d'état d'un noeud logique commandé par un transistor. La conséquence de cet impact peut être le changement d'état, ou de niveaux, des signaux logiques, et par conséquent entraîner des erreurs en sortie du circuit. Afin de pallier aux erreurs engendrées par de tels phénomènes, il est connu de répliquer les signaux en répliquant les circuits générateurs de tels signaux. Une telle redondance permet de réduire la probabilité d'obtenir un signal erroné en sortie. En effet, la probabilité que tous les signaux répliqués issus d'un même signal soient tous modifiés à la fois, c'est-à-dire que tous les circuits générant ces signaux subissent simultanément une perturbation radiative, est bien plus faible que la probabilité qu'un signal non répliqué soit perturbé par une radiation externe. De cette manière, une analyse des signaux répliqués en sortie permet de retrouver la valeur non perturbée de manière plus sûre. Certains secteurs d'activités, comme l'aérospatial ou le secteur médical, ont besoin d'une robustesse de composant permettant une fiabilité de réponse proche de 100%, cette caractéristique primant sur les autres facteurs. Un procédé de réplication connu et permettant d'obtenir un tel taux de fiabilité à faible coût physique et financier consiste à tripliquer les signaux, c'est-à-dire à utiliser trois composants électroniques identiques recevant le même signal de données en entrée, et d'utiliser un circuit de vote majoritaire en sortie afin de déterminer le signal de sortie. Ces circuits redondants à vote majoritaire sont comme indiqué ci-avant connus sous l'acronyme TMR.A method for managing the operation of a redundant majority-vote circuit and associated device Modes of implementation and implementation of the invention relate to the operation of replicated electronic components forming a redundant circuit with a majority vote known to those skilled in the art by the acronym Anglosaxon TMR (Triple Modular Redundancy), and more particularly the operation of a set of replicated electronic components for performing a fault detection. The impact of a particle on a transistor or close to a transistor can generate a parasitic current in an integrated circuit, according to the ionizing power of this particle (for example characterized by its linear transfer of energy (LET: Linear Energy Transfer )). Indeed, the amount of charge generated by a particle corresponds to that used during the change of state of a logic node controlled by a transistor. The consequence of this impact can be the change of state, or levels, of the logic signals, and consequently lead to errors at the output of the circuit. In order to overcome the errors generated by such phenomena, it is known to replicate the signals by replicating the circuits generating such signals. Such redundancy makes it possible to reduce the probability of obtaining an erroneous signal at the output. Indeed, the probability that all the replicated signals coming from the same signal are all modified at the same time, that is to say that all the circuits generating these signals simultaneously undergo a radiative perturbation, is much lower than the probability that an unreplicated signal is disturbed by an external radiation. In this way, an analysis of the signals replicated at the output makes it possible to find the undisturbed value more safely. Some industries, such as aerospace or the medical sector, need a component robustness with a response reliability close to 100%, this feature taking precedence over other factors. A known replication method that makes it possible to obtain such a reliability rate at low physical and financial cost consists in tripling the signals, that is to say using three identical electronic components receiving the same input data signal, and use a majority voting circuit at the output to determine the output signal. These redundant circuits with a majority vote are as indicated above known under the acronym TMR.

Pour contrôler l'état des composants électroniques d'un circuit intégré notamment, il est connu de réaliser un test à l'aide d'un générateur automatique de motifs de test, généralement désigné par l'acronyme anglosaxon ATPG (Automatic Test Pattern Generation ou Automatic Test Pattern Generator), en sortie de chaîne de fabrication d'un circuit intégré, et/ou, dans certains cas, des tests autonomes embarqués désignés par l'acronyme anglosaxon LBIST (Logic Built-In Self-Test) en cours de fonctionnement du circuit. Un ATPG, est un procédé de test assisté par ordinateur utilisé pour trouver une séquence de test en entrée qui, lorsqu'elle est appliquée à un circuit intégré, permet à un équipement de test externe au circuit intégré de distinguer entre un comportement normal et un comportement défectueux du circuit électronique testé. Les séquences de test générées sont utilisées pour tester des dispositifs semiconducteurs en sortie de fabrication, avant toute utilisation.In order to control the state of the electronic components of an integrated circuit in particular, it is known to carry out a test using an automatic generator of test patterns, generally designated by the acronym ATPG (Automatic Test Pattern Generation). Automatic Test Pattern Generator), at the output of an integrated circuit manufacturing line, and / or, in certain cases, on-board autonomous tests designated by the acronym LBIST (Logic Built-In Self-Test) during operation of the circuit. An ATPG is a computer-assisted test method used to find an input test sequence which, when applied to an integrated circuit, allows a test equipment external to the integrated circuit to distinguish between normal behavior and defective behavior of the tested electronic circuit. The generated test sequences are used to test semiconductor devices at the output of manufacture, before any use.

Un procédé de test autonome embarqué, souvent désigné par l'acronyme anglosaxon BIST (Built-In Self-Test), est un mécanisme permettant à un système matériel ou logiciel, ou comprenant les deux, de réaliser son propre diagnostic de manière autonome. Le diagnostic peut être déclenché automatiquement, par exemple à intervalle régulier ou à chaque démarrage du circuit intégré, par déclenchement d'un circuit d'auto-surveillance, ou encore en continu. On trouve souvent ce mécanisme dans les circuits intégrés, car il permet une automatisation de la vérification du circuit.An embedded stand-alone test method, often referred to as BIST (Built-In Self-Test), is a mechanism that enables a hardware or software system, or both, to perform its own diagnostics autonomously. The diagnosis can be triggered automatically, for example at regular intervals or at each start of the integrated circuit, by triggering a self-monitoring circuit, or continuously. This mechanism is often found in integrated circuits because it allows automation of circuit verification.

Le test du type LBIST est une forme de test BIST dans lesquels les circuits intégrés sont configurés pour être capables de réaliser leur propre test de fonctionnement, sans assistance par ordinateur ou un autre équipement externe.The LBIST type test is a form of BIST test in which the integrated circuits are configured to be able to perform their own test of operation, without computer assistance or other external equipment.

Le test de type LBIST présente l'avantage de permettre de tester des circuits électroniques internes ne présentant pas de bornes de connexion externes permettant un raccordement direct du circuit à un système automatisé externe tel qu'un ATPG. Il présente également l'avantage de pouvoir déclencher une phase de test à n'importe quel moment au cours de la vie du circuit intégré. Le principe d'un test LBIST repose également sur la génération d'au moins une séquence de test à injecter dans les composants électroniques à tester et l'analyse du signal obtenu en sortie des composants en réponse à la séquence de test injectée.The LBIST type test has the advantage of allowing the testing of internal electronic circuits having no external connection terminals allowing direct connection of the circuit to an external automated system such as an ATPG. It also has the advantage of being able to trigger a test phase at any time during the life of the integrated circuit. The principle of an LBIST test is also based on the generation of at least one test sequence to be injected into the electronic components to be tested and the analysis of the signal obtained at the output of the components in response to the injected test sequence.

L'inconvénient majeur est que, lorsqu'une phase de test LBIST est déclenchée au cours du fonctionnement, l'information contenue dans chacun des composants électroniques est perdue. Par conséquent, le circuit intégré ne peut pas reprendre son fonctionnement à la suite du test exactement dans l'état dans lequel il était avant le test.The major disadvantage is that, when an LBIST test phase is triggered during operation, the information contained in each of the electronic components is lost. Therefore, the integrated circuit can not resume operation after the test exactly in the state in which it was before the test.

Selon un mode de réalisation et un mode de mise en oeuvre, il est proposé un procédé et une architecture de gestion du fonctionnement d'un composant ou circuit logique de type TMR permettant de réaliser une phase de test en cours de fonctionnement du circuit intégré et de remettre le composant logique à l'issue de la phase de test dans l'état dans lequel il se trouvait avant cette phase de test. Selon un aspect, il est proposé un procédé de gestion du fonctionnement d'un composant logique comportant un circuit de vote majoritaire et un nombre impair de bascules au moins égal à trois, chaque bascule possédant une entrée de données, une entrée de test, une sortie de test et une sortie de données reliée à une entrée du circuit de vote majoritaire, le procédé comprenant un placement du composant logique dans un mode de fonctionnement normal dans lequel on délivre un même signal d'entrée sur chaque entrée de données et le circuit de vote majoritaire délivre un signal de sortie. Selon une caractéristique générale de cet aspect, le procédé comprend : a) à la suite d'un mode de fonctionnement normal, un placement du composant dans un mode de test dans lequel : - on place une bascule du composant logique dans un mode test, par exemple en injectant un signal de commande de test non nul dans une entrée de commande de test de la bascule, - on injecte un signal de test dans l'entrée test de la bascule testée, - on gèle l'état logique des autres bascules, et - on analyse le signal de sortie délivré par la sortie de test de la bascule testée, puis, b) à l'issue de la phase de test, un nouveau placement du composant logique dans un mode de fonctionnement normal, le circuit de vote majoritaire restaurant automatiquement la valeur du signal de sortie sur la sortie de données du composant logique existant avant l'initiation du mode de test. On teste une bascule du composant logique en injectant le signal de test uniquement dans cette bascule du composant logique et en gelant l'état logique des autres bascules. On gèle l'état des autres bascules en n'actionnant pas, c'est-à- dire en ne faisant pas fonctionner les autres bascules, pendant la phase de test. Pour cela, les horloges des bascules d'un composant logique sont dissociées, ce qui permet de ne pas actionner les horloges des bascules non testées et ainsi de geler leur état lors du test d'autres bascules.According to an embodiment and an implementation mode, there is provided a method and an architecture for managing the operation of a TMR-type component or logic circuit making it possible to carry out a test phase during operation of the integrated circuit and to return the logical component at the end of the test phase to the state in which it was before this test phase. According to one aspect, there is provided a method for managing the operation of a logic component comprising a majority voting circuit and an odd number of flip-flops at least equal to three, each flip-flop having a data input, a test input, a test output and a data output connected to an input of the majority voting circuit, the method comprising placing the logic component in a normal operating mode in which a same input signal is delivered to each data input and the circuit Majority vote delivers an exit signal. According to a general characteristic of this aspect, the method comprises: a) following a normal operating mode, a placement of the component in a test mode in which: - a flip-flop of the logic component is placed in a test mode, for example by injecting a non-zero test command signal into a test control input of the flip-flop, - a test signal is injected into the test input of the flip-flop tested, - the logic state of the other flip-flops is freezed , and - the output signal delivered by the test output of the tested flip-flop is analyzed, then, b) at the end of the test phase, a new placement of the logic component in a normal operating mode; majority vote automatically restores the value of the output signal to the data output of the existing logical component before initiating the test mode. A flip-flop of the logic component is tested by injecting the test signal only into this flip-flop of the logical component and freezing the logic state of the other flip-flops. The state of the other flip-flops is frozen by not actuating, that is to say by not making the other flip-flops work, during the test phase. For this, the clocks of the latches of a logic component are dissociated, which makes it possible not to operate the clocks of untested flip-flops and thus freeze their state when testing other flip-flops.

La restauration de l'état précédent du composant logique est automatique lors de la reprise du fonctionnement normal du composant logique étant donné que les autres bascules qui sont en nombre majoritaire par rapport à l'unique bascule testée ont conservé l'état précédant la phase de test. A la suite du premier front d'horloge à la reprise du fonctionnement normal du composant logique, le circuit de vote majoritaire délivrera donc en sortie un signal correspondant à l'état du composant logique avant que la phase de test ne soit initiée. Après avoir gelé l'état logique des autres bascules et avant d'analyser le signal de sortie délivré par la sortie de test, on peut avantageusement replacer la bascule testée dans un mode fonctionnel normal, par exemple en injectant un signal de commande de test nul dans son entrée de commande de test, commander le composant logique pour que le signal de sortie de la bascule testée soit délivré en sortie du composant logique aux fins de test d'un circuit logique supplémentaire connecté à la sortie du composant logique, et enfin replacer la bascule testée dans le mode test, par exemple en injectant un signal de commande de test non nul dans son entrée de commande de test.The restoration of the previous state of the logical component is automatic when resuming the normal operation of the logical component, since the other flip-flops which are in majority in relation to the single flip-flop tested have retained the state preceding the phase of the logical component. test. Following the first clock face at the resumption of the normal operation of the logic component, the majority voting circuit will therefore output a signal corresponding to the state of the logical component before the test phase is initiated. After having frozen the logic state of the other flip-flops and before analyzing the output signal delivered by the test output, it is advantageous to replace the flip-flop tested in a normal functional mode, for example by injecting a zero test command signal. in its test control input, controlling the logic component so that the output signal of the tested flip-flop is outputted from the logic component for testing an additional logic circuit connected to the output of the logic component, and finally relocate the flip-flop tested in the test mode, for example by injecting a non-zero test control signal into its test control input.

Il est ainsi possible de propager le signal de test à travers un circuit logique supplémentaire, également désigné par l'homme du métier sous le vocable « cône logique » comportant généralement un ensemble de blocs logiques, et couplé en sortie du composant logique testé. La propagation de ce signal de test au travers du cône logique permet, dans le cas où la sortie du cône logique est couplée à au moins un autre composant logique testé, de tester le bon fonctionnement des blocs logiques du cône logique. On peut également appliquer un cycle d'horloge sur la bascule testée, après la commande du composant logique et avant le replacement de la bascule testée dans le mode test. De préférence, on réitère les étapes a) et b) pour une autre bascule du composant logique jusqu'à ce que toutes les bascules du composant logique aient été testées. Dans le cas d'un TMR, on répète trois fois la phase de test suivie de la phase de restauration en changeant à chaque phase de test la bascule dans laquelle le signal de test est injecté. De cette manière, il y a toujours une majorité de bascules, formée par les deux autres bascules, possédant l'état précédant la phase de test de manière à restaurer l'état précédent du TMR à l'issue de chaque phase de test, et chacune des bascules est testée. Avantageusement, le procédé peut comprendre en outre, avant tout placement du composant logique dans un mode de fonctionnement normal, un placement du composant logique dans un mode de test initial dans lequel on couple les bascules du composant logique en série via leur entrée de test et leur sortie de test respective de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test, on injecte un signal de test dans l'entrée de chaîne de test, et on analyse les signaux de sortie de test délivrés par la sortie de chaîne de test. Le mode de test initial permet de réaliser un test initial en sortie de fabrication à l'aide d'un ATPG. Les bascules sont chaînées classiquement entre leur entrée de test et leur sortie de test pour réaliser une telle détection de défaut. Selon un autre aspect, il est proposé un dispositif électronique comprenant un composant logique comportant un circuit de vote majoritaire et un nombre impair de bascules au moins égal à trois, chaque bascule possédant une entrée de données, une entrée de test, une sortie de test et une sortie de données reliée à une entrée du circuit de vote majoritaire, le dispositif comprenant un circuit de contrôle configuré pour placer le composant dans un mode de fonctionnement normal dans lequel on délivre un même signal d'entrée sur chaque entrée de données et le circuit de vote majoritaire délivre un signal de sortie. Selon une caractéristique générale de cet aspect, le circuit de contrôle est configuré en outre pour : à la suite d'un mode de fonctionnement normal, placer le composant logique dans un mode de test dans lequel on place une bascule du composant logique dans un mode test, par exemple en injectant un signal de commande de test non nul dans son entrée de commande de test, on injecte un signal de test dans l'entrée test de la bascule testée, on gèle l'état logique des autres bascules, et on analyse le signal de sortie de test de la bascule testée, puis, à l'issue de la phase de test, placer de nouveau le composant logique dans un mode de fonctionnement normal, le circuit de vote majoritaire restaurant automatiquement la valeur du signal de sortie sur la sortie de données du composant logique existant avant l'initiation du mode de test. De préférence, le circuit de contrôle comprend un premier multiplexeur recevant en entrée les signaux de sortie de test des bascules du composant logique. Le premier multiplexeur permet ainsi de sélectionner le signal de sortie à délivrer de manière à transmettre le signal issu de la sortie de test de la bascule testée et ainsi réaliser une chaîne de test entre différents composants logiques similaires. La chaîne de test ainsi créée permet de transmettre la séquence de bits de test au travers des différents composants logiques chaînés de sorte qu'à l'issue de l'injection d'une séquence de bits de test, chaque bascule testée de chaque composant logique de la chaîne de test soit dans un état prédéterminé pour le test. Le circuit de contrôle comprend également un second multiplexeur recevant en entrée les signaux de sortie de données des bascules du composant logique et le signal de sortie du circuit de vote maj oritaire.It is thus possible to propagate the test signal through an additional logic circuit, also designated by those skilled in the art under the term "logic cone" generally comprising a set of logic blocks, and coupled to the output of the tested logic component. The propagation of this test signal through the logic cone makes it possible, in the case where the output of the logic cone is coupled to at least one other tested logic component, to test the proper operation of the logic blocks of the logic cone. It is also possible to apply a clock cycle on the flip-flop tested, after the control of the logic component and before the replacement of the flip-flop tested in the test mode. Preferably, steps a) and b) are repeated for another flip-flop of the logical component until all flip-flops of the logical component have been tested. In the case of a TMR, the test phase followed by the restoration phase is repeated three times by changing at each test phase the flip-flop in which the test signal is injected. In this way, there is always a majority of flip-flops, formed by the other two latches, having the state preceding the test phase so as to restore the previous state of the TMR at the end of each test phase, and each of the latches is tested. Advantageously, the method may further comprise, prior to any placement of the logic component in a normal operating mode, placement of the logic component in an initial test mode in which the latches of the serial logic component are coupled via their test input and their respective test output so as to form a flip-flop test string comprising a test string input and a test string output, a test signal is injected into the test string input, and the signals are analyzed. test output from the test string output. The initial test mode makes it possible to perform an initial test at the end of production using an ATPG. The flip-flops are typically chained between their test input and their test output to perform such fault detection. According to another aspect, there is provided an electronic device comprising a logic component comprising a majority voting circuit and an odd number of flip-flops at least equal to three, each flip-flop having a data input, a test input, a test output and a data output connected to an input of the majority voting circuit, the device comprising a control circuit configured to place the component in a normal operating mode in which a same input signal is provided on each data input and the majority voting circuit delivers an exit signal. According to a general characteristic of this aspect, the control circuit is further configured for: following a normal operating mode, placing the logic component in a test mode in which a flip-flop of the logical component is placed in a mode test, for example by injecting a non-zero test command signal into its test control input, a test signal is injected into the test input of the tested flip-flop, the logic state of the other flip-flops is frozen, and analyzes the test output signal of the flip-flop tested, and then, after the test phase, re-placing the logic component in a normal operating mode, the majority voting circuit automatically restoring the value of the output signal on the data output of the existing logical component before initiating the test mode. Preferably, the control circuit comprises a first multiplexer receiving as input the test output signals of the flip-flops of the logic component. The first multiplexer thus makes it possible to select the output signal to be delivered so as to transmit the signal coming from the test output of the tested flip-flop and thus to produce a test string between different similar logical components. The test string thus created makes it possible to transmit the sequence of test bits through the various logic components that are chained so that, after the injection of a sequence of test bits, each tested flip-flop of each logical component the test chain is in a predetermined state for the test. The control circuit also comprises a second multiplexer receiving as input the data output signals of the flip-flops of the logic component and the output signal of the main polling circuit.

Le second multiplexeur permet ainsi de transmettre soit le signal issu du circuit de vote majoritaire lorsque le composant logique est en mode de fonctionnement normal, soit le signal de sortie de la bascule testée. Il est ainsi possible de transmettre, lors d'une phase de test, le signal de sortie de la bascule testée à des circuits logiques supplémentaires couplés en sortie. Dans le cas où des circuits logiques supplémentaires sont couplés en sortie à un composant logique en mode de test, il est possible de détecter en outre une éventuelle mise en défaut d'un des circuits logiques supplémentaires couplés entre deux composants logiques testés. Avantageusement, le circuit de contrôle peut être en outre configuré pour, avant tout placement du composant logique dans un mode de fonctionnement normal, placer le composant logique dans un mode de test initial dans lequel les bascules du composant logique sont couplées en série via leur entrée de test et leur sortie de test respectives de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test, un signal de test est injecté dans l'entrée de chaîne de test, et les signaux de sortie de test délivrés par la sortie de chaîne de test sont analysés. Pour cela, le circuit de contrôle peut comprendre en outre, pour placer le composant logique dans le mode de test initial ou bien dans le mode de test, un multiplexeur additionnel pour chacune des bascules dudit composant logique à partir de la deuxième bascule, chaque multiplexeur additionnel recevant en entrée le signal de test et le signal de sortie de test d'une bascule, la sortie de test de chaque bascule étant couplée à l'entrée de test d'une bascule distincte de la bascule couplée à son entrée de sorte que les bascules d'un même circuit logique puissent être couplées en série via leur entrée de test et leur sortie de test respectives. Chaque multiplexeur additionnel permet de sélectionner soit directement le signal de test soit le signal de sortie de test d'une bascule selon que le test réalisé soit respectivement un test en cours de fonctionnement ou bien un test initial à l'aide d'un ATPG. Dans un mode de réalisation de l'invention, le composant logique comprend trois bascules de manière à former un TMR. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de réalisation et d'un mode de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 représente un dispositif électronique selon un mode de réalisation ; la figure 2 illustre le dispositif électronique dans un mode de fonctionnement normal ; la figure 3 illustre le dispositif électronique dans un mode de test ; la figure 4 illustre le dispositif électronique dans un mode de test initial. La figure 1 représente de manière schématique un dispositif électronique 1 comportant un composant logique 2 selon un mode de réalisation de l'invention.The second multiplexer thus makes it possible to transmit either the signal from the majority voting circuit when the logic component is in normal operating mode, or the output signal of the tested flip-flop. It is thus possible to transmit, during a test phase, the output signal of the tested flip-flop to additional logic circuits coupled to the output. In the case where additional logic circuits are coupled to a logic component in test mode, it is possible to further detect any fault of one of the additional logic circuits coupled between two logic components tested. Advantageously, the control circuit may be further configured for, before any placement of the logic component in a normal operating mode, placing the logic component in an initial test mode in which the flip-flops of the logic component are coupled in series via their input. test output and test output, a test signal is input Test output signals delivered by the test string output are analyzed. For this purpose, the control circuit may furthermore comprise, for placing the logic component in the initial test mode or in the test mode, an additional multiplexer for each of the latches of said logic component from the second flip-flop, each multiplexer an additional input receiving the test signal and the test output signal of a flip-flop, the test output of each flip-flop being coupled to the test input of a flip-flop separate from the flip-flop coupled to its input so that the latches of the same logic circuit can be coupled in series via their respective test input and their test output. Each additional multiplexer makes it possible to directly select either the test signal or the test output signal of a flip-flop according to whether the test performed is respectively a test during operation or an initial test using an ATPG. In one embodiment of the invention, the logic component comprises three latches so as to form a TMR. Other advantages and characteristics of the invention will appear on examining the detailed description of an embodiment and an embodiment, in no way limiting, and the appended drawings in which: FIG. an electronic device according to one embodiment; Figure 2 illustrates the electronic device in a normal operating mode; Figure 3 illustrates the electronic device in a test mode; Figure 4 illustrates the electronic device in an initial test mode. FIG. 1 schematically represents an electronic device 1 comprising a logic component 2 according to one embodiment of the invention.

Dans ce mode de réalisation, le composant logique 2 est un TMR comportant un circuit de vote majoritaire 3 ainsi qu'une première, une deuxième et une troisième bascules référencées respectivement 4, 5 et 6. Chaque bascule 4 à 6 comporte une entrée de données d recevant un même signal de données D et une sortie de données q apte à délivrer un signal de sortie Q. La sortie de données q de chaque bascule 4 à 6 est reliée à une entrée du circuit de vote majoritaire 3. Chaque bascule 4 à 6 possède une entrée d'horloge notée respectivement CLK4, CLK5 et CLK6. Le fonctionnement des trois bascules 4 à 6 est régulé par la fréquence des trois horloges CLK4 à CLK6. En mode de fonctionnement normal, les bascules 4 à 6 opèrent en recopiant le signal de données D en entrée sur leur sortie de données q à chaque front d'horloge. Le signal de sortie Q correspond donc normalement au signal de données D à l'issue du front d'horloge montant. Chaque bascule 4 à 6 comprend en outre une entrée de test ti apte à recevoir un signal de test TI ou TQ4 ou TQ5 selon le mode de test, une sortie de test tq apte à délivrer un signal résultant de test TQ4 à TQ6, et une entrée de commande te de mode test destinée à recevoir un signal de commande de test TE4 à TE6 pour actionner le mode de test de la bascule. En mode de fonctionnement test, il est tout d'abord procédé à un chargement d'une séquence de test. Lors du chargement, les bascules opèrent en recopiant le signal de test TI à l'entrée de test ti sur la sortie de test tq à chaque front montant de leur horloge. Après le chargement, la sortie de test tq délivre en sortie un signal résultant TQ dont la valeur correspond au signal de test TI à l'issue du front d'horloge montant.In this embodiment, the logical component 2 is a TMR comprising a majority voting circuit 3 as well as a first, a second and a third latch respectively referenced 4, 5 and 6. Each latch 4 to 6 includes a data input. d receiving a same data signal D and a data output q capable of delivering an output signal Q. The data output q of each flip-flop 4 to 6 is connected to an input of the majority voting circuit 3. Each flip-flop 4 to 6 has a clock input denoted respectively CLK4, CLK5 and CLK6. The operation of the three flip-flops 4 to 6 is regulated by the frequency of the three clocks CLK4 to CLK6. In normal operating mode, flip-flops 4 to 6 operate by copying the input data signal D to their data output q at each clock edge. The output signal Q therefore normally corresponds to the data signal D at the end of the rising clock edge. Each flip-flop 4 to 6 further comprises a test input ti able to receive a test signal TI or TQ4 or TQ5 according to the test mode, a test output tq capable of delivering a signal resulting from test TQ4 to TQ6, and a test mode command input te for receiving a test command signal TE4 to TE6 to operate the flip-flop test mode. In test operation mode, a test sequence is first loaded. During loading, the flip-flops operate by copying the test signal TI to the test input ti on the test output tq at each rising edge of their clock. After the loading, the test output tq outputs a resulting signal TQ whose value corresponds to the test signal TI at the end of the rising clock edge.

Il est à noter que dans ce mode la sortie q recopie aussi l'entrée ti de façon à pouvoir appliquer la séquence de test sur un circuit logique supplémentaire C, également dénommé cône logique, comportant un ou plusieurs modules logiques, éventuellement connecté en sortie de la bascule sur la sortie q.It should be noted that in this mode the output q also copies the input ti so as to be able to apply the test sequence to an additional logic circuit C, also called a logic cone, comprising one or more logic modules, possibly connected at the output of the flip-flop on the output q.

Le circuit de vote majoritaire 3 comprend un nombre d'entrées correspondant au nombre de bascules du composant logique 2. Dans l'exemple illustré sur la figure 1, le circuit de vote majoritaire 3, aussi appelé voteur, comprend trois entrées couplées respectivement aux sorties de données q des trois bascules 4 à 6.The majority voting circuit 3 comprises a number of entries corresponding to the number of flip-flops of the logical component 2. In the example illustrated in FIG. 1, the majority voting circuit 3, also called voter, comprises three inputs coupled respectively to the outputs. data q of the three flip-flops 4 to 6.

Le voteur 3 délivre en sortie un signal de sortie M correspondant à la valeur binaire majoritaire parmi ses entrées. Le voteur 3 délivre ainsi un signal de sortie M de valeur haute égale à un lorsqu'au moins deux signaux sur trois en entrée ont une valeur haute ou bien un signal de sortie M de valeur basse égale à zéro lorsqu'au moins deux signaux sur trois en entrée du voteur 3 ont une valeur basse. Le dispositif 1 comprend un circuit de contrôle configuré pour placer le TMR 2 dans un mode de fonctionnement normal ou dans un mode de test ou encore dans un mode de test initial.The voter 3 outputs an output signal M corresponding to the majority binary value among its inputs. The voter 3 thus delivers an output signal M of high value equal to one when at least two out of three input signals have a high value or an output signal M of low value equal to zero when at least two signals on three in the input of the voter 3 have a low value. The device 1 comprises a control circuit configured to place the TMR 2 in a normal operating mode or in a test mode or in an initial test mode.

Le circuit de contrôle comprend un circuit de commande des bascules 4 à 6 apte à injecter un signal de commande TE4 à TE6 du mode test dans chacune des bascules 4 à 6. Le circuit de commande des bascules est couplé à chacune des entrées de commande te des trois bascules 4 à 6 du TMR 2 et délivre un signal de commande spécifique TE4 à TE6 pour chaque bascule 4 à 6. Lorsque le premier signal de commande TE4 est non nul la première bascule 4 est placée dans le mode de test, et lorsque le premier signal de commande TE4 est nul, la première bascule 4 est placée dans le mode de fonctionnement normal. De façon analogue, lorsque le deuxième signal de commande TE5 est non nul la deuxième bascule 5 est placée dans le mode de test et lorsqu'il est nul, la deuxième bascule 5 est placée dans le mode de fonctionnement normal, et lorsque le troisième signal de commande TE6 est non nul la troisième bascule 6 est placée dans le mode de test et lorsqu'il est nul, la troisième bascule 6 est placée dans le mode de fonctionnement normal. Le circuit de contrôle comprend en outre un premier multiplexeur 7 et un second multiplexeur 8.The control circuit comprises a control circuit of the flip-flops 4 to 6 able to inject a control signal TE4 to TE6 of the test mode into each of the flip-flops 4 to 6. The control circuit of the flip-flops is coupled to each of the control inputs of the three latches 4 to 6 of the TMR 2 and delivers a specific control signal TE4 to TE6 for each latch 4 to 6. When the first control signal TE4 is non-zero, the first latch 4 is placed in the test mode, and when the first control signal TE4 is zero, the first flip-flop 4 is placed in the normal operating mode. Similarly, when the second control signal TE5 is non-zero, the second flip-flop 5 is placed in the test mode and when it is zero, the second flip-flop 5 is placed in the normal operating mode, and when the third signal TE6 control is non-zero the third flip-flop 6 is placed in the test mode and when it is zero, the third flip-flop 6 is placed in the normal operating mode. The control circuit further comprises a first multiplexer 7 and a second multiplexer 8.

Le premier multiplexeur 7 comprend trois entrées respectivement couplées à la sortie de test tq de chacune des trois bascules 4 à 6 du TMR 2. Le premier multiplexeur 7 comprend une sortie s7 apte à délivrer en sortie un des trois signaux reçus en entrée en fonction du signal de commande reçu.The first multiplexer 7 comprises three inputs respectively coupled to the test output tq of each of the three latches 4 to 6 of the TMR 2. The first multiplexer 7 comprises an output s7 capable of outputting one of the three input signals as a function of the received control signal.

Le second multiplexeur 8 comprend quatre entrées. La première entrée est couplée à la sortie du voteur 3 et reçoit le signal de sortie M du voteur 3. Les trois autres entrées sont respectivement couplées à la sortie de données q de chacune des trois bascules 4 à 6 du TMR 2. Le second multiplexeur 8 comprend une sortie s8 apte à délivrer en sortie un des quatre signaux reçus en entrée en fonction du signal de commande reçu. Le premier multiplexeur 7 comprend une entrée de commande recevant un signal de commande TE4.TEJTE6 correspondant à une combinaison des signaux binaires de commande TE4 à TE6 du mode de test des bascules 4 à 6. Le signal de commande permet de définir quel signal est transmis par le premier multiplexeur 7 en fonction du mode dans lequel le TMR 2 se trouve. Le tableau 1 ci-dessous fournit les valeurs du signal de sortie S7 du premier multiplexeur 7 en fonction des valeurs des signaux de commande TE4 à TE6 :30 TE4 TE5 TE6 S7 1 0 0 0 (TQ4) 0 1 0 1 (TQ5) 0 0 1 2 (TQ6) 1 1 1 2 (TQ6) 0 0 0 - autres combinaisons binaires - Tableau 1 Le second multiplexeur 8 comprend une entrée de commande recevant un signal de commande TE81.TE82 qui permet de définir quel signal est transmis par le second multiplexeur 8 en fonction du mode dans lequel le TMR 2 se trouve. Le tableau 2 ci-dessous fournit les valeurs du signal de sortie S8 du second multiplexeur 8 en fonction des valeurs des signaux de commande TE81 et TE82 : TE81 TE82 S8 0 0 0 (Q4) 0 1 1 (Q5) 1 0 2 (Q6) 1 1 3 (M) Tableau 2 Le circuit de contrôle comprend en outre un circuit d'injection d'un signal de test TI apte à définir une séquence d'au moins un bit test à injecter dans au moins une bascule 4, 5 ou 6. La séquence de bits tests comprend un nombre de bits correspondant au nombre de TMR chaînés en série par leur entrée et sortie de test ti et tq. Dans un cas où plusieurs TMR d'un même circuit intégré sont chaînés ensemble en série via leur entrée de test et leur sortie de test, la séquence de bits tests correspond au nombre de TMR chaînés. Le circuit de contrôle comprend également, pour placer le TMR 2 dans le mode de test initial ou bien dans le mode de test, un premier multiplexeur additionnel 9 dont la sortie est couplée à l'entrée de test ti de la deuxième bascule 5, et un second multiplexeur additionnel 10 dont la sortie est couplée à l'entrée de test ti de la troisième bascule 6. Le premier multiplexeur additionnel 9 comprend deux entrées. La première entrée, notée 0, est couplée directement au circuit d'injection du signal de test TI et la seconde entrée, notée 1, est couplée à la sortie de test tq de la première bascule 4. Le second multiplexeur additionnel 10 comprend également deux entrées. La première entrée, notée 0, est couplée directement au circuit d'injection du signal de test TI et la seconde entrée, notée 1, est couplée à la sortie de test tq de la deuxième bascule 5. L'entrée de test ti de la première bascule 4 est couplée uniquement au circuit d'injection du signal de test TI. Le premier et le second multiplexeurs additionnels 9 et 10 sont commandés par un même signal de commande noté ici TE4.TEJTE6.The second multiplexer 8 comprises four inputs. The first input is coupled to the output of the voter 3 and receives the output signal M of the voter 3. The other three inputs are respectively coupled to the data output q of each of the three latches 4 to 6 of the TMR 2. The second multiplexer 8 comprises an output s8 capable of outputting one of the four input signals as a function of the received control signal. The first multiplexer 7 comprises a control input receiving a control signal TE4.TEJTE6 corresponding to a combination of the binary control signals TE4 to TE6 of the test mode of the flip-flops 4 to 6. The control signal makes it possible to define which signal is transmitted. by the first multiplexer 7 depending on the mode in which the TMR 2 is located. Table 1 below gives the values of the output signal S7 of the first multiplexer 7 as a function of the values of the control signals TE4 to TE6: TE4 TE5 TE6 S7 1 0 0 0 (TQ4) 0 1 0 1 (TQ5) 0 0 1 2 (TQ6) 1 1 1 2 (TQ6) 0 0 0 - other bit combinations - Table 1 The second multiplexer 8 comprises a control input receiving a control signal TE81.TE82 which makes it possible to define which signal is transmitted by the second multiplexer 8 depending on the mode in which the TMR 2 is located. Table 2 below gives the values of the output signal S8 of the second multiplexer 8 as a function of the values of the control signals TE81 and TE82: TE81 TE82 S8 0 0 0 (Q4) 0 1 1 (Q5) 1 0 2 (Q6 ) 1 1 3 (M) Table 2 The control circuit further comprises a circuit for injecting a test signal TI able to define a sequence of at least one test bit to be injected in at least one flip-flop 4, 5 or 6. The test bit sequence comprises a number of bits corresponding to the number of TMRs serially connected by their test input and output ti and tq. In a case where several TMRs of the same integrated circuit are linked together in series via their test input and their test output, the sequence of test bits corresponds to the number of chained TMRs. The control circuit also comprises, for placing the TMR 2 in the initial test mode or in the test mode, a first additional multiplexer 9 whose output is coupled to the test input t 1 of the second flip-flop 5, and a second additional multiplexer 10 whose output is coupled to the test input ti of the third flip-flop 6. The first additional multiplexer 9 comprises two inputs. The first input, denoted 0, is coupled directly to the injection circuit of the test signal TI and the second input, denoted 1, is coupled to the test output tq of the first flip-flop 4. The second additional multiplexer 10 also comprises two entries. The first input, denoted 0, is coupled directly to the injection circuit of the test signal TI and the second input, denoted 1, is coupled to the test output tq of the second flip-flop 5. The test input t 1 of the first flip-flop 4 is coupled only to the injection circuit of the test signal TI. The first and second additional multiplexers 9 and 10 are controlled by the same control signal noted here TE4.TEJTE6.

Le tableau 3 ci-dessous fournit les valeurs du signal de sortie S du premier multiplexeur additionnel 9 en fonction des valeurs des signaux de commande TE4 à TE6 : TE4 TES TE6 S 1 0 0 0 1 0 0 (TI) 0 0 1 1 1 1 1 (TQ4) 0 0 0 autres combinaisons binaires - Tableau 3 Le tableau 4 ci-dessous fournit les valeurs du signal de sortie S du second multiplexeur additionnel 10 en fonction des valeurs des signaux de commande TE4 à TE6 : TE4 TE5 TE6 S 1 0 0 - 0 1 0 - 0 0 1 0 (TI) 1 1 1 1 (TQ5) 0 0 0 - autres combinaisons binaires - Tableau 4 Le circuit de contrôle est configuré pour activer les différents modes de fonctionnement du TMR 2. Ainsi, le circuit de contrôle peut faire passer le TMR 2 dans un mode de test initial directement après la fabrication avant tout fonctionnement en mode normal. Il peut également faire fonctionner le TMR 2 dans un mode de fonctionnement normal ou bien dans un mode de test après un mode de fonctionnement normal.Table 3 below gives the values of the output signal S of the first additional multiplexer 9 as a function of the values of the control signals TE4 to TE6: TE4 TES TE6 S 1 0 0 0 1 0 0 (TI) 0 0 1 1 1 1 1 (TQ4) 0 0 0 other bit combinations - Table 3 Table 4 below provides the values of the output signal S of the second additional multiplexer 10 as a function of the values of the control signals TE4 to TE6: TE4 TE5 TE6 S 1 0 0 - 0 1 0 - 0 0 1 0 (TI) 1 1 1 1 (TQ5) 0 0 0 - other bit combinations - Table 4 The control circuit is configured to activate the different modes of operation of the TMR 2. Thus, the control circuit can switch the TMR 2 into an initial test mode directly after manufacture before operating in normal mode. It can also operate the TMR 2 in a normal operating mode or in a test mode after a normal operating mode.

Les figures 2 à 4 reprennent la figure 1 en repérant en gras les circuits électriques mis en oeuvre lors des différents modes de fonctionnement du TMR 2 commandés par le circuit de contrôle du dispositif 1. Sur la figure 2 est représenté le dispositif 1 de gestion de fonctionnement du TMR 2 en mode de fonctionnement normal. Dans le mode de fonctionnement normal, un même signal de données D est délivré sur chaque entrée de données d des trois bascules 4 à 6. Les trois horloges CLK4 à CLK6 sont synchronisées pour opérer simultanément en mode de fonctionnement normal. Ainsi, au front d'horloge suivant, les bascules 4 à 6 recopient chacune sur la sortie de données q la valeur du signal de données D à l'entrée de données d. Le signal de sortie de données Q, qui possède donc la valeur du signal de données D initialement en entrée des bascules 4 à 6, est reçu en entrée du voteur 3 pour chacune des trois bascules 4 à 6. Le circuit de vote majoritaire 3 délivre alors en sortie un signal de sortie M correspondant à la valeur binaire majoritaire en entrée qui devrait correspondre à la valeur du signal de données D initialement en entrée des bascules 4 à 6, dans le cas où au plus une seule des bascules 4 à 6 est défectueuse. Le deuxième multiplexeur 8 est commandé par le circuit de contrôle de manière à transmettre le signal reçu sur sa troisième entrée, numérotée 3 dans le deuxième multiplexeur 8 illustré sur les figures, c'est-à-dire le signal de sortie M du voteur 3. Le signal délivré sur la sortie s8 du second multiplexeur 8 correspond donc, dans le cas où au moins deux des trois bascules ne sont pas défectueuses, au signal de sortie de données Q des bascules 4 à 6, soit au signal de données D en entrée des bascules 4 à 6. Le signal de données peut ainsi être transmis à un ou plusieurs circuits logiques formant le cône logique C. Sur la figure 3 est représenté le dispositif 1 de gestion de fonctionnement du TMR 2 en mode de test à la suite d'un mode de fonctionnement normal. Le circuit de contrôle est configuré pour, à la suite d'un mode de fonctionnement normal, placer le TMR 2 dans un mode de test dans lequel on injecte un signal de test TI dans l'entrée test ti de la première bascule 4. La première bascule 4 est la seule bascule testée dans ce mode de test. Pour cela, le circuit de commande des bascules injecte les signaux de commande TE4 à TE6 correspondant pour seulement placer la première bascule 4 dans un mode de test, et maintenir les deux autres bascules 5 et 6 en fonctionnement normal. Pour cela les deuxième et troisième signaux de commande TES et TE6 sont nuls tandis que le premier signal de commande TE4 est non nul.FIGS. 2 to 4 show FIG. 1 by identifying in bold the electrical circuits used during the various modes of operation of the TMR 2 controlled by the control circuit of the device 1. In FIG. 2 is shown the device 1 for managing the TMR 2 operation in normal operating mode. In the normal operating mode, a same data signal D is output to each data input d of the three flip-flops 4 to 6. The three clocks CLK4 to CLK6 are synchronized to operate simultaneously in normal operating mode. Thus, at the next clock edge, flip-flops 4 to 6 each copy the data output q to the value of the data signal D at the data input d. The data output signal Q, which therefore has the value of the data signal D initially input latches 4 to 6, is received at the input of the voter 3 for each of the three latches 4 to 6. The majority voting circuit 3 delivers then at output an output signal M corresponding to the input majority bit which should correspond to the value of the data signal D initially input latches 4 to 6, in the case where at most one of the latches 4 to 6 is defective. The second multiplexer 8 is controlled by the control circuit so as to transmit the signal received on its third input, numbered 3 in the second multiplexer 8 illustrated in the figures, that is to say the output signal M of the voter 3 The signal delivered on the output s8 of the second multiplexer 8 therefore corresponds, in the case where at least two of the three flip-flops are not defective, to the data output signal Q of the flip-flops 4 to 6, or to the data signal D in 4 to 6. The data signal can thus be transmitted to one or more logic circuits forming the logic cone C. In FIG. 3, the operation management device 1 of the TMR 2 is shown in test mode as a result. of a normal operating mode. The control circuit is configured to, following a normal operating mode, place the TMR 2 in a test mode in which a test signal TI is injected into the test input t i of the first flip-flop 4. first flip-flop 4 is the only flip-flop tested in this test mode. For this, the control circuit of the flip-flops injects the control signals TE4 TE6 corresponding to only place the first flip-flop 4 in a test mode, and keep the other two flip-flops 5 and 6 in normal operation. For this, the second and third control signals TES and TE6 are zero while the first control signal TE4 is non-zero.

Dans les deux modes de test ultérieurs, la deuxième bascule 5 puis la troisième bascule 6 seront successivement testées. Dans le premier mode de test dans lequel la première bascule 4 est testée, on gèle l'état logique de la deuxième bascule 5 et de la troisième bascule 6 en bloquant leur horloge CLK5 et CLK6. Dans le cas où sont utilisées des bascules comprenant une entrée d'activation dite « enable » en anglais, le signal délivré à cette entrée permet d'activer le fonctionnement de la bascule lorsque ce signal est non nul ou bien de geler son état courant lorsque ce signal est nul. On fait fonctionner la première bascule 4 sur un front d'horloge montant de son horloge CLK4 pour que la sortie de test tq recopie la donnée sur l'entrée de test ti afin de charger la valeur de test dans la première bascule 4. Ainsi, à l'issue du front d'horloge montant, si la première bascule n'est pas défectueuse, le signal de sortie TQ4 de la première bascule 4 possède la valeur du bit du signal de test TI qu'il y avait sur l'entrée de test ti avant le front d'horloge montant. Il est à noter qu'à l'issue du front d'horloge, la sortie de données Q de la première bascule 4 a également recopié la valeur du signal de test TI sur l'entrée de test ti, si bien que la sortie de données Q de la première bascule 4 ne possède plus la valeur avant le test. La bascule 4 ne se trouve donc plus dans le même état que précédemment au test. Dans le mode de test, le second multiplexeur 8 permet de transmettre le signal de sortie Q de la bascule testée, ici la première bascule 4. Il est ainsi possible de transmettre, lors d'une phase de test, le signal de sortie de la bascule testée aux circuits logiques supplémentaires du cône logique C couplés en sortie par exemple. Il est ainsi possible de détecter en outre une éventuelle mise en défaut d'un des circuits logiques du cône logique C couplés entre deux TMR testés. Pour tester en même temps le cône logique C connecté à la sortie q du TMR 2, une fois la séquence de test chargée par l'intermédiaire de la chaîne composée des ti et tq, la bascule testée 4 est basculée en mode de fonctionnement normal en appliquant un premier signal de commande TE4 nul sur l'entrée de commande te de la première bascule 4. On applique ensuite un front d'horloge CLK4 de la première bascule 4 afin de propager la séquence de test au travers des circuits logiques supplémentaires du cône logique C connecté à la sortie q de la bascule testée. Le second multiplexeur 8 a été configuré par l'intermédiaire du signal de commande TE81.TE82 de façon à ce que sa sortie reçoive le signal de sortie Q4 de la bascule testée, dans le cas présent la première bascule 4. A l'issue du front montant de l'horloge, une bascule testée d'un TMR couplé en sortie du cône logique C a capturé la valeur de son entrée d résultant de la propagation de la séquence de test au travers du cône logique C. La première bascule 4 est ensuite remise en mode test par l'application d'un signal de commande TE4 non nul sur son entrée de commande te et on analyse ensuite le signal de sortie de test TQ4 en le récupérant via le premier multiplexeur 7. Pour cela le premier multiplexeur 7 reçoit un signal de commande apte à sélectionner l'entrée couplée à la sortie de test tq de la première bascule 4. Puis, à l'issue de la phase de test, le circuit de contrôle commande un nouveau placement du TMR 2 dans un mode de fonctionnement normal de manière à restaurer l'état du TMR 2 précédant le test. Le premier multiplexeur 7 permet de sélectionner le signal de sortie à délivrer de manière à transmettre le signal TQ issu de la sortie de test tq de la bascule 4 testée et ainsi récupérer le résultat de l'opération de test ou réaliser une chaîne de test entre différents TMR similaires. En actionnant le TMR sur un front d'horloge dans un mode de fonctionnement normal tout de suite après un mode de test, le circuit de vote majoritaire 3 restaure automatiquement la valeur du signal de sortie du TMR 2 existant avant l'initiation du mode de test. Ceci, étant donné que les deux autres bascules non testées 5 et 6 possèdent la même valeur car leur état a été gelé pendant le mode de test.In the two subsequent test modes, the second flip-flop 5 and the third flip-flop 6 will be successively tested. In the first test mode in which the first flip-flop 4 is tested, it freezes the logic state of the second flip-flop 5 and the third flip-flop 6 by blocking their clock CLK5 and CLK6. In the case where flip-flops comprising an activation input called "enable" are used in English, the signal delivered to this input makes it possible to activate the operation of the flip-flop when this signal is non-zero or to freeze its current state when this signal is null. The first flip-flop 4 is operated on a rising clock edge of its clock CLK4 so that the test output tq copies the data to the test input ti in order to load the test value into the first flip-flop 4. Thus, at the end of the rising clock edge, if the first flip-flop is not defective, the output signal TQ4 of the first flip-flop 4 has the value of the bit of the test signal TI that was on the input ti test before the rising clock edge. It should be noted that at the end of the clock edge, the data output Q of the first flip-flop 4 has also copied the value of the test signal TI on the test input ti, so that the output of FIG. Q data of the first flip-flop 4 no longer has the value before the test. The flip-flop 4 is therefore no longer in the same state as before the test. In the test mode, the second multiplexer 8 makes it possible to transmit the output signal Q of the flip-flop tested, here the first flip-flop 4. It is thus possible to transmit, during a test phase, the output signal of the flip-flop tested to the additional logic circuits of the logic cone C coupled output for example. It is thus possible to further detect any fault in one of the logic circuits of the logic cone C coupled between two TMRs tested. To test at the same time the logic cone C connected to the output q of the TMR 2, once the test sequence has been loaded via the string composed of the ti and tq, the tested flip-flop 4 is switched to normal operating mode. applying a first control signal TE4 to the control input te of the first flip-flop 4. A clock edge CLK4 of the first flip-flop 4 is then applied in order to propagate the test sequence through the additional logic circuits of the cone logic C connected to the output q of the flip-flop tested. The second multiplexer 8 has been configured via the control signal TE81.TE82 so that its output receives the output signal Q4 of the flip-flop tested, in this case the first flip-flop 4. At the end of FIG. rising edge of the clock, a rocker tested a TMR coupled at the output of the logic cone C captured the value of its input d resulting from the propagation of the test sequence through the logic cone C. The first latch 4 is then returned to test mode by the application of a non-zero control signal TE4 on its control input te and the test output signal TQ4 is then analyzed by recovering it via the first multiplexer 7. For this purpose the first multiplexer 7 receives a control signal able to select the input coupled to the test output tq of the first flip-flop 4. Then, at the end of the test phase, the control circuit controls a new placement of the TMR 2 in a mode normal operation of to restore the state of the TMR 2 preceding the test. The first multiplexer 7 makes it possible to select the output signal to be delivered so as to transmit the signal TQ coming from the test output tq of the flip-flop 4 tested and thus to recover the result of the test operation or to carry out a test string between different similar TMRs. By operating the TMR on a clock edge in a normal operating mode immediately after a test mode, the majority voting circuit 3 automatically restores the output signal value of the existing TMR 2 before the initiation of the mode of operation. test. This is because the other two untested flip-flops 5 and 6 have the same value because their state has been frozen during the test mode.

La chaîne de test ainsi créée permet de transmettre la séquence de bits de test au travers des différents composants logiques chaînés de sorte qu'à l'issue de l'injection d'une séquence de bits test, chaque bascule testée de chaque composant logique de la chaîne de test soit dans un état prédéterminé pour le test. Pour tester la deuxième bascule 5 du TMR 2 et le cône logique C qui est connecté à sa sortie q, le premier multiplexeur additionnel 9 est commandé de manière à permettre la transmission du signal de test TI reçu sur l'entrée de test ti de la deuxième bascule 5. La deuxième bascule 5 est la seule bascule testée dans ce mode de test. Pour cela, le circuit de commande des bascules injecte un signal d'actionnement du mode de test TE seulement dans la deuxième bascule 5, les deux autres bascules 4 et 6 restant en fonctionnement normal. L'état logique des deux autres bascules 4 et 6 est gelé en bloquant leurs horloges CLK4 et CLK6. De la même manière pour tester la troisième bascule 6 du TMR 2, le second multiplexeur additionnel 10 est commandé de manière à permettre la transmission du signal de test TI reçu sur l'entrée de test ti de la troisième bascule 6. La troisième bascule 6 est la seule bascule testée dans ce mode de test. Pour cela, le circuit de commande des bascules injecte un signal d'actionnement du mode de test TE seulement dans la troisième bascule 6, les deux autres bascules 4 et 5 restant en fonctionnement normal. L'état logique des deux autres bascules 4 et 6 est gelé en bloquant leurs horloges CLK4 et CLK5.The test string thus created makes it possible to transmit the sequence of test bits through the various chained logic components so that, after the injection of a test bit sequence, each tested flip-flop of each logical component of the test string is in a predetermined state for the test. To test the second latch 5 of the TMR 2 and the logic cone C which is connected to its output q, the first additional multiplexer 9 is controlled so as to allow the transmission of the test signal TI received on the test input t 1 of the second flip-flop 5. The second flip-flop 5 is the only flip-flop tested in this test mode. For this purpose, the control circuit of the flip-flops injects an actuation signal of the test mode TE only into the second flip-flop 5, the other two flip-flops 4 and 6 remaining in normal operation. The logic state of the other two latches 4 and 6 is frozen by blocking their clocks CLK4 and CLK6. In the same manner for testing the third latch 6 of the TMR 2, the second additional multiplexer 10 is controlled so as to allow the transmission of the test signal TI received on the test input ti of the third flip-flop 6. The third flip-flop 6 is the only flip-flop tested in this test mode. For this purpose, the control circuit of the flip-flops injects an actuation signal of the test mode TE only into the third flip-flop 6, the other two flip-flops 4 and 5 remaining in normal operation. The logic state of the other two latches 4 and 6 is frozen by blocking their clocks CLK4 and CLK5.

Sur la figure 4 est illustré le dispositif 1 de gestion de fonctionnement du TMR 2 en mode de test initial avant toute opération du TMR 2 dans un mode de fonctionnement normal. Le circuit de contrôle est configuré pour, avant tout placement du TMR 2 dans un mode de fonctionnement normal, placer le TMR 2 dans un mode de test initial dans lequel les bascules 4 à 6 du TMR 2 sont couplées en série via leur entrée de test ti et leur sortie de test tq respective de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test.In FIG. 4 is illustrated the TMR 2 operating management device 1 in initial test mode before any operation of the TMR 2 in a normal operating mode. The control circuit is configured to, before placing the TMR 2 in a normal operating mode, place the TMR 2 in an initial test mode in which the latches 4 to 6 of the TMR 2 are coupled in series via their test input ti and their respective test output tq to form a flip-flop test string comprising a test string input and a test string output.

Pour réaliser la chaîne de test, le premier multiplexeur additionnel 9 est commandé pour transmettre le signal issu de la sortie de test tq de la première bascule 4 à l'entrée de test ti de la deuxième bascule 5, et le second multiplexeur additionnel 10 est commandé pour transmettre le signal issu de la sortie de test tq de la deuxième bascule à l'entrée de test ti de la troisième bascule 6. Dans le mode de test initial, un ATPG est connecté au dispositif de gestion 1 du fonctionnement du TMR. L'ATPG génère alors au moins une séquence de bits de test et l'injecte via le circuit de signal de test dans l'entrée de la chaîne de test, c'est-à-dire dans l'entrée de test ti de la première bascule 4. Le signal de test est alors propagé dans les bascules via la chaîne de test. Une fois toute la séquence de test injectée, on passe en mode fonctionnel en appliquant un signal nul TE4 à TE6 sur les entrées de commande te des bascules 4 à 6 et on opère les bascules 4 à 6 sur un front d'horloge en mode fonctionnel. Puis on repasse en mode test en appliquant un signal non nul TE4 à TE6 sur les entrées de commande te des bascules 4 à 6 et on analyse les signaux de sortie de test délivrés par la sortie de chaîne de test, c'est-à-dire par la sortie de test tq de la troisième bascule 6. La séquence de test peut comporter plus de trois bits dans le cas par exemple ou plusieurs TMR sont chaînés les uns à la suite des autres via leur entrée et leur sortie de test. Le dispositif permet donc de réaliser une phase de test en cours de fonctionnement du circuit intégré et de remettre le composant logique à l'issue de la phase de test dans l'état dans lequel il se trouvait avant cette phase de test. Le dispositif offre également la possibilité de réaliser une phase de test initial à l'aide d'un ATPG de manière classique.To perform the test string, the first additional multiplexer 9 is controlled to transmit the signal from the test output tq of the first flip-flop 4 to the test input ti of the second flip-flop 5, and the second additional multiplexer 10 is controlled to transmit the signal from the test output tq of the second flip-flop to the test input ti of the third flip-flop 6. In the initial test mode, an ATPG is connected to the management device 1 of the operation of the TMR. The ATPG then generates at least one sequence of test bits and injects it via the test signal circuit into the input of the test string, i.e. into the test input t i of the test string. first flip-flop 4. The test signal is then propagated in flip-flops via the test string. Once the entire test sequence has been injected, the operating mode is applied by applying a null signal TE4 to TE6 on the control inputs te of the flip-flops 4 to 6 and the flip-flops 4 to 6 are operated on a clock edge in functional mode. . Then, test mode is applied again by applying a non-zero signal TE4 to TE6 on the control inputs te of the flip-flops 4 to 6 and the test output signals delivered by the test string output are analyzed, that is, say by the test output tq of the third flip-flop 6. The test sequence may comprise more than three bits in the case for example, or several TMRs are chained one after the other via their input and their test output. The device thus makes it possible to carry out a test phase during operation of the integrated circuit and to put back the logical component at the end of the test phase in the state in which it was before this test phase. The device also offers the possibility of performing an initial test phase using an ATPG in a conventional manner.

Claims

REVENDICATIONS1. A method of managing the operation of a logic component (2) having a majority voting circuit (3) and an odd number of latches (4 to 6) of at least three, each latch (4 to 6) having a plurality of data (d), a test input (ti), a test output (tq) and a data output (q) connected to an input of the majority voting circuit (3), the method comprising an arrangement of the logical component ( 2) in a normal operating mode in which a same input signal (D) is supplied to each data input (d) and the majority voting circuit (3) delivers an output signal (M), characterized in that that the method comprises: a) following a normal operating mode, a placement of the component in a test mode in which: a flip-flop (4) of the logic component (2) is placed in a test mode; a test signal (TI) in the test input (ti) of the flip-flop (4) tested, the logic state of the other flip-flops is freezed s (5 and 6), and the output signal (TQ) delivered by the test output (tq) of the flip-flop (4) tested is analyzed, then, b) at the end of the test phase, a new placing the logic component (2) in a normal operating mode, the majority voting circuit (3) automatically restoring the value of the output signal (TQ) on the data output (q) of the logical component (2) existing before the initiation of the test mode.

2. Method according to claim 1, wherein, after having frozen the logic state of the other flip-flops (5 and 6) and before analyzing the output signal (TQ) delivered by the test output (tq), it is replaced by the tested flip-flop (4) in a normal functional mode, the logic component (2) is controlled so that the output signal (Q4) of the tested flip-flop (4) is outputted from the logic component (2) for testing purposes an additional logic circuit connected to the output of the logic component (2), and replacing the tested flip-flop (4) in the test mode.

3. Method according to claim 2, wherein, after the control of the logic component (2) and before the replacement of the tested flip-flop (4) in the test mode, a clock cycle is applied to the flip-flop tested (4). .

4. Method according to claims 1 to 3, wherein the steps a) and b) are repeated for another flip-flop of the logic component (2) until all the flip-flops (4 to 6) of the logic component (2) have been tested.

The method according to one of claims 1 to 4, further comprising, prior to any placement of the logic component (2) in a normal operating mode, placement of the logical component (2) in an initial test mode in which one couples the flip-flops (4 to 6) of the logic component (2) in series via their test input (ti) and their respective test output (tq) so as to form a flip-flop test string comprising a test string input and a test string output, a test signal (TI) is injected into the test string input, and the test output signals (TQ) output from the test string output are analyzed.

An electronic device (1) comprising a logic component (2) comprising a majority voting circuit (3) and an odd number of latches (4 to 6) of at least three, each latch (4 to 6) having an input of data (d), a test input (ti), a test output (tq) and a data output (q) connected to an input of the majority voting circuit (3), the device (1) further comprising a control circuit configured to place the logic component (2) in a normal operating mode in which a same input signal (D) is provided on each data input (d) and the majority voting circuit (3) outputs an output signal (M), characterized in that the control circuit is further configured for: following a normal operating mode, placing the logic component in a test mode in which a flip-flop (4) is placed ) of the logic component (2) in a test mode, a test signal (TI) is injected into the input t (ti) of the flip-flop (4) tested, the logic state of the other flip-flops (5 and 6) is freezed, and the output signal (TQ) delivered by the test output (tq) of the flip-flop ( 4) tested, then, at the end of the test phase, re-placing the logic component (2) in a normal operating mode, the majority voting circuit (3) automatically restoring the value of the output signal (Q ) on the data output (q) of the existing logical component (2) before the initiation of the test mode.

Electronic device (1) according to claim 6, in which the control circuit comprises a first multiplexer (7) receiving as input the test output signals (TQ) of the flip-flops (4 to 6) of the logic component (2). .

Electronic device (1) according to one of claims 6 or 7, wherein the control circuit comprises a second multiplexer (8) receiving as input the data output signals (Q) of the latches (4 to 6) of the logic component (2) and the output signal (M) of the majority voting circuit (3).

Electronic device (1) according to one of claims 6 to 8, wherein the control circuit is further configured for, before any placement of the logic component (2) in a normal operating mode, placing the logic component ( 2) in an initial test mode in which the flip-flops (4 to 6) of the logic component (2) are coupled in series via their respective test input (t i) and their test output (t q) so as to form a chain flip-flop test circuit comprising a test string input and a test string output, a test signal (TI) is injected into the test string input, and the test output signals (TQ) supplied by the test string input test string output are analyzed.

An electronic device (1) according to claim 9, wherein the control circuit further comprises, for placing the logic component (2) in the initial test mode or in the test mode, an additional multiplexer for each of the flip-flops. said logic component from the second flip-flop, each additional multiplexer receiving as input the test signal (TI) and the test output signal (TQ) of a flip-flop, the test output (tq) of each flip-flop being coupled at the test input (ti) of a separate flip-flop of the flip-flop coupled to its input so that flip-flops of the same logic circuit can be coupled in series via their test input (ti) and their test output ( tq) respectively.

11. Electronic device (1) according to one of claims 6 to 10, wherein the logic component (2) comprises three flip-flops (4, 5, 6).