FR3022711A1

FR3022711A1 - DEVICE FOR CONVERTING AN ANALOGUE SIGNAL TO A DIGITAL SIGNAL

Info

Publication number: FR3022711A1
Application number: FR1455819A
Authority: FR
Inventors: Gerard Chaplier
Original assignee: Centre National de la Recherche Scientifique CNRS; Ecole Normale Superieure de Cachan
Current assignee: Centre National de la Recherche Scientifique CNRS; Ecole Normale Superieure de Cachan
Priority date: 2014-06-23
Filing date: 2014-06-23
Publication date: 2015-12-25

Abstract

L'invention concerne un dispositif de conversion d'un signal analogique en un signal numérique. Suivant l'invention, les N étages (Ei) de comparaison sont connectés en cascade l'un à la suite de l'autre, d'un premier étage (Ei) de comparaison à un dernier étage (EN) de comparaison, chaque étage (Ei) de comparaison comportant : - en plus d'un comparateur (Ci) de comparaison respectif du signal (Vin) analogique à une tension (Vrefi) de référence respective, - un circuit (Mi) de génération respectif de la tension (Vrefi) de référence respective, ayant une sortie respective (Si) de fourniture de cette tension (Vrefi) de référence respective connectée à la première entrée (Fi) de comparaison respective, chaque circuit (Mi) de génération respectif étant configuré pour générer sur sa sortie respective (Si) la tension (Vrefi) de référence respective à partir de la tension (Vrefi-1) de référence générée sur la sortie (Si-1) du circuit (Mi_i) de génération de l'étage (Ei_i) de comparaison précédant cet étage (Ei) de comparaison respectif, et à partir du bit respectif (Bi) de son comparateur respectif (Ci).The invention relates to a device for converting an analog signal into a digital signal. According to the invention, the N stages (Ei) of comparison are connected in cascade one after the other, from a first stage (Ei) of comparison to a last stage (EN) of comparison, each stage (Ei) comparison comprising: - in addition to a comparison comparator (Ci) respective comparison of the signal (Vin) analog to a voltage (Vrefi) respective reference, - a circuit (Mi) of respective generation of the voltage (Vrefi) ) respectively, having a respective output (Si) supplying that respective reference voltage (Vrefi) connected to the respective first comparison input (Fi), each respective generation circuit (Mi) being configured to generate on its output respective (Si) the respective reference voltage (Vrefi) from the reference voltage (Vrefi-1) generated on the output (Si-1) of the generation circuit (Mi_i) of the preceding comparison stage (Ei_i) this stage (Ei) of comparison, and in part r of the respective bit (Bi) of its respective comparator (Ci).

Description

1 L'invention concerne un dispositif de conversion d'un signal analogique en un signal numérique de plusieurs bits. Le domaine de l'invention est l'électronique, notamment les circuits intégrés de convertisseurs analogique-numérique et les circuits intégrés comportant un 5 convertisseur analogique-numérique. Différents types de dispositifs de conversion analogique-numérique sont connus : à approximations successives, du type sigma delta, du type pipeline, du type rapide (en anglais flash) à pont de résistances. Les convertisseurs à approximations successives nécessitent un réseau de 10 résistances précis dont l'ajustement est délicat à effectuer, doivent prévoir une logique séquentielle et sont relativement lents. Les convertisseurs du type sigma delta ont l'inconvénient d'être limités en fréquence. Les convertisseurs du type pipeline doivent à chaque étage de conversion 15 effectuer la conversion sur k bits, puis générer avec un convertisseur numérique-analogique une tension correspondante à ces k bits, calculer la différence (le résidu) entre cette tension et la partie du signal à convertir (à partir du second étage, le résidu) puis appliquer un gain de 2k à ce nouveau résidu.Ensuite, une conversion analogique-numérique sur m bits est effectuée avec calcul du nouveau résidu et ainsi 20 de suite. L'ensemble de ce processus est complexe à réaliser. Le document US-A-5 936 566 décrit un convertisseur analogique-numérique, ayant un pont de résistances, des comparateurs et des multiplexeurs. Le réseau de résistances génère une pluralité de tensions de référence, caractérisées par des incréments de tension uniformes entre deux tensions fixes. Les comparateurs sont 25 couplés au réseau de résistances. Chaque comparateur reçoit une tension de référence et un signal d'entrée analogique. Sur la base de ces entrées, chaque comparateur génère un bit du signal numérique. Les multiplexeurs sont couplés entre le réseau de résistances et le comparateur. En réponse à la sortie des comparateurs associés aux bits de poids lourd, les multiplexeurs sélectionnent une tension de 3022711 2 référence et la transmettent au comparateur. Le comparateur compare alors la tension de référence sélectionnée avec le signal d'entrée analogique et génère le bit. L'inconvénient de ce convertisseur est sa complexité. En effet, il nécessite de produire, par le réseau de résistances formé par un 5 pont de résistances, toutes les tensions de référence correspondant à tous les niveaux possibles du signal d'entrée analogique, ces tensions de référence étant envoyées aux multiplexeurs. Par conséquent, ce circuit nécessite un circuit logique de commande des multiplexeurs. 10 Il en résulte que la complexité de ce convertisseur croît de manière exponentielle avec le nombre de bits à convertir. L'invention vise à obtenir un dispositif de conversion d'un signal analogique en un signal numérique de N bits, qui pallie les inconvénients de l'état de la technique, en comportant une simplification et une économie de mise en oeuvre, 15 notamment pour chaque étage de comparaison fournissant les bits. A cet effet, un premier objet de l'invention est un dispositif de conversion d'un signal analogique en un signal numérique ayant N bits, comportant au moins un premier conducteur d'application du signal analogique, un deuxième conducteur d'application d'une tension prescrite et N étages de comparaison pour la fourniture 20 respectivement des N bits sur au moins un troisième conducteur de fourniture du signal numérique, N étant un entier naturel supérieur ou égal à deux, caractérisé en ce que les N étages de comparaison sont connectés en cascade l'un à la suite de l'autre, d'un premier étage de comparaison à un dernier étage de comparaison, 25 chaque étage de comparaison respectif autre que le dernier étage de comparaison comportant : - en plus d'un comparateur de comparaison respectif du signal analogique à une tension de référence respective, présente sur une première entrée de comparaison respective pour fournir sur le troisième conducteur le bit respectif en 30 fonction du résultat de la comparaison, 3022711 3 - un circuit de génération respectif de la tension de référence respective, ayant une sortie respective de fourniture de cette tension de référence respective connectée à la première entrée de comparaison respective, le circuit de génération du premier étage de comparaison étant configuré 5 pour générer sur sa sortie sa tension de référence à partir de la tension prescrite présente sur le deuxième conducteur, chaque circuit de génération respectif de chaque étage de comparaison respectif qui suit le premier étage de comparaison étant configuré pour générer sur sa sortie respective la tension de référence respective à partir de la tension de référence 10 générée sur la sortie du circuit de génération de l'étage de comparaison précédant cet étage de comparaison respectif, appelée tension de référence précédente, et à partir du bit respectif du troisième conducteur de son comparateur respectif. Grâce à l'invention, les étages de comparaison sont itératifs. En effet, chacun des étages de comparaison successifs peut avoir la même 15 forme en pouvant être répété du bit de poids fort au bit de poids faible. Ainsi, l'invention se dispense de générer toutes les tensions de référence possibles, se dispensant ainsi d'un pont de résistances en entrée des comparateurs. Des modes de réalisation de l'invention sont décrits ci-dessous. L'invention sera mieux comprise à la lecture de la description qui va suivre, 20 donnée uniquement à titre d'exemple non limitatif en référence aux dessins annexés, sur lesquels : - les figures 1 A et 1B représentent un synoptique modulaire du dispositif de conversion suivant l'invention, - la figure 1C est un synoptique modulaire d'un deuxième mode de réalisation 25 du dispositif de conversion suivant l'invention, - la figure 2 est un synoptique modulaire d'un deuxième mode de réalisation du dispositif de conversion suivant l'invention, - les figure 3A et 3B sont un synoptique modulaire d'un troisième mode de réalisation du dispositif de conversion suivant l'invention, 30 - la figure 4 est un synoptique modulaire d'un quatrième mode de réalisation du dispositif de conversion suivant l'invention, 3022711 4 - la figure 5 est un synoptique modulaire d'un cinquième mode de réalisation du dispositif de conversion suivant l'invention, - la figure 6 représente un schéma équivalent du cinquième mode de réalisation de la figure 5 lors d'une étape d'initialisation, - la figure 7 représente un schéma équivalent du cinquième mode de réalisation de la figure 5 lors d'une étape de conversion en un bit ayant un premier état, - la figure 8 représente un schéma équivalent du cinquième mode de réalisation de la figure 5 lors d'une étape de conversion en un bit ayant un deuxième 10 état, - les figures 9A et 9B représentent un sixième mode de réalisation du dispositif de conversion suivant l'invention ayant un système d'auto-étalonnage, - la figure 10 représente schématiquement l'évolution des seuils des étages du dispositif de conversion suivant l'invention, 15 - la figure 11 est un synoptique modulaire d'un sixième mode de réalisation du dispositif de conversion suivant l'invention. Aux figures 1A, 1B, 1C, le dispositif 1 de conversion d'un signal analogique en un signal numérique ayant N bits comporte au moins un premier conducteur 10 d'application du signal analogique Vin et N étages E1,..., ..., EN de 2 0 comparaison pour la fourniture respectivement des N bits sur au moins un deuxième conducteur D1,..., Di_1, Di, ..., DN servant à la fourniture du signal numérique, N étant un entier naturel supérieur ou égal à 2. Le dispositif de conversion suivant l'invention peut être, par exemple, un convertisseur d'un signal analogique en un signal numérique, ou convertisseur 2 5 analogique-numérique, formant un circuit électronique. Dans ce cas, le dispositif de conversion ou convertisseur comporte au moins un conducteur de sortie connecté au deuxième conducteur de fourniture du signal numérique, afin de pouvoir fournir ce signal numérique vers l'extérieur. Le dispositif de conversion peut par exemple être un circuit intégré. 3 0 Le dispositif de conversion peut également être dans un circuit électronique, intégré ou non, autre qu'un convertisseur analogique-numérique. Ainsi, le dispositif 3022711 5 de conversion peut être une fonction implémentée dans un circuit plus complexe. Par exemple, le dispositif de conversion peut faire partie ou être intégré à un processeur ou un microprocesseur ou un circuit logique programmable, par exemple du type FPGA, ou dans un processeur de traitement de signal (DSP) ou dans un autre 5 composant électronique. Le dispositif de conversion peut être une interface entre plusieurs sous-circuits, par exemple une interface de capteur. Le signal numérique peut être traité par un microprocesseur ou un ordinateur. Le signal analogique peut être par exemple un signal d'un capteur de tout type. Le signal analogique peut être par exemple la tension de sortie d'un potentiomètre, ou bien un signal sonore (par exemple d'un microphone d'un téléphone portable ou autre), ou la tension délivrée par un capteur de température, de déplacement ou de pression, ce capteur pouvant par exemple être utilisé dans une automobile, ou le signal d'un capteur biologique ou encore optique tel qu'une photodiode par exemple.The invention relates to a device for converting an analog signal into a digital signal of several bits. The field of the invention is electronics, in particular integrated circuits of analog-to-digital converters and integrated circuits comprising an analog-to-digital converter. Various types of analog-to-digital conversion devices are known: successive approximations, of the sigma delta type, of the pipeline type, of the fast type (in English flash) with a bridge of resistors. Successive approximation converters require a network of precise resistors whose adjustment is difficult to perform, must provide sequential logic and are relatively slow. Converters of the sigma delta type have the disadvantage of being limited in frequency. The converters of the pipeline type must at each conversion stage 15 perform the conversion on k bits, then generate with a digital-analog converter a voltage corresponding to these k bits, calculate the difference (the residue) between this voltage and the part of the signal to convert (from the second stage, the residue) then apply a gain of 2k to this new residue. Next, an analog to digital conversion on m bits is performed with calculation of the new residue and so on. The whole process is complex to achieve. US-A-5,936,566 discloses an analog-to-digital converter, having a bridge of resistors, comparators and multiplexers. The resistor network generates a plurality of reference voltages, characterized by uniform voltage increments between two fixed voltages. The comparators are coupled to the resistor network. Each comparator receives a reference voltage and an analog input signal. On the basis of these inputs, each comparator generates a bit of the digital signal. The multiplexers are coupled between the resistor network and the comparator. In response to the output of the comparators associated with the heavy-bit bits, the multiplexers select a reference voltage and transmit it to the comparator. The comparator then compares the selected reference voltage with the analog input signal and generates the bit. The disadvantage of this converter is its complexity. Indeed, it requires to produce, by the resistor network formed by a resistor bridge, all the reference voltages corresponding to all possible levels of the analog input signal, these reference voltages being sent to the multiplexers. Therefore, this circuit requires a control logic of the multiplexers. As a result, the complexity of this converter increases exponentially with the number of bits to be converted. The object of the invention is to obtain a device for converting an analog signal into an N-bit digital signal, which overcomes the drawbacks of the state of the art, with a simplification and an economy of implementation, in particular for each comparison stage providing the bits. For this purpose, a first object of the invention is a device for converting an analog signal into a digital signal having N bits, comprising at least a first application conductor of the analog signal, a second application conductor of a prescribed voltage and N comparison stages for supplying N bits respectively on at least one third digital signal supplying conductor, N being a natural number greater than or equal to two, characterized in that the N comparison stages are connected in cascade one after the other, from a first comparison stage to a last comparison stage, each respective comparison stage other than the last comparison stage comprising: in addition to a comparator of respective comparison of the analog signal with a respective reference voltage, present on a first respective comparison input to supply the respective bit on the third conductor e depending on the result of the comparison, a respective generation circuit of the respective reference voltage, having a respective supply output of this respective reference voltage connected to the first respective comparison input, the generation circuit of the respective first comparison stage being configured to generate on its output its reference voltage from the prescribed voltage present on the second conductor, each respective generation circuit of each respective comparison stage following the first comparison stage being configured to generate on its respective output the respective reference voltage from the reference voltage 10 generated on the output of the generation circuit of the comparison stage preceding this respective comparison stage, called the preceding reference voltage, and from the respective bit the third driver of his comparator respective. Thanks to the invention, the comparison stages are iterative. Indeed, each of the successive comparison stages can have the same form by being repeatable from the most significant bit to the least significant bit. Thus, the invention dispenses to generate all possible reference voltages, thus dispensing with a resistance bridge input comparators. Embodiments of the invention are described below. The invention will be better understood on reading the description which follows, given solely by way of nonlimiting example with reference to the appended drawings, in which: FIGS. 1A and 1B show a modular block diagram of the conversion device according to the invention, - Figure 1C is a block diagram of a second embodiment 25 of the conversion device according to the invention, - Figure 2 is a block diagram of a second embodiment of the following conversion device 3A and 3B are a block diagram of a third embodiment of the conversion device according to the invention, FIG. 4 is a modular block diagram of a fourth embodiment of the conversion device. according to the invention, FIG. 5 is a block diagram of a fifth embodiment of the conversion device according to the invention, FIG. equivalent to the fifth embodiment of FIG. 5 during an initialization step; FIG. 7 represents an equivalent diagram of the fifth embodiment of FIG. 5 during a conversion step into a bit having a first state; FIG. 8 represents an equivalent diagram of the fifth embodiment of FIG. 5 during a step of conversion into a bit having a second state; FIGS. 9A and 9B represent a sixth embodiment of the conversion device; according to the invention having a self-calibration system, - Figure 10 schematically shows the evolution of the thresholds of the stages of the conversion device according to the invention, - Figure 11 is a modular block diagram of a sixth mode of realization of the conversion device according to the invention. In FIGS. 1A, 1B, 1C, the device 1 for converting an analog signal into a digital signal having N bits comprises at least a first conductor 10 for applying the analog signal Vin and N stages E1,. For comparing the supply of the N bits to at least one second conductor D1,..., Di_1, Di,..., DN serving to provide the digital signal, N being a higher natural integer or The conversion device according to the invention may be, for example, a converter from an analog signal to a digital signal, or an analog-to-digital converter, forming an electronic circuit. In this case, the conversion device or converter comprises at least one output conductor connected to the second conductor for supplying the digital signal, in order to be able to supply this digital signal to the outside. The conversion device may for example be an integrated circuit. The conversion device may also be in an electronic circuit, integrated or not, other than an analog-digital converter. Thus, the conversion device 3022711 may be a function implemented in a more complex circuit. For example, the conversion device may be part of or integrated with a processor or a microprocessor or a programmable logic circuit, for example of the FPGA type, or in a signal processing processor (DSP) or other electronic component. The conversion device may be an interface between a plurality of subcircuits, for example a sensor interface. The digital signal can be processed by a microprocessor or a computer. The analog signal may be for example a signal of a sensor of any type. The analog signal can be for example the output voltage of a potentiometer, or a sound signal (for example from a microphone of a mobile phone or other), or the voltage delivered by a temperature sensor, displacement or pressure, this sensor may for example be used in an automobile, or the signal of a biological sensor or optical such as a photodiode for example.

Bien entendu, le dispositif de conversion peut également être réalisé à l'aide de composants discrets. D'une manière générale aux figures, les noeuds sont représentés par des points épais. Aux figures 1A, 1B, 1C, le dispositif 1 de conversion comporte un deuxième 2 0 conducteur 11 d'application d'une tension prescrite Vrefo. Suivant l'invention, les N étages Ei de comparaison sont connectés en cascade l'un à la suite de l'autre. Les N étages Ei de comparaison vont d'un premier étage El de comparaison à un dernier étage EN de comparaison. Le premier étage El de comparaison 25 correspond au bit N de poids le plus fort, tandis que le dernier étage EN de comparaison correspond au bit de poids le plus faible. Ainsi, i est le rang du bit respectif parmi les N bits, i étant un entier naturel allant de 1 à N. Ainsi, i va dans l'ordre décroissant du poids des bits. Chaque étape Ei de comparaison respectif autre que le dernier étage EN de 30 comparaison comporte, en plus d'un comparateur Ci de comparaison respectif associé, un circuit Mi de génération respectif de la tension Vrefi de référence 3022711 6 respective, ayant une sortie respective S, de fourniture de cette tension Vref, de référence respective, connectée à une première entrée F, de comparaison respective du comparateur C1. Le comparateur C, comporte une deuxième entrée T, de comparaison, qui est 5 connectée au premier conducteur 10 et sur laquelle est donc appliqué le signal analogique Vin. Le comparateur C, effectue la comparaison du signal analogique Vin, présent sur sa deuxième entrée T, de comparaison, à la tension Vref, de référence respective, présente sur sa première entrée F, de comparaison respective, pour fournir sur le 10 troisième conducteur D, le bit respectif B, en fonction du résultat de cette comparaison. Le dernier étage EN de comparaison peut ne pas comporter de circuit de génération de tension de référence ou peut comporter un circuit de génération de tension de référence. Le dernier étage EN de comparaison comporte son comparateur 15 CN de comparaison du signal Vin analogique à la tension VrefN_I de référence respective (fournie par la sortie SN-1 du module de génération MN-ide l'étage EN-i), présente sur sa première entrée FN de comparaison pour fournir sur son troisième conducteur DN le dernier bit BN en fonction du résultat de la comparaison. Lorsque le signal analogique Vin, présent sur la deuxième entrée T, de 20 comparaison, est supérieur à la tension de référence Vret_i présente sur la première entrée F, de comparaison, le comparateur C, génère sur son troisième conducteur D, le bit respectif B, égal à un premier état, symbolisé par 1. Lorsque le signal analogique Vin, présent sur la deuxième entrée T, de comparaison, est inférieur à la tension de référence Vret_i présente sur la première 25 entrée F, de comparaison, le comparateur C, génère sur son troisième conducteur D, le bit respectif B, égal à un deuxième état, symbolisé par 0. Chaque circuit 1\4,4 de génération respectif fournit sa tension Vret_i de référence présente sur sa sortie Si_i à la fois au comparateur C, suivant et au circuit M, de génération suivant, afin que ce circuit M, de génération suivant génère sur sa 30 sortie S, la tension de référence Vref, en fonction de la tension de référence précédente Vret_i, présente sur l'entrée G, de tension de référence précédente du 3022711 7 circuit Mi, et en fonction du bit respectif Bi du troisième conducteur Di de son comparateur respectif Ci. Ainsi, la tension de référence Vrefi_i générée sur la sortie S1_1 du circuit 1\4,4 de génération est envoyée à une entrée Gi de tension de référence précédente du 5 circuit Mi de génération respectif suivant ce circuit 1\4,4 de génération. L'entrée Gi de tension de référence précédente du circuit Mi de génération respectif est connectée à la sortie S1_1 du circuit Mi_1 de génération qui précède ce circuit Mi respectif. Ainsi, la structure de chacun des étages E1, Ei_i, E,, ...., EN-1 peut être similaire ou identique et peut être répétée d'un étage à l'autre, diminuant ainsi la 10 complexité et la dépense en circuits du dispositif de conversion. Ainsi, chaque étage de conversion peut être une cellule itérée N-1 fois ou N fois. Ainsi que cela est représenté à la figure 10, le premier étage El (pour le bit N et i=1) effectue la comparaison entre le signal d'entrée Vin et Vrefo et donc détermine si le signal d'entrée Vin est dans l'intervalle [(Vrefo - Vx) , Vrefo] ou bien dans 15 l'intervalle [Vrefo , (Vrefo+ V')], puis calcule par le module M1 un nouveau seuil Vrefi = (Vrefo+ Vx/2) ou (Vrefo- Vx/2) selon le résultat de la première comparaison, ainsi que cela est représenté aux figures 1B et 1C. Le second étage E2 (pour le bit N-1 et i=2) effectue la comparaison entre le signal d'entrée Vin et Vrefi et donc détermine si le signal d'entrée Vin est dans l'intervalle [(Vrefi - Vx/2) , Vrefo] ou bien 2 0 dans l'intervalle [Vrefi , (Vrefi+ V,12)], puis calcule un nouveau seuil Vref2 = (Vrefi + Vx/4) ou (Vrefi - Vx/4) selon le résultat de la seconde comparaison. Le i-ième étage Ei (pour le bit N-i+1 correspondant à l'indice i) effectue la comparaison entre le signal d'entrée Vin et Vrefi_i et donc détermine si le signal d'entrée Vin est dans l'intervalle [(Vrefi_i - V,12'1) , Vrefi_d ou bien dans l'intervalle [Vrefi_i , (Vrefi_ i+ 2 5 Vx/2'1)], puis calcule un nouveau seuil Vrefi = (Vrefi_i + V,12') ou (Vrefi_i - selon le résultat de la seconde comparaison, et ainsi de suite. Suivant un mode de réalisation, Vrefi = Vrefi_i + lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un premier état 1 correspondant au fait que le signal analogique Vin du 3 0 premier conducteur 10 est supérieur à la tension Vrefi_i de référence précédente, 3022711 8 Vref, = Vret_i - lorsque le bit respectif B, sur le troisième conducteur D, est égal à un deuxième état 0 correspondant au fait que le signal analogique Vin du premier conducteur est inférieur à la tension Vret_i de référence précédente, où 5 Vref, est la tension de référence respective du circuit M, de génération respectif de l'étage E, de comparaison respectif, Vret_i est la tension de référence précédente, VX est une première tension prescrite dans chaque étage E, de comparaison, i est le rang du bit respectif Bi, qui est un entier naturel allant de 1 à N et qui 10 correspond à l'ordre décroissant du poids du bit respectif Bi. Vrefo est une première tension de référence, égale à la tension prescrite. Pour n étant le poids du bit allant de 1 à N (n étant un entier naturel ; bit de poids le plus fort n = N et bit de poids le plus faible n = 1), i = N - n + 1. Par exemple, N est supérieur ou égal à 2 ou à 3. 15 Suivant un mode de réalisation, le dispositif de conversion peut comporter un moyen 12 pour imposer la première tension prescrite VX et/ou la tension Vrefo et/ou la tension Vr et/ou la tension Vy dans chaque étage Ei de comparaison, par exemple à partir d'un conducteur extérieur 12. Ainsi, l'invention n'a besoin que d'une première tension de référence Vrefo et 2 0 de N-1 tensions de référence Vrefi, Vret, VrefN4 générées par les N-1 circuits de génération MI, ...., 1\4,4, M,, ...., MN_I, ce qui diminue la dépense en circuits et réduit la complexité. Suivant un mode de réalisation, les conducteurs 10 et/ou 11 et/ou 12 et/ou D, sont connectés à des bornes d'entrée accessible de l'extérieur du circuit. 2 5 Dans les modes de réalisation des figures 2 à 8, au moins un des ou le circuit M, de génération respectif (ou plusieurs ou chaque ou tous les circuits M, de génération respectifs) comporte au moins un amplificateur opérationnel Al, A2, A3, A4 ou A5 pour générer à partir du bit respectif B, présent sur le troisième conducteur D, et à partir de la tension Vret_i de référence précédente générée sur la 30 sortie Si-1 du circuit 1\4,4 de génération de l'étage Ei_1 de comparaison précédant l'étage E, de comparaison respectif la tension Vref, de référence respective. 3022711 9 Dans les modes de réalisation des figures 2, 3A et 3B, au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte au moins une source de courant (ou générateur de courant) commandée en fonction du bit respectif Bi présent sur le troisième 5 conducteur Di pour générer à partir du courant généré par cette source et à partir de la tension Vrefi_i de référence précédente générée sur la sortie Si_i du circuit 1\4,4 de génération de l'étage Ei_1 de comparaison précédant l'étage Ei de comparaison respectif la tension Vrefi de référence respective. Dans le mode de réalisation des figures 3A et 3B, la source de courant 10 comporte au moins un transistor Ti, T2 de production du courant, pouvant être par exemple bipolaire. Bien entendu, le transistor Ti, T2 peut être de tout type, par exemple de type bipolaire, JFET ou MOS. On décrit ci-dessous en détail chacun des modes de réalisation représentés aux figures. 15 Dans le mode de réalisation de la figure 2, au moins un des ou le circuit (Mi) de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte une première source Sil, (ou générateur de courant) de génération d'un premier courant II arrivant en un noeud respectif Ni et une deuxième source SI2, (ou générateur de courant) de génération d'un deuxième courant 12 2 0 partant du noeud respectif Ni. Chaque source Sil, ou SI2, peut être activée pour générer son courant Il ou 12 ou être inhibée pour ne pas générer son courant Il ou 12. La première source Sil, de courant comporte une première entrée COM1, de commande connectée au troisième conducteur Di de bit respectif pour inhiber la 2 5 première source Sil, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un premier état 1 correspondant au fait que le signal analogique Vin du premier conducteur est supérieur à la tension Vrefi_i de référence précédente et pour activer la première source Sil, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un deuxième état 0 correspondant au fait 3 0 que le signal analogique Vin du premier conducteur est inférieur à la tension Vrefi-i de référence précédente. 3022711 10 La deuxième source SI2, de courant comporte une deuxième entrée COM2, de commande connectée au troisième conducteur Di de bit respectif pour activer la deuxième source SI2, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un premier état 1 correspondant au fait que le signal 5 analogique Vin du premier conducteur est supérieur à la tension Vrefi_i de référence précédente et pour inhiber la deuxième source SI2, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un deuxième état 0 correspondant au fait que le signal analogique Vin du premier conducteur est inférieur à la tension Vret-i de référence précédente. 10 Le noeud respectif Ni est connecté à une première résistance respective Ri d'un circuit additionneur Mi de la tension Vrefi_i de référence précédente, présente sur le noeud respectif Ni, à la tension de la première résistance respective Ri, due au passage du premier courant Il de la première source Sil, ou du deuxième courant de la deuxième source SI2, dans la première résistance respective R. 15 Suivant un mode de réalisation, il est prévu un circuit de commande connecté à la première entrée COMI, de commande et à la deuxième entrée COM2, de commande afin d'activer et d'inhiber les sources Sil, et SI2, de la manière indiquée ci-dessus, ce circuit de commande étant donc connecté au troisième conducteur Di du bit respectif Bi. Ce circuit de commande est configuré pour imposer la tension la 2 0 tension Vrefi_i de référence précédente sur le noeud respectif Ni. Lorsque la première source Sil, est activée et que la deuxième source SI2, est inhibée, le premier courant Il générée par la première source Sil, est envoyé par le noeud Ni dans la résistance Ri, ce premier courant Il circulant d'un noeud Ni vers la sortie Si pour produire la tension Vret = Vrefi_i - Lorsque la première 2 5 source Sil, est inhibée et que la deuxième source SI2, est activée, le courant 12 généré par la deuxième source SI2, circule de la sortie Si vers le noeud respectif Ni au travers de la résistance Ri, ce qui génère sur la sortie Si la tension Vret = Vrefi_i + Dans un mode de réalisation, le deuxième courant 12 a même valeur absolue I 3 0 que le premier courant D. Dans un mode de réalisation, VX / 2= R, . I 3022711 11 où Ri est la première résistance respective, I est la valeur absolue du premier courant (I1), égale à la valeur absolue du deuxième courant (I2). 5 Par exemple, Vx = 2.Riirefl, où R1 est la première résistance respective du premier étage El (pour i=1) et Tref' est le courant passant du noeud N1 du premier étage El dans cette résistance R1 et correspondant au premier courant I1 ou deuxième courant 12. I est la valeur absolue du premier courant Il, égale à la valeur absolue du 10 deuxième courant 12. Suivant un mode de réalisation, tous les courants issus des sources de courant et passant dans la première résistance Ri sont fixés à la même valeur absolue I pour tous les étages Le choix de la valeur de la première résistance respective Ri dans chaque 15 étage Ei permet générer la tension Vret de référence respective générée par son circuit M. Ainsi, suivant un mode de réalisation, chaque étage Ei+1 suivant l'étage Ei peut avoir une première résistance respective Ri+1 = R12. Suivant un autre mode de réalisation, toutes les résistances Ri ont la même valeur et les courants sont ajustés pour chaque étage, pouvant être en particulier 20 divisés par deux en passant de l'étage i à l'étage i+1. Dans un mode de réalisation représenté à la figure 11, le circuit de commande des sources Sil, et SI2, comporte au moins un interrupteur INT11, INT12, INT21, INT22 interposé entre les sources Sil, et SI2, et le noeud Ni. Dans ce cas, l'inhibition de la source Sil, ou SI2, correspond à sa connexion, par le ou les interrupteurs 25 INT11, INT12, INT21, INT22, au conducteur GND de masse et à sa déconnexion du noeud Ni par le ou les interrupteurs INT11, INT12, INT21, INT22. Dans ce cas, l'activation de la source Sil, ou SI2, correspond à sa déconnexion du conducteur GND de masse par le ou les interrupteurs INT11, INT12, INT21, INT22, et à sa connexion au noeud Ni par le ou les interrupteurs INT11, INT12, INT21, INT22. La 30 position ouverte et la position fermée des interrupteurs INT11, INT12 est commandée par la première entrée de commande COM1i. La position ouverte et la 3022711 12 position fermée des interrupteurs INT21, INT22 est commandée par la deuxième entrée de commande COM2i. Un exemple est décrit ci-dessous. Le premier interrupteur INT11 est connecté entre la source Sil, et le 5 conducteur GND de masse et comporte un premier conducteur El 1 de commande d'interrupteur, qui est connecté à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour mettre l'interrupteur INT11 en position de fermeture dans le cas où le bit Bi est dans le premier état 1 (inhibition de SI1,), et en position d'ouverture dans le cas où le bit Bi est dans le deuxième état 0 (activation 10 de SI1,). Le deuxième interrupteur INT12 est connecté entre la source Sil, et le noeud Ni et comporte un deuxième conducteur E12 de commande d'interrupteur, qui est connecté par l'intermédiaire d'un premier circuit logique inverseur CLI1 à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour 15 mettre l'interrupteur INT12 en position de fermeture dans le cas où le bit Bi est dans le deuxième état 0 (activation de SI1,), et en position d'ouverture dans le cas où le bit Bi est dans le premier état 1 (inhibition de SI1,). Le troisième interrupteur INT21 est connecté entre la source SI2, et le noeud Ni et comporte un troisième conducteur E21 de commande d'interrupteur, qui est 2 0 connecté à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour mettre l'interrupteur INT21 en position de fermeture dans le cas où le bit Bi est dans le premier état 1 (activation de SI2,), et en position d'ouverture dans le cas où le bit Bi est dans le deuxième état 0 (inhibition de SI2i). Le quatrième interrupteur INT22 est connecté entre la source SI2, et le 2 5 conducteur GND de masse et comporte un quatrième conducteur E22 de commande d'interrupteur, qui est connecté par l'intermédiaire d'un deuxième circuit logique inverseur CLI2 à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour mettre l'interrupteur INT22 en position de fermeture dans le cas où le bit Bi est dans le deuxième état 0 (inhibition de SI2,), et en position d'ouverture 3 0 dans le cas où le bit Bi est dans le premier état 1 (activation de SI2i). 3022711 13 Dans un mode de réalisation, par exemple aux figures 2, 3A, 3B et 11, le circuit additionneur Mi comporte un premier amplificateur opérationnel Al, ayant une première entrée non inverseuse El, connectée à la tension Vrefi_i de référence précédente, à savoir à la sortie S1_1 du circuit 1\4,4 de génération (cette première 5 entrée non inverseuse El formant l'entrée Gi de tension de référence précédente du circuit Mi de génération respectif). Le premier amplificateur opérationnel Al a une deuxième entrée inverseuse E2, connectée au noeud Ni, la première résistance Ri étant connectée entre le noeud respectif Ni et une sortie AS1 du premier amplificateur opérationnel Al, laquelle génère la tension Vrefi de référence 10 respective. La sortie Si est donc formée par la sortie AS1 du premier amplificateur opérationnel A 1 . Si les deux sources de courant Sil, et SI2, sont inhibées, la tension de sortie de l'amplificateur Al sera égale à Vrefi_i, car l'amplificateur Al se comporte comme suiveur de tension. 15 Suivant un mode de réalisation, les sources de courant sont réalisées au moyen d'impédance(s) et/ou de résistance(s) et/ou diode(s) ou et/ou diode(s) Zener et/ou transistors. Dans le mode de réalisation des figures 3A et 3B, un exemple de réalisation des sources de courant Sil, et SI2, est donné ci-dessous.Of course, the conversion device can also be realized using discrete components. In general, the nodes are represented by thick dots. In FIGS. 1A, 1B, 1C, the conversion device 1 comprises a second conductor 11 for applying a prescribed voltage Vrefo. According to the invention, the N stages Ei of comparison are connected in cascade one after the other. The N stages Ei of comparison go from a first stage El of comparison to a last stage EN of comparison. The first comparison stage E1 corresponds to the most significant bit N while the last comparison stage EN corresponds to the least significant bit. Thus, i is the rank of the respective bit among the N bits, i being a natural integer ranging from 1 to N. Thus, i goes in descending order of the weight of the bits. Each comparison step E 1 other than the last compare stage EN comprises, in addition to a respective comparison comparator Ci associated with it, a respective generation circuit Mi of the respective reference voltage Vrefi 3022711 6 having a respective output S supplying this respective reference voltage Vref, connected to a first input F, of comparison of comparator C1 respectively. The comparator C comprises a second comparison input T, which is connected to the first conductor 10 and on which the analog signal Vin is therefore applied. The comparator C compares the analog signal Vin, present on its second comparison input T, with the respective reference voltage Vref, present on its first respective comparison input F, to provide on the third driver D , the respective bit B, depending on the result of this comparison. The last comparative stage EN may not comprise a reference voltage generation circuit or may comprise a reference voltage generation circuit. The last comparison stage EN comprises its comparison comparator 15 CN for comparing the analog signal Vin with the respective reference voltage VrefN_I (supplied by the output SN-1 of the generation module MN-ide the stage EN-i), present on its first FN comparison input to provide on its third driver DN the last BN bit depending on the result of the comparison. When the analog signal Vin, present on the second input T, of comparison, is greater than the reference voltage Vret_i present on the first input F, comparison, the comparator C, generates on its third conductor D, the respective bit B equal to a first state, symbolized by 1. When the analog signal Vin, present on the second comparison input T, is smaller than the reference voltage Vret_i present on the first comparator input F, the comparator C, generates on its third conductor D, the respective bit B, equal to a second state, symbolized by 0. Each respective generation circuit 1 \ 4.4 supplies its reference voltage Vret_i present on its output Si_i to both the comparator C, next generation circuit M, so that this next generation circuit M generates on its output S the reference voltage Vref, as a function of the previous reference voltage. Vret_i, present on the input G, of the previous reference voltage of the circuit 30 Mi, and as a function of the respective bit Bi of the third conductor Di of its respective comparator Ci. Thus, the reference voltage Vrefi_i generated on the output S1_1 of the Generation circuit 1 \ 4.4 is sent to a previous reference voltage input Gi of the respective generation circuit Mi according to this generation circuit 1 \ 4.4. The previous reference voltage input Gi of the respective generation circuit Mi is connected to the output S1_1 of the generation circuit Mi_1 which precedes this respective circuit Mi. Thus, the structure of each of the stages E1, E1, E1, E1, E1, E1 may be similar or identical and may be repeated from one stage to another, thereby decreasing complexity and expense. circuits of the conversion device. Thus, each conversion stage can be an iterated cell N-1 times or N times. As shown in FIG. 10, the first stage El (for the bit N and i = 1) performs the comparison between the input signal Vin and Vrefo and therefore determines whether the input signal Vin is in the interval [(Vrefo - Vx), Vrefo] or in the interval [Vrefo, (Vrefo + V ')], then calculate by the module M1 a new threshold Vrefi = (Vrefo + Vx / 2) or (Vrefo- Vx / 2) according to the result of the first comparison, as shown in FIGS. 1B and 1C. The second stage E2 (for the bit N-1 and i = 2) performs the comparison between the input signal Vin and Vrefi and thus determines whether the input signal Vin is in the range [(Vrefi - Vx / 2 ), Vrefo] or else in the interval [Vrefi, (Vrefi + V, 12)], then calculates a new threshold Vref2 = (Vrefi + Vx / 4) or (Vrefi - Vx / 4) according to the result of the second comparison. The i-th stage Ei (for the bit N-i + 1 corresponding to the index i) performs the comparison between the input signal Vin and Vrefi_i and thus determines whether the input signal Vin is in the interval [ (Vrefi_i - V, 12'1), Vrefi_d or else in the interval [Vrefi_i, (Vrefi_ i + 2 5 Vx / 2'1)], then calculates a new threshold Vrefi = (Vrefi_i + V, 12 ') or ( Vrefi_i - according to the result of the second comparison, and so on According to one embodiment, Vrefi = Vrefi_i + when the respective bit Bi on the third conductor Di is equal to a first state 1 corresponding to the fact that the analog signal Vin of the first conductor 10 is greater than the preceding reference voltage Vrefi_i, Vref, = Vret_i - when the respective bit B, on the third conductor D, is equal to a second state 0 corresponding to the fact that the analog signal Vin of the first conductor is less than the voltage Vret_i of the preceding reference, where Vref, is the voltage respective reference ion of the circuit M, respective generation of the stage E, of respective comparison, Vret_i is the preceding reference voltage, VX is a first voltage prescribed in each stage E, of comparison, i is the rank of the respective bit Bi, which is a natural integer from 1 to N and which corresponds to the descending order of the weight of the respective bit Bi. Vrefo is a first reference voltage, equal to the prescribed voltage. For n being the bit weight from 1 to N (where n is a natural integer, most significant bit n = N and least significant bit n = 1), i = N - n + 1. N is greater than or equal to 2 or 3. According to one embodiment, the conversion device may comprise means 12 for imposing the first prescribed voltage VX and / or the voltage Vrefo and / or the voltage Vr and / or the voltage Vy in each comparison stage Ei, for example from an external conductor 12. Thus, the invention only needs a first reference voltage Vrefo and N-1 reference voltages Vrefi , Vret, VrefN4 generated by the N-1 MI generation circuits, ...., 1 \ 4.4, M ,, ...., MN_I, which decreases the circuit expense and reduces complexity. According to one embodiment, the conductors 10 and / or 11 and / or 12 and / or D, are connected to input terminals accessible from outside the circuit. In the embodiments of FIGS. 2 to 8, at least one of the respective generation circuit M (or several or each or all of the respective generation circuits M) comprises at least one operational amplifier A1, A2, A3, A4 or A5 for generating from the respective bit B, present on the third conductor D, and from the previous reference voltage Vret_i generated on the output Si-1 of the generation circuit 1 \ 4,4 comparison stage Ei_1 preceding stage E, respectively comparing the respective reference voltage Vref. In the embodiments of FIGS. 2, 3A and 3B, at least one of the respective generation circuit Mi (or several or each or all of the respective generation circuits Mi) comprises at least one current source (or generator current) controlled by the respective bit Bi present on the third conductor Di to generate from the current generated by this source and from the preceding reference voltage Vrefi_i generated on the output Si_i of the circuit 1 \ 4,4 of generation of comparison stage Ei_1 preceding comparison stage Ei the respective reference voltage Vrefi. In the embodiment of FIGS. 3A and 3B, the current source 10 comprises at least one current-generating transistor T1, T2, which can for example be bipolar. Of course, the transistor T1, T2 can be of any type, for example bipolar type, JFET or MOS. Each of the embodiments shown in the figures is described below in detail. In the embodiment of FIG. 2, at least one of the respective generation circuit (s) (or several or each or all of the respective generation circuits Mi) comprises a first source S1 (or current generator) generating a first current II arriving at a respective node Ni and a second source SI2 (or current generator) for generating a second current 12 2 0 starting from the respective node Ni. Each source S1, or S12, can be activated to generate its current I1 or I2 or to be inhibited so as not to generate its current I1 or I2. The first source S111 of current comprises a first control input COM1 connected to the third driver D1. respective bit to inhibit the first current source Sil when the respective bit Bi on the third conductor Di is equal to a first state 1 corresponding to the fact that the analog signal Vin of the first conductor is greater than the reference voltage Vrefi_i preceding and to activate the first current source Sil when the respective bit Bi on the third conductor Di is equal to a second state 0 corresponding to the fact that the analog signal Vin of the first conductor is less than the voltage Vrefi-i of previous reference. The second source of current SI2 has a second control input COM2 connected to the respective third bit D1 to activate the second current source S12 when the respective bit B1 on the third conductor D1 is equal to a first state. 1 corresponding to the fact that the analog signal Vin of the first conductor is greater than the preceding reference voltage Vrefi_i and for inhibiting the second current source SI2 when the respective bit Bi on the third conductor Di is equal to a second corresponding state 0 in that the analog signal Vin of the first conductor is lower than the voltage Vret-i of the previous reference. The respective node Ni is connected to a respective first resistor Ri of an adder circuit Mi of the preceding reference voltage Vrefi_i, present on the respective node Ni, to the voltage of the respective first resistor Ri, due to the passage of the first current It of the first source S1, or the second current of the second source S12, in the respective first resistor R. According to one embodiment, there is provided a control circuit connected to the first COMI input, control and to the second input COM2, control to activate and inhibit the sources Sil, and SI2, as indicated above, this control circuit being connected to the third conductor Di of the respective bit Bi. This control circuit is configured to impose the voltage the reference voltage Vrefi_i of previous reference on the respective node Ni. When the first source S11 is activated and the second source S12 is inhibited, the first current Il generated by the first source S11 is sent by the node N1 into the resistor R1, this first current Il flowing from a node N1. to the output Si to produce the voltage Vret = Vrefi_i - When the first source Sil 5 is inhibited and the second source SI2 is activated, the current 12 generated by the second source SI2 flows from the output Si to the node respectively Ni across the resistor Ri, which generates on the output Si the voltage Vret = Vrefi_i + In one embodiment, the second current 12 has the same absolute value I 30 as the first current D. In one embodiment , VX / 2 = R,. Where Ri is the first respective resistance, I is the absolute value of the first current (I1), equal to the absolute value of the second current (I2). For example, Vx = 2.Riirefl, where R1 is the first respective resistance of the first stage El (for i = 1) and Tref 'is the current flowing from the node N1 of the first stage El in this resistor R1 and corresponding to the first current. I1 or second current 12. I is the absolute value of the first current Il, equal to the absolute value of the second current 12. According to one embodiment, all the currents coming from the current sources and passing through the first resistor Ri are fixed. at the same absolute value I for all the stages The choice of the value of the first respective resistor Ri in each stage Ei makes it possible to generate the respective reference voltage Vret generated by its circuit M. Thus, according to one embodiment, each stage Ei + 1 according to the stage Ei may have a respective first resistance Ri + 1 = R12. According to another embodiment, all the resistors Ri have the same value and the currents are adjusted for each stage, which can be divided in two in particular by going from the stage i to the stage i + 1. In an embodiment shown in FIG. 11, the control circuit of the sources S1, and S12 comprises at least one switch INT11, INT12, INT21, INT22 interposed between the sources S1, and S1, and the node N1. In this case, the inhibition of the source S1, or SI2, corresponds to its connection, by the switch (s) INT11, INT12, INT21, INT22, to the ground GND conductor and to its disconnection from the node N1 by the switches INT11, INT12, INT21, INT22. In this case, the activation of the source Sil, or SI2, corresponds to its disconnection of the ground GND conductor by the switch or switches INT11, INT12, INT21, INT22, and its connection to the node Ni by the INT11 or switches , INT12, INT21, INT22. The open position and the closed position of the switches INT11, INT12 is controlled by the first control input COM1i. The open position and the closed position of the switches INT 21, INT 22 is controlled by the second control input COM 21. An example is described below. The first switch INT11 is connected between the source S11 and the GND ground conductor and comprises a first switch control conductor E1, which is connected to the first control input COM1, (to the respective third conductor D1), to put the switch INT11 in the closed position in the case where the bit Bi is in the first state 1 (inhibition of SI1,), and in the open position in the case where the bit Bi is in the second state 0 ( activation of SI1,). The second switch INT12 is connected between the source Sil, and the node Ni and comprises a second switch control conductor E12, which is connected via a first inverting logic circuit CLI1 to the first control input COM1, (to the respective third driver Di), to set the switch INT12 in the closed position in the case where the bit Bi is in the second state 0 (activation of SI1,), and in the open position in the case where the bit Bi is in the first state 1 (inhibition of SI1,). The third switch INT21 is connected between the source SI2, and the node N1 and comprises a third switch control lead E21, which is connected to the first control input COM1, (to the respective third conductor D1), for setting the switch INT21 in the closed position in the case where the bit Bi is in the first state 1 (activation of SI2,), and in the open position in the case where the bit Bi is in the second state 0 (inhibition of SI2i). The fourth switch INT22 is connected between the source SI2, and the GND ground lead and comprises a fourth switch control lead E22, which is connected via a second inverting logic circuit CLI2 to the first input control device COM1, (at the respective third conductor Di), to switch the switch INT22 to the closed position in the case where the bit Bi is in the second state 0 (inhibition of SI2,), and in the open position 30 in the case where the bit Bi is in the first state 1 (activation of SI2i). In one embodiment, for example in FIGS. 2, 3A, 3B and 11, the summing circuit Mi comprises a first operational amplifier A1, having a first non-inverting input El, connected to the preceding reference voltage Vrefi_i, namely at the output S1_1 of the generation circuit 1 \ 4.4 (this first non-inverting input E1 forming the input of the preceding reference voltage Gi of the respective generation circuit Mi). The first operational amplifier A1 has a second inverting input E2, connected to the node Ni, the first resistor Ri being connected between the respective node Ni and an output AS1 of the first operational amplifier A1, which generates the respective reference voltage Vrefi. The output Si is therefore formed by the output AS1 of the first operational amplifier A 1. If the two current sources S1, and S12 are inhibited, the output voltage of the amplifier A1 will be equal to Vref_i because the amplifier Al behaves as a voltage follower. According to one embodiment, the current sources are produced by means of impedance (s) and / or resistor (s) and / or diode (s) or and / or Zener diode (s) and / or transistors. In the embodiment of FIGS. 3A and 3B, an exemplary embodiment of the current sources Sil, and SI2, is given below.

La première source Sil, de courant comporte un premier transistor Tl bipolaire de type pnp, dont le collecteur est connecté au noeud respectif Ni, dont la base est connectée au troisième conducteur Di respectif par l'intermédiaire d'une deuxième résistance R1 et est connectée à une anode d'une première diode Zener Z1 connectée par sa cathode à un conducteur Vcc de tension d'alimentation, l'émetteur 2 5 du premier transistor Ti étant connecté au conducteur Vcc de tension d'alimentation par l'intermédiaire d'une troisième résistance R3. La deuxième source SI2, de courant comporte un deuxième transistor T2 bipolaire de type npn, dont le collecteur est connecté au noeud respectif Ni, dont la base est connectée au troisième conducteur Di respectif par l'intermédiaire d'une 3 0 quatrième résistance R2 et est connectée à une cathode d'une deuxième diode Zener Z2 connectée par son anode à un conducteur GND de masse, l'émetteur du 3022711 14 deuxième transistor T2 étant connecté au conducteur GND de masse par l'intermédiaire d'une cinquième résistance R4. Bien entendu chaque diode Zener Z1, Z2 peut être remplacée par tout moyen imposant une tension prescrite, pouvant être ou comporter une ou plusieurs diodes 5 ou LEDs (diode(s) électro-luminescente(s)). En variante, à la figure 2, la source Sil, est configurée pour générer un courant I1= I d'une manière permanente dans le temps, sans être inhibée, tandis que la source SI2, est configurée pour générer un courant 12= -2.1 d'une manière commutée dans le temps, à savoir 12=-2.1 lorsque la source SI2, est activée par son 10 entrée de commande COM2, dans le cas où le bit Bi est dans le premier état 1, et 12=0 lorsque la source SI2, est inhibée par son entrée de commande COM2, dans le cas où le bit Bi est dans le deuxième état 0 (car l'amplificateur opérationnel inverse), le sens positif de I allant de Vcc à la masse GND. Ou inversement, dans une autre variante, 12 est permanente à 12=1 et Il est commutée entre -2.1 et 0).The first current source Sil comprises a first pnp type bipolar transistor T1, the collector of which is connected to the respective node Ni, the base of which is connected to the respective third conductor Di via a second resistor R1 and is connected. at an anode of a first Zener diode Z1 connected by its cathode to a supply voltage conductor Vcc, the emitter 25 of the first transistor Ti being connected to the supply voltage conductor Vcc via a third resistance R3. The second source of current SI2 comprises a second npn type bipolar transistor T2, the collector of which is connected to the respective node Ni, the base of which is connected to the respective third conductor Di via a fourth resistor R2 and is connected to a cathode of a second Zener diode Z2 connected by its anode to a ground GND conductor, the second transistor T2 emitter being connected to the GND ground conductor via a fifth resistor R4. Of course each Zener diode Z1, Z2 may be replaced by any means imposing a prescribed voltage, which may be or include one or more diodes 5 or LEDs (diode (s) electroluminescent (s)). In a variant, in FIG. 2, the source S 1, is configured to generate a current I 1 = I permanently in time, without being inhibited, while the source S 2 2 is configured to generate a current 12 = -2.1 in a time-switched manner, namely 12 = -2.1 when the source SI2, is activated by its control input COM2, in the case where the bit Bi is in the first state 1, and 12 = 0 when the source SI2, is inhibited by its control input COM2, in the case where the bit Bi is in the second state 0 (because the inverse operational amplifier), the positive direction of I ranging from Vcc to ground GND. Or conversely, in another variant, 12 is permanent at 12 = 1 and is switched between -2.1 and 0).

15 Dans le mode de réalisation de la figure 4, le circuit Mi de génération respectif est réalisé à l'aide d'amplificateurs opérationnels et d'impédances. Au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte un deuxième amplificateur opérationnel A2 ayant une troisième entrée inverseuse E3, qui est 2 0 connectée par l'intermédiaire d'une septième impédance R7 à une sortie AS2 du deuxième amplificateur opérationnel A2 et qui est connectée par l'intermédiaire d'une huitième impédance R8 à une sortie AS3 d'un troisième amplificateur opérationnel A3, le deuxième amplificateur opérationnel A2 ayant une quatrième entrée non inverseuse E4 connectée à une deuxième tension prescrite Vr dans 2 5 chaque étage Ei Le troisième amplificateur opérationnel A3 a une cinquième entrée inverseuse E5, qui est connectée par l'intermédiaire d'une sixième impédance R6 au troisième conducteur Di respectif, qui est connectée par l'intermédiaire d'une neuvième impédance R9 à la sortie AS3 du troisième amplificateur opérationnel A3, qui est 3 0 connectée par l'intermédiaire d'une dixième impédance R10 à la tension Vrefi_i de référence précédente (à savoir à la sortie Si_i du circuit 1\4,4 de génération connectée 3022711 15 à l'entrée Gi de tension de référence précédente du circuit Mi de génération respectif et à l'entrée Fi), le troisième amplificateur opérationnel A3 ayant une sixième entrée non inverseuse E6, connectée à la deuxième tension prescrite Vr dans chaque étage 5 Le deuxième et troisième amplificateur opérationnel A2 et A3 ont une quatrième et sixième entrée non inverseuse E4 et E6, connectées à la deuxième tension prescrite Vr dans chaque étage La tension Vr pourra être avantageusement choisie, dans le cas du schéma de la figure 4, au milieu des tensions Vci, correspondant à la sortie du comparateur 10 dans l'état 1 et Vco correspondant à la sortie du comparateur dans l'état 0, soit (Vci+Vco)/2. Dans d'autres modes de réalisation, il est bien sûr possible de générer Si en utilisant d'autres configurations d'amplificateurs opérationnels qui réalisent la même fonction, par exemple en inversant la polarité de Di et en connectant R6 entre Di et 15 l'entrée E3 de A2. La sortie Si est donc formée par la sortie AS2. Suivant un mode de réalisation, la sixième impédance R6 et/ou la septième impédance R7 et/ou la huitième impédance R8 et/ou la neuvième impédance R9 et/ou la dixième impédance R10 comprend ou est une résistance.In the embodiment of FIG. 4, the respective generation circuit Mi is realized using operational amplifiers and impedances. At least one of the respective generation Mi circuit (or more or each or all of the respective generation Mi circuits) has a second operational amplifier A2 having a third inverting input E3, which is connected via a seventh impedance R7 at an output AS2 of the second operational amplifier A2 and which is connected via an eighth impedance R8 to an output AS3 of a third operational amplifier A3, the second operational amplifier A2 having a fourth non-inverting input E4 connected to a second prescribed voltage Vr in each stage Ei The third operational amplifier A3 has a fifth inverting input E5, which is connected via a sixth impedance R6 to the respective third conductor Di, which is connected by the intermediate of a ninth impedance R9 at the output AS3 of the third operational amplifier A3, q It is connected via a tenth impedance R10 to the preceding reference voltage Vrefi_i (i.e. to the output Si_i of the generation circuit 1 \ 4,4 connected to the reference voltage input Gi. preceding the respective generation Mi circuit and at the input Fi), the third operational amplifier A3 having a sixth non-inverting input E6, connected to the prescribed second voltage Vr in each stage 5 The second and third operational amplifier A2 and A3 have a fourth and sixth non-inverting inputs E4 and E6, connected to the second prescribed voltage Vr in each stage The voltage Vr may advantageously be chosen, in the case of the diagram of FIG. 4, in the middle of the voltages Vci, corresponding to the output of the comparator 10 in state 1 and Vco corresponding to the output of the comparator in state 0, ie (Vci + Vco) / 2. In other embodiments, it is of course possible to generate Si using other configurations of operational amplifiers that perform the same function, for example by inverting the polarity of Di and connecting R6 between D1 and L1. E3 input of A2. The output Si is therefore formed by the output AS2. According to one embodiment, the sixth impedance R6 and / or the seventh impedance R7 and / or the eighth impedance R8 and / or the ninth impedance R9 and / or the tenth impedance R10 comprises or is a resistor.

2 0 Dans le mode de réalisation des figures 5, 6, 7 et 8, le circuit Mi de génération respectif de tension de référence est réalisé à l'aide d'une ou plusieurs capacité(s) commutée(s). Au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte un circuit ayant au moins une capacité Cl et des moyens pour commuter la capacité Cl en fonction du bit respectif Bi présent sur le troisième conducteur Di pour générer à partir de la tension de la capacité Cl et à partir de la tension Vrefi_i de référence précédente, générée sur la sortie du circuit 1\4,4 de génération de l'étage Ei_1 de comparaison précédant l'étage Ei de comparaison respectif, la tension Vrefi de référence 3 0 respective.In the embodiment of FIGS. 5, 6, 7 and 8, the respective reference voltage generation circuit Mi is realized by means of one or more switched capacitor (s). At least one of the respective generation Mi circuit (or several or each or all of the respective generation Mi circuits) comprises a circuit having at least one capacitor C1 and means for switching the capacitor C1 according to the respective bit Bi present on the third conductor Di for generating from the voltage of the capacitor C1 and from the reference voltage Vrefi_i of the preceding reference, generated on the output of the generation circuit 1 \ 4.4 of the comparison stage Ei_1 preceding the stage Ei of comparison respectively, the respective reference voltage Vrefi 30.

3022711 16 Suivant un mode de réalisation, au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte un quatrième amplificateur opérationnel A4 ayant une septième entrée inverseuse E7, qui est connectée par l'intermédiaire d'une onzième capacité 5 C2 se trouvant en parallèle avec un premier circuit interrupteur S10 à une sortie AS4 du quatrième amplificateur opérationnel A4, le quatrième amplificateur opérationnel A4 ayant une huitième entrée non inverseuse E8, qui est connectée à la tension Vrefi_ 1 de référence précédente, à savoir à la sortie Si-1 du circuit Mi_1 de génération (cette entrée E8 formant l'entrée Gi de tension de référence précédente du circuit Mi de 10 génération respectif). La septième entrée inverseuse E7 est connectée par l'intermédiaire d'un deuxième circuit interrupteur S3 à une première borne B1 d'une douzième capacité Cl et étant connectée par l'intermédiaire d'un troisième circuit interrupteur (S4) à une deuxième borne B2 de la douzième capacité Cl.According to one embodiment, at least one of the respective generation circuit Mi (or several or each or all of the respective generation Mi circuits) comprises a fourth operational amplifier A4 having a seventh inverting input E7, which is connected by via an eleventh capacitor C2 being in parallel with a first switch circuit S10 to an output AS4 of the fourth operational amplifier A4, the fourth operational amplifier A4 having an eighth non-inverting input E8, which is connected to the voltage Vrefi_ 1 of the previous reference, that is to say the output Si-1 of the generation circuit Mi_1 (this input E8 forming the input Gi of the preceding reference voltage of the respective generation circuit Mi). The seventh inverting input E7 is connected via a second switch circuit S3 to a first terminal B1 of a twelfth capacitor C1 and connected via a third switch circuit (S4) to a second terminal B2 of the twelfth capacity Cl.

15 La première borne B1 de la douzième capacité Cl est connectée par l'intermédiaire d'un circuit en série d'une troisième source Vy de tension et d'au moins un quatrième circuit interrupteur S2 et/ou S2' à la deuxième borne B2 de la douzième capacité Cl. La première borne B1 de la douzième capacité Cl est connectée par 2 0 l'intermédiaire d'un cinquième circuit interrupteur S4' à la tension Vrefi_i de référence précédente. La deuxième borne B2 de la douzième capacité Cl est connectée par l'intermédiaire d'un sixième circuit interrupteur S3' à la tension Vrefi_i de référence précédente.The first terminal B1 of the twelfth capacitor C1 is connected via a series circuit of a third voltage source Vy and at least a fourth switch circuit S2 and / or S2 'to the second terminal B2. The first terminal B1 of the twelfth capacitor C1 is connected via a fifth switch circuit S4 'to the preceding reference voltage Vrefi_i. The second terminal B2 of the twelfth capacitor C1 is connected via a sixth switch circuit S3 'to the preceding reference voltage Vrefi_i.

2 5 Par exemple, ledit circuit série comporte, de la première borne B1 de la douzième capacité Cl à la deuxième borne B2 de la douzième capacité Cl, le quatrième circuit interrupteur S2, puis la troisième source Vy de tension, puis l'autre quatrième circuit interrupteur S2'. Chaque circuit interrupteur peut ainsi avoir une entrée de commande 3 0 individuelle entre l'une et l'autre d'une première position de passage du courant et d'une deuxième position d'interruption de courant. Les entrées de commande des 3022711 17 circuits interrupteurs sont connectées aux moyens de commande, configurés pour appliquer des signaux de commande à ces entrées de commande en fonction du bit respectif Bi_1 présent sur le troisième conducteur Di_1. Des modes de réalisation de ces moyens de commande sont décrits ci-5 dessous, en référence aux figures 6 à 8, où les parties se trouvant en circuit ouvert ont été omises pour plus de clarté. On décrit ci-dessous en référence à la figure 6, une première étape d'initialisation du dispositif de la figure 5, mise en oeuvre par des moyens de commande.For example, said series circuit comprises, from the first terminal B1 of the twelfth capacitor C1 to the second terminal B2 of the twelfth capacitor C1, the fourth switch circuit S2, then the third voltage source Vy, then the fourth fourth voltage source. switch circuit S2 '. Each switch circuit can thus have an individual control input between one and the other of a first current passing position and a second current interrupting position. The control inputs of the switch circuits are connected to the control means, configured to apply control signals to these control inputs according to the respective bit Bi_1 present on the third driver Di_1. Embodiments of these control means are described below with reference to Figs. 6 to 8 where the open circuit portions have been omitted for clarity. With reference to FIG. 6, a first initialization step of the device of FIG. 5, implemented by control means, is described below.

10 Les moyens de commande des circuits interrupteurs sont configurés pour mettre le quatrième circuit interrupteur S2 et/ou S2' et le premier circuit interrupteur S10 dans une première position de passage de courant et mettre le deuxième circuit interrupteur S3, le troisième circuit interrupteur S4, le cinquième circuit interrupteur S4' et le sixième circuit interrupteur S3' dans une deuxième 15 position d'interruption de courant. Cette position des circuits d'interrupteurs prise lors de la première étape d'initialisation est prévue pour charger la capacité C 1 à la tension Vy et pour vider la capacité C2, la sortie de l'amplificateur A4 ayant dans ce cas une tension égale à la tension de référence précédente Vret-i.The control means of the switch circuits are configured to put the fourth switch circuit S2 and / or S2 'and the first switch circuit S10 in a first current flow position and to set the second switch circuit S3, the third switch circuit S4, the fifth switch circuit S4 'and the sixth switch circuit S3' in a second current-breaking position. This position of the switch circuits taken during the first initialization step is intended to charge the capacitor C 1 to the voltage Vy and to empty the capacitor C2, the output of the amplifier A4 having in this case a voltage equal to the previous reference voltage Vret-i.

20 Après cette première étape d'initialisation est effectuée une deuxième étape, mise en oeuvre par des moyens de commande et décrite ci-dessous en référence aux figures 7 et 8. Les moyens de commande des circuits interrupteurs sont configurés pour ensuite : 25 - mettre le quatrième circuit interrupteur S2 et/ou S2', le premier circuit interrupteur S10, le deuxième circuit interrupteur S3 et le sixième circuit interrupteur S3' dans la deuxième position d'interruption de courant et mettre le troisième circuit interrupteur S4 et le cinquième circuit interrupteur S4' dans la première position de passage de courant, lorsque le bit respectif Bi sur le troisième conducteur Di est égal au premier état 1 correspondant au fait que le signal analogique Vin du premier 3022711 18 conducteur est supérieur à la tension Vret_i de référence précédente, ainsi que cela est représenté à la figure 7, ou - mettre le quatrième circuit interrupteur S2 et/ou S2', le premier circuit 5 interrupteur S10, le troisième circuit interrupteur S4 et le cinquième circuit interrupteur S4' dans la deuxième position d'interruption de courant et mettre le deuxième circuit interrupteur S3 et le sixième circuit interrupteur S3' dans la première position de passage de courant, lorsque le bit respectif Bi sur le troisième conducteur D, est égal au deuxième état 0 correspondant au fait que le signal 10 analogique Vin du premier conducteur est inférieur à la tension Vret_i de référence précédente, ainsi que cela est représenté à la figure 8. Il y a à la figure 7 un transfert des charges de la capacité Cl vers la capacité C2 sans inversion de tension, la capacité Cl étant connectée en sens inverse via les circuits interrupteurs S4 et S4'. On a donc pour le bit Bi se trouvant dans le 15 premier état 1, la relation Vref, = Vret_i + Vy. C1/C2 (cas de la figure 7). De même, il y a à la figure 8 un transfert des charges de la capacité Cl vers la capacité C2 avec inversion de tension, la capacité Cl étant connectée en sens direct via les circuits interrupteurs S4 et S4'. On a donc pour le bit Bi se trouvant dans le deuxième état O, la relation Vref, = Vret_i - Vy. C1/C2 (cas de la figure 8).After this first initialization step is carried out a second step, implemented by control means and described below with reference to Figures 7 and 8. The control means of the switch circuits are configured to then: 25 - put the fourth switch circuit S2 and / or S2 ', the first switch circuit S10, the second switch circuit S3 and the sixth switch circuit S3' in the second current interrupt position and switch the third switch circuit S4 and the fifth switch circuit S4 'in the first current passing position, when the respective bit Bi on the third conductor Di is equal to the first state 1 corresponding to the fact that the analog signal Vin of the first conductor 18 is greater than the voltage Vret_i of previous reference, as shown in FIG. 7, or - put the fourth switch circuit S2 and / or S2 ', the first circu it 5 switch S10, the third switch circuit S4 and the fifth switch circuit S4 'in the second current interruption position and put the second switch circuit S3 and the sixth switch circuit S3' in the first current flow position, when the respective bit Bi on the third conductor D, is equal to the second state 0 corresponding to the fact that the analog signal Vin of the first conductor is less than the voltage Vret_i of the preceding reference, as is shown in FIG. a in Figure 7 a transfer of the charges from the capacitance C1 to the capacitor C2 without voltage inversion, the capacitor C1 being connected in opposite direction via the switch circuits S4 and S4 '. Thus for the bit Bi in the first state 1, the relation Vref, = Vret_i + Vy. C1 / C2 (case of Figure 7). Likewise, there is in FIG. 8 a transfer of charges from capacitor C1 to capacitor C2 with voltage inversion, the capacitor C1 being connected in forward direction via switch circuits S4 and S4 '. For the bit Bi in the second state O, therefore, we have the relation Vref, = Vret_i - Vy. C1 / C2 (case of Figure 8).

2 0 Ainsi, selon un mode de réalisation, V,12'= Vy.C1/C2. Selon un mode de réalisation, Vy est le même pour tous les étages E, et C1/C2 de l'étage E;+1 est égal à la moitié de C1/C2 de l'étage Suivant un mode de réalisation, dans ce qui précède, le conducteur 10 sur lequel est appliqué le signal analogique d'entrée Vin peut être précédé d'un 2 5 échantillonneur-bloqueur ou d'un suiveur-bloqueur. Suivant un mode de réalisation représenté à la figure 1C, il peut être prévu un module à retard respectif MD, sur chaque troisième conducteur D, du comparateur respectif C, pour fournir le bit respectif B. Il peut ainsi être prévu des modules à retard MD1,..., MD' ...MDN, pour les étages E1,..., 3 0 EN de comparaison. Par exemple, le conducteur D, de sortie peut être suivi de cellules à retard MD, permettant de synchroniser les signaux de sortie logiques Bi 3022711 19 lorsqu'un changement d'état apparaît à l'entrée Vin. Les sorties logiques D, peuvent être suivies de bascules MD, par exemple asynchrones (en anglais : Latch) pour mémoriser l'état au temps t ou d'une mémoire du type FIFO (type premier entré, premier sorti).Thus, according to one embodiment, V, 12 '= Vy.C1 / C2. According to one embodiment, Vy is the same for all stages E, and C1 / C2 of stage E; +1 is equal to half of C1 / C2 of stage Next embodiment, in which In the foregoing, the conductor 10 to which the analog input signal Vin is applied may be preceded by a sample-and-hold or a follower-blocker. According to an embodiment shown in FIG. 1C, a respective delay module MD may be provided on each third conductor D of the respective comparator C to supply the respective bit B. Thus MD1 delay modules may be provided. , ..., MD '... MDN, for stages E1, ..., 3 0 in comparison. For example, the output conductor D may be followed by MD delay cells, for synchronizing the logic output signals Bi when a change of state occurs at the input Vin. The logic outputs D, may be followed by flip-flops MD, for example asynchronous (in English: Latch) to store the state at time t or memory type FIFO (type first-in, first-out).

5 Suivant un mode de réalisation, il est possible d'implémenter un circuit d'hystérésis sur chaque comparateur. Un tel circuit d'hystérésis permet d'avoir une faible réaction positive de la sortie D, vers l'entrée T, et permet d'obtenir des états de sortie stables lorsqu'il est nécessaire de convertir des signaux analogiques Vin bruités.According to one embodiment, it is possible to implement a hysteresis circuit on each comparator. Such a hysteresis circuit makes it possible to have a weak positive feedback from the output D towards the input T, and makes it possible to obtain stable output states when it is necessary to convert noisy analog video signals.

10 Suivant un mode de réalisation, il est possible de prévoir un système de réglage, par exemple par ajustage laser ou autre, de sorte que les sources de courant et les amplificateurs fournissent la valeur nécessaire au bon fonctionnement du circuit. Ce système de réglage comporte par exemple le moyen 12 précité. Suivant un mode de réalisation, il est possible de prévoir un système d'auto- 1 5 étalonnage permettant le réglage à l'initialisation ou dynamique des courants et des gains, de sorte à réaliser l'auto zéro et régler la linéarité du circuit, par exemple en réglant soit à la mise sous tension, soit en continu les courants des sources ou générateurs de courant. Un mode de réalisation d'un tel système 40 d'auto-étalonnage est représenté 2 0 aux figures 9A et 9B pour étalonner un transistor T d'un générateur de courant. Ce transistor T est représenté par un transistor de type MOS, mais peut être tout type de transistor, par exemple de type bipolaire, JFET et peut être l'un et/ou l'autres des transistors Ti, T2 mentionnés ci-dessus. Ce système 50 d'auto-étalonnage comporte un septième circuit interrupteur S7 connecté entre la grille G (ou base) et le drain D 2 5 (ou collecteur) du transistor T et un circuit commutateur SC relié au drain D et apte à connecter ce drain D soit à un troisième générateur IREF de courant de référence, soit à une sortie SOUT. La sortie SOUT et la source S du transistor T représentent, éventuellement avec interposition d'une ou plusieurs résistances, les deux bornes d'utilisation du générateur de courant, par lesquelles passe le courant généré par ce 3 0 générateur de courant.According to one embodiment, it is possible to provide an adjustment system, for example by laser or other adjustment, so that the current sources and the amplifiers provide the value necessary for the proper operation of the circuit. This adjustment system comprises for example the means 12 mentioned above. According to one embodiment, it is possible to provide an auto-calibration system enabling the initialization or dynamic adjustment of the currents and gains, so as to realize the auto zero and to adjust the linearity of the circuit, for example, by adjusting either the power-up or the current of the current sources or generators. One embodiment of such a self-calibration system 40 is shown in FIGS. 9A and 9B for calibrating a transistor T of a current generator. This transistor T is represented by a transistor of the MOS type, but may be any type of transistor, for example of the bipolar type, JFET and may be one and / or the other of the transistors Ti, T2 mentioned above. This self-calibration system 50 comprises a seventh switch circuit S7 connected between the gate G (or base) and the drain D 2 (or collector) of the transistor T and a switching circuit SC connected to the drain D and able to connect it. drain D to either a third reference current generator IREF or a SOUT output. The output SOUT and the source S of the transistor T represent, possibly with the interposition of one or more resistors, the two utilization terminals of the current generator, through which the current generated by this current generator flows.

3022711 20 Au cours d'une première étape de calibration du transistor T du générateur de courant, des moyens de commande provoquent la fermeture du septième circuit interrupteur S7 et le passage du circuit commutateur SC sur le troisième générateur TREF de courant de référence selon la figure 9A. S7 court-circuite le drain D sur la 5 grille G du transistor T. La charge Cgs de ce transistor T s'ajuste alors de sorte à ce que le courant de drain soit égal à TREF Le courant drain D - source S est ainsi calibré à TREF. Au cours d'une deuxième étape postérieure à la première étape, et une fois que le courant drain D - source S est calibré à TREF, les moyens de commande 10 provoquent l'ouverture du septième circuit interrupteur S7 et le passage du circuit commutateur SC sur la sortie SOUT selon la figure 9B. Le courant drain D - source S du transistor T n'est pas modifié et reste égal à TREF, car la charge sur la capacité cgs intrinsèque au transistor S (la capacité cgs, bien qu'étant représentée en dehors du transistor T, se trouve dans le transistor T entre sa grille G et sa source S) est 15 conservée. Le générateur de courant génère alors le courant TREF sur ses bornes d'utilisation SOUT et S. Suivant un mode de réalisation, il est possible de prévoir deux groupes de générateurs de courant, à savoir un premier groupe de générateurs de courant qui fait son auto-étalonnage par ce système et un deuxième groupe de générateurs de 2 0 courant qui est utilisé pour la conversion analogique-numérique. Par exemple, des moyens de commande sélectionnent les générateurs de courant du premier groupe comme étant les sources de courant qui sont inhibées, et les générateurs de courant du deuxième groupe comme étant les sources de courant qui sont activées. Le système d'auto-étalonnage peut comporter un ou des transistors à grille 2 5 flottante, qui permettent de mémoriser les réglages. Suivant un mode de réalisation, il est possible de prévoir la structure du dispositif de conversion comme étant un circuit pouvant être mis en cascade. Suivant un mode de réalisation, chaque étage de conversion Ei comporte des bornes d'entrée accessible de l'extérieur comprenant au moins le conducteur Di et/ou la sortie Si 30 et/ou l'entrée Gi et éventuellement 10 et/ou 11 et/ou 12. Ainsi, l'utilisateur peut sélectionner le nombre d'étages Ei de conversion qu'il souhaite utiliser en les mettant 3022711 21 en cascade, c'est-à-dire en connectant l'entrée Gi d'un étage à la sortie Si_i de l'étage précédent sur un nombre d'étage qu'il choisit. Ce nombre d'étages est par exemple choisi en fonction du nombre n de bits qu'il choisit. Pour faciliter cette mise en cascade, le circuit peut comprendre un amplificateur de gain réglable et pouvant 5 délivrer par exemple la différence entre le signal d'entrée Vin et la dernière tension de référence VrefN_I, cette différence de tensions pouvant ou non au choix être multipliée d'un facteur 2N-1 ou autre. Il est possible également de prévoir un transfert d'un circuit à l'autre d'une tension de référence VrefN, du courant IN, ou de toute combinaison de ces 10 possibilités. Il est également envisageable de prévoir un réglage externe des courants de référence pour simplifier la mise en cascade. Le dispositif de conversion des figures 1 à 4 peut par exemple fonctionner sans horloge. Le dispositif de conversion des figures 1 à 4 peut être un convertisseur analogique-numérique flash. Le dispositif de conversion des figures 1 à 8 peut être 15 un convertisseur analogique-numérique séquentiel, et peut par exemple implémenter un échantillonneur bloqueur ou des amplificateurs à capacité commutée. Suivant un mode de réalisation, la conversion peut s'exercer pour une tension analogique d'entrée Vin comprise entre Vrefo + Vx et Vrefo - V. L'invention concerne également un procédé de conversion d'un signal 20 analogique en un signal numérique ayant N bits, par un dispositif de conversion comportant au moins un premier conducteur 10 d'application du signal Vin analogique, un deuxième conducteur 11 d'application d'une tension prescrite Vref1 et N étages Ei de comparaison pour la fourniture respectivement des N bits sur au moins un troisième conducteur Di de fourniture du signal numérique, N étant un 25 entier naturel supérieur ou égal à deux, caractérisé en ce que les N étages Ei de comparaison sont connectés en cascade l'un à la suite de l'autre, d'un premier étage El de comparaison à un dernier étage EN de comparaison, chaque étage Ei de comparaison respectif autre que le dernier étage EN de 30 comparaison comportant : 3022711 22 - en plus d'un comparateur C, respectif, qui, au cours d'une étape de comparaison, compare le signal Vin analogique à une tension Vret_i de référence respective, présente sur une première entrée F, de comparaison respective et fournit sur le troisième conducteur D, le bit respectif B, en fonction du résultat de la 5 comparaison, - un circuit M, de génération respectif de la tension Vref, de référence respective, ayant une sortie respective S, de fourniture de cette tension Vref, de référence respective connectée à la première entrée F, de comparaison respective, au cours d'une première étape de génération, le circuit M1 de génération du 10 premier étage E1 de comparaison génère sur sa sortie Si sa tension Vref1 de référence à partir de la tension Vrefo prescrite présente sur le deuxième conducteur 11, puis, au cours d'une autre étape de génération, chaque circuit M, de génération respectif de chaque étage E, de comparaison respectif qui suit le premier 15 étage M1 de comparaison génère sur sa sortie respective S, la tension Vref, de référence respective à partir de la tension Vret_i de référence générée sur la sortie S,_ 1 du circuit M,_1 de génération de l'étage E,_1 de comparaison précédant cet étage Ei de comparaison respectif, appelée tension Vret_i de référence précédente, et à partir du bit respectif B, du troisième conducteur Di de son comparateur respectif Ci. 20During a first step of calibrating the transistor T of the current generator, control means cause the closing of the seventh switch circuit S7 and the passage of the switching circuit SC on the third reference current generator TREF according to FIG. 9A. S7 bypasses the drain D on the gate G of the transistor T. The load Cgs of this transistor T then adjusts so that the drain current is equal to TREF. The drain current D - source S is thus calibrated. at TREF. During a second step after the first step, and once the D-source drain current S is calibrated at TREF, the control means 10 cause the opening of the seventh switch circuit S7 and the passage of the switch circuit SC on the output SOUT according to Figure 9B. The drain current D - source S of the transistor T is not modified and remains equal to TREF, since the load on the capacitance cgs intrinsic to the transistor S (the capacitance cgs, although being represented outside the transistor T, is in the transistor T between its gate G and its source S) is retained. The current generator then generates the current TREF on its use terminals SOUT and S. According to one embodiment, it is possible to provide two groups of current generators, namely a first group of current generators which makes its self. calibration by this system and a second group of current generators which is used for analog-to-digital conversion. For example, control means selects the current generators of the first group as the current sources that are inhibited, and the current generators of the second group as the current sources that are activated. The self-calibration system may include one or more floating gate transistors for storing the settings. According to one embodiment, it is possible to provide the structure of the conversion device as a circuit that can be cascaded. According to one embodiment, each conversion stage Ei comprises externally accessible input terminals comprising at least the conductor Di and / or the output Si 30 and / or the input Gi and optionally 10 and / or 11 and / or 12. Thus, the user can select the number of stages Ei conversion he wants to use by cascading them, that is to say by connecting the input Gi of a floor to the output Si_i of the previous stage on a number of floors he chooses. This number of stages is for example chosen as a function of the number n of bits that it chooses. To facilitate this cascading, the circuit may comprise an adjustable gain amplifier and capable of delivering, for example, the difference between the input signal Vin and the last reference voltage VrefN_I, this voltage difference possibly being able to be multiplied or not. by a factor of 2N-1 or something else. It is also possible to provide a transfer from one circuit to the other of a reference voltage VrefN, the current IN, or any combination of these possibilities. It is also conceivable to provide an external adjustment of the reference currents to simplify the cascading. The conversion device of FIGS. 1 to 4 can for example operate without a clock. The conversion device of FIGS. 1 to 4 may be a flash analog-to-digital converter. The conversion device of FIGS. 1 to 8 may be a sequential analog-to-digital converter, and may for example implement a sample-and-hold or switched-capacitor amplifiers. According to one embodiment, the conversion can be performed for an analog input voltage Vin between Vrefo + Vx and Vrefo-V. The invention also relates to a method of converting an analog signal into a digital signal having N bits, by a conversion device comprising at least a first conductor 10 for applying the analog Vin signal, a second conductor 11 for applying a prescribed voltage Vref1 and N comparison stages Ei for the supply respectively of the N bits on at least one third digital signal supplying conductor D, where N is a natural integer greater than or equal to two, characterized in that the N comparison stages Ei are cascade connected one after the other, d a first comparison stage E1 to a last stage EN for comparison, each respective comparison stage Ei other than the last comparison stage EN comprising: 3022711 22 - in addition to a comparator C , which, during a comparison step, compares the analog signal Vin with a respective reference voltage Vret_i, present on a first respective comparison input F, and supplies the respective bit B on the third conductor D, according to the result of the comparison, - a respective generation circuit M, of the respective reference voltage Vref, having a respective output S, of supplying this respective reference voltage Vref connected to the first input F, of respective comparison, during a first generation step, the comparison circuit M1 for generating the first comparison stage E1 generates on its output Si its reference voltage Vref1 from the prescribed voltage Vrefo present on the second conductor 11, and then in another generation step, each respective generation circuit M of each respective comparison stage E which follows the first stage M1 of compare At its respective output S, the voltage generates the reference voltage Vref, respectively, from the reference voltage Vret_i generated on the output S, _ 1 of the circuit M, _1 for generating the comparison stage E, _1 preceding this stage. Ei of comparison respectively, called voltage Vret_i of previous reference, and from the respective bit B, the third conductor Di of its respective comparator Ci.

Claims

REVENDICATIONS1. Device for converting an analog signal into a digital signal having N bits, comprising at least a first analog signal (Vin) conductor (10), a second conductor (11) for applying a prescribed voltage ( Vrefo) and N stages (E,) of comparison for the supply respectively of N bits on at least a third conductor (D,) for supplying the digital signal, N being a natural integer greater than or equal to two, characterized in that the N stages (E,) of comparison are cascade connected one after the other, from a first stage (E1) of comparison to a last stage (EN) of comparison, each stage (E,) comparison system other than the last comparison stage (EN) comprising: - in addition to a comparator (C,) of respective comparison of the analog signal (Vin) at a respective reference voltage (Vret_i) present on a first input (F,) respective comparison to provide on the third co the respective bit (Bi) according to the result of the comparison, - a respective respective reference voltage (Vret) generation circuit (Mi) having a respective output (Si) of supply of this respective reference voltage (Vret) connected to the respective first comparison input (F), the first comparison stage (E1) generating circuit (MI) being configured to generate on its output (Si) its voltage (Vrefi) reference from the prescribed voltage (Vrefo) present on the second conductor (11), each respective generation circuit (M,) of each respective comparison stage (E,) following the first comparison stage (MI). being configured to generate on its respective output (Si) the respective reference voltage (Vret) from the reference voltage (Vret_i) generated on the output (Si-i) of the generation circuit (1 \ 4,1). the stage (Ei_i) of comparison preceding this stage ge (E,) of respective comparison, referred to as the preceding reference voltage (Vref, _i), and from the respective bit (Bi) of the third conductor (Di) of its respective comparator (Ci). 3022711 24

2. Conversion device according to claim 1, characterized in that Vref, = Vret_i + when the respective bit (B,) on the third conductor (D,) is equal to a first state (1) corresponding to the fact that the signal analogue (Vin) of the first conductor (10) is greater than the voltage Vret_i of the previous reference 5, Vref, = Vret_i - when the respective bit (B,) on the third conductor (D,) is equal to a second state (0 ) corresponding to the fact that the analog signal (Vin) of the first conductor is lower than the preceding reference voltage Vret_i, where Vref, is the respective reference voltage of the respective generation circuit (M,) of the stage (Ei) for each comparison, Vret_i is the preceding reference voltage, VX is a first voltage prescribed in each comparison stage (E,), i i is the rank of the respective bit (B i), which is a natural integer ranging from 1 to N and which corresponds to the descending order of the weight s of the respective bit (Bi).

3. Conversion device according to any one of the preceding claims, characterized in that at least one or the respective generation circuit (M) has at least one operational amplifier (A1, A2, A3, A4, A5). to generate from the respective bit (B,) present on the third conductor (D,) and from the preceding reference voltage (Vret_i) generated on the output (Si_i) of the generating circuit (M, _1) comparison stage (Ei_i) preceding the respective comparison stage (E) for the respective reference voltage (Vret).

4. Conversion device according to any one of the preceding claims, characterized in that at least one of the respective generation circuit (M) has at least one current source controlled according to the respective bit (B, ) present on the third conductor (D,) for generating from the current generated by this source and from the preceding reference voltage (Vret_i) generated on the output (Si_i) of the circuit (1 \ 4.4 of generation of the comparison stage (E, 1) preceding the respective comparator stage (E) for the respective reference voltage (Vret).

5. Conversion device according to claim 4, characterized in that the current source comprises at least one transistor (T1, T2) for producing said current.

6. Conversion device according to any one of the preceding claims, characterized in that at least one of or the respective generation circuit (Mi) comprises a first source (SIli) for generating a first current (I1). arriving at a respective node (Ni) and a second source (SI2i) for generating a second current (12) from the respective node (Ni), the first current source (SIli) having a first input (COM1i) of control connected to the respective third bit driver (Di) to activate the first current source (SIli) when the respective bit (Bi) on the third conductor (Di) is equal to a second state (0) corresponding to the signal analog (Vin) of the first conductor is lower than the preceding reference voltage Vrefi_i and to inhibit the first current source (SIli) when the respective bit (Bi) on the third conductor (Di) is equal to a first state (1) ) corres due to the fact that the analog signal (Vin) of the first conductor is greater than the preceding reference voltage Vrefi_i, the second current source (SI2i) having a second control input (COM2i) connected to the respective third bit driver (Di). to inhibit the second current source (SI2i) when the respective bit (Bi) on the third conductor (Di) is equal to a second state (0) corresponding to the fact that the analog signal (Vin) of the first conductor is less than the reference voltage (Vrefi_i) above and to activate the second current source (SI2i) when the respective bit (Bi) on the third conductor (Di) is equal to a first state (1) corresponding to the fact that the analog signal (Vin) of the first conductor is greater than the above reference voltage (Vrefi_i), the respective node (Ni) being connected to a respective first resistance (Ri) of an adder circuit (Mi) of the voltage (Vrefi_i) of previous reference, present on the respective node (Ni), the voltage of the respective first resistor 30 (R), due to the passage of the first current (I1) of the first source (SIli) or 3022711 26 second current of the second source (SI2i) in the respective first resistor (Ri).

7. Conversion device according to the preceding claim, characterized in that the second current (I2) has the same absolute value (I) as the first current 5 (I1).

8. Conversion device according to claim 6 or 7, taken in combination with claim 2, characterized in that Vx / 21 =. Where 10 Ri is the first respective resistance, I is the absolute value of the first current (I1), equal to the absolute value of the second current (I2).

9. Conversion device according to any one of claims 6 to 8, characterized in that the adder circuit (Mi) comprises a first operational amplifier (Al), having a first non-inverting input (El), connected to the voltage (Vrefi_i) of preceding reference and having a second inverting input (E2), connected to the node (Ni), the first resistor (Ri) being connected between the respective node (Ni) and an output (AS1) of the first operational amplifier (Al ), which generates the respective reference voltage (Vrefi). 20

10. Conversion device according to any one of claims 6 to 9, characterized in that the first source (SIli) of current comprises a first bipolar transistor (Ti) pnp type whose collector is connected to the respective node ( Ni), whose base is connected to the respective third conductor (Di) via a second resistor (R1) and is connected to an anode of a first Zener diode (Z1) connected by its cathode to a conductor Supply voltage (Vcc), the emitter of the first transistor (Ti) being connected to the supply voltage conductor (Vcc) via a third resistor (R3), - the second source (SI2i) The current circuit comprises a second npn bipolar transistor (T2), the collector of which is connected to the respective node (Ni), the base of which is connected to the respective third conductor (Di) via a fourth resistor. (R2) and is connected a cathode of a second Zener diode (Z2) connected by its anode to a ground conductor (GND), the emitter of the second transistor (T2) being connected to the ground conductor (GND) via a fifth resistance (R4). 5

11. Conversion device according to any one of claims 1 to 3, characterized in that at least one or the respective generating circuit (Mi) comprises: a second operational amplifier (A2) having a third inverting input (E3 ), which is connected via a seventh impedance (R7) to an output (AS2) of the second operational amplifier (A2) and which is connected via an eighth impedance (R8) to an output (AS3) of a third operational amplifier (A3), the second operational amplifier (A2) having a fourth non-inverting input (E4) connected to a second prescribed voltage (Vr) in each stage (E,), 15-the third operational amplifier (A3) having a fifth inverting input (E5), which is connected via a sixth impedance (R6) to the respective third conductor (Di), which is connected via a ninth impedance e (R9) at the output (AS3) of the third operational amplifier (A3), which is connected via a tenth impedance (R10) to the preceding reference voltage (Vrefi_i), the third operational amplifier ( A3) having a sixth non-inverting input (E6) connected to the second prescribed voltage (Vr) in each stage (Ei).

Conversion device according to Claim 11, characterized in that the sixth impedance (R6) and / or the seventh impedance (R7) and / or the eighth impedance (R8) and / or the ninth impedance (R9) and / or the tenth impedance (R10) is a resistance.

13. Conversion device according to any one of claims 1 to 3, characterized in that at least one or the respective generation circuit (Mi) comprises a circuit having at least one capacitor (C1) and means for switching The capacity (C1) as a function of the respective bit (Bi) present on the third conductor (Di) for generating from the voltage of the capacitor (C1) and from the preceding reference voltage (Vret_i) 3022711 28 (Vret_i) generated on the output of the circuit (M, _1) for generating the comparison stage (E, 1) preceding the respective comparison stage (E,), the respective reference voltage (Vret).

14. Conversion device according to any one of claims 1 to 3, characterized in that at least one or the respective generation circuit (M) comprises: - a fourth operational amplifier (A4) having a seventh input inverter (E7), which is connected via an eleventh capacitance (C2) in parallel with a first switch circuit (S10) to an output (AS4) of the fourth operational amplifier (A4), the fourth amplifier operational device (A4) having an eighth non-inverting input (E8), which is connected to the preceding reference voltage (Vret_i), - the seventh inverting input (E7) being connected via a second switch circuit (S3) at a first terminal (B1) of a twelfth capacitance (C1) and being connected via a third switch circuit (S4) to a second terminal (B2) of the twelfth capacitor (C1), - the first terminal (B1) the twelfth capacitance (C1) being connected via a series circuit of a third voltage source (Vy) and at least a fourth switching circuit (S2, S2 ') to the second terminal (B2 ) of the twelfth capacitance (C1), - the first terminal (B1) of the twelfth capacitance (C1) being connected via a fifth switching circuit (S4 ') to the preceding reference voltage (Vret_i), the second terminal (B2) of the twelfth capacitance (C1) being connected via a sixth switching circuit (S3 ') to the preceding reference voltage (Vret_i).

15. Conversion device according to claim 14, characterized in that control means of the switch circuits are configured to: - put the fourth switch circuit (S2, S2 ') and the first switch circuit (S10) in a first position current passing and put the second switch circuit (S3), the third switch circuit (S4), the fifth switch circuit (S4 ') and the sixth switch circuit (S3') in a second current interruption position , then - put the fourth switch circuit (S2, S2 '), the first switch circuit (S10), the second switch circuit (S3) and the sixth switch circuit (S3') in the second current interruption position and putting the third switch circuit (S4) and the fifth switch circuit (S4 ') in the first current-passing position, when the respective bit (Bi) on the third conductor (Di) is equal to first state (1) corresponding to the fact that the analog signal (Vin) of the first conductor is greater than the voltage Vrefi_i of the previous reference, or - set the fourth switching circuit (S2, S2 '), the first switching circuit (S10) the third switch circuit (S4) and the fifth switch circuit (S4 ') in the second current interrupt position and switch the second switch circuit (S3) and the sixth switch circuit (S3') to the first switch position. current flow, when the respective bit (Bi) on the third conductor (Di) is equal to the second state (0) corresponding to the fact that the analog signal (Vin) of the first conductor is less than the preceding reference voltage (Vrefi_i) . 20 25 30