FR3018151A1 - METHOD FOR MAKING AN ELECTRIC INTERCONNECTION LEVEL - Google Patents

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FR3018151A1
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FR
France
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redistribution lines
formation
electric
mask
layer
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FR1456447A
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Roselyne Segaud
Christophe Aumont
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STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Abstract

L'invention concerne un procédé de réalisation d'un niveau d'interconnexion électrique à la surface d'un dispositif électronique, comprenant les étapes successives suivantes : - exposition à la surface du dispositif d'au moins un organe électriquement conducteur traversant au moins une partie de l'épaisseur du dispositif, - formation d'un fond continu 109° conducteur en continuité électrique avec l'organe électriquement conducteur, - formation d'une ligne de redistribution électrique (110) en continuité électrique avec le fond continu (109), - formation d'un masque (113) de plot à la surface du dispositif en dehors d'une zone (114) de la surface de la ligne de redistribution électrique de sorte à définir une ouverture (112) de fabrication d'un plot de connexion électrique (115), - formation d'un plot de connexion électrique (115) dans ladite ouverture (112) par dépôt électrochimique directement au-dessus de la zone (114) de la surface de la ligne de redistribution (110) par croissance électrolytique à partir du fond continu conducteur (109).The invention relates to a method for producing an electrical interconnection level on the surface of an electronic device, comprising the following successive steps: exposure to the surface of the device of at least one electrically conductive member passing through at least one part of the thickness of the device, - formation of a conducting continuous bottom 109 ° in electrical continuity with the electrically conductive member, - formation of an electric redistribution line (110) in electrical continuity with the continuous bottom (109) - forming a pad mask (113) on the surface of the device outside a zone (114) of the surface of the electric redistribution line so as to define an opening (112) for manufacturing a pad electrical connection (115), - forming an electrical connection pad (115) in said opening (112) by electrochemical deposition directly above the area (114) of the surface of the redistributed line (110) electrolytic growth from the conductive continuous bottom (109).

Description

DOMAINE DE L'INVENTION La présente invention est relative à un procédé pour la fabrication d'un dispositif électronique. Elle concerne notamment la réalisation de niveaux d'interconnexion pour la mise en superposition et le raccordement électrique de dispositifs électroniques actifs et/ou passifs, tels que des puces, des interposeurs ou tout autre dispositif pouvant inclure des composants électriques ou non, tels des systèmes électromécaniques et/ou optiques du type MEMS (pour Micro Electro Mechanical System) ou des NEMS (pour Nano Electro Mechanical System), dans le cadre d'une implémentation tridimensionnelle.FIELD OF THE INVENTION The present invention relates to a method for manufacturing an electronic device. It relates in particular to the achievement of interconnection levels for the superposition and electrical connection of active and / or passive electronic devices, such as chips, interposers or any other device that may include electrical components or not, such as systems. electromechanical and / or optical MEMS (for Micro Electro Mechanical System) or NEMS (for Nano Electro Mechanical System), in the context of a three-dimensional implementation.

Une autre application possible est la formation d'interconnexions entre plusieurs composants à la surface d'un dispositif, rendant ainsi l'invention utile pour des connexions électriques bidimensionnelles. L'industrie de la microélectronique est particulièrement visée, ce qui inclut les dispositifs des nanotechnologies.Another possible application is the formation of interconnections between several components on the surface of a device, thus making the invention useful for two-dimensional electrical connections. The microelectronics industry is particularly targeted, which includes nanotechnology devices.

ARRIERE-PLAN TECHNOLOGIQUE L'intégration tridimensionnelle (3D) devient une voie d'exploration très suivie en microélectronique. Elle permet notamment d'assembler entre elles des puces selon un axe vertical favorisant ainsi la réalisation de composants toujours plus compacts et performants, la longueur des interconnexions étant réduite par rapport à un assemblage classique. Le terme intégration 3D correspond à un schéma d'intégration de systèmes à plusieurs niveaux, où différents composants sont empilés et interconnectés grâce à des organes de conduction électrique verticaux traversant les étages du dispositif, par exemple à base de silicium. Ces organes de connexion électrique traversants sont généralement des vias plus communément désignés sous les acronymes en anglais de « TSV » pour « Through-Silicon Vias » lorsque le substrat est en silicium, « TGV » pour « Through-Glass Vias » lorsque le substrat est en verre, ou encore « TPV » pour « Through-Polymer Vias » lorsque le substrat est en polymère, sont utilisés dans les composants microélectroniques afin de connecter une face d'un composant à sa face opposée.TECHNOLOGICAL BACKGROUND Three-dimensional integration (3D) is becoming a very popular exploration pathway in microelectronics. It makes it possible in particular to assemble chips with each other along a vertical axis, thus favoring the production of increasingly compact and efficient components, the length of the interconnections being reduced compared to a conventional assembly. The term 3D integration corresponds to a multilevel system integration scheme, where different components are stacked and interconnected by means of vertical electrical conduction members passing through the stages of the device, for example based on silicon. These through electrical connection members are generally vias more commonly referred to under the acronyms in English of "TSV" for "Through-Silicon Vias" when the substrate is silicon, "TGV" for "Through-Glass Vias" when the substrate is glass, or "TPV" for "Through-Polymer Vias" when the substrate is made of polymer, are used in the microelectronic components to connect a face of a component to its opposite face.

L'intégration 3D permet une augmentation significative des performances circuits et une réduction de leur consommation énergétique, tout en réduisant les coûts de production. Les procédés d'intégration 3D peuvent se décomposer en trois différentes parties en prenant l'exemple de vias traversants (TSV) et de report de puces: une première partie correspondant à la fabrication des TSV, une seconde partie correspondant aux interconnexions et enfin une partie correspondant au report des puces. Le via peut être fabriqué à différents stades de l'intégration. En effet, les notions de « vias first », « vias middle » ou « vias last » sont généralement utilisées. Le choix se fait selon le type de puce à empiler et les contraintes technologiques liées. L'approche « vias last » consiste à fabriquer la puce complète puis les vias. Elle s'adresse à des applications nécessitant une faible densité d'interconnexions, les dimensions des TSV étant peu réduites.3D integration enables a significant increase in circuit performance and reduced power consumption while reducing production costs. The 3D integration processes can be broken down into three different parts by taking the example of traversing vias (TSV) and chip transfer: a first part corresponding to the manufacture of the TSVs, a second part corresponding to the interconnections and finally a part corresponding to the postponement of the chips. The via can be manufactured at different stages of integration. Indeed, the notions of "vias first", "vias middle" or "vias last" are generally used. The choice is made according to the type of chip to stack and the related technological constraints. The "vias last" approach consists in manufacturing the complete chip then the vias. It is aimed at applications requiring a low density of interconnections, the dimensions of the TSV being little reduced.

Dans le cas du « vias middle », les TSV sont réalisés entre la face avant et la face arrière du circuit. Leurs dimensions plus faibles permettent d'adresser des applications requérant une densité d'interconnexions plus élevée. La technologie « vias first », encore en développement, offrira à plus long terme des possibilités d'intégration plus poussées, et peut s'adapter à des contraintes applicatives très importantes (fortes isolations, tensions élevées). A propos des interconnexions, leur rôle premier est d'assurer le contact électrique entre les différentes puces empilées mais elles assurent également la tenue mécanique de l'empilement. Il existe actuellement deux grandes familles d'interconnexions. Le premier type d'interconnexion est habituellement réalisé par retournement de puces (en anglais, flip chip), en plaçant puis soudant des billes d'alliage étain/argent/cuivre. Cette technologie limite l'intégration, principalement à cause du diamètre important des billes. Une technologie alternative consiste à remplacer les billes par des piliers ou des bossages conducteurs (en anglais, bumps) composés généralement de cuivre et d'un alliage de brasure déposés par voie électrolytique. Cette technique permet des densités d'interconnexions plus élevées grâce à des diamètres de pilier de 70pm (micromètres), voire moins. Il existe également différentes technologies pour réaliser les connexions physiques inter-puces : le collage direct cuivre-cuivre, actuellement en développement, ou une technologie plus mature, à base de micro-bumps et de micro-pillars (pilliers conducteurs en Cu/Ni/Au). La puce supérieure possède des micro-bumps à base de cuivre avec brasure réalisés d'une façon identique aux bossages (ou encore bumps) cités ci-dessus, qui viennent se connecter aux micro-pillars en regard de la puce inférieure.In the case of the "middle vias", the TSVs are made between the front face and the rear face of the circuit. Their smaller size makes it possible to address applications requiring a higher interconnection density. The "vias first" technology, still in development, will offer more advanced integration possibilities in the longer term, and can be adapted to very important application constraints (strong insulation, high voltages). About interconnections, their primary role is to ensure electrical contact between the various chips stacked but they also ensure the mechanical strength of the stack. There are currently two major families of interconnections. The first type of interconnection is usually made by flip chip, by placing and then welding tin / silver / copper alloy balls. This technology limits integration, mainly because of the large diameter of the beads. An alternative technology is to replace the balls by pillars or conductive bosses (English, bumps) generally composed of copper and an electrolytically deposited solder alloy. This technique allows higher interconnect densities with pillar diameters of 70pm (micrometers) or less. There are also different technologies for making the physical connections between chips: copper-copper direct bonding, currently under development, or a more mature technology, based on micro-bumps and micro-pillars (conductive Cu / Ni pillars). At). The upper chip has copper-based micro-bumps with solder made in a manner identical to the bosses (or bumps) mentioned above, which come to connect to micro-pillars next to the lower chip.

Deux niveaux d'interconnexions sont opérés lorsqu'au moins deux puces sont empilées l'une sur l'autre. Un premier niveau d'interconnexions est réalisé sur la face avant de la puce, directement relié aux métallisations de la face arrière, généralement par l'intermédiaire de plots (en anglais, pads) en aluminium. Le deuxième niveau d'interconnexion est réalisé sur la face arrière de la puce et est relié aux dispositifs électroniques de la face avant par l'intermédiaire des vias. Il est également courant d'ajouter un niveau de redistribution entre les TSV et les interconnexions face arrière (on parle de RDL pour Redistribution Layer ou couche de redistribution). Pour réaliser la RDL, sa passivation et les interconnexions face arrière, il est nécessaire au préalable d'amincir la plaquette, en général de silicium, sur laquelle se trouvent les puces à empiler pour pouvoir reprendre le contact sur les vias. En effet, la profondeur des vias est souvent largement inférieure à l'épaisseur d'une plaquette de silicium, et ce, qu'il s'agisse de « TSVs Middle » ou « TSVs Last ». Cette opération nécessite l'utilisation d'une poignée support fixée par collage temporaire pour permettre la manipulation des plaquettes amincies. En effet, après amincissement, les plaques ne sont plus suffisamment rigides pour être manipulées directement. On parlera ainsi de procédés ou technologies en face arrière pour désigner l'ensemble des procédés permettant de réaliser les interconnexions face arrière : collage temporaire, amincissement, reprise de contact sur TSVs, RDL, passivation et micro-piliers. Le report ou empilement des puces peut ensuite s'effectuer de différentes manières : puce à puce, puce sur substrat ou substrat sur substrat. Les deux dernières approches sont réalisées à l'échelle de la plaquette alors que la première est entièrement réalisée à l'échelle de la puce. Sa durée de fabrication est donc plus importante compte tenu du temps accumulé nécessaire au montage séquentiel des puces les unes sur les autres. Les figures 1 à 6 illustrent un procédé connu pour la réalisation d'une interconnexion par la face arrière (dite back side). Le niveau d'interconnexion dont la fabrication est illustrée comporte une couche de redistribution et un plot de connexion électrique (ou pilier) pour la reprise de contact avec un autre dispositif, telle une puce empilée. A la figure 1, un dispositif microélectronique est visible avec, pour l'exemple, un plot 3 de reprise de contact au niveau de la face avant, ce plot 3 étant relié électriquement à des pistes 4 de connexion électrique situées dans une ou plusieurs couches sous-jacentes de redistribution 5. La conduction électrique au travers de l'épaisseur du dispositif s'opère par un ou plusieurs vias 7 dans une ou plusieurs couches de substrat 6. Il convient d'exposer l'extrémité des vias 7 au niveau de la face arrière, pour la reprise de contact à ce niveau. Cela peut se faire par un amincissement de la face arrière. A cet effet, un collage temporaire sur un substrat support ou poignée 1 (par exemple en silicium ou en verre) est d'abord opéré, ou tout autre protocole permettant ultérieurement l'amincissement de la face arrière de plaques avec vias et sa bonne tenue mécanique. La figure 1 montre un tel support 1 assemblé au reste du dispositif par une couche d'assemblage 2 telle une couche de colle dans laquelle le plot 3 de la face avant est noyé. Généralement cet amincissement est réalisé par un meulage qui permet de réduire l'épaisseur du dispositif au niveau de la face arrière des vias jusqu'à atteindre quelques micromètres d'épaisseur. Pour retirer la couche résiduelle écrouie par ce traitement, une étape de polissage (tel un polissage mécano-chimique) est préférentiellement effectué. Le fond des vias, encore appelé copper nail, est ensuite ouvert par gravure. La révélation des bouts de vias est suivie d'un dépôt d'une couche diélectrique 8 ou d'un multicouches, par exemple en matériau isolant minéral du type SiN, SiO ou polymère. Le dégagement de la couche 8 au-dessus des fonds de vias 7 est ensuite réalisé, notamment par polissage mécano-chimique.Two levels of interconnections are operated when at least two chips are stacked one on the other. A first level of interconnections is made on the front face of the chip, directly connected to the metallizations of the rear face, usually via pads (in English, pads) aluminum. The second level of interconnection is made on the back side of the chip and is connected to the electronic devices of the front through the vias. It is also common to add a level of redistribution between the TSVs and the back-end interconnects (we speak of RDL for Redistribution Layer or redistribution layer). To realize the RDL, its passivation and the interconnections rear face, it is necessary beforehand to thin the wafer, usually silicon, on which are the chips to stack to be able to resume contact on the vias. Indeed, the depth of the vias is often much lower than the thickness of a silicon wafer, whether it is "TSVs Middle" or "TSVs Last". This operation requires the use of a support handle fixed by temporary gluing to allow the handling of thinned plates. Indeed, after thinning, the plates are no longer rigid enough to be manipulated directly. We will talk about processes or technologies on the rear panel to designate all the processes used to make rear-panel interconnections: temporary bonding, thinning, resumption of contact on TSVs, RDL, passivation and micro-pillars. The postponement or stacking of the chips can then be carried out in different ways: chip chip, chip on substrate or substrate on substrate. The last two approaches are carried out at the scale of the wafer while the first is entirely carried out at the scale of the chip. Its manufacturing time is therefore greater given the accumulated time required to sequentially mount chips on each other. Figures 1 to 6 illustrate a known method for performing an interconnection by the back side (called back side). The level of interconnection whose manufacture is illustrated comprises a redistribution layer and an electrical connection pad (or pillar) for the resumption of contact with another device, such as a stacked chip. In FIG. 1, a microelectronic device is visible with, for example, a contact resumption pad 3 at the front face, this stud 3 being electrically connected to electrical connection tracks 4 located in one or more layers Underlying redistribution 5. The electrical conduction through the thickness of the device takes place by one or more vias 7 in one or more layers of substrate 6. It is appropriate to expose the ends of vias 7 at the level of the back side, for the resumption of contact at this level. This can be done by thinning the back side. For this purpose, a temporary bonding on a support substrate or handle 1 (for example silicon or glass) is first operated, or any other protocol subsequently allowing the thinning of the rear face of plates with vias and its good performance. mechanical. FIG. 1 shows such a support 1 assembled to the rest of the device by an assembly layer 2 such as an adhesive layer in which the stud 3 of the front face is embedded. Generally this thinning is achieved by grinding which reduces the thickness of the device at the rear face of the vias to a few micrometers thick. To remove the residual layer hardened by this treatment, a polishing step (such as a chemical mechanical polishing) is preferably carried out. The bottom of the vias, still called copper nail, is then opened by engraving. The revelation of the vias tips is followed by a deposition of a dielectric layer 8 or a multilayer, for example of inorganic insulating material of the SiN, SiO or polymer type. The clearance of the layer 8 above the bottom vias 7 is then achieved, in particular by chemical mechanical polishing.

La redistribution des signaux des vias est assurée dans ce cas par une ligne de redistribution 10 souvent de quelques micromètres à quelques dizaines de micromètres de hauteur. Le dépôt d'une couche d'accroche et barrière 9a (barrier) de quelques nanomètres à quelques micromètres à base de titane ou tantale par exemple est réalisé. Puis on dépose une seconde couche, de germination 9b, métallique et de résistivité plus faible, de quelques nanomètres à quelques micromètres, monocouche en cuivre ou bi-couche Titane/Cuivre par exemple. On obtient ainsi un fond continu 9 pour permettre la croissance électrolytique de lignes de cuivre formant les lignes de redistribution 10. La configuration du dispositif à ce stade correspond à celle de la figure 1. La croissance est opérée à travers un masque de résine (polymère photosensible notamment), de hauteur de quelques micromètres à plusieurs dizaines de micromètres, et de résolution adaptée au dimensionnement de la ligne de redistribution 10. Le masque de résine définit la localisation de la ligne 10. Après croissance de la ligne 10 par électrodéposition et retrait de la résine, on procède au retrait des couches de germination et barrière par voie chimique ou physique. Le résultat est visible en figure 2. Pour prévenir l'oxydation du cuivre des lignes de redistribution 10, une couche de passivation 12 encapsule celles-ci. La couche de passivation peut être minérale et déposée par dépôt chimique en phase vapeur assisté par plasma (PECVD) par exemple avec un nitrure SixNy, un oxynitrure SixNyOz ou un empilement nitrure/oxyde (SixNy/SiwOz) mais elle peut également être organique. Dans le cas d'une passivation organique, celle-ci est étalée et mise à épaisseur par rotation de la plaque (procédé de spin-coating).The redistribution of the vias signals is ensured in this case by a redistribution line 10 often from a few micrometers to a few tens of micrometers in height. The deposition of a stringer and barrier layer 9a (barrier) of a few nanometers to a few micrometers based on titanium or tantalum, for example, is produced. Then there is deposited a second layer, germination 9b, metallic and lower resistivity, from a few nanometers to a few micrometers, monolayer copper or bi-layer titanium / copper for example. A continuous bottom 9 is thus obtained to allow the electrolytic growth of copper lines forming the redistribution lines 10. The configuration of the device at this stage corresponds to that of FIG. 1. The growth is operated through a resin mask (polymer photosensitive in particular), from a height of a few micrometers to several tens of micrometers, and resolution adapted to the dimensioning of the redistribution line 10. The resin mask defines the location of the line 10. After growth of the line 10 by electrodeposition and shrinkage from the resin, the germination and barrier layers are removed chemically or physically. The result is visible in FIG. 2. To prevent the oxidation of the copper of the redistribution lines 10, a passivation layer 12 encapsulates them. The passivation layer may be inorganic and deposited by plasma-assisted chemical vapor deposition (PECVD), for example with a SixNy nitride, a SixNyOz oxynitride or a nitride / oxide stack (SixNy / SiwOz), but it may also be organic. In the case of organic passivation, it is spread and set to thickness by rotation of the plate (spin-coating process).

Il faut ensuite réaliser, pour chaque plot de connexion à former pour la reprise de contact, une ouverture 14 dans la couche de passivation. Le matériau polymère de la couche de passivation 12 est insolé, développé et recuit de manière à réaliser les ouvertures. La dernière étape de la technologie back-side consiste en la réalisation des plots 17. Les étapes technologiques sont les suivantes : - un dépôt d'une couche d'accroche et barrière 13a de quelques nanomètres à quelques micromètres par exemple à base de titane ou de tantale, puis d'une seconde couche de germination (avec dans le cas de la figure 3, une couche 13b de cuivre et une couche 13c de titane) de résistivité plus faible que celle de la couche barrière 13a et de quelques nanomètres à quelques micromètres, - une étape de lithographie servant à définir les zones d'interconnexions (étalement puis développement d'une résine correspondant à la couche 15 en figure 4), - la croissance par électrolyse du plot d'interconnexion (en cuivre ou en nickel ou en or, ou en alliage d'étain et d'argent ou une combinaison de ces métaux par exemple) ; la figure 4 montre un plot 17 avec successivement une couche par exemple de cuivre 17a, une couche par exemple de nickel 17b et une couche par exemple d'or 17c, - le retrait de la résine de masquage 15 (voir résultat en figure 5), - puis le retrait du fond continu par une attaque chimique par exemple.It is then necessary to make, for each connection pad to be formed for the resumption of contact, an opening 14 in the passivation layer. The polymer material of the passivation layer 12 is insulated, developed and annealed so as to make the openings. The last step of the back-side technology consists in producing the pads 17. The technological steps are as follows: a deposition of a tie layer and barrier 13a of a few nanometers to a few micrometers, for example based on titanium or of tantalum, then a second seed layer (with in the case of FIG. 3, a layer 13b of copper and a layer 13c of titanium) of lower resistivity than that of the barrier layer 13a and from a few nanometers to a few micrometers, - a lithography step serving to define the interconnection zones (spreading then development of a resin corresponding to the layer 15 in FIG. 4), - the growth by electrolysis of the interconnection pad (made of copper or nickel or in gold, or alloy of tin and silver or a combination of these metals for example); FIG. 4 shows a stud 17 with successively a layer of, for example, copper 17a, a layer for example of nickel 17b and a layer, for example of gold 17c, the removal of the masking resin 15 (see result in FIG. 5) - then the withdrawal of the continuous bottom by a chemical attack for example.

Le résultat obtenu est illustré en figure 6 avec un plot 17 en saillie au- dessus d'une ligne de redistribution 10 elle-même encapsulée dans une couche de passivation 12. Il implique que cette couche de passivation doit nécessairement être ouverte, par photolithographie et gravure, pour définir le lieu de formation d'un plot. Puis, un fond continu dédié à la fabrication du plot est déposé. Enfin, le plot est créé après masquage au-dessus de la couche de passivation et croissance électrochimique. Ce procédé présente des inconvénients majeurs. En premier lieu, la résolution de la passivation dépend du polymère photosensible choisi, elle n'est en pratique jamais inférieure à une dimension équivalente à l'épaisseur de la couche, ce qui peut limiter la réduction du diamètre des interconnexions. Les polymères à employer pour cette couche sont par ailleurs complexes si bien que la fabrication s'avère couteuse. Ensuite, les étapes de fabrication sont nombreuses et la précision des alignements est contrainte par celle des équipements employés.The result obtained is illustrated in FIG. 6 with a stud 17 projecting above a redistribution line 10 itself encapsulated in a passivation layer 12. It implies that this passivation layer must necessarily be open, by photolithography and engraving, to define the place of formation of a plot. Then, a continuous background dedicated to the manufacture of the stud is deposited. Finally, the pad is created after masking above the passivation layer and electrochemical growth. This process has major disadvantages. In the first place, the resolution of the passivation depends on the chosen photosensitive polymer, it is in practice never less than a dimension equivalent to the thickness of the layer, which can limit the reduction of the diameter of the interconnections. The polymers to be used for this layer are otherwise complex so that the production is expensive. Then, the manufacturing steps are numerous and the accuracy of the alignments is constrained by that of the equipment used.

De plus, l'interface entre la ligne de redistribution 10 et le plot 17 est déterminée par la géométrie de l'ouverture dans la couche de passivation 12 et par le fond continu 13 qui la surmonte. A ce niveau, un rétrécissement de section du plot 17 est constaté. Ce rétrécissement est le lieu de concentrations de contraintes mécaniques qui nuisent à la résistance du plot, par exemple en cisaillement. C'est aussi une limitation de la surface de contact entre la ligne 10 et le plot 17 et donc un désavantage en termes de résistance électrique. La présente invention permet de remédier à tout ou partie des inconvénients de l'état de la technique. La présente invention intervient dans les technologies dites d'interconnexions, soit en face arrière ou back-side (reprise de contact face arrière sur TSV) soit en face avant, en particulier directement sur des plots type « pads » par exemple en aluminium.In addition, the interface between the redistribution line 10 and the pad 17 is determined by the geometry of the opening in the passivation layer 12 and the continuous bottom 13 which overcomes it. At this level, a narrowing section of the stud 17 is found. This narrowing is the place of concentrations of mechanical stresses that affect the resistance of the stud, for example in shear. It is also a limitation of the contact surface between line 10 and pad 17 and therefore a disadvantage in terms of electrical resistance. The present invention overcomes all or part of the disadvantages of the state of the art. The present invention intervenes in so-called interconnection technologies, either on the back or back-side (reverse contact on TSV) or on the front, in particular directly on "pad" type pads, for example made of aluminum.

RESUME DE L'INVENTION L'invention concerne, selon un aspect de modes de réalisation, un procédé de réalisation d'un niveau d'interconnexion électrique à la surface d'un dispositif électronique.SUMMARY OF THE INVENTION The invention relates, according to one aspect of embodiments, to a method of making an electrical interconnection level on the surface of an electronic device.

De manière avantageuse, il comporte, les étapes successives suivantes : exposition à la surface du dispositif d'au moins un organe électriquement conducteur traversant au moins une partie de l'épaisseur du dispositif, formation d'un fond continu conducteur en continuité électrique avec l'organe électriquement conducteur, formation d'une ligne de redistribution électrique en continuité électrique avec le fond continu, formation d'un masque de plot à la surface du dispositif en dehors d'une zone de la surface de la ligne de redistribution électrique de sorte à définir une ouverture de fabrication d'un plot de connexion électrique, - formation d'un plot de connexion électrique dans ladite ouverture par dépôt électrochimique directement au-dessus de la zone de la surface de la ligne de redistribution par croissance électrolytique à partir du fond continu conducteur. Les techniques actuelles imposent une réalisation des plots de connexion après la mise en place d'une couche de passivation au-dessus des lignes de redistribution. C'est en effet un préjugé constant que le processus de formation des niveaux de connexion (lignes de redistribution puis plots de connexion) doit s'opérer itérativement et séparément. Et, en particulier, que le fond continu ayant servi à la croissance des lignes de redistribution doit être supprimé dès que celle-ci sont créées. Il est aussi habituellement considéré que les lignes de redistribution doivent être isolées par passivation avant de poursuivre la fabrication par formation des plots de connexion. L'invention combat ce préjugé en globalisant les étapes de formation de l'ensemble des composants du niveau d'interconnexion, en particulier les lignes de redistribution et les plots de connexion.Advantageously, it comprises the following successive steps: exposure to the surface of the device of at least one electrically conductive member passing through at least a portion of the thickness of the device, forming a conductive continuous bottom in electrical continuity with the an electrically conductive member, forming an electric redistribution line in electrical continuity with the continuous bottom, forming a pad mask on the surface of the device outside an area of the surface of the electric redistribution line so that defining an opening for manufacturing an electrical connection pad, - forming an electrical connection pad in said opening by electrochemical deposition directly above the surface area of the redistribution line by electrolytic growth from the continuous conducting background. Current techniques require a realization of the connection pads after the establishment of a passivation layer above the redistribution lines. It is indeed a constant prejudice that the process of formation of the connection levels (redistribution lines then connection pads) must operate iteratively and separately. And, in particular, that the continuous bottom used for the growth of the redistribution lines must be removed as soon as they are created. It is also usually considered that the redistribution lines must be isolated by passivation before continuing the manufacturing by formation of the connection pads. The invention combats this prejudice by globalizing the steps of forming all the components of the interconnection level, in particular the redistribution lines and the connection pads.

Un avantage éventuel est que le ou les plots sont directement formés sur les lignes de redistribution, sans nécessité de répéter des étapes de dépôt de fond continu. Un autre avantage possible est que la formation des plots n'est plus contrainte par la présence préalable d'une couche de passivation. Le masquage de fabrication des plots peut dès lors faire appel à des techniques et des matériaux sans considération de fonction de passivation. Cela élargit grandement le choix possible. Du point de vue mécanique et/ ou électrique à l'interface entre ligne de redistribution et plot, l'invention évite un rétrécissement de section du plot au travers de la couche de passivation, celle-ci n'étant plus présente. La résistance mécanique du plot et la surface de contact entre le plot et la ligne de redistribution sont donc améliorées. L'invention concerne aussi un dispositif électronique comprenant, à la surface de l'une de ses faces, un niveau d'interconnexion électrique comportant une pluralité de lignes de redistribution électrique et, sur au moins une des lignes de redistribution électrique, un plot de connexion électrique en continuité électrique avec ladite au moins une des lignes de redistribution électrique, caractérisé en ce que le plot est un dépôt électrochimique au contact direct de la au moins une des lignes de redistribution électrique.A possible advantage is that the pad or pads are directly formed on the redistribution lines, without the need to repeat continuous bottom deposition steps. Another possible advantage is that the formation of the pads is no longer constrained by the prior presence of a passivation layer. The manufacturing masking of the pads can therefore use techniques and materials regardless of passivation function. This greatly expands the choice. From the mechanical and / or electrical point of view at the interface between redistribution line and pad, the invention avoids a narrowing of the pad section through the passivation layer, the latter being no longer present. The mechanical strength of the stud and the contact surface between the stud and the redistribution line are thus improved. The invention also relates to an electronic device comprising, on the surface of one of its faces, an electrical interconnection level comprising a plurality of electric redistribution lines and, on at least one of the electric redistribution lines, a pin of electrical connection in electrical continuity with said at least one of the electric redistribution lines, characterized in that the pad is an electrochemical deposit in direct contact with the at least one of the electric redistribution lines.

Le plot est ainsi directement sur la surface de la ligne, sans partie résiduelle de couche de fond continu à leur interface.The stud is thus directly on the surface of the line, with no residual portion of continuous bottom layer at their interface.

L'invention concerne par ailleurs, dans certains modes de réalisation, un dispositif électrique obtenu par le procédé de l'invention et un système comportant au moins deux dispositifs électriques interconnectés.The invention furthermore relates, in certain embodiments, to an electrical device obtained by the method of the invention and to a system comprising at least two interconnected electrical devices.

BREVE INTRODUCTION DES FIGURES D'autres caractéristiques, buts et avantages de la présente invention ressortiront mieux de la description détaillée de modes de réalisation de cette dernière, qui sont illustrés par les dessins d'accompagnement suivants dans lesquels : Les figures 1 à 6 illustrent des étapes successives de formation d'un niveau d'interconnexion sur une face d'un dispositif suivant l'état de la technique. Les figures 7 à 13 présentent des phases successives de mise en oeuvre d'un premier mode de réalisation de l'invention.BRIEF INTRODUCTION OF THE FIGURES Other features, objects and advantages of the present invention will become more apparent from the detailed description of embodiments thereof, which are illustrated by the following accompanying drawings in which: FIGS. 1-6 illustrate successive steps of forming an interconnection level on a face of a device according to the state of the art. Figures 7 to 13 show successive phases of implementation of a first embodiment of the invention.

Les figures 14 à 20 présentent des phases successives de mise en oeuvre d'un premier mode de réalisation de l'invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier, les épaisseurs relatives des différentes couches ne sont pas forcément représentatives de la réalité. DESCRIPTION DETAILLEE Avant d'entamer une revue détaillée de modes de réalisation de l'invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement : - Avantageusement, la formation des lignes de redistribution à la surface du dispositif comprend la formation d'un masque de lignes de redistribution électrique de sorte à définir, au-dessus du fond continu, des ouvertures de réalisation des lignes de redistribution, puis un dépôt électrochimique dans lesdites ouvertures à partir du fond continu, et dans lequel la formation des plots de connexion électrique par dépôt électrochimique est réalisée sur des zones de la surface des lignes de redistribution électrique sans formation d'un fond continu additionnel au-dessus des lignes de redistribution électrique. - Préférentiellement, on effectue le retrait du fond continu en dehors de la ligne de redistribution simultanément ou immédiatement après le retrait du 5 masque. - Après le retrait du masque, la formation d'une couche de passivation des lignes de redistribution électrique, ladite formation est configurée pour laisser les plots de connexion électrique exposés à la surface du dispositif. - Préférentiellement, la formation de la couche de passivation comprend 10 l'étalement de ladite couche configurée pour recouvrir intégralement les lignes de redistribution électrique. - Avantageusement, on effectue un recuit du matériau de la couche de passivation. - On effectue de préférence un retrait, notamment par gravure, du 15 matériau de passivation au-dessus du plot de connexion électrique. - La formation du masque comprend une photolithographie. - De préférence, les organes électriquement conducteurs sont exposés à la surface du dispositif, avant la formation du fond continu, au travers d'une couche superficielle diélectrique. 20 - Préférentiellement, tout ou partie des organes électriquement conducteurs sont des vias traversants. - De préférence, tout ou partie des organes électriquement conducteurs sont des plots conducteurs, notamment métalliques. 25 L'exemple présenté aux figures 7 à 13 révèle la création d'un niveau de redistribution comprenant un plot de connexion coopérant avec une ligne de redistribution. Il est évident que le nombre de plots et/ou de lignes de redistribution n'est pas limité. Il peut y avoir plusieurs lignes de redistribution et tout ou partie d'entre elles peut comporter un ou plusieurs plots de connexion 30 électriques. Le masque employé décrit en détail ci-après pour la fabrication de plot étant avantageusement doté d'une ouverture pour chaque plot. On donne par ailleurs des exemples de réalisation particulièrement adaptés à des dispositifs à base de silicium mais ce cas n'est pas limitatif.Figures 14 to 20 show successive phases of implementation of a first embodiment of the invention. The drawings are given by way of examples and are not limiting of the invention. They constitute schematic representations of principle intended to facilitate the understanding of the invention and are not necessarily at the scale of practical applications. In particular, the relative thicknesses of the different layers are not necessarily representative of reality. DETAILED DESCRIPTION Before beginning a detailed review of embodiments of the invention, are set forth below optional features which may optionally be used in combination or alternatively: Advantageously, the formation of the redistribution lines on the surface of the device comprises forming a mask of electric redistribution lines so as to define, above the continuous bottom, openings for producing the redistribution lines, and then electrochemical deposition in said openings from the continuous bottom, and wherein the formation of the electrical connection pads by electrochemical deposition is performed on areas of the surface of the electric redistribution lines without forming an additional continuous bottom over the electric redistribution lines. Preferably, the continuous bottom withdrawal is carried out outside the redistribution line simultaneously or immediately after removal of the mask. After removal of the mask, the formation of a passivation layer of the electric redistribution lines, said formation is configured to leave the electrical connection pads exposed to the surface of the device. Preferably, the formation of the passivation layer comprises spreading said layer configured to completely cover the electric redistribution lines. Advantageously, the material of the passivation layer is annealed. Preferably, the etching is carried out, in particular by etching, of the passivation material above the electrical connection pad. - The formation of the mask includes a photolithography. Preferably, the electrically conductive members are exposed to the surface of the device, before the formation of the continuous bottom, through a dielectric surface layer. Preferably, all or part of the electrically conductive members are through vias. - Preferably, all or part of the electrically conductive members are conductive pads, especially metal. The example presented in FIGS. 7 to 13 reveals the creation of a redistribution level comprising a connection pad cooperating with a redistribution line. It is obvious that the number of pads and / or redistribution lines is not limited. There may be several redistribution lines and all or some of them may have one or more electrical connection pads. The mask employed described in detail below for the manufacture of pad is advantageously provided with an opening for each pad. In addition, examples of embodiments particularly suitable for silicon-based devices are given, but this case is not limiting.

Il est précisé que dans le cadre de la présente invention, le terme « sur » ne signifie pas obligatoirement « au contact de ». Ainsi, par exemple, le dépôt d'une couche sur une autre couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre mais cela signifie que l'une des couches recouvre au moins partiellement l'autre en étant soit directement à son contact, soit en étant séparée d'elle par un film, encore une autre couche ou un autre élément. D'une manière générale, on entend par surface du dispositif une partie de celui-ci, qui n'est pas forcément plane, et qui est exposée à l'extérieur au moins à un moment de la fabrication du dispositif, par exemple au niveau de sa face arrière. La figure 7 illustre un dispositif au cours de sa fabrication, après formation de vias 107. Comme dans le cas de la figure 1, il comporte un support 101 assemblé par une face avant du dispositif avec une couche d'assemblage 102 par exemple faite de colle. Dans l'exemple représenté, un plot 103 est visible, et des moyens sont prévus pour assurer la continuité électrique entre ce plot 103 et la face arrière du dispositif, au travers de son épaisseur. La figure 7 n'est qu'une vue schématique de cette mise en continuité, avec un niveau sous-jacent (il s'agit d'une ou plusieurs couches élémentaires intérieures au dispositif) de redistribution comportant des pistes de conduction électrique. Ces pistes raccordent le plot 103 à un ou plusieurs vias 107 traversant l'épaisseur du substrat 106. Avant de parvenir au résultat de la figure 7, un amincissement du substrat 106 a permis de rendre apparents les fonds de vias 107 de sorte à les exposer à la surface de la face arrière du dispositif. Après cette étape, la couche diélectrique 108 est préférentiellement déposée puis amincie, par exemple par polissage mécanique ou mécano-chimique, de sorte à exposer les extrémités des vias 107 à la surface du dispositif. Ensuite, un fond continu 109 est déposé de sorte à recouvrir la surface 111 de la couche diélectrique 108 et les extrémités des vias 107. Ce fond est en matériau électriquement conducteur et permettra le dépôt par croissance électrolytique du ou des plots 115 et avantageusement aussi auparavant des lignes de redistribution. Le fond 109 est ainsi une couche (ce qui peut inclure des sous-couches) qui couvre, de manière préférentiellement continue, la face concernée du dispositif et par laquelle un potentiel peut être appliqué lors de l'étape électrochimique, par raccordement électrique du fond continu à une électrode de l'appareillage d'électrolyse. Dans la présente demande, les expressions du type « dépôt électrochimique à partir du fond continu » s'entendent de phases de croissance électrolytique obtenues en utilisant le fond continu comme élément de mise à un potentiel d'électrolyse la surface conductrice au niveau de laquelle le dépôt électrochimique a lieu. Il y a en particulier une continuité électrique entre le fond continu 109 et la zone 114 de la surface de la ligne de redistribution, comme cela ressort plus loin dans la description. Le fond 109 comporte par exemple une couche barrière 109a (par exemple à base de Titane (Ti ou TiN....) ou de Tantale de quelques nanomètres à quelques micromètres d'épaisseur) et une couche de germination 109b moins résistive (Cu par exemple). Le résultat obtenu est illustré en figure 8 qui correspond à la figure 1. Ce fond continu 109 peut être déposé par des technologies de type dépôt chimique en phase vapeur (CVD) ou dépôt physique en phase vapeur (PVD) par exemple de quelques nanomètres à quelques micromètres d'épaisseur. Les exemples de réalisation donnés en référence à la figure 1 sont applicables à l'invention pour parvenir à la configuration de la figure 8. Il s'agit ensuite de créer les lignes de redistribution en face arrière. A cet effet, on peut mettre en oeuvre un procédé de masquage avec un dépôt de résine au-dessus du fond continu 109, puis la définition d'une ou plusieurs ouvertures dans le masque aux endroits où l'on souhaite procéder à un dépôt sur le fond continu 109. Selon un mode avantageux de l'invention, le masque pourra être réalisé en polymère photosensible par exemple par étalement, insolation et développement de celui-ci. Ce masque est avantageusement commun à plusieurs lignes de redistribution à créer, le masque comportant une ouverture de ligne à réaliser. Un retrait ultérieur du fond continu entre les lignes permet d'isoler ces lignes les unes des autres. On peut alors procéder à la formation sur la couche conductrice d'au moins une ligne conductrice de redistribution, au moins au-dessus de la zone de reprise de contact comprenant un ou plusieurs vias 107. Ladite ligne conductrice de redistribution est avantageusement réalisée par croissance électrochimique localisée, en cuivre par exemple ou tout autre matériau conducteur, notamment avec une épaisseur de quelques centaines de nanomètres à quelques dizaines de micromètres.It is specified that in the context of the present invention, the term "on" does not necessarily mean "in contact with". Thus, for example, the deposition of a layer on another layer does not necessarily mean that the two layers are directly in contact with each other but that means that one of the layers at least partially covers the other being either directly in contact with it, or being separated from it by a film, another layer or another element. In general, the term device surface means a portion thereof, which is not necessarily flat, and which is exposed to the outside at least at a time of the manufacture of the device, for example at the from its back side. FIG. 7 illustrates a device during its manufacture, after the formation of vias 107. As in the case of FIG. 1, it comprises a support 101 assembled by a front face of the device with an assembly layer 102, for example made of glue. In the example shown, a stud 103 is visible, and means are provided to ensure electrical continuity between the pad 103 and the rear face of the device through its thickness. FIG. 7 is only a schematic view of this setting in continuity, with an underlying level (it is one or more elementary layers inside the device) of redistribution comprising electric conduction tracks. These tracks connect the stud 103 to one or more vias 107 passing through the thickness of the substrate 106. Before reaching the result of FIG. 7, a thinning of the substrate 106 has made the vias funds 107 visible so as to expose them. on the surface of the rear face of the device. After this step, the dielectric layer 108 is preferably deposited and then thinned, for example by mechanical or mechano-chemical polishing, so as to expose the ends of the vias 107 to the surface of the device. Then, a continuous bottom 109 is deposited so as to cover the surface 111 of the dielectric layer 108 and the ends of the vias 107. This bottom is made of electrically conductive material and will allow electrolytic growth deposition or pads 115 and advantageously also before redistribution lines. The bottom 109 is thus a layer (which may include sub-layers) which covers, preferentially continuous, the relevant face of the device and by which a potential can be applied during the electrochemical step, by electrical connection of the bottom continuous to an electrode of the electrolysis apparatus. In the present application, the expressions "electrochemical deposition from the continuous bottom" refer to electrolytic growth phases obtained by using the continuous bottom as electrolysis potential element, the conductive surface at which the Electrochemical deposition takes place. There is in particular an electrical continuity between the continuous bottom 109 and the area 114 of the surface of the redistribution line, as is apparent later in the description. The bottom 109 comprises, for example, a barrier layer 109a (for example based on titanium (Ti or TiN, etc.) or tantalum, from a few nanometers to a few micrometers thick) and a less resistive germination layer 109b (Cu by example). The result obtained is illustrated in FIG. 8 which corresponds to FIG. 1. This continuous bottom 109 can be deposited by technologies of the chemical vapor deposition (CVD) or physical vapor deposition (PVD) type, for example from a few nanometers to a few micrometers thick. The exemplary embodiments given with reference to FIG. 1 are applicable to the invention to arrive at the configuration of FIG. 8. It is then necessary to create the redistribution lines on the rear face. For this purpose, it is possible to implement a masking process with a deposit of resin above the continuous bottom 109, then the definition of one or more openings in the mask where it is desired to deposit on the continuous bottom 109. According to an advantageous embodiment of the invention, the mask may be made of photosensitive polymer for example by spreading, insolation and development thereof. This mask is advantageously common to several redistribution lines to create, the mask having a line opening to achieve. Subsequent removal of the continuous background between the lines allows these lines to be isolated from each other. It is then possible to form on the conductive layer at least one conductive redistribution line, at least above the contact recovery zone comprising one or more vias 107. Said conductive redistribution line is advantageously made by growth. localized electrochemical, copper for example or any other conductive material, especially with a thickness of a few hundred nanometers to a few tens of micrometers.

Après retrait du masque, on obtient le résultat de la figure 9 avec la présence de lignes de redistribution 110 en relief sur le fond continu 109. Le fond continu est avantageusement d'épaisseur plus faible que la ligne 110 et le plot 115 qui va être formé à présent. Contrairement aux techniques actuelles, le fond continu conducteur n'est pas enlevé à ce stade car, de façon inhabituelle, il va servir ultérieurement. On peut, dans un mode de réalisation, conserver le masque des lignes de redistribution jusqu'au retrait du fond continu 109 en alternative à son retrait avant la formation du masque 113 des plots. On définit ensuite un motif de réalisation du plot de connexion 115. Cela s'opère de préférence suivant une méthode photo lithographique par un nouveau masque 113 en résine et la définition d'au moins une ouverture 112 dans la résine au-dessus d'une ligne de redistribution 110. Cette ouverture 112 rend accessible une zone 114 de la surface de la ligne de redistribution 110 comme représenté en figure 10.After removing the mask, the result of FIG. 9 is obtained with the presence of redistribution lines 110 in relief on the continuous bottom 109. The continuous bottom is advantageously of a lower thickness than the line 110 and the pad 115 which is going to be formed now. Unlike current techniques, the continuous conducting background is not removed at this stage because, unusually, it will serve later. In one embodiment, it is possible to preserve the mask of the redistribution lines until the withdrawal of the continuous bottom 109 as an alternative to its removal before the formation of the mask 113 of the pads. A pattern of embodiment of the connection pad 115 is then defined. This is preferably done according to a lithographic photo method by a new resin mask 113 and the definition of at least one opening 112 in the resin above a redistribution line 110. This opening 112 makes accessible an area 114 of the surface of the redistribution line 110 as shown in FIG.

On peut dès lors procéder à la formation d'un plot 115, en particulier par dépôt électrochimique sur cette zone 114, sans avoir besoin d'un fond continu spécifique à la création du plot 115, au-dessus de la ligne de redistribution 110. On se sert du fond continu 109 pour le raccordement à l'électrode de l'installation d'électrolyse et la croissance du plot 115 et de la ligne de redistribution de moyens de mise en continuité électrique indirecte du fond continu 109 et de la zone 114 en surface de la ligne de redistribution 110. Cela autorise la réalisation de plusieurs niveaux métalliques à partir d'un seul fond continu conducteur y compris la couche barrière. Cela permet de s'affranchir des difficultés d'élimination, par voie chimique par exemple, des fonds continus normalement présents lors de la réalisation de chaque couche conductrice. Le plot 115 peut être fait d'une ou plusieurs couches obtenues par croissance électrolytique directement sur la ligne de redistribution. Dans le cas de la figure 11, le plot comprend une première couche 115a du même matériau que la couche superficielle de la ligne de redistribution 110, par exemple du cuivre. Une deuxième couche 115b surmonte la couche 115a, par exemple en nickel.We can then proceed to the formation of a pad 115, in particular by electrochemical deposition on this zone 114, without the need for a continuous background specific to the creation of the pad 115, above the redistribution line 110. Continuous bottom 109 is used for the connection to the electrode of the electrolysis installation and the growth of pad 115 and the redistribution line of indirect electrical continuity means for continuous bottom 109 and zone 114. at the surface of the redistribution line 110. This allows the realization of several metal levels from a single continuous conducting background including the barrier layer. This eliminates the difficulties of elimination, for example chemical, the continuous funds normally present during the production of each conductive layer. The pad 115 may be made of one or more layers obtained by electrolytic growth directly on the redistribution line. In the case of Figure 11, the stud comprises a first layer 115a of the same material as the surface layer of the redistribution line 110, for example copper. A second layer 115b overcomes the layer 115a, for example made of nickel.

On procède ensuite à l'élimination du masque 113 (voir figure 12) et à l'élimination du fond continu 109 par exemple en utilisant la ligne conductrice de redistribution comme masque à l'élimination du fond continu lors d'une gravure dont la cinétique et/ou la nature chimique est ajustée pour supprimer entièrement le fond continu tout en préservant les lignes de redistribution et les plots 115. Eventuellement une couche de passivation 116 est formée sur la ligne conductrice de redistribution 110, comme c'est le cas en figure 13. Cette étape pourra être réalisée par exemple avec un polymère non photosensible, de quelques micromètres à quelques dizaines de micromètres d'épaisseur, ce qui diminue le coût de réalisation et la criticité de cette étape. Le terme passivation s'entend ici de la formation d'une couche capable de servir de protection à la couche sous-jacente dans laquelle se trouvent les lignes de redistribution ; cette protection sert notamment à prévenir l'oxydation. A titre d'exemple, la couche de passivation est une couche de résine déposée par la technique du spin coating. Suivant une possibilité, l'étalement est configuré de sorte à ne pas recouvrir les plots. Il peut s'agir d'une autre matière et/ou d'une autre forme de dépôt. On peut par exemple employer des matériaux polymères ou des matériaux tels que des sol-gel. De plus, si la formation de la couche de passivation induit un recouvrement de la surface supérieure du plot 115, une étape d'enlèvement de ce recouvrement est avantageusement opérée alors, par gravure notamment. En outre, la formation d'une couche de passivation sur la ligne conductrice de redistribution ne limite plus la taille du contact entre la ligne conductrice de redistribution et le plot conducteur à la résolution du polymère de passivation puisque la couche de passivation n'a plus à être ouverte pour réaliser les plots. On optimise aussi la résistance de contact entre le plot conducteur 115 et la ligne conductrice de redistribution 110 et on diminue les contraintes de cisaillement et il n'est plus nécessaire d'aligner la ligne de redistribution avec une ouverture dans la passivation, ce qui élimine tout problème d'alignement : la structure est auto-alignée. L'exemple donné ci-dessus n'est pas limitatif et l'invention peut s'appliquer à des niveaux d'interconnexion ayant une autre structure que celle des figures 7 à 13 et/ou ayant un autre emplacement, en particulier en face avant d'un dispositif. L'invention s'applique aussi bien à la réalisation d'une reprise de contact pour les applications d'empilement en face avant sur face avant (face to face) ou face avant sur face arrière (face to back) ou encore pour les applications avec redistribution sur une même face (la ligne de redistribution permettant par exemple de relier électriquement deux zones de reprises de contact). A titre d'exemple quant aux variantes possibles de l'invention, les figures 14 à 20 présentent un cas de l'invention dans lequel le niveau d'interconnexion est construit au-dessus d'un plot 117, avantageusement métallique, notamment en aluminium, traversant une couche diélectrique 108, et non au-dessus de vias. Hormis cette différence, les étapes révélées par ces figures 14 à 20 correspondent respectivement aux étapes des figures 7 à 13 et l'invention pourra être mise en oeuvre dans ce mode de réalisation comme précédemment décrit.The mask 113 (see FIG. 12) is then eliminated and the continuous bottom 109 is removed, for example by using the redistribution conductive line as a mask for the elimination of the continuous bottom during an etching whose kinetics and / or the chemical nature is adjusted to completely remove the continuous background while preserving the redistribution lines and pads 115. Optionally a passivation layer 116 is formed on the redistribution conductive line 110, as is the case in FIG. 13. This step may be carried out for example with a non-photosensitive polymer, from a few micrometers to a few tens of micrometers in thickness, which reduces the cost of production and the criticality of this step. The term passivation refers here to the formation of a layer capable of serving as protection for the underlying layer in which the redistribution lines are located; this protection serves in particular to prevent oxidation. By way of example, the passivation layer is a layer of resin deposited by the spin coating technique. According to one possibility, the spread is configured so as not to cover the pads. It may be another material and / or another form of deposit. For example, polymeric materials or materials such as sol-gel may be used. In addition, if the formation of the passivation layer induces an overlap of the upper surface of the pad 115, a step of removing this covering is advantageously carried out then, particularly by etching. In addition, the formation of a passivation layer on the conductive redistribution line no longer limits the size of the contact between the conductive redistribution line and the conductive pad to the resolution of the passivation polymer since the passivation layer no longer to be opened to make the studs. The contact resistance between the conductive pad 115 and the redistribution conductive line 110 is also optimized and the shear stresses are reduced and it is no longer necessary to align the redistribution line with an opening in the passivation, which eliminates any alignment problem: the structure is auto-aligned. The example given above is not limiting and the invention can be applied to interconnection levels having a structure other than that of FIGS. 7 to 13 and / or having another location, in particular on the front face. of a device. The invention applies equally well to the realization of a contact recovery for stacking applications on the front face (face to face) or front face on the back (face to back) or for applications with redistribution on the same face (the redistribution line for example to electrically connect two contact recovery zones). By way of example with regard to the possible variants of the invention, FIGS. 14 to 20 show a case of the invention in which the level of interconnection is constructed above a pad 117, advantageously metal, in particular aluminum passing through a dielectric layer 108, and not above vias. Apart from this difference, the steps revealed by these FIGS. 14 to 20 respectively correspond to the steps of FIGS. 7 to 13 and the invention may be implemented in this embodiment as previously described.

La présente invention n'est pas limitée aux modes de réalisation précédemment décrits mais s'étend à tout mode de réalisation couvert par les revendications.The present invention is not limited to the embodiments previously described but extends to any embodiment covered by the claims.

Claims (12)

REVENDICATIONS1. Procédé de réalisation d'un niveau d'interconnexion électrique à la surface d'un dispositif électronique, comprenant les étapes successives suivantes : exposition à la surface du dispositif d'organes électriquement conducteurs traversant au moins une partie de l'épaisseur du dispositif, formation d'un fond continu (109) conducteur en continuité électrique avec les organes électriquement conducteurs, formation de lignes de redistribution électrique (110) en continuité électrique avec le fond continu (109), formation d'un masque (113) à la surface du dispositif de sorte à définir des ouvertures (112) de fabrication des plots de connexion électrique (115) à la surface des lignes de redistribution électrique (110), formation d'un plot de connexion électrique (115) dans chaque ouverture (112) par dépôt électrochimique directement au-dessus des zones (114) de la surface des lignes de redistribution (110) par croissance électrolytique à partir du fond continu conducteur (109). retrait du masque (113) de plotsREVENDICATIONS1. A method of producing an electrical interconnection level on the surface of an electronic device, comprising the following successive steps: exposure to the surface of the device of electrically conductive members traversing at least a portion of the thickness of the device, formation a continuous conducting bottom (109) in electrical continuity with the electrically conductive members, forming electric redistribution lines (110) in electrical continuity with the continuous bottom (109), forming a mask (113) on the surface of the device so as to define openings (112) for manufacturing the electrical connection pads (115) on the surface of the electric redistribution lines (110), forming an electrical connection pad (115) in each opening (112) by electrochemical deposition directly above the areas (114) of the surface of the redistribution lines (110) by electrolytic growth from the continuous conducting bottom (109). removal of the mask (113) of pads 2. Procédé selon la revendication précédente, dans lequel la formation des lignes de redistribution (110) à la surface du dispositif comprend la formation d'un masque de lignes de redistribution électrique de sorte à définir, au-dessus du fond continu (109), des ouvertures de réalisation des lignes de redistribution, puis un dépôt électrochimique dans lesdites ouvertures à partir du fond continu (109), et dans lequel la formation des plots de connexion électrique (115) par dépôt électrochimique est réalisée sur des zones (114) de la surface des lignes de redistribution électrique sans formation d'un fond continu additionnel au-dessus des lignes de redistribution électrique.2. Method according to the preceding claim, wherein the formation of the redistribution lines (110) on the surface of the device comprises the formation of an electric redistribution line mask so as to define, above the continuous bottom (109) , openings for producing the redistribution lines, then electrochemical deposition in said openings from the continuous bottom (109), and in which the formation of the electrical connection pads (115) by electrochemical deposition is carried out on zones (114). the surface of the electric redistribution lines without forming an additional continuous bottom over the electric redistribution lines. 3. Procédé selon l'une des revendications précédentes dans lequel on effectue le retrait du fond continu (109) en dehors de la ligne de redistribution (110) simultanément ou immédiatement après le retrait du masque (113).3. Method according to one of the preceding claims wherein the removal of the continuous bottom (109) outside the redistribution line (110) is carried out simultaneously or immediately after the removal of the mask (113). 4. Procédé selon l'une des revendications précédentes, comprenant, après le retrait du masque (113), la formation d'une couche de passivation (116) des lignes de redistribution électrique (110), ladite formation étant configurée pour laisser les plots de connexion électrique (115) exposés à la surface du dispositif.4. Method according to one of the preceding claims, comprising, after removal of the mask (113), the formation of a passivation layer (116) of the electric redistribution lines (110), said formation being configured to let the pads electrical connection (115) exposed to the surface of the device. 5. Procédé selon la revendication précédente dans lequel la formation de la couche de passivation (116) comprend l'étalement de ladite couche configurée pour recouvrir intégralement les lignes de redistribution électrique (110).5. Method according to the preceding claim wherein the formation of the passivation layer (116) comprises spreading said layer configured to completely cover the electric redistribution lines (110). 6. Procédé selon la revendication précédente dans lequel on effectue un recuit du matériau de la couche de passivation6. Method according to the preceding claim wherein the material of the passivation layer is annealed. 7. Procédé selon l'une des deux revendications précédentes dans lequel on effectue un retrait, notamment par gravure, du matériau de passivation au-dessus du plot de connexion électrique (115).7. Method according to one of the two preceding claims wherein is carried out a withdrawal, in particular by etching, the passivation material above the electrical connection pad (115). 8. Procédé selon l'une des revendications précédentes dans lequel la formation du masque (113) comprend une photolithographie.8. Method according to one of the preceding claims wherein the formation of the mask (113) comprises a photolithography. 9. Procédé selon l'une des revendications précédentes dans lequel les organes électriquement conducteurs sont exposés à la surface du dispositif, avant la formation du fond continu (109), au travers d'une couche superficielle diélectrique (108).9. Method according to one of the preceding claims wherein the electrically conductive members are exposed to the surface of the device, before the formation of the continuous bottom (109), through a dielectric surface layer (108). 10. Procédé selon l'une des revendications précédentes dans lequel tout ou partie des organes électriquement conducteurs sont des vias traversants (107).10. Method according to one of the preceding claims wherein all or part of the electrically conductive members are through vias (107). 11. Procédé selon l'une des revendications 1 à 10 dans lequel tout ou partie des organes électriquement conducteurs sont des plots conducteurs (117), notamment métalliques.11. Method according to one of claims 1 to 10 wherein all or part of the electrically conductive members are conductive pads (117), in particular metal. 12. Dispositif électronique comprenant, à la surface de l'une de ses faces, un niveau d'interconnexion électrique comportant une pluralité de lignes de redistribution électrique (110) et, sur au moins une des lignes de redistribution électrique (110), un plot de connexion électrique (115) encontinuité électrique avec ladite au moins une des lignes de redistribution électrique (110), caractérisé en ce que le plot (110) est un dépôt électrochimique au contact direct de la au moins une des lignes de redistribution électrique (110).5An electronic device comprising, on the surface of one of its faces, an electrical interconnection level having a plurality of electric redistribution lines (110) and, on at least one of the electric redistribution lines (110), a electric connection pad (115) electrical continuity with said at least one of the electric redistribution lines (110), characterized in that the pad (110) is an electrochemical deposit in direct contact with the at least one of the electric redistribution lines ( 110) .5
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