B12731- 12-GR2-1055 CIRCUIT D'UN CONVERTISSEUR ANALOGIQUE-NUMERIQUE DOMAINE La présente description concerne le domaine des convertisseurs analogique-numérique (ADC), et en particulier un circuit ou un étage de pipeline d'un ADC.The present description relates to the field of analog-to-digital converters (ADC), and in particular to a circuit or a pipeline stage of an ADC. BACKGROUND OF THE INVENTION
ARRIERE-PLAN. Les convertisseurs analogique-numérique comprennent souvent un pipeline d'étages de conversion pour convertir progressivement un signal d'entrée en bits numériques pour former la valeur numérique de sortie. Chaque étage du pipeline réalise une conversion analogique-numérique à faible résolution du signal d'entrée,, puis reconvertit la valeur numérique à faible résolution en un signal analogique à soustraire du signal d'entrée, le résultat étant fourni à l'étage suivant. Les valeurs numériques à faible résolution provenant de chaque étage du pipeline contribuent à la valeur numérique de sortie globale du convertisseur.- La conversion, par chaque étage du pipeline, du signal numérique à faible résolution en un signal analogique implique généralement une conversion du signal numérique en l'une de deux tensions de référence. Chacune de ces tensions de référence doit avoir un niveau précis pour éviter d'injecter du bruit daqs le pipeline. En effet, pour des convertisseurs de 8 bits ou plus, 4 B12731- 12-GR2-1055 une imprécision de seulement 1 % dans les tensions de référence peut conduire à des. erreurs de plusieurs LSB (bits les moins significatifs) dans le signal numérique de sortie. Cependant, la génération précise de- deux tensions xdé référence représente souvent un problème-relativement significatif en raison au moins en partie du circuit dédié qui est nécessaire. Il existe'un besoin dans la technique d'un étage de pipeline d'un convertisseur analogique-numérique qui supprimé ce problème.BACKGROUND. Analog-to-digital converters often include a conversion stage pipeline to progressively convert an input signal into digital bits to form the digital output value. Each stage of the pipeline performs a low-resolution analog-to-digital conversion of the input signal, and then reconverts the low-resolution digital value into an analog signal to be subtracted from the input signal, the result being provided to the next stage. The low-resolution digital values from each stage of the pipeline contribute to the overall digital output value of the converter. The conversion of each low-resolution digital signal signal to an analog signal by each stage of the pipeline generally involves a conversion of the digital signal. in one of two reference voltages. Each of these reference voltages must have a precise level to avoid injecting noise into the pipeline. Indeed, for converters of 8 bits or more, an inaccuracy of only 1% in the reference voltages can lead to errors. errors of several LSBs (least significant bits) in the digital output signal. However, accurate generation of two referenced voltages is often a relatively significant problem due at least in part to the dedicated circuit that is required. There is a need in the technique of a pipeline stage of an analog-to-digital converter which eliminates this problem.
RESUME Un objet de modes de réalisation de la présente description est de résoudre au moins en partie un ou plusieurs besoins de l'art antérieur. Selon un mode de réalisation, on prévoit un circuit d'un convertisseur analogique-numérique, comprenant : un premier condensateur adapté à être couplé à une tension de référence pendant une première phase de fonctionnement et à une tension d'alimentation pendant une deuxième phase de fonctionnement ; un deuxième condensateur adapté à être couplé à la tension d'alimentation pendant la première phase de fonctionnement et à la tension de référence pendant la deuxième phase de fonctionnement ; un amplificateur différentiel comprenant une première et une deuxièmé entrée ; et une pluralité de commutateurs apte à coupler sélectivement, pendant la deuxième phase de fonction- nement, le premier condensateur à l'une des première et deuxième entrées et le deuxième condensateur à l'autre des première et deuxième entrées. Selon un mode de réalisation, le circuit comprend en outre : un premier commutateur agencé pour coupler le premier condensateur à la tension de référence pendant la première phase de fonctionnement ; un deuxième commutateur agencé pour coupler le premier condensateur à la tension d'alimentation pendant la deuxième phase de fonctionnement ; un troisième commutateur agencé pour coupler le deuxième condensateur à la tension de référence pendant la deuxième phase de fonctionnement ; et un quatrième commutateur agencé pour coupler le deuxièmé conden- B12731- 12-GR2-1055 sateur à la tension d'alimentation pendant la première phase de fonctionnement. SelOn un mode de réalisation, les premier et quatrième commutateurs sont couplés à un premier noeud du premier conden5 sateur, et les deuxième et troisième commutateurs sont couplés à un premier noeud du deuxième condensateur, le circuit comprenant en outre : un cinquième commutateur agencé pour coupler un deuxième noeud du premier condensateur à une tension de polarisation pendant la première phase de fonctionnement ; et un 10 sixième commutateur agencé pour coupler un deuxième noeud du deuxième condensateur à la tension de polarisation pendant la première phase de fonctionnement. Selon un mode de réalisation, la pluralité de commutateurs comprend : un septième commutateur couplant le premier 15 condensateur au premier noeud d'entrée de l'amplificateur différentiel ; un huitième commutateur couplant le premier condensateur au deuxième noeud d'entrée de l'amplificateur différentiel ; un neuvième commutateur couplant le deuxième condensateur au deuxième noeud d'entrée de l'amplificateur 20 différentiel ; et un dixième commutateur couplant le deuxième condensateur au premier noeud d'entrée de l'amplificateur différentiel. Selon un mode de réalisation, le circuit comprend en outre un convertisseur analogique-numérique adapté à générer au 25 moins un signal de commande pour contrôler la pluralité de commutateurs. Selon un mode de réalisation, le circuit comprend en outre : un troisième condensateur couplé à la première entrée de l'amplificateur différentiel ; un quatrième condensateur couplé 30 à la deuxième entrée de l'amplificateur différentiel ; et les troisième et quatrième condensateurs sont adaptés à échantillonner un ou plusieurs signaux d'entrée du circuit pendant la première phase de fonctionnement. Selon un mode de réalisation, les troisième et 35 quatrième condensateurs sont agencés pour échantillonner des signaux d'entrée différentiels pendant la prauière phase de B12731- 12-GR2-1055 fonctionnement, le circuit comprenant en outre : un onzième commutateur agencé pour coupler le troisième condensateur à une première ligne d'entrée pendant la première phase de fonctionnement ; un douzième commutateur agencé ,pour coupler le troisième condensateur à une tension de mode commun pendant la deuxième phase de fonctionnement ; un treizième commutateur agencé pour coupler le quatrième condensateur à une deuxième ligne d'entrée pendant la première phase de fonctionnement ; et un quatorzième commutateur agencé pour coupler le quatrième condensateur à la tension de mode commun pendant la deuxième phase de fonctionnement. Selon un mode de réalisation, les troisième et quatrième condensateurs sont adaptés à échantillonner un seul signal d'entrée, le circuit comprenant en outre : un quinzième 15 commutateur agencé pour coupler le troisième condensateur à une ligne d'entrée pendant la première phase de fonctionnement ; un seizième commutateur agencé pour coupler le troisième condensateur à la tension d'alimentation pendant la deuxième phase de fonctionnemént ; un dix-septième commutateur agencé pour coupler 20 le quatrième condensateur à la tension d'alimentation pendant la première phase de fonctionnement ; et un dix-huitième commutateur agencé pour coupler le quatrième condensateur à la ligne d'entrée pendant la deuxième phase de fonctionnement. Selon un mode de réalisation, le circuit comprend en 25 outre : un cinquième condensateur couplé entre la première entrée de l'amplificateur différentiel et une première sortie de l'amplificateur différentiel ; et un sixième condensateur couplé entre la deuxième entrée de l'amplificateur différentiel et une deuxième sortie de l'amplificateur différentiel. 30 Selon un autre aspect, on prévoit un, convertisseur analogique-numérique en pipeline comprenant une pluralité d'étages de pipeline comprenant chacun le circuit susmentionné. Selon un autre aspect, on prévoit un modulateur sigma-delta comprenant le circuit susmentionné. 35 Selon un, autre aspect, on prévoit un procédé pour 1 contOler un circuit d'un convertisseur analogique-numérique, le 30J3921 B12731- 12-GR2-1055 procédé comprenant : pendant une première phase de fonctionnement, coupler un premier noeud d'un premier condensateur à une tension de référence et coupler un premier noeud d'un deuxième. condensateur à une tension d'alimentation ; et pendant une 5 deuxième phase de fonctionnement : coupler un premier noeud du premier condensateur à la tension d'alimentation et coupleriun deuxième noeud du premier condensateur à l'une d'une première et d'une deuxième entrée d'un amplificateur différentiel ; et coupler un premier noeud du deuxième condensateur à la tension 10 de référence et coupler un deuxième noeud du deuxième condensateur à l'autre des première et deuxième entrées de l'amplificateur différentiel. BREVE DESCRIPTION DES DESSINS Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnés à titre illustratif et non limitatif en référence aux dessins joints, dans lesquels : la figure 1A illustre schématiquement un exemple d'étage de pipeline d'un convertisseur analogique-numérique (ADC) la 1B est un chronogramme représentant des signaux dans le circuit de la figure lA selon un exemple de réalisation ; la figure 2A illustre schématiquement un étage de pipeline d'un ADC selon description ; la figure 2B est un réalisation de la présente chronogramme représentant des un exemple de signaux dans le circuit de la figure 2A selon un exemple de réalisation ; la figure 3 illustre schématiquement un étage de pipeline de l'ADC selon un autre exemple de réalisation de la présente description ; la figure '4 illustre schématiquement un dispositif électronique comprenant un ADC selon un exemple de réalisation de la présente description ; et B12731.docx- 12-GR2-1055 la figure 5 illustre schématiquement un ADC sigma- delta selon un exemple de réalisation de la présente description. DESCRIPTION DETAILLEE La figure 1A reproduit sensiblement la figure 7A de la publication intitulée "A 10-b 20-Msample/s Analog to digital Converter", Stephen H. Lewis et al., IEEE Journal of Solid-State Circuits, vol. 27, No. 3, March 1992. Ce circuit correspond à un étage de pipeline 100 d'un ADC dans un exemple selon lequel chaque étage a un gain de 2, et assure une résolution de 1,5 bits, dont 1 bit contribue à la sur-résolution, et un demi bit est redondant. L'étage de pipeline 100 comprend un amplificateur opérationnel 102 ayant une entrée positive couplée à un noeud d'un condensateur d'échantillonnage Cs et à un noeud d'un condensateur d'intégration CI. Le condensateur d'échantillonnage Cs a son autre noeud 104 couplé à une tension de référence positive REFP par l'intermédiaire d'un commutateur 106, à une tension de référence négative REFN par l'intermédiaire d'un commutateur 108, et à une ligne d'entrée positive 110 de l'étage par l'intermédiaire d'un commutateur 112. La ligne d'entrée positive 110 reçoit un signal d'entrée différentiel positif INP. Le condensateur d'intégration CI a son autre noeud 114 couplé à l'entrée 110 par l'intermédiaire d'un commutateur 116, et à un noeud de sortie 118 de l'amplificateur opérationnel 102 par l'intermédiaire d'un commutateur 120. L'entrée positive de l'amplificateur opérationnel 102 est aussi couplée à une tension de polarisation BIAS par l'intermédiaire d'un commutateur 122. Les commutateurs 106 et 108 sont contrôlés par des signaux numériques X et Y, respectivement, les commutateurs 112 et 116 sont contrôlés par un signal de phase 41, le commutateur 120 est contrôlé par un signal de phase 42 et le commutateur 122 est contrôlé par un signal de phase 4)1". L'amplificateur opérationnel 102 comprend en outre une 35 entrée négative couplée à un circuit qui est identique à celui B12731- 12-GR2-1055 décrit précédemment couplé à l'entrée positive, et les éléments similaires portent les mêmes références numériques avec l'ajout d'un Caractère prime. La ligne d'entrée 110' reçoit toutefois un ) signal d'entrée négatif INN au lieu du signal d'entrée positif INP. En outre, les commutateurs 106' et 108' sont contrôlés par les signaux numériques Y et X respectivement. Un commutateur 124, contrôlé par un signal numérique Z, est couplé entre les noeuds 104 et 104', et un commutateur 126, contrôlé par un signal de phase (g', est couplé entre les 10 entrées positive et négative de l'amplificateur opérationnel 102. On va maintenant décrire le fonctionnement de l'étage de pipeline 100 de la figure lA en faisant référence au chronogramme de la figure 1B. 15 La figure 1B représente des chronogrammes pour une période des signaux de phase (1)1, (g', 4)1" et 4)2. Comme cela est illustré, l'étage de pipeline fonctionne dans des première et deuxième phases 130 et 132 dans chaque période. Pendant la première phase 130, le signal 4)1 est haut et le signal 4)2 est 20 bas. Pendant la deuxième phase 132, le signal 4)2 est haut et le signal (1)1 est bas. Les première et deuxième phases 130, 132 sont sans chevauchement, et comme cela est représenté dans l'exemple de la figure 1B, il peut y avoir des intervalles de temps entre la fin d'une phase et le début de la suivante. 25 Les identiques au descendant du descendant du avant signaux de phase 4)1' et (g" sont par exemple signal de phase (g, excepté que le front signal (g" se produit légèrement avant le front signal 4)1', qui lui-même se produit légèrement le front descendant du signal 41. 30 Pendant la première phase, lorsque le signal 4)1 est haut, les lignes d'entrée 110 et 110' sont couplées aux condensateurs d'échantillonnage Cs et C5' et aux condensateurs d'intégration CI et CI', et les entrées de l'amplificateur opérationnel 102 sont couplées entre elles et à la tension de 35 polarisation BIAS. Pendant la deuxième phase, lorsque le, signal 4)2 est 'haut, en fonction des signaux numériques X, Y et Z, les 3013921 B12731- 12-GR2-1055 noeuds 104 et 104' des condensateurs d'échantillonnage C5, Cs' sont soit couplés entre eux, soit aux tensions de référence positive ou négative. En outre, les noeuds 114 et 114' des condensateurs d'intégration CI .etc Cil sont respectivement 5 couplés aux lignes de sortie 120 et 120' de l'amplificateur ,opératiOnnel 102. Le circuit de la figure lA utilise ainsi deux tensions de référence REFP et REFN, dont l'une peut être sélectionnée pour être ajoutée au signal d'entrée. 10 La figure 2A illustre schématiquement un étage de pipeline 200 d'un ADC selon un exemple de réalisation de la présente description. L'étage de pipeline 200 est similaire à l'étage de pipeline 100 de la figure 1 en ce qu'il est adapté à assurer un gain de 2, et à générer 1,5 bits qui contribuent à la 15 valeur de sortie numérique globale du convertisseur. Toutefois, comme cela va être décrit plus en détail ci-après, l'étage de pipeline 200 est adapté à utiliser une seule tension de référence VR. L'étage de pipeline 200 comprend un amplificateur 20 opérationnel 202 ayant une entréè négative couplée à un noeud d'un condensateur d'échantillonnage C5 et à un noeud d'un condensateur d'intégration CI. L'autre noeud du condensateur d'échantillonpage Cs est couplé à une ligne d'entrée 204 par l'intermédiaire d'un commutateur 206, et à une tension de mode 25 commun VCM par l'intermédiaire d'un commutateur 208. La ligne d'entrée 204 reçoit un signal d'entrée différentiel positif INP de l'étage. L'autre noeud du condensateur CI est couplé à la ligne d'entrée 204 par l'intermédiaire d'un commutateur 210, et à une ligne de sortie positive 212 de l'amplificateur opéra- 30 tionnel 202-par l'intermédiaire d'un commutateur 214. La ligne de sortie positive 212 fournit un signal de sortie différentiel positif OUTP de l'étage. Les commutateurs 206 et 210 sont contrôlés par un signal de phase (1)1, et les commutateurs 208 et 214 sont contrôlés par un signal de phase (1)2. 35 L'entrée positive-de l'amplificateur opérationnel 202 est par exemple couplée à un circuit identique à celui décrit 3013921 B12731- 12-GR2-1055 précédemment couplé à l'entrée négative, et des éléments similaires ont été référencés avec les mêmes références numériques avec l'ajout d'un caractère primè. La ligne d'entrée 204' est toutefois couplée à un signal d'entrée négatif INN, et le 5 conuutateur 214' couple le condensateur d'intégration CI' à la ligne de sortie négative 212' de l'amplificateur opérationnel 202, qui fournit un signal de sortie différentiel négatif OUTN. L'étage de pipeline 200 comprend en outre un circuit 215 comprenant des condensateurs de tension de référence CR et 10 CR'. Le condensateur CR a un noeud 216 couplé aux entrées négative et positive de l'amplificateur opérationnel 202 par l'intermédiaire de commutateurs 217 et 218 respectivement, contrôlés par des signaux de commande respectifs 2a et 2b. Le noeud 216 est aussi couplé à une tension de polarisation Vx par 15 l'intermédiaire d'un commutateur 220. La tension de polarisation Vx est la tension de mode commun d'entrée de l'amplificateur 202, qui est par exemple comprise entre 0,5 et 0,8 V. L'autre noeud du condensateur CR est couplé à la tension de référence VR par l'intermédiaire d'un commutateur 222 et à la masse par 20 l'intermédiaire d'un commutateur 224. De façon similaire, le condensateur CR' a un noeud 216' couplé aux entrées positive et négative de l'amplificateur opérationnel 202 par l'intermédiaire de commutateurs respectifs 217', et 218' contrôlés par les signaux de commande 2a et 2b respectivement. Le noeud 216' est 25 aussi couplé à la tension de polarisation Vx par ,l'intermédiaire d'un commutateur 220'. L'autre noeud du condensatèur CR' est couplé à la tension de référence VR par l'intermédiaire d'un commutateur 226 et à la masse par l'intermédiaire d'un-commutateur 228. Les commutateurs 220, -220', 222 et 228 sont 30 contrôlés par le signal de phase (1)1, et les commutateurs 224 et 226 sont contrôlés par le signal de phase e. L'entrée négative de l'amplificateur opérationnel 202 est par exemple couplée à la tension de polarisation Vx par l'intermédiaire d'un commutateur 230 contrôlé par le signal de 35 phase (1)1, et l'entrée positive de l'amplificateur opérationnel -202 est par exemple couplée à la tension de polarisation Vx par 0,) 3013921 10 B12731- 12-GR2-1055 l'intermédiaire d'un commutateur 230' aussi contrôlé par le signal de phase (1)1. Un convertisseur analogique-numérique 232, qui est par exemple un convertisseur à faible résolution comme un ADC Flash, 5 reçoit les signaux d'entrée INP et INN sur les lignes d'entrée 204, 204' et génère les signaux de commande 2a et 2b pour contrôler les commutateurs 217, 218 et 217', 218' sur la base des signaux d'entrée INP, INN. Comme cela a été indiqué précédemment, l'étage génère par exemple 1,5 bits, qui sont 10 générés par l'ADC 232 en comparant le signal d'entrée INP-INN à deux niveaux de seuil. Ces niveaux de seuil sont par exemple générés par un diviseur de tension capacitif. L'homme de l'art remarquera que ces niveaux de seuil peuvent avoir des niveaux de précision relativement faibles, puisque le convertisseur en 15 pipeline est tolérant en ce qui concerne de tels écarts de comparateur. On va maintenant décrire le fonctionnement de l'étage de pipeline 200 de la figure 2A en référence à la figure 2B. La figure 2B représente des chronogrammes pour une 20 période des signaux (1)1 et (1)2 et des signaux numériques 2a, 2b de la figure 2A selon un exemple de réalisation. Les signaux de phase (1)1 et (1)2 sont par exemple identiques à ceux de la figure 1B, et ne vont pas être décrits de nouveau en détail. 25 Les signaux numériques 2a et 2b sont tous les deux par exemple bas pendant la première phase 130 alors que le signal de phase 4)1 est activé. Pendant la deuxième phase 132, alors que le signal de phase (1)2 est activé, soit le signal 2a est activé et le signal 2b reste bas (lignes pleines en figure 2B), soit le 30 signal 2a reste bas et le signal 2b est activé (lignes en pointillés en figure 2B). En, variante, aucun des signaux 2a ou 2b n'est activé. Pendant la première phase 130, lorsque le signal de phase (1)1 est activé et les autres signaux ne sont pas activés, 35 le signal,' d'entrée INP sur la ligne 204- est couplé auxe condensateurs CI et Cs, et le signal d'entrée INN sur la ligne B12731- 12-GR2-1055 204' est couplé aux condensateurs CI' et Cs'. 'En outre, les commutateurs 214 et 214' sont désactivés, de sorte qu'il n'y a pas de chemin de contre-réaction à partir des sorties de l'amplificateur opérationnel 202. En outre, le condensateur CR. é-St couplé à la tension de référence VR, et le condensateur CR' est couplé à la masse. Les autres noeuds 216 et 216' des condensateurs CR et CR' et les entrées de l'amplificateur opérationnel sont couplées à la tension de polarisation Vx. Pendant la deuxième phase 132, lorsque le signal de phase (1)2 est activé, les condensateurs CI, CI', Cs et Cs' sont déconnectés des lignes d'entrée 204, 204', les condensateurs d'échantillonnage sont couplés à la tension de mode commun VCM, et les chemins de contre-réaction comprenant respectivement les condensateurs CI et CI' sont établis par l'activation des commutateurs 214 et 214'. En outre, le condensateur CR est couplé à la masse, et le condensateur CR' est couplé à la tension de référence VR, et un seul, ou aucun, des signaux 2a, 2b est activé par l'ADC 232. Si aucun de ces signaux n'est activé, les connutateurs 217, 218 et 217', 218' restent tous désactivés, et l'amplificateur opérationnel 202 va générer un signal VOUT=2VIN, où VOUT est égal à OUTP-OUTN, et VIN est égal à INP-INN. Dans le cas où le signal 2a est activé, les condensateurs CR et CR' sont couplés respqctivement aux entrées négative et positive de l'amplificateur opérationnel 202, et la sortie va devenir 2VIN-2VR. Dans le cas où le signal 2b est activé, les condensateurs CR et CR' sont respectivement couplés aux entrées positive et négative de l'amplificateur opérationnel 202, et la sortie va devenir 2VIN-2VR. Il apparaîtra clairement à l'homme de l'art que, pendant la deuxième phase, plutôt que d'être couplés à la tension de mode commun VCM, les condensateurs Cs et Cs' pourraient à place être court-circuités, par exemple en les couplant aux lignes d'entrée 204 et 204', qui à leur tour poùrraient être couplées entre elles par un commutateur. En outre, les commutAteurs 230, 230' pourraient être remplacés par B12731- 12-GR2-1055 les commutateurs 122, 122' et 126 de la figure 1A, chacun étant contrôlé par le signal de phase (1)' or (I)" de la figure 1B La figure 3 illustre schématiquement un étage de pipeline 300 d'un ADC qui utilise une seule tension de référence VR. L'étage de pipeline 300 est similaire à l'étage de pipeline 200 de la figure 2A, et des éléments similaires ont été référencés avec les mêmes références numériques. L' étage de pipeline 300 est toutefois adapté à recevoir un signal d'entrée non différentiel IN plutôt que des signaux d'entrée différèn- 10 tiels, et réalise une conversion de mode non-différentiel vers différentiel pour générer des signaux de sortie différentiels OUTP et OUTN. Un tel étage est par exemple utilisé conne étage initial d'un pipeline d'ADC, les autres étages du pipeline étant mis en oeuvre par l'étage de pipeline 200 de la figure 2A. 15 Dans l'étage de pipeline 300, le condensateur d'échan- tillonnage Cs a un noeud couplé à l'entrée négative de l'amplificateur opérationnel 202, et son autre noeud couplé à un signal d'entrée IN par l'intermédiaire d'un commutateur 302, et à la masse par l'intermédiaire d'un commutateur 304. Le condensateur 20 d'intégration CI couple l'entrée négative à la sortie positive 212 de l'amplificateur opérationnel 202. De façon similaire, le condensateur d'échantillonnage Cs' a un noeud couplé à l'entrée positive de l'amplificateur opérationnel 202, et son autre noeud couplé à la masse par l'intermédiaire d'un commutateur 302', et 25 au signal d'entrée IN par l'intermédiaire d'un commutateur 304'. Le condensateur d'intégration CI' couple l'entrée positive à la sortie négative 212' de l'amplificateur opérationnel 202. Les commutateurs 302 et 302' sont contrôlés par le signal de phase (1)1, et les commutateurs 304 et 304' sont contrôlés par le signal ,30 de phase (P. Le fonctionnement du circuit de la figure 3 est similaire à celui du circuit de la figure 2A, excepté que le signal d'entrée IN est appliqué au condensateur Cs pendant la première phase pendant que le signal (1)1 est activé, et au 35 condensateur Cs' pendant la deuxième phase pendant que lb signal (1)2 est activé. De cette manière, la tension aux bornes des B12731- 12-GR2-1055 , noeuds d'entrée de l'amplificateur opérationnel 202 pendant la deuxième phase va être égale à deux fois le niveau de la tension d'entrée IN, plus ou moins la tension de référence VR si le signal 2a ou 2b est activé.SUMMARY An object of embodiments of the present disclosure is to at least partially solve one or more needs of the prior art. According to one embodiment, there is provided a circuit of an analog-digital converter, comprising: a first capacitor adapted to be coupled to a reference voltage during a first operating phase and to a supply voltage during a second phase of functioning; a second capacitor adapted to be coupled to the supply voltage during the first phase of operation and to the reference voltage during the second phase of operation; a differential amplifier comprising a first and a second input; and a plurality of switches selectively coupling, during the second operation phase, the first capacitor to one of the first and second inputs and the second capacitor to the other of the first and second inputs. According to one embodiment, the circuit further comprises: a first switch arranged to couple the first capacitor to the reference voltage during the first phase of operation; a second switch arranged to couple the first capacitor to the supply voltage during the second phase of operation; a third switch arranged to couple the second capacitor to the reference voltage during the second phase of operation; and a fourth switch arranged to couple the second capacitor to the supply voltage during the first phase of operation. In one embodiment, the first and fourth switches are coupled to a first node of the first capacitor, and the second and third switches are coupled to a first node of the second capacitor, the circuit further comprising: a fifth switch arranged to couple a second node of the first capacitor at a bias voltage during the first phase of operation; and a sixth switch arranged to couple a second node of the second capacitor to the bias voltage during the first phase of operation. According to one embodiment, the plurality of switches comprises: a seventh switch coupling the first capacitor to the first input node of the differential amplifier; an eighth switch coupling the first capacitor to the second input node of the differential amplifier; a ninth switch coupling the second capacitor to the second input node of the differential amplifier; and a tenth switch coupling the second capacitor to the first input node of the differential amplifier. According to one embodiment, the circuit further comprises an analog-to-digital converter adapted to generate at least one control signal for controlling the plurality of switches. According to one embodiment, the circuit further comprises: a third capacitor coupled to the first input of the differential amplifier; a fourth capacitor coupled to the second input of the differential amplifier; and the third and fourth capacitors are adapted to sample one or more input signals of the circuit during the first phase of operation. According to one embodiment, the third and fourth capacitors are arranged to sample differential input signals during the first phase of operation, the circuit further comprising: an eleventh switch arranged to couple the third capacitor at a first input line during the first phase of operation; a twelfth switch arranged to couple the third capacitor to a common mode voltage during the second phase of operation; a thirteenth switch arranged to couple the fourth capacitor to a second input line during the first phase of operation; and a fourteenth switch arranged to couple the fourth capacitor to the common mode voltage during the second phase of operation. According to one embodiment, the third and fourth capacitors are adapted to sample a single input signal, the circuit further comprising: a fifteenth switch arranged to couple the third capacitor to an input line during the first phase of operation ; a sixteenth switch arranged to couple the third capacitor to the supply voltage during the second phase of operation; a seventeenth switch arranged to couple the fourth capacitor to the supply voltage during the first phase of operation; and an eighteenth switch arranged to couple the fourth capacitor to the input line during the second phase of operation. According to one embodiment, the circuit further comprises: a fifth capacitor coupled between the first input of the differential amplifier and a first output of the differential amplifier; and a sixth capacitor coupled between the second input of the differential amplifier and a second output of the differential amplifier. In another aspect, there is provided a pipeline analog-to-digital converter comprising a plurality of pipeline stages each comprising the aforementioned circuit. In another aspect, there is provided a sigma-delta modulator comprising the aforementioned circuit. According to another aspect, there is provided a method for monitoring a circuit of an analog-to-digital converter, the method comprising: during a first phase of operation, coupling a first node of a first capacitor to a reference voltage and coupling a first node of a second. capacitor at a supply voltage; and during a second operating phase: coupling a first node of the first capacitor to the supply voltage and coupling a second node of the first capacitor to one of a first and a second input of a differential amplifier; and coupling a first node of the second capacitor to the reference voltage and coupling a second node of the second capacitor to the other of the first and second inputs of the differential amplifier. BRIEF DESCRIPTION OF THE DRAWINGS The above-mentioned and other features and advantages will be apparent from the following detailed description of embodiments, given by way of illustration and non-limitatively with reference to the accompanying drawings, in which: FIG. 1A schematically illustrates an example Pipeline stage of an analog-to-digital converter (ADC) 1B is a timing chart showing signals in the circuit of Figure 1A according to an exemplary embodiment; Figure 2A schematically illustrates a pipeline stage of an ADC according to description; FIG. 2B is an embodiment of the present timing diagram showing an example of signals in the circuit of FIG. 2A according to an exemplary embodiment; FIG. 3 schematically illustrates a pipeline stage of the ADC according to another embodiment of the present description; Figure 4 schematically illustrates an electronic device comprising an ADC according to an exemplary embodiment of the present description; and FIG. 5 schematically illustrates a sigma-delta ADC according to an exemplary embodiment of the present disclosure. DETAILED DESCRIPTION Figure 1A substantially reproduces Figure 7A of the publication "A 10-b 20-Msample / s Analog to Digital Converter", Stephen H. Lewis et al., IEEE Journal of Solid-State Circuits, vol. 27, No. 3, March 1992. This circuit corresponds to a pipeline stage 100 of an ADC in an example in which each stage has a gain of 2, and provides a resolution of 1.5 bits, of which 1 bit contributes to over-resolution, and half a bit is redundant. The pipeline stage 100 comprises an operational amplifier 102 having a positive input coupled to a node of a sampling capacitor Cs and to a node of an integrating capacitor CI. The sampling capacitor Cs has its other node 104 coupled to a positive reference voltage REFP via a switch 106, to a negative reference voltage REFN via a switch 108, and to a line positive input line 110 of the stage via a switch 112. The positive input line 110 receives a positive differential input signal INP. The integration capacitor CI has its other node 114 coupled to the input 110 via a switch 116, and to an output node 118 of the operational amplifier 102 via a switch 120. The positive input of the operational amplifier 102 is also coupled to a bias voltage BIAS via a switch 122. The switches 106 and 108 are controlled by digital signals X and Y, respectively, the switches 112 and 116 are controlled by a phase signal 41, the switch 120 is controlled by a phase signal 42 and the switch 122 is controlled by a phase signal 4) 1. The operational amplifier 102 further comprises a coupled negative input to a circuit which is identical to that described previously B12731-12-GR2-1055 coupled to the positive input, and similar elements bear the same numerical references with the addition of a premium character. however, the input signal 110 'receives a negative input signal INN instead of the positive input signal INP. In addition, the switches 106 'and 108' are controlled by the digital signals Y and X, respectively. A switch 124, controlled by a digital signal Z, is coupled between the nodes 104 and 104 ', and a switch 126, controlled by a phase signal (g'), is coupled between the positive and negative inputs of the operational amplifier. 102. The operation of the pipeline stage 100 of Fig. 1A will now be described with reference to the timing diagram of Fig. 1B Fig. 1B shows timing diagrams for a period of the phase signals (1) 1, (g 4, 1) and 4) 2. As illustrated, the pipeline stage operates in first and second phases 130 and 132 in each period, while in the first phase 130 the signal 4) 1 is high and the signal 4) 2 is low During the second phase 132, the signal 4) 2 is high and the signal (1) 1 is low The first and second phases 130, 132 are non-overlapping, and as shown in FIG. example of Figure 1B, there may be time intervals between the end of a pha se and the beginning of the next. The same as the descendant of the descendant of the forward phase signals 4) 1 'and (g "are for example phase signal (g, except that the signal edge (g" occurs slightly before the signal edge 4) 1', which itself, the falling edge of the signal 41 occurs slightly. During the first phase, when the signal 4) 1 is high, the input lines 110 and 110 'are coupled to the sampling capacitors Cs and C5' and to the integration capacitors CI and CI ', and the inputs of the operational amplifier 102 are coupled together and at the bias voltage BIAS, whereas in the second phase, when the signal 4) 2 is high, depending on the X, Y and Z digital signals, the nodes 104 and 104 'of the sampling capacitors C5, Cs' are either coupled to each other or to the positive or negative reference voltages. In addition, the nodes 114 and 114 'of the integration capacitors CI and C11 are respectively coupled to the output lines 120 and 120' of the amplifier, Operational 102. The circuit of Figure lA thus uses two reference voltages. REFP and REFN, one of which can be selected to be added to the input signal. Figure 2A schematically illustrates a pipeline stage 200 of an ADC according to an exemplary embodiment of the present description. The pipeline stage 200 is similar to the pipeline stage 100 of FIG. 1 in that it is adapted to provide a gain of 2, and to generate 1.5 bits which contribute to the overall digital output value. of the converter. However, as will be described in more detail below, the pipeline stage 200 is adapted to use a single reference voltage VR. The pipeline stage 200 includes an operational amplifier 202 having a negative input coupled to a node of a sampling capacitor C5 and a node of an integration capacitor CI. The other node of the sample capacitor Cs is coupled to an input line 204 through a switch 206, and to a common mode voltage VCM through a switch 208. input 204 receives a positive differential input signal INP of the stage. The other node of the capacitor CI is coupled to the input line 204 through a switch 210, and to a positive output line 212 of the operational amplifier 202-through a switch 214. The positive output line 212 provides a positive differential output signal OUTP of the stage. The switches 206 and 210 are controlled by a phase signal (1) 1, and the switches 208 and 214 are controlled by a phase signal (1) 2. The positive input of the operational amplifier 202 is, for example, coupled to a circuit identical to that described previously coupled to the negative input, and similar elements have been referenced with the same references. digital with the addition of an award winning character. The input line 204 'is however coupled to a negative input signal INN, and the converter 214' couples the integration capacitor C1 'to the negative output line 212' of the operational amplifier 202, which provides a negative differential output signal OUTN. The pipeline stage 200 further comprises a circuit 215 comprising reference voltage capacitors CR and CR '. The capacitor CR has a node 216 coupled to the negative and positive inputs of the operational amplifier 202 through switches 217 and 218 respectively, controlled by respective control signals 2a and 2b. The node 216 is also coupled to a bias voltage Vx through a switch 220. The bias voltage Vx is the common input mode voltage of the amplifier 202, which is for example between 0 The other node of the capacitor CR is coupled to the reference voltage VR via a switch 222 and grounded via a switch 224. In a similar manner the capacitor CR 'has a node 216' coupled to the positive and negative inputs of the operational amplifier 202 through respective switches 217 ', and 218' controlled by the control signals 2a and 2b respectively. Node 216 'is also coupled to bias voltage Vx through switch 220'. The other node of the condenser CR 'is coupled to the reference voltage VR via a switch 226 and grounded via a switch 228. The switches 220, -220', 222 and 228 are controlled by the phase signal (1) 1, and the switches 224 and 226 are controlled by the phase signal e. The negative input of the operational amplifier 202 is for example coupled to the bias voltage Vx via a switch 230 controlled by the phase signal (1) 1, and the positive input of the amplifier For example, the operational logic -202 is coupled to the bias voltage Vx by means of a switch 230 'also controlled by the phase signal (1) 1. An analog-to-digital converter 232, which is for example a low resolution converter such as a Flash ADC, receives the input signals INP and INN on the input lines 204, 204 'and generates the control signals 2a and 2b to control the switches 217, 218 and 217 ', 218' based on the input signals INP, INN. As previously indicated, the stage generates, for example, 1.5 bits, which are generated by the ADC 232 by comparing the INP-INN input signal with two threshold levels. These threshold levels are for example generated by a capacitive voltage divider. Those skilled in the art will appreciate that these threshold levels may have relatively low levels of accuracy, since the pipeline converter is tolerant of such comparator discrepancies. The operation of the pipeline stage 200 of FIG. 2A will now be described with reference to FIG. 2B. FIG. 2B shows timing diagrams for a period of signals (1) 1 and (1) 2 and digital signals 2a, 2b of FIG. 2A according to an exemplary embodiment. The phase signals (1) 1 and (1) 2 are for example identical to those of FIG. 1B, and will not be described again in detail. Both digital signals 2a and 2b are low during the first phase 130 while the phase signal 4) 1 is on. During the second phase 132, while the phase signal (1) 2 is activated, either the signal 2a is activated and the signal 2b remains low (solid lines in FIG. 2B), or the signal 2a remains low and the signal 2b is enabled (dashed lines in Figure 2B). In a variant, none of the signals 2a or 2b is activated. During the first phase 130, when the phase signal (1) 1 is on and the other signals are not activated, the input signal INP on the line 204- is coupled to the capacitors CI and Cs, and the input signal INN on line B12731-12-GR2-1055 204 'is coupled to capacitors CI' and Cs'. In addition, the switches 214 and 214 'are turned off, so that there is no feedback path from the outputs of the operational amplifier 202. In addition, the capacitor CR. e-St coupled to the reference voltage VR, and the capacitor CR 'is coupled to ground. The other nodes 216 and 216 'capacitors CR and CR' and the inputs of the operational amplifier are coupled to the bias voltage Vx. During the second phase 132, when the phase signal (1) 2 is activated, the capacitors CI, CI ', Cs and Cs' are disconnected from the input lines 204, 204', the sampling capacitors are coupled to the common mode voltage VCM, and the feedback paths respectively comprising the capacitors CI and CI 'are established by the activation of the switches 214 and 214'. In addition, the capacitor CR is coupled to ground, and the capacitor CR 'is coupled to the reference voltage VR, and only one, or none, of the signals 2a, 2b is activated by the ADC 232. If none of these signals is activated, the connectors 217, 218 and 217 ', 218' remain all deactivated, and the operational amplifier 202 will generate a signal VOUT = 2VIN, where VOUT is equal to OUTP-OUTN, and VIN is equal to INP -Inn. In the case where the signal 2a is activated, the capacitors CR and CR 'are respectively coupled to the negative and positive inputs of the operational amplifier 202, and the output will become 2VIN-2VR. In the case where the signal 2b is activated, the capacitors CR and CR 'are respectively coupled to the positive and negative inputs of the operational amplifier 202, and the output will become 2VIN-2VR. It will be clear to those skilled in the art that, during the second phase, rather than being coupled to the common mode voltage VCM, the capacitors Cs and Cs' could instead be short-circuited, for example by coupling to the input lines 204 and 204 ', which in turn could be coupled together by a switch. In addition, the switches 230, 230 'could be replaced by the switches 122, 122' and 126 of FIG. 1A, each being controlled by the phase signal (1) 'or (I)'. Figure 3 schematically illustrates a pipeline stage 300 of an ADC using a single reference voltage VR The pipeline stage 300 is similar to the pipeline stage 200 of Figure 2A, and elements The pipeline stage 300 is, however, adapted to receive a non-differential input signal IN rather than differential input signals, and performs a non-differential mode conversion. This stage is for example used as the initial stage of an ADC pipeline, the other stages of the pipeline being implemented by the pipeline stage 200 of the FIG. 2A.15 In the pipeline stage 300, the sampling capacitor Cs has a node coupled to the negative input of the operational amplifier 202, and its other node coupled to an input signal IN via a switch 302, and grounded via a switch 304. The integration capacitor 20 couples the negative input to the positive output 212 of the operational amplifier 202. Similarly, the sampling capacitor Cs 'has a node coupled to the positive input of the operational amplifier 202, and its other node coupled to ground via a switch 302', and 25 to the input signal IN via d a switch 304 '. The integration capacitor CI couples the positive input to the negative output 212 of the operational amplifier 202. The switches 302 and 302 'are controlled by the phase signal (1) 1, and the switches 304 and 304'. are controlled by the phase signal (P. The operation of the circuit of FIG. 3 is similar to that of the circuit of FIG. 2A, except that the input signal IN is applied to the capacitor Cs during the first phase while the signal (1) 1 is activated, and the capacitor Cs' during the second phase while the signal (1) 2 is activated, in this way the voltage across the B12731-12-GR2-1055, nodes of input of the operational amplifier 202 during the second phase will be equal to twice the level of the input voltage IN, plus or minus the reference voltage VR if the signal 2a or 2b is activated.
Il sera clair pour l'homme de l'art que dans des variantes de réalisation lescommutateurs 304 et 304' pourraient être omis de l'étage de pipeline 300. Dans un tel cas, pendant la première phase, pendant que le signal (1)1 est activé, le condensateur Cs est couplé au signal d'entrée IN par l'intermédiaire du commutateur 302, et le condensateur Cs' est couplé à masse par l'intermédiaire du commutateur 302'. Pendant la deuxième phase pendant que le signal (1)2 est activé, un commutateur additionnel est par exemple utilisé pour court-circuiter les condensateurs Cs et Cs'.It will be clear to one skilled in the art that in alternative embodiments the switches 304 and 304 'could be omitted from the pipeline stage 300. In such a case, during the first phase, while the signal (1) 1 is activated, the capacitor Cs is coupled to the input signal IN via the switch 302, and the capacitor Cs 'is coupled to ground via the switch 302'. During the second phase while the signal (1) 2 is activated, an additional switch is for example used to short-circuit the capacitors Cs and Cs'.
La figure 4 illustre schématiquement un dispositif électronique 400 comprenant un convertisseur analogique-numérique comprenant une pluralité d'étages de pipeline. En particulier, le convertisseur comprend par exemple un étage de pipeline initial 402 et un étage de pipeline final 404, et comme cela est représenté par des lignes en pointillés entre ces blocs, il peut comprendre optionnellement un ou plusieurs étages intermédiaires. L'étage initial est par exemple mis en oeuvre par le circuit de la figure 2A ou, celui de la figure 3 décrits précédemment, et tous les étages intermédiaires sont par exemple mis en oeuvre par le circuit 2A. L'étage final 404 comprend par exemple seulement un ADO à faible résolution similaire à l'ADC 232 de la figure 2 et de la figure 3A_ Le convertisseur analogique-numérique comprend aussi par exemple un bloc de correction 406 qui reçoit la sortie de l'ADC à faible résolution de chaque étage du pipeline, et génère une valeur,de sortie numérique sur des lignes de sortie 408, Un tel bloc de correction 406 utilise avantageusement les 0,5 bit supplémentaire d'informations provenant de chaque étage pour corriger le signal. Bien qu'on ait décrit des modes de réalisatidn dans lesquels chaque étage génère 1,5 bits de données, il sera clair pour l'homme de l'art que dans des 30139241 14 B12731- 12-GR2-1055 variantes de réalisation, chaque étage pourrait générer un nombre de bits différents, par exemple 2,5 ou 3,5 bits. Par exemple, dans le cas d'un étage de pipeline qui génère 2,5 bits, le DAC mis en oeuvre par le circuit 215 est par exemple dupliqué A 5 pour être présent trois fois, afin de convertir les 2,5 bits d'informations en tensions analogiques correspondantes. La figure 5 illustre schématiquement un ADC 500 dans le cas où le convertisseur est un ADC sigma-delta. L'ADC 500 est très similaire à l'étage de pipeline 300 de la figure 3, et des 10 éléments similaires ont été référencés avec les mêmes références numériques. Une différence est que, dans l'ADC 500, les signaux numériques 2a, 2b sont générés par un ADC à faible résolution 502 plutôt que par l'ADC 232. L'ADC 502 est couplé aux sorties différentielles de l'amplificateur opérationnel 202. L'ADC 500 15 forme par exemple l'étage d'intégration de l'ADC sigma-delta, qui est souvent appelé dans la technique modulateur sigma-delta. Un avantage des modes de réalisation décrits ici est qu'un circuit ADC, qui est par exemple un étage de pipeline d'un ADC en pipeline, ou un modulateur d'un ADC sigma-delta, peut 20 être mis en oeuvre en utilisant une seule référence de tension. Cela conduit par exemple au moins à l'avantage que le nombre de bornes d'entrée de l'ADC peut être diminué de Un, et que la propagation de deux signaux de référence peut être évitée. Avec la description ainsi faite d'au moins un mode de 25 réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il sera clair peur l'homme de l'art que, bien que les divers commutateurs des divers modes de réalisation soient décrits comme étant activés par des signaux de commande 30 hauts, dans des variantes de réalisation, un ou plusieurs des commutateurs pourraient être activés par un signal bas. En outre, il sera clair pour l'homme de l'art que la tension de masse décrite ici est par exemple à 0 V, mais pourrait être remplacée par une tension d'alimentation à un 35 niveau de tension différent, qui pourrait être négatif.FIG. 4 schematically illustrates an electronic device 400 comprising an analog-digital converter comprising a plurality of pipeline stages. In particular, the converter comprises for example an initial pipeline stage 402 and a final pipeline stage 404, and as shown by dashed lines between these blocks, it may optionally include one or more intermediate stages. The initial stage is for example implemented by the circuit of Figure 2A or that of Figure 3 described above, and all the intermediate stages are for example implemented by the circuit 2A. The final stage 404 for example comprises only a low-resolution ADO similar to the ADC 232 of FIG. 2 and FIG. 3A. The analog-digital converter also comprises, for example, a correction block 406 which receives the output of the ADC low resolution of each stage of the pipeline, and generates a value, digital output on output lines 408, Such a correction block 406 advantageously uses the additional 0.5 bit of information from each stage to correct the signal . Although embodiments have been described in which each stage generates 1.5 bits of data, it will be clear to those skilled in the art that in each embodiment, each stage could generate a number of different bits, for example 2.5 or 3.5 bits. For example, in the case of a pipeline stage that generates 2.5 bits, the DAC implemented by the circuit 215 is for example duplicated A 5 to be present three times, in order to convert the 2.5 bits of information in corresponding analog voltages. Figure 5 schematically illustrates an ADC 500 in the case where the converter is a sigma-delta ADC. The ADC 500 is very similar to the pipeline stage 300 of Figure 3, and similar elements have been referenced with the same reference numerals. A difference is that in the ADC 500, the digital signals 2a, 2b are generated by a low resolution ADC 502 rather than the ADC 232. The ADC 502 is coupled to the differential outputs of the operational amplifier 202. The ADC 500 forms, for example, the sigma-delta ADC integration stage, which is often called in the sigma-delta modulator technique. An advantage of the embodiments described herein is that an ADC circuit, which is for example a pipeline stage of a pipeline ADC, or a modulator of a sigma-delta ADC, can be implemented using a only voltage reference. This leads for example at least to the advantage that the number of input terminals of the ADC can be decreased by one, and that the propagation of two reference signals can be avoided. With the description thus made of at least one illustrative embodiment, various alterations, modifications and improvements will readily occur to those skilled in the art. For example, it will be clear to those skilled in the art that, although the various switches of the various embodiments are described as being activated by high control signals, in alternative embodiments, one or more of the switches could be activated by a low signal. In addition, it will be clear to those skilled in the art that the ground voltage described herein is, for example, 0V, but could be replaced by a supply voltage at a different voltage level, which could be negative. .
15 B12731- 12-GR2-1055 En outre, il sera clair pour l'homme de l'art que l'amplificateur opérationnel 202 décrit en relation avec les divers modes de réalisation pourrait être remplacé dans des variantes de réalisation par tout type d'amplificateur diffé- rentiel. Il sera clair pour l'homme de l'art que les diverses fonctionnalitéâ décrites en relation avec les divers modes de réalisation pourraient être combinées, dans des variantes de réalisation, selon des combinaisons quelconques. 4In addition, it will be clear to those skilled in the art that the operational amplifier 202 described in connection with the various embodiments could be replaced in alternative embodiments by any type of embodiment. differential amplifier. It will be clear to those skilled in the art that the various features described in connection with the various embodiments could be combined, in alternative embodiments, in any combination. 4