FR3010259A1

FR3010259A1 - Onduleur combine avec un elevateur de tension avec optimisation de puissance pour panneaux solaires photovoltaiques

Info

Publication number: FR3010259A1
Application number: FR1358293A
Authority: FR
Inventors: Hafid Amrani; Hubert Cordonnier
Original assignee: CDDIC SAS
Current assignee: CDDIC SAS
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2015-03-06
Anticipated expiration: 2033-08-30
Also published as: FR3010259B1

Abstract

Onduleur combiné avec un élévateur de tension avec optimisation de puissance pour panneaux solaires photovoltaïques. Ces circuits sont destinés à réaliser un onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle) combiné avec un élévateur de tension commuté de type dc-dc (tension de sortie continue), avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. La valeur crête de la tension sinusoïdale de sortie de ces circuits est supérieure à la valeur de la tension continue du panneau solaire photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. Ce type d'application est traditionnellement réalisé par plusieurs circuits séparés, dont un premier circuit élévateur de tension commuté de type dc-dc dont la tension de sortie continue alimente un second circuit onduleur de tension de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle), deux convertisseurs analogique digital (dits ADC, ou convertisseurs analogique numérique) dont l'un mesure la tension de sortie du panneau solaire photovoltaïque et dont l'autre mesure le courant de sortie du panneau solaire photovoltaïque, et d'un microcontrôleur qui, d'abord effectue la multiplication des codes de sorties digitaux des deux convertisseurs analogique digital afin (dits ADC, ou convertisseurs analogique numérique) afin de calculer la puissance de sortie du panneau solaire photovoltaïque, puis ensuite définit un algorithme afin de converger vers la valeur de puissance d'entrée qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. Ces nouveaux circuits présentés ici, permettent à la fois d'avoir une tension de sortie crête plus élevée que la tension de sortie du panneau solaire photovoltaïque, et d'obtenir les puissances d'entrée et de sortie qui correspondent au maximum de puissance disponible du panneau solaire photovoltaïque, avec des rendements de puissance élevés. Contrairement aux circuits traditionnels, ces nouveaux circuits sont totalement analogiques et indépendants, ce qui permet de réduire leur coût et leur surface, de réduire leur courant de consommation, et d'améliorer leur fiabilité.

Description

- 1 - Onduleur combiné avec un élévateur de tension avec optimisation de puissance pour panneaux solaires photovoltaïques DESCRIPTION DE L'INVENTION Ces circuits sont destinés à réaliser un onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle) combiné avec un élévateur de tension commuté de type dc-dc (tension de sortie continue), avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. La valeur crête de la tension sinusoïdale de sortie de ces circuits est supérieure à la valeur de la tension continue du panneau solaire photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. Ce type d'application est traditionnellement réalisé par plusieurs circuits séparés, dont un premier circuit élévateur de tension commuté de type dc-dc dont la tension de sortie continue alimente un second circuit onduleur de tension de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle), deux convertisseurs analogique digital (dits ADC, ou convertisseurs analogique numérique) dont l'un mesure la tension de sortie du panneau solaire photovoltaïque et dont l'autre mesure le courant de sortie du panneau solaire photovoltaïque, et d'un microcontrôleur qui, d'abord effectue la multiplication des codes de sorties digitaux des deux convertisseurs analogique digital afin (dits ADC, ou convertisseurs analogique numérique) afin de calculer la puissance de sortie du panneau solaire photovoltaïque, puis ensuite définit un algorithme afin de converger vers la valeur de puissance d'entrée qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. Ces nouveaux circuits présentés ici, permettent à la fois d'avoir une tension de sortie crête plus élevée que la tension de sortie du panneau solaire photovoltaïque, et d'obtenir les puissances d'entrée et de sortie qui correspondent au maximum de puissance disponible du panneau solaire photovoltaïque, avec des rendements de puissancé élevés. Contrairement aux circuits traditionnels, ces nouveaux circuits sont totalement analogiques et indépendants, ce qui permet de réduire leur coût et leur surface, de réduire leur courant de consommation, et d'améliorer leur fiabilité. DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce de circuits mixtes (numérique et analogiquel dans les npuvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte aux circuits de gestion de la puissance sur une seule puce dans les applications des panneaux solaires photovoltaïques. La description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. -2- Ces circuits sont destinés à réaliser un onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle) combiné avec un élévateur de tension commuté de type dc-dc (tension de sortie continue), avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. La valeur crête de la tension sinusoïdale de sortie de ces circuits est supérieure à la valeur de la tension continue du panneau solaire photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. ETAT DE LA TECHNIQUE ANTERIEURE Ce type d'application est traditionnellement réalisé par plusieurs circuits séparés, dont un premier circuit élévateur de tension commuté de type dc-dc dont la tension de sortie continue alimente un second circuit onduleur de tension de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle), deux convertisseurs analogique digital (dits ADC, ou convertisseurs analogique numérique) dont l'un mesure la tension de sortie du panneau solaire photovoltaïque et dont l'autre mesure le courant de sortie du panneau solaire photovoltaïque, et d'un microcontrôleur qui, d'abord effectue la multiplication des codes de sorties digitaux des deux convertisseurs analogique digital afin (dits ADC, ou convertisseurs analogique numérique) afin de calculer la puissance de sortie du panneau solaire photovoltaïque, puis ensuite définit un algorithme afin de converger vers la valeur de puissance d'entrée qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. Ces nouveaux circuits présentés ici, permettent à la fois d'avoir une tension de sortie crête plus élevée que la tension de sortie du panneau solaire photovoltaïque, et d'obtenir les puissances d'entrée et de sortie qui correspondent au maximum de puissance disponible du panneau solaire photovoltaïque, avec des rendements de puissance élevés. Contrairement aux circuits traditionnels, ces nouveaux circuits sont totalement analogiques et indépendants, ce qui permet de réduire leur coût et leur surface, de réduire leur courant de consommation, et d'améliorer leur fiabilité. DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à réaliser un onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle) combiné avec un élévateur de tension commuté de type dc-dc (tension de sortie continue), avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. La valeur crête de la tension sinusoïdale de sortie de ces circuits est supérieure à la valeur de la tension continue du panneau solaire - 3 - photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. Ces nouveaux circuits présentés ici, permettent à la fois d'avoir une tension de sortie crête plus élevée que la tension de sortie du panneau solaire photovoltaïque, et d'obtenir les puissances d'entrée et de sortie qui correspondent au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque, avec des rendements de puissance élevés.

BREVE PRESENTATION DE LA FIGURE La figure d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans la figure attachée: La figure 1 (FIG. 1) est un schéma électrique du nouveau circuit onduleur de tension commuté de type dc- ac (dc signifiant un signal continu, ac signifiant un signal alternatif) combiné avec un élévateur de tension commuté de type dc-dc, avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques.

DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à réaliser un onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) (tension de sortie sinusoïdale de valeur continue nulle) combiné avec un élévateur de tension commuté de type dc-dc (tension de sortie continue), avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. La valeur crête de la tension sinusoïdale de sortie de ces circuits est supérieure à la valeur de la tension continue du panneau solaire photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. -4 - Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers la figure : - La figure 1 (FIG. 1) est un schéma électrique du nouveau circuit onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) combiné avec un élévateur de tension commuté de type dc-dc, avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Le circuit est constitué d'un panneau solaire photovoltaïque PV (1) dont la tension de sortie est dénommée VPV, et dont le courant de sortie est dénommé IPV. Chaque panneau solaire photovoltaïque a sa caractéristique qui lie VPV à IPV, qui est de type diode. Ainsi, la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque a un maximum pour une certaine valeur VPVm de la tension VPV et pour une certaine valeur IPVm du courant IPV, étant donné que VPV est une fonction exponentielle décroissante du courant IPV. Le rôle de notre circuit est de réguler une tension d'alimentation de sortie sinusoïdale de valeur continue nulle, tout en optimisant automatiquement la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque qui l'alimente, en régulant cette puissance à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, selon la charge du circuit, l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. Une résistance RS (2) convertit le courant IPV en une tension VRS : VRS=IPV*RS. Un circuit de gain (3) (de gain G) convertit cette tension différentielle VRS en une tension VS par rapport à la masse: VS=G*VRS=G*IPV*RS. L'étage de sortie du nouveau circuit onduleur de tension commuté de type dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif) combiné avec un élévateur de tension commuté de type dc-dc est un étage de puissance en pont constitué de deux transistors nmos MNP (10) et MNN (11) dont les terminaux de bulk (signifiant substrat) sont connectés aux terminaux de source, et de deux transistors pmos MPP (8) et MPN (9) dont les terminaux de bulk (signifiant substrat) sont connectés aux terminaux de source, de deux inductances LP (4) et LN (5), de deux capacités CP (6) et CN (7), et d'une charge RL (35). Les tensions de sortie du circuit référencées par rapport à la masse sont dénommées VOUP et VOUTN. La tension différentielle de sortie du circuit est dénommée VOUT : VOUT=VOUTP-VOUTN. Le courant de sortie du circuit est dénommé IOUT: IOUT=VOUT/RL.

Le rendement en puissance du circuit peut facilement être proche de 100% (rendement idéal), étant donné les faibles pertes de puissance dans les éléments de l'étage de puissance du circuit. L'entrée différentielle du circuit est constituée de la différence des tensions VIP et VIN (VI=VIP-VIN), qui est délivrée par un générateur de référence de tension sinusoïdale de valeur continue nulle et de faible tension (par exemple une tension de référence de fréquence 50Hz, dans le cas où le circuit est utilisé pour fournir de l'énergie sur le réseau électrique public ou domestique avec une tension alternative sinusoïdale de 230V crête avec une valeur continue nulle). - 5 - Deux résistances d'entrée RIP (36) et RIN (37) de valeur égale RI, deux résistances de contre-réaction RFP (39) et RFN (39) de valeur égale RF, et un amplificateur différentiel de tension AMP (42) forment le gain en tension ac-ac du circuit : VOUT=V1*(RF/RI). Deux capacités CIP (40) et CIN (41) sont connectées entre les deux entrées et les deux sorties de l'amplificateur différentiel de tension AMP (42), afin de stabiliser cette boucle. Le circuit est commuté avec un contrôle de type PWM (ou MLI signifiant modulation de largeur d'impulsion), dont la référence de fréquence (de valeur élevée) est définie par un générateur de rampe RAMP (43), qui délivre un signal VRAMP en dent de scie à la fréquence de commutation du convertisseur dc-ac (dc signifiant un signal continu, ac signifiant un signal alternatif). Ce générateur de rampe RAMP (43) additionne la tension VFB de son entrée à son signal interne de référence en dent de scie VRAMPREF : VRAMP=VRAMPREF+VFB. Deux comparateurs en tension (44) et (45) comparent ce signal de rampe VRAMP aux tensions de sortie de l'amplificateur différentiel de tension AMP (42), et génèrent deux signaux digitaux de type PWM (ou MLI signifiant modulation de largeur d'impulsion) à un circuit digital (signifiant circuit logique) DIG (46). Ce circuit digital (signifiant circuit logique) DIG (46) pilote les grilles des quatre transistors de puissance de l'étage sortie MNP(10), MNN(11) MPP(8) et MPN(9), avec des temps de montée et de descente suffisamment rapides. Un pont diviseur résistif formé de deux résistances R2 (12) et R3 (13) transforme la tension de sortie VPV du panneau solaire photovoltaïque en une tension VPVDIV plus faible, afin de pas casser les circuits alimentés par l'alimentation VDD de faible valeur : VPVDIV =VPV*R3/(R2+R3). Deux sources de courant égales IB1 (14) et IB2 (16) traversent un transistor nmos MN2 (15) monté en diode. Ainsi, une nouvelle tension VG est générée à partir de la tension VPVDIV: VG=VPVDIV+Vtn, où Vtn est la tension de seuil du transistor nmos. Cette tension VG est aussi la tension la tension de grille d'un transistor nmos MN4 (18).

Un amplificateur différentiel de tension (17) et un transistor nmos MN3 (19) permettent de définir la tension de drain VO du transistor nmos MN4 (18) : VD=VS= G*IPV*RS. Etant donné que VD est choisie de faible valeur (quelques centaines de millivolts) et que VG est choisie de relative grande valeur (quelques volts), le transistor MN4 (18) se trouve dans sa zone linéaire, et génère alors un courant de drain ID=Uo*Cox*(W/L)*(VG-Vtn)*VD, où Uo est la mobilité du transistor nmos, Cox est la capacité de grille du transistor nmos, et W et L sont les dimensions du transistor nmos. Un miroir de courant pmos de gain K est formé de deux transistors pmos MP1 (20) et MP2 (21). Ainsi, le courant de sortie IPOW de ce miroir de courant est défini par l'équation suivante : IPOW=K*ID=K* Uo*Cox*(W/L)*(VG-Vtn)*VD-= K* Uo*Cox*(W/L)* VPV* G*IPV*RS*R3/(R2+R3) IPOW=[VPV*IPV]*[ K* Uo*Cox*(W/L) * G *RS*R3/(R2+R3)] Ainsi, ce courant IPOW est proportionnel à la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque PV (1). Ce courant IPOW constitue donc une mesure de la puissance de sortie du panneau solaire photovoltaïque. Un circuit à capacité commutés est piloté par quatre phases digitales (signifiant phases logiques) consécutives et périodiques G130, cI31, (1)2, 433 qui sont dédrites dans le diagramme de la figure 1 (FIG. 1), et qui pilotent quatre interrupteurs: l'interrupteur SW1 (22) n'est fermé que pendant la phase (131 ; l'interrupteur SW2 (24) n'est fermé que pendant la phase t0 ; l'interrupteur SW3 (25) n'est fermé que pendant la phase 1:1;12 ; l'interrupteur SW4 (27) n'est fermé que pendant la phase 4)1. Pendant la première - 6 - phase (00), la capacité C2 (23) est déchargée par l'interrupteur SW2 (24). Pendant la seconde phase ((1), la capacité C3 (26) est déchargée par l'interrupteur SW4 (27), et la capacité C2 (23) est chargée par le courant IPOW à travers l'interrupteur SVV1 (22). Pendant la troisième phase (0.2), la capacité C3 (26) est chargée par le courant IPOW à travers l'interrupteur SW3 (25).

En dénommant Ts (Ts est choisie plus grande que la période Tsw du générateur de rampe RAMP (43)) la période des signaux digitaux c130, 01, 02, 03, TOO le temps pendant lequel (DO est à l'état haut, T01 le temps pendant lequel 01 est à l'état haut, T02 le temps pendant lequel 02 est à l'état haut, T03 le temps pendant lequel 03 est à l'état haut, VC2 la tension aux bornes de la capacité C2 (23), VC3 la tension aux bornes de la capacité C3 (26), t un instant où 00 monte, nous pouvons écrire les équations suivantes: VC2(t + T00) = 0 VC2(t + T00 + T01) = IPOW(t + T00)*T01/C2 VC2(t + T00 + T01 + T02) = IPOW(t + T00)*T01/C2 VC3(t + T00 + T01) = 0 VC3(t + T00 + T01 + T02) = IPOW(t + T00 + T11)*T02/C3 Un comparateur (28) compare les tensions VC3 et VC2 à tout instant. Une bascule digitale (29) (signifiant bascule logique) mémorise la sortie de ce comparateur (28) à chaque événement de la phase 03, et génère deux signaux digitaux complémentaires DPOW et DPOWZ (DPOWZ est le signal digital (signifiant signal logique) inverse de DPOW) : DPOW = signe (VC3-VC2) (t + T00 + T01 + T02 + T03) DPOW = signe (VC3-VC2) (t + T00 + T01 + T02) Où signe (S) (t) désigne le signe du signal S désigné à l'instant t. En prenant T01/C2= T02/C3, soit par exemple C2=C3 et T01=T02, nous obtenons : DPOW = signe ([IPOW(t + T00 + T01)*T02/C3] - [IPOW(t + T00)*T01/C2]) DPOW = [T01/C2] * signe (IPOW(t + T00 + T01) - IPOW(t + T00)) Ainsi DPOW est à l'état haut lorsque le courant IPOW augmente dans le temps, et DPOW est à l'état bas lorsque le courant IPOW diminue dans le temps. Etant donné que le courant IPOW est proportionnel à la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque, le signal DPOW est à l'état haut lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque augmente. Autrement dit, le signal DPOW désigne le sens de variation dans le temps de la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque. L'étage de génération de la tension VFB de contre-réaction de la boucle de régulation du circuit est constitué de deux sources de courant IB3 (30), IB4 (31), de deux interrupteurs SW5 (32) et SW6 (33), et d'une capacité C4 (34). L'interrupteur SW5 (32) est fermé lorsque le signal DPOW est l'état haut, ce qui a pour effet de faire augmenter la tension VFB. L'interrupteur SW6 (33) est fermé lorsque le signal DPOWZ est l'état haut (c'est-à-dire lorsque le signal DPOW est à l'état bas), ce qui a pour effet de faire diminuer la tension VFB. Ainsi, lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque diminue, le signal DPOW est à l'état bas, et la tension VFB diminue lentement (plus lentement que le signal de référence en forme de rampe VRAMPREF, étant donné le choix de la valeur élevée de la période Ts par rapport à la valeur de la période Tsw du signal de référence en forme de rampe VRAMPREF. Ainsi, la valeur moyenne de la tension VRAMP, étant égale à la somme de la valeur moyenne de VRAMPREF (qui est - 7 - constante) et la valeur moyenne de VFB, diminue. Et les rapports cycliques DCP et DCN des tensions de sortie respectives VOUTP et VOUTN de type PWM (ou MLI signifiant modulation de largeur d'impulsion) diminuent de la même valeur DCF. Nous pouvons écrire les équations suivantes : DCF=A*VFB VI=VIP-VIN DCP=[0.5+(B*VI)]+DCF DCN=[0.5-(B*VI)]+DCF Où A (de valeur positive), B sont des paramètres du système, dépendants des sous-circuits.

VOUTP=VPV/(1-DCP) VOUTN=VPV/(1-DCN) VOUTCM=(VOUTP+VOUTM)/2 VOUT=VOUTP-VOUTN=V1*(RF/RI) IOUT=VOUT/RL= V1*(RF/RI)/RL VOUTCM=(VPV/2)*{[11(1-DCP)]+[1/(1-DCN)]} VPV=2*VOUTCM/{[1/(0.5-(B*V1)-(A*VFB))]+[1/(0.5+(B*V1)-(A*VFB))]) Ainsi VPV est une fonction décroissante de VFB. En conclusion, lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque diminue, la tension VFB diminue, et alors la tension VPV du panneau solaire photovoltaïque augmente, ce qui a pour effet de se déplacer vers le point de maximum de puissance disponible VPVm du panneau solaire photovoltaïque. Cette boucle permet ainsi de réguler la tension de sortie VPV du panneau solaire photovoltaïque à la valeur qui donne le maximum de la puissance disponible du panneau solaire photovoltaïque. Dans le cas particulier où VFB et VI sont nuls (VOUT est aussi nul), nous avons DCP=DCN=0.5, et VOUTCM=VOUTP=VOUTN=VPV/0.5=2*VPV : le circuit permet donc aussi d'obtenir une tension de sortie crête plus élevée (qui peut être le double) que la tension de sortie VPV du panneau solaire photovoltaïque. Ce circuit comporte: Un panneau solaire photovoltaïque PV (1), dont la borne positive est l'entrée VPV du circuit, et dont la borne négative est connectée à la masse. Une résistance RS (2) de faible valeur, dont la borne positive est connectée à la borne positive du panneau solaire photovoltaïque (1). Un bloc de gain (3) qui convertit la tension différentielle aux bornes de la résistance RS (2) en une tension par rapport à la masse. Deux inductances LP (4) et LN (5), dont les bornes positives sont connectées à la borne négative de la résistance RS (2). Un transistor nmos de puissance MNP (10) et un transistor pmos de puissance MPP (8) dont les bulks sont connectés aux sources. La source de MNP (10) est connectée à la masse. La source de MPP (8) est connectée à la sortie positive VOUTP du circuit. Les drains de MNP (10) et de MPP (8) sont connectés à la borne négative de l'inductance LP (4). -8- - Un transistor nmos de puissance MNN (11) et un transistor pmos de puissance MPN (9) dont les bulks sont connectés aux sources. La source de MNN (11) est connectée à la masse. La source de MPN (9) est connectée à la sortie négative VOUTN du circuit. Les drains de MNN (11) et de MPN (9) sont connectés à la borne négative de l'inductance LN (5).

Une résistance de charge RL (35) qui est connectée entre la sortie positive VOUTP et la sortie négative VOUTN du circuit. Deux capacités CP (6) et CN (7) dont les bornes négatives sont connectées à la masse. La borne positive de la capacité CP (6) est connectée à la sortie positive VOUTP du circuit. La borne positive de la capacité CN (7) est connectée à la sortie négative VOUTN du circuit.

Un circuit digital (46) (signifiant circuit logique), dont les sorties pilotent les grilles des quatre transistors de puissance MNP (10), MNN (11), MPP (8) et MPN (9). Deux comparateurs différentiels de tension (44) et (45), dont les sorties sont connectées aux entrées du circuit digital (46) (signifiant circuit logique). Un générateur de tension en forme de rampe (43), dont la sortie est connectée aux entrées négatives des comparateurs différentiels de tension (44) et (45). Le générateur de tension en forme de rampe (43) additionne sa tension d'entrée VFB à son signal interne en forme de rampe en dents de scie. Un amplificateur différentiel de tension (42). La sortie négative de l'amplificateur différentiel de tension (42) est connectée à l'entrée positive du comparateur différentiel de tension (44).

La sortie positive de l'amplificateur différentiel de tension (42) est connectée à l'entrée positive du comparateur différentiel de tension (45). Deux résistances RIP (36) et RIN (37). La borne positive de la résistance RIP (36) est connectée à l'entrée positive VIP du circuit. La borne positive de la résistance RIN (37) est connectée à l'entrée négative VIN du circuit. La borne négative de la résistance RIP (36) est connectée à l'entrée positive de l'amplificateur différentiel de tension (42). La borne négative de la résistance RIN (37) est connectée à l'entrée négative de l'amplificateur différentiel de tension (42). Deux résistances RFP (38) et RFN (39). La borne positive de la résistance RFP (38) est connectée à la sortie positive VOUTP du circuit. La borne positive de la résistance RFN (39) est connectée à la sortie négative VOUTN du circuit. La borne négative de la résistance RFP (38) est connectée à l'entrée positive de l'amplificateur différentiel de tension (42). La borne négative de la résistance RFN (39) est connectée à l'entrée négative de l'amplificateur différentiel de tension (42). Deux capacités CIP (40) et CIN (41). La capacité CIP (40) est connectée entre l'entrée positive de l'amplificateur différentiel Cie tension (42) et la sortie négative de l'amplificateur différentiel de tension (42). La capacité CIN (41) est connectée entre l'entrée négative de l'amplificateur différentiel de tension (42) et la sortie positive de l'amplificateur différentiel de tension (42). Un pont diviseur résistif formé de deux résistance R2 (12) et R3 (13). La borne positive de la résistance R2 (12) est connectée à la borne positive du panneau solaire photovoltaïque (1). La borne négative de la résistance R2 (12) est connectée à la borne positive de la résistance R3 (13). La borne négative de la résistance R3 (13) est connectée à la masse. - 9 - Un transistor nmos MN2 (15), dont la grille est connectée au drain, et dont la source est connectée à la borne positive de la résistance R3 (13). Deux sources de courant IB1 (14) et IB2 (16), qui ont la même valeur. La source de courant IB1 (14) est connectée au drain du transistor MN2 (15). La source de courant IB2 (16) est connectée à la source du transistor MN2 (15). Un transistor nmos MN4 (18) dont la source est connectée à la masse, et dont la grille est connectée au drain du transistor nmos MN2 (15). Le transistor MN4 (18) est polarisé en zone linéaire. Un transistor nmos MN3 (19), dont la source est connectée au drain du transistor nmos MN4 (18). - Un amplificateur différentiel de tension (17), dont la sortie est connectée à la grille du transistor nmos MN3 (19), dont l'entrée négative est connectée à la source du transistor nmos MN3 (19), et dont l'entrée positive est connectée à la sortie VS du bloc de gain (3). Un miroir de courant formé de deux transistors pmos MP1 (20) et MP2 (21). Les sources des transistors pmos MP1 (20) et MP2 (21) sont connectées à l'alimentation VDD. Les grilles des transistors pmos MP1 (20) et MP2 (21) et le drain du transistor pmos MP1 (20) sont connectés au drain du transistor nmos MN3 (19). - Deux capacités C2 (23) et C3 (26), dont les bornes négatives sont connectées à la masse. - Un interrupteur SW2 (24) qui est connecté entre la borne positive et la borne négative de la capacité C2 (23) et qui est fermé pendant une première phase 00. Un interrupteur SW4 (27) qui est connecté entre la borne positive et la borne négative de la capacité C3 (26) et qui est fermé pendant une deuxième phase (M. Un interrupteur SW1 (22) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C2 (23) et qui est fermé pendant la deuxième phase 01. - Un interrupteur SW3 (25) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C3 (26) et qui est fermé pendant une troisième phase 02. Un comparateur différentiel de tension (28), dont l'entrée positive est connectée à la borne positive de la capacité C3 (26), et dont l'entrée négative est connectée à la borne positive de la capacité C2 (23).

Une bascule digitale (29) (signifiant bascule logique) dont l'entrée est connectée à la sortie du comparateur différentiel de tension (28), et qui mémorise son entrée lors d'une quatrième phase 13. Deux sources de courant IB3 (30) et IB4 (31), deux interrupteurs SW5 (32) et SW6 (33), et une capacité C4 (34). La capacité C4 (34) a sa borne négative connectée à la masse, et a sa borne positive connectée aux bornes positives des interrupteurs SW5 (32) et SW6 (33) et à l'entrée VFB du générateur de tension en forme de rampe (43). La borne négative de l'interrupteur SW5 (32) est connectée à la source de courant IB3 (30). La borne négativg,1e l'interrupteur SW6 (33) est connectée à la source de courant 1B4 (31). L'interrupteur SW5 (32) est fermé lorsque la sortie de la bascule digitale (29) (signifiant bascule logique) est à l'état haut. L'interrupteur SW6 (33) est fermé lorsque la sortie de la bascule digitale (29) (signifiant bascule logique) est à l'état bas.

Claims

REVENDICATIONS1. Onduleur combiné avec un élévateur de tension avec optimisation de puissance pour panneaux solaires photovoltaïques, caractérisé en ce qu'il qu'il comporte : - Un panneau solaire photovoltaïque PV (1), dont la borne positive est l'entrée VPV du circuit, et dont la borne négative est connectée à la masse - Une résistance RS (2) de faible valeur, dont la borne positive est connectée à la borne positive du panneau solaire photovoltaïque (1) - Un bloc de gain (3) qui convertit la tension différentielle aux bornes de la résistance RS (2) en une tension par rapport à la masse - Deux inductances LP (4) et LN (5), dont les bornes positives sont connectées à la borne négative de la résistance RS (2) - Un transistor nmos de puissance MNP (10) et un transistor pmos de puissance MPP (8) dont les bulks sont connectés aux sources, ledit transistor MNP (10) a sa source connectée à la masse, ledit transistor MPP (8) a sa source connectée à la sortie positive VOUTP du circuit, lesdits transistors MNP (10) et MPP (8) ont leurs drains connectés à la borne négative de l'inductance LP (4) - Un transistor nmos de puissance MNN (11) et un transistor pmos de puissance MPN (9) dont les bulks sont connectés aux sources, ledit transistor MNN (11) a sa source connectée à la masse, ledit transistor MPN (9) a sa source connectée à la sortie négative VOUTN du circuit, lesdits transistors MNN (11) et MPN (9) ont leurs drains connectés à la borne négative de l'inductance LN (5) - Une résistance de charge RL (35) qui est connectée entre la sortie positive VOUTP et la sortie négative VOUTN du circuit - Deux capacités CP (6) et CN (7) dont les bornes négatives sont connectées à la masse, ladite capacité CP (6) a sa borne positive connectée à la sortie positive VOUTP du circuit, ladite capacité CN (7) a sa borne positive connectée à la sortie négative VOUTN du circuit - Un circuit digital (46) (signifiant circuit logique), dont les sorties pilotent les grilles des quatre transistors de puissance MNP (10), MNN (11), MPP (8) et MPN (9) - Deux comparateurs différentiels de tension (44) et (45), dont les sorties sont connectées aux entrées du circuit digital (46) - Un générateur de tension en forme de rampe (43), dont la sortie est connectée aux entrées négatives des comparateurs différentiels de tension (44) et (45), ledit générateur de tension en forme de rampe (43) additionne sa tension d'entrée VFB à son signal interne en forme de rampe en dents de scie - Un amplificateur différentiel de tension (42), qui a sa sortie négative connectée à l'entrée positive du comparateur différentiel de tension (44), et qui a sa sortie positive connectée à l'entrée positive du comparateur différentiel de tension (45) - Deux résistances RIP (36) et RIN (37), ladite résistance RIP (36) a sa borne positive connectée à l'entrée positive VIP du circuit, ladite résistance RIN (37) a sa borne positive connectée à l'entrée négative VIN du circuit, ladite résistance RIP (36) a sa borne négative connectée à l'entrée positive de l'amplificateur différentiel de tension (42), ladite résistance RIN (37) a sa borne négative connectée à l'entrée négative de l'amplificateur différentiel de tension (42) - Deux résistances RFP (38) et RFN (39), ladite résistance RFP (38) a sa borne positive connectée à la sortie positive VOUTP du circuit, ladite résistance RFN (39) a sa borne positive connectée à la sortie- 11 - négative VOUTN du circuit, ladite résistance RFP (38) a sa borne négative connectée à l'entrée positive de l'amplificateur différentiel de tension (42), ladite résistance RFN (39) a sa borne négative connectée à l'entrée négative de l'amplificateur différentiel de tension (42) - Deux capacités CIP (40) et CIN (41), ladite capacité CIP (40) est connectée entre l'entrée positive de l'amplificateur différentiel de tension (42) et la sortie négative de l'amplificateur différentiel de tension (42), ladite capacité CIN (41) est connectée entre l'entrée négative de l'amplificateur différentiel de tension (42) et la sortie positive de l'amplificateur différentiel de tension (42) - Un pont diviseur résistif formé de deux résistance R2 (12) et R3 (13), ladite résistance R2 (12) a sa borne positive connectée à la borne positive du panneau solaire photovoltaïque (1), ladite résistance R2 (12) a sa borne négative connectée à la borne positive de la résistance R3 (13), ladite résistance R3 (13) a sa borne négative connectée à la masse - Un transistor nmos MN2 (15), dont la grille est connectée au drain, et dont la source est connectée à la borne positive de la résistance R3 (13) - Deux sources de courant IB1 (14) et IB2 (16), qui ont la même valeur, ladite source de courant IB1 (14) est connectée au drain du transistor MN2 (15), ladite source de courant 1B2 (16) est connectée à la source du transistor MN2 (15) - Un transistor nmos MN4 (18) dont la source est connectée à la masse, et dont la grille est connectée au drain du transistor nmos MN2 (15), ledit transistor MN4 (18) est polarisé en zone linéaire - Un transistor nmos MN3 (19), dont la source est connectée au drain du transistor nmos MN4 (18) - Un amplificateur différentiel de tension (17), dont la sortie est connectée à la grille du transistor nmos MN3 (19), dont l'entrée négative est connectée à la source du transistor nmos MN3 (19), et dont l'entrée positive est connectée à la sortie VS du bloc de gain (3) - Un miroir de courant formé de deux transistors praos MP1 (20) et MP2 (21), lesdits transistors pmos MP1 (20) et MP2 (21) ont leurs sources connectées à l'alimentation VDD, lesdits transistors pmos MP1 (20) et MP2 (21) ont leurs grilles connectés au drain du transistor nmos MN3 (19), ledit transistor pmos MP1 (20) a son drain connecté au drain du transistor nmos MN3 (19) - Deux capacités C2 (23) et C3 (26), dont les bornes négatives sont connectées à la masse - Un interrupteur SW2 (24) qui est connecté entre la borne positive et la borne négative de la capacité C2 (23) et qui est fermé pendant une première phase 10 - Un interrupteur SW4 (27) qui est connecté entre la borne positive et la borne négative de la capacité C3 (26) et qui est fermé pendant une deuxième phase (11 - Un interrupteur SW1 (22) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C2 (23) et qui est fermé pendant la deuxième phase cI31 - Un interrupteur SW3 (25) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C3 (26) et qui est fermé pendant une troisième phase c132 - Un comparateur différentiel de tension (28), dont l'entrée positive est connectée à la borne positive de la capacité C3 (26), et dont l'entrée négative est connectée à la borne positive de la capacité C2 (23) - Une bascule digitale (29) (signifiant bascule logique) dont l'entrée est connectée à la sortie du comparateur différentiel de tension (28), et qui mémorise son entrée lors d'une quatrième phase 433 - Deux sources de courant 1B3 (30) et IB4 (31), deux interrupteurs SW5 (32) et SW6 (33), et une capacité C4 (34), ladite capacité C4 (34) a sa borne négative connectée à la masse, et a sa borne positive connectée aux bornes positives des interrupteurs SW5 (32) et SW6 (33) et à l'entrée VFB du générateur- 12 - de tension en forme de rampe (43), ledit interrupteur SW5 (32) a sa borne négative connectée à la source de courant 1B3 (30), ledit interrupteur SW6 (33) a sa borne négative connectée à la source de courant IB4 (31), ledit interrupteur SW5 (32) est fermé lorsque la sortie de la bascule digitale (29) est à l'état haut, ledit interrupteur SW6 (33) est fermé lorsque la sortie de la bascule digitale (29) est à l'état bas