FR3002688A1 - Method for manufacturing microelectronic device i.e. complementary metal oxide semiconductor, involves forming contact layer that comprises portion of layer of semiconductor material and portion of metal and coating layers - Google Patents
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Abstract
Description
DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne un procédé de fabrication de dispositifs microélectroniques de type différents sur une même plaque et, plus particulièrement, un procédé permettant de former des couche de contact desdits dispositifs microélectroniques différents en rendant les couches de contact plus homogènes et uniformes en termes, par exemple, d'épaisseur, de composition, et de rugosité, etc. ETAT DE LA TECHNIQUE Les performances des dispositifs microélectroniques CMOS (acronyme de l'anglais « Complementary Metal Oxide Semiconductor ») sont étroitement liées à la réduction de la résistance des contacts électriques. L'amélioration du procédé de siliciuration auto-alignée est un des points clés pour atteindre les caractéristiques exigées pour le futur noeud technologique. Le procédé de siliciuration est en effet une réaction entre une couche métallique et une couche semi-conductrice permettant de limiter la résistance d'accès aux source et drain d'un transistor. Le matériau de la couche métallique peut être choisi parmi des métaux et des alliages tels qu'un alliage à base de nickel.TECHNICAL FIELD OF THE INVENTION The present invention relates to a method for manufacturing different types of microelectronic devices on the same plate and, more particularly, to a method for forming contact layers of said different microelectronic devices by making the contact layers more homogeneous. and uniform in terms of, for example, thickness, composition, and roughness, etc. STATE OF THE ART The performance of microelectronic devices CMOS (abbreviation of the English "Complementary Metal Oxide Semiconductor") are closely related to the reduction of the resistance of the electrical contacts. The improvement of the self-aligned siliciding process is one of the key points to achieve the characteristics required for the future technological node. The siliciding process is indeed a reaction between a metal layer and a semiconductor layer for limiting the source and drain access resistance of a transistor. The material of the metal layer may be selected from metals and alloys such as a nickel-based alloy.
A l'heure actuelle, la couche métallique permettant la réaction de siliciuration est généralement réalisée par dépôt physique en phase vapeur (PVD, acronyme de l'anglais « physical vapor deposition ») sur la totalité de la surface supérieure continue de la plaquette de support des dispositifs à fabriquer. Ensuite, sous l'effet d'un traitement thermique, la couche métallique réagit préférentiellement avec des zones semi-conductrices plutôt qu'avec celles diélectriques. A cette étape, le recuit de formation d'une couche siliciure est réalisé. Un retrait sélectif est ensuite effectué préférentiellement par voie chimique pour retirer la portion de la couche métallique n'ayant pas réagi. Un nouveau traitement thermique est réalisé afin d'obtenir directement une couche d'un composé intermétallique ou d'une solution solide, ce qui est la phase la plus intéressante d'un point de vue métallurgie et électrique.At present, the metal layer for the siliciding reaction is generally produced by physical vapor deposition (PVD) over the entire continuous upper surface of the support plate. devices to manufacture. Then, under the effect of a heat treatment, the metal layer reacts preferentially with semiconductor zones rather than with dielectric ones. At this stage, the formation annealing of a silicide layer is carried out. Selective removal is then preferably carried out chemically to remove the portion of the unreacted metal layer. A new heat treatment is performed to directly obtain a layer of an intermetallic compound or a solid solution, which is the most interesting phase from a metallurgical and electrical point of view.
Pourtant, le procédé ci-dessus présente des inconvénients majeurs présentés ci-dessous : (1) De nombreuses étapes sont nécessaires avant la réalisation de la siliciuration. (2) Ce procédé implique une consommation élevée de métal, résultant de l'étape de dépôt de la couche métallique sur la surface entière de la plaquette et de l'étape de retrait sélectif pour retirer les parties de la couche métallique n'ayant pas réagi lors du premier traitement thermique. Une portion importante de la couche métallique est donc perdue. (3) Le dépôt uniforme de la couche métallique en fond de tranchée à fort aspect ratio est difficile à réaliser par procédé PVD. (4) Le dépôt réalisé par le procédé PVD crée un effet d'ombrage en fonction de la densité des motifs. Afin de remédier en tout ou partie aux inconvénients ci-dessus, une autre solution propose un procédé de formation d'une couche métallique réalisé par la voie chimique et plus particulièrement par méthode autocatalytique sans apport de courant (de l'anglais « electroless deposition ») encore appelée voie électrochimique non assistée, au lieu de par procédé PVD. Ce procédé permet de déposer une couche métallique (ou une couche d'un matériau d'alliage) à faibles coûts sur la surface supérieure de la plaquette ou à l'intérieur de structures complexes. Par ailleurs, ce procédé permet, sous certaines conditions spécifiques, de déposer une couche métallique de façon sélective selon le substrat employé. L'inconvénient principal de ce procédé réside dans le fait que l'étape de formation de la couche métallique est considérablement dépendante de la nature du substrat utilisé, par exemple un substrat de type de semi-conducteur tels que le silicium dopé de type n, celui de type p, le silicium-germanium (SiGe), une solution solide de silicium contenant du carbone (Si(C)), et les matériaux III-V. Les matériaux III-V sont ici définis comme comprenant au moins un élément faisant partie des éléments des colonnes III et V de la classification périodique des éléments. En fonction de différentes natures de substrats, il est donc difficile d'obtenir une couche métallique identique sur des dispositifs intégrant des substrats différents tels que des substrats de matériaux semi-conducteurs différemment dopés par des type de dopants différents et/ou présentant des concentrations différentes, voire des matériaux semi-conducteurs différents. En effet, la morphologie (i.e. la rugosité, la taille de grain, la densité de grain) et/ou l'épaisseur critique (i.e. l'épaisseur à partir de laquelle la couche métallique est continue) seront différentes selon les matériaux employés, ce qui entraînera des difficultés d'intégration de ce procédé dans les dispositifs puisqu'une relation directe existe entre les caractéristiques des couches métalliques et la performance des contacts formés par la suite ; par exemple : - une forte rugosité conduit à une augmentation de la résistance. - l'épaisseur non-uniforme de la couche métallique conduit à une séquence de phases formées différentes et donc potentiellement à une variation non-désirée des résistances de contact.However, the above process has major drawbacks presented below: (1) Many steps are necessary before carrying out the siliciding. (2) This method involves a high consumption of metal resulting from the step of depositing the metal layer on the entire surface of the wafer and the selective removal step to remove the portions of the metal layer not having reacted during the first heat treatment. A large portion of the metal layer is lost. (3) The uniform deposition of the metal layer at the bottom of a trench with a high aspect ratio is difficult to achieve by PVD method. (4) The deposit produced by the PVD process creates a shading effect as a function of the density of the patterns. In order to remedy all or part of the above disadvantages, another solution proposes a method of forming a metal layer produced by the chemical route and more particularly by autocatalytic method without supply of current (from the English "electroless deposition" ) also called unpowered electrochemical route, instead of by PVD process. This method makes it possible to deposit a metal layer (or a layer of an alloy material) at low cost on the upper surface of the wafer or inside complex structures. Moreover, this process allows, under specific conditions, to deposit a metal layer selectively depending on the substrate used. The main disadvantage of this method lies in the fact that the step of forming the metal layer is considerably dependent on the nature of the substrate used, for example a semiconductor-type substrate such as n-type doped silicon, p-type silicon-germanium (SiGe), a solid solution of carbon-containing silicon (Si (C)), and III-V materials. The materials III-V are here defined as comprising at least one element forming part of the elements of columns III and V of the periodic table of the elements. As a function of different types of substrates, it is therefore difficult to obtain an identical metal layer on devices incorporating different substrates such as substrates of semiconductor materials differently doped with different types of dopants and / or having different concentrations. or even different semiconductor materials. Indeed, the morphology (ie the roughness, the grain size, the grain density) and / or the critical thickness (ie the thickness from which the metal layer is continuous) will be different according to the materials used, which will cause difficulties of integration of this method in the devices since a direct relationship exists between the characteristics of the metal layers and the performance of the contacts formed thereafter; for example: - a high roughness leads to an increase in the resistance. the non-uniform thickness of the metal layer leads to a sequence of different shaped phases and thus potentially to an undesired variation of the contact resistances.
Il existe donc un besoin pour un procédé permettant d'optimiser les paramètres de dépôt d'une couche métallique pour un substrat donné, le procédé s'adaptant à des substrats comprenant des matériaux différents en surface.There is therefore a need for a method for optimizing the deposition parameters of a metal layer for a given substrate, the process adapting to substrates comprising different materials on the surface.
De plus, les dimensions des dispositifs à base de silicium diminuant, l'utilisation de nouveaux matériaux tels que le Si 1-xGex et une solution solide de silicium contenant du carbone est souvent nécessaire pour améliorer la mobilité des porteurs de charge et optimiser les performances des dispositifs CMOS de dimensions équivalentes à 20nm (pour nanomètre, 10-9 mètre) et sub-20nm. Vue la tendance prévue du noeud technologique, le dépôt d'une couche métallique dans une tranchée à fort aspect ratio (rapport de forme) pourrait être une étape importante pour un procédé futur de fabrication des dispositifs microélectroniques. RESUME DE L'INVENTION La présente invention permet de remédier en tout ou partie aux inconvénients des techniques actuellement connues. En particulier, un aspect de l'invention est relatif à un procédé de fabrication d'un dispositif microélectronique comportant, sur la base d'un substrat, une formation d'une première couche d'un premier matériau semi-conducteur sur une première zone d'une surface supérieure du substrat ; une formation d'une deuxième couche d'un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur ; sur une deuxième zone distincte de la première zone de la surface supérieure du substrat ; une formation d'un revêtement intermédiaire fait du premier matériau semi- conducteur, réalisée après la formation de la deuxième couche, sur au moins une partie de la deuxième couche ; une formation d'une couche métallique au dessus du revêtement intermédiaire et de la première couche par voie autocatalytique ; une formation d'une première couche de contact d'un premier composé intermétallique ou solution solide comprenant au moins une portion de la première couche et une portion de la couche métallique, et une formation d'une deuxième couche de contact d'un deuxième composé intermétallique ou solution solide comprenant au moins une portion de la deuxième couche, une portion de la couche métallique et le revêtement intermédiaire.In addition, as the size of silicon-based devices decreases, the use of new materials such as Si 1-xGex and a carbon-containing solid silicon solution is often required to improve charge carrier mobility and optimize performance. CMOS devices of dimensions equivalent to 20nm (for nanometers, 10-9 meters) and sub-20nm. Given the expected trend of the technological node, the deposition of a metal layer in a trench with a high aspect ratio could be an important step for a future process for manufacturing microelectronic devices. SUMMARY OF THE INVENTION The present invention overcomes all or part of the disadvantages of currently known techniques. In particular, one aspect of the invention relates to a method for manufacturing a microelectronic device comprising, on the basis of a substrate, forming a first layer of a first semiconductor material on a first zone. an upper surface of the substrate; forming a second layer of a second semiconductor material different from the first semiconductor material; on a second zone distinct from the first zone of the upper surface of the substrate; forming an intermediate coating makes the first semiconductor material, made after the formation of the second layer, on at least a portion of the second layer; a formation of a metal layer above the intermediate coating and the first layer electrolessly; forming a first contact layer of a first intermetallic compound or solid solution comprising at least a portion of the first layer and a portion of the metal layer, and forming a second contact layer of a second compound intermetallic or solid solution comprising at least a portion of the second layer, a portion of the metal layer and the intermediate coating.
Un avantage potentiel de l'invention est de pallier au moins en partie des problèmes mentionnés ci-dessus en uniformisant les couches de différents matériaux semi-conducteurs sur une même plaque en ajoutant un revêtement intermédiaire (par exemple de 1 à 200 nm et préférentiellement de 1 à 5 nm) d'un desdits matériaux semi-conducteurs sur l'autre matériau semi-conducteur. Ce procédé permet ainsi d'obtenir une formation des couches de contact plus homogènes et uniformes par exemple en termes d'épaisseur, de composition, de rugosité, etc, et ce de manière sélective ou non. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : La figure 1 résume des étapes de fabrication de dispositifs microélectroniques selon le procédé de l'invention. Les figures 2a à 2e montrent les structures obtenues à l'issue des principales étapes de fabrication de transistors de deux types différents sur une même plaque selon un premier mode de réalisation de l'invention. Les figures 3a à 3f montrent les structures obtenues à l'issue des principales étapes réalisées pour former deux couches de contacts d'un dispositif laser hybride III-V selon un deuxième mode de réalisation de l'invention.A potential advantage of the invention is to overcome at least in part the problems mentioned above by standardizing the layers of different semiconductor materials on the same plate by adding an intermediate coating (for example from 1 to 200 nm and preferably from 1 to 5 nm) of one of said semiconductor materials on the other semiconductor material. This method thus makes it possible to obtain a more uniform and uniform formation of the contact layers, for example in terms of thickness, composition, roughness, etc., and selectively or otherwise. BRIEF DESCRIPTION OF THE FIGURES The objects, objects, as well as the features and advantages of the invention will become more apparent from the detailed description of an embodiment thereof which is illustrated by the following accompanying drawings in which: FIG. 1 summarizes steps of manufacturing microelectronic devices according to the method of the invention. FIGS. 2a to 2e show the structures obtained at the end of the main steps of manufacturing transistors of two different types on the same plate according to a first embodiment of the invention. FIGS. 3a to 3f show the structures obtained at the end of the main steps performed to form two contact layers of a hybrid laser device III-V according to a second embodiment of the invention.
Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier les épaisseurs relatives des différentes couches et films ne sont pas représentatives de la réalité.The drawings are given by way of examples and are not limiting of the invention. They constitute schematic representations of principle intended to facilitate the understanding of the invention and are not necessarily at the scale of practical applications. In particular, the relative thicknesses of the different layers and films are not representative of reality.
DESCRIPTION DETAILLEE L'invention s'adresse à la fabrication de tout dispositif tel que notamment, ceux indiqués précédemment. Ces fabrications impliquant des substrats ici définis comme des structures à au moins une couche de matériau, très avantageusement du type semi-conducteur, et formant un empilement ou encore une tranche de matériau(x) semi-conducteur(s). Le substrat peut former tout ou partie du dispositif microélectronique final ou être un élément intermédiaire au moins partiellement éliminé en cours de fabrication, par exemple en servant de support ou poignée pour la réalisation et/ou le transfert de couches fonctionnelles. On entend par surface supérieure du substrat une partie du substrat exposée vers l'extérieur et typiquement l'une des deux faces délimitant l'épaisseur du substrat. La surface supérieure est avantageusement non plane du fait de la présence de parties de dispositifs ou encore de masques, par exemple. Une portion ou zone de la surface supérieure peut donc être en creux ou en protubérance relativement à d'autres portions ou zones de la surface supérieure. Le terme « épaisseur » est employé pour définir une dimension dans le sens des empilements des couches du dispositif fabriqué. Le terme « largeur » est utilisé pour décrire une dimension orientée transversalement à l'épaisseur. Les vocables du type « en-dessus, au-dessus, superposé, sous-jacente » ou équivalents, servent à décrire une position relative de deux parties du dispositif suivant la dimension en épaisseur de ce dernier. Ils n'impliquent pas systématiquement que les parties en question soient en contact et, par exemple, immédiatement au-dessus ou en-dessous. Les expressions du type « égal, inférieur, supérieur » s'entendent de comparaisons entre des grandeurs, ces comparaisons pouvant accommoder certaines tolérances, notamment selon l'échelle de grandeur des valeurs comparées et les incertitudes de mesure. Des valeurs sensiblement égales, inférieures ou supérieures entre dans le cadre d'interprétation de l'invention. Avant d'entamer une revue détaillée de modes de réalisation de l'invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées selon toutes associations ou alternativement : la formation du revêtement intermédiaire est effectuée de sorte à obtenir une épaisseur du revêtement intermédiaire dont l'épaisseur maximale dépend de l'architecture du dispositif microélectronique à réaliser, telle qu'une épaisseur préférentiellement inférieure à 10 nm pour un transistor de type MOS et une épaisseur préférentiellement inférieure à 200 nm pour un dispositif laser hybride III-V. le revêtement intermédiaire est totalement consommé lors de l'étape de formation des première et deuxième couches de contact. l'épaisseur du revêtement intermédiaire est supérieure à 1 nm. la formation des première et deuxième couches de contact comprend la réalisation d'un traitement thermique. le procédé comprenant, après la réalisation du traitement thermique, la réalisation d'un enlèvement d'une partie de la couche métallique n'ayant pas réagi lors du traitement thermique. le traitement thermique est réalisé lors d'une durée de 10 à 600 secondes minutes et à une température entre 250 degré °C et 500 °C. Le traitement thermique est préférentiellement un recuit thermique rapide RTP (de l'anglais « rapid thermal process »), ou un recuit laser sous gaz neutre tel que l'argon (Ar), l'hélium (He), le hydrogène (N2) ou à l'aide d'un réducteur tel que l'hydrogène gazeux (H2). Ledit traitement thermique est réalisé à une pression comprise par exemple entre 1 et 2 atm (atmospheres). la couche métallique est formée sur le premier matériau semi-conducteur, en dehors de zones diélectriques de la surface supérieure du substrat. au moins l'un des premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux suivant : le silicium, une solution solide de silicium contenant du carbone, le germanium, le silicium-germanium, des matériaux III-V composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments. l'un des premier et deuxième matériaux semi-conducteurs est choisi parmi le silicium, une solution solide de silicium contenant du carbone, le germanium et le silicium-germanium ; l'autre des premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux III-V composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments. les premier et deuxième matériaux semi-conducteurs sont choisis parmi des matériaux suivant : le silicium, une solution solide de silicium contenant du carbone, le germanium. les premier et deuxième matériaux semi-conducteurs sont choisis parmi des matériaux III-V composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments. l'épaisseur de la couche métallique est supérieure à 1 nm et dépend de celle du revêtement intermédiaire. le procédé comprend, avant la formation de la deuxième couche, un dépôt d'un masque sur la surface supérieure en dehors de la deuxième zone de la surface supérieure du substrat de sorte que la deuxième couche soit formée uniquement en deuxième zone de la surface supérieure du substrat. La formation du revêtement intermédiaire est réalisée avant l'enlèvement du masque. La figure 1 résume des étapes 210 à 260 de fabrication de dispositifs microélectroniques selon le procédé de l'invention. Les figures 2a à 2e illustrent les principales étapes 210 à 260 de fabrication de transistors de deux types différents sur une même plaque encore dénommée substrat selon un premier mode de réalisation de l'invention. Deux transistors 101 et 102, respectivement de type NMOS et de type PMOS, seront illustrés dans les figures 2a à 2e afin de faciliter la compréhension. L'invention n'est pas limitée au nombre de transistors illustrés et certaines des couches mentionnées ci-dessous peuvent ne pas être présentes ou d'autres couches peuvent être rajoutées sans pour autant sortir du cadre de la présente invention.DETAILED DESCRIPTION The invention is directed to the manufacture of any device such as, in particular, those indicated above. These fabrications involving substrates here defined as structures with at least one layer of material, very advantageously of the semiconductor type, and forming a stack or a slice of material (x) semiconductor (s). The substrate may form all or part of the final microelectronic device or be an intermediate element at least partially eliminated during manufacture, for example by serving as a support or handle for producing and / or transferring functional layers. The term "upper surface of the substrate" means a portion of the substrate exposed towards the outside and typically one of the two faces delimiting the thickness of the substrate. The upper surface is advantageously non-planar because of the presence of device parts or masks, for example. A portion or area of the upper surface may thus be recessed or protruding relative to other portions or areas of the upper surface. The term "thickness" is used to define a dimension in the stacking direction of the layers of the manufactured device. The term "width" is used to describe a dimension oriented transversely to the thickness. The terms "above, above, superimposed, underlying" or equivalent, serve to describe a relative position of two parts of the device according to the thickness dimension of the latter. They do not systematically imply that the parties in question are in contact and, for example, immediately above or below. The expressions "equal, lower, higher" mean comparisons between quantities, these comparisons being able to accommodate certain tolerances, notably according to the scale of magnitude of the values compared and the measurement uncertainties. Substantially equal, lower or higher values fall within the scope of the invention. Before beginning a detailed review of embodiments of the invention, are set forth below optional features that may optionally be used in any combination or alternatively: the formation of the intermediate coating is performed so as to obtain a thickness of the coating intermediate whose maximum thickness depends on the architecture of the microelectronic device to be produced, such as a thickness preferably less than 10 nm for a MOS type transistor and a thickness preferably less than 200 nm for a hybrid laser III-V device. the intermediate coating is completely consumed during the step of forming the first and second contact layers. the thickness of the intermediate coating is greater than 1 nm. the formation of the first and second contact layers comprises carrying out a heat treatment. the method comprising, after carrying out the heat treatment, carrying out a removal of a part of the unreacted metal layer during the heat treatment. the heat treatment is carried out for a period of 10 to 600 seconds and at a temperature between 250 ° C. and 500 ° C. The heat treatment is preferably a rapid thermal annealing (RTP), or a neutral gas laser annealing such as argon (Ar), helium (He), hydrogen (N2) or using a reducing agent such as hydrogen gas (H2). Said heat treatment is carried out at a pressure of, for example, between 1 and 2 atm (atmospheres). the metal layer is formed on the first semiconductor material, outside the dielectric regions of the upper surface of the substrate. at least one of the first and second semiconductor materials is selected from the following materials: silicon, a solid solution of silicon containing carbon, germanium, silicon-germanium, III-V materials composed of elements of columns III and / or V of the standard periodic table of elements. one of the first and second semiconductor materials is selected from silicon, a solid solution of silicon containing carbon, germanium and silicon-germanium; the other of the first and second semiconductor materials is selected from III-V materials composed of elements of columns III and / or V of the standard periodic table of the elements. the first and second semiconductor materials are selected from the following materials: silicon, a solid solution of silicon containing carbon, germanium. the first and second semiconductor materials are selected from III-V materials composed of elements of columns III and / or V of the standard periodic table of the elements. the thickness of the metal layer is greater than 1 nm and depends on that of the intermediate coating. the method comprises, before the formation of the second layer, a deposit of a mask on the upper surface outside the second zone of the upper surface of the substrate so that the second layer is formed only in the second zone of the upper surface of the substrate. The formation of the intermediate coating is carried out before removing the mask. Figure 1 summarizes steps 210 to 260 for manufacturing microelectronic devices according to the method of the invention. FIGS. 2a to 2e illustrate the main steps 210 to 260 for manufacturing transistors of two different types on the same plate, also called a substrate, according to a first embodiment of the invention. Two transistors 101 and 102, respectively NMOS type and PMOS type, will be illustrated in Figures 2a to 2e to facilitate understanding. The invention is not limited to the number of illustrated transistors and some of the layers mentioned below may not be present or other layers may be added without departing from the scope of the present invention.
La figure 2a montre la structure de départ d'un substrat 112 selon un premier mode de réalisation de l'invention. Le plus souvent les circuits intégrés tels que les transistors 101, 102 sont réalisés à partir d'un substrat élaborés de type dit SOI, acronyme de l'anglais « silicon on insulator », c'est-à-dire « silicium sur isolant » et plus généralement « semiconducteur sur isolant ». Dans la figure 2a on retrouve le substrat 112 de type SOI comprenant un substrat initial 113 surmonté d'une couche isolante 114 et d'une couche superficielle 146. Le substrat initial 113 est le plus souvent une tranche homogène de silicium. La couche isolante 114 est préférentiellement une couche d'oxyde enterrée 114 qui assure l'isolation des composants qui seront fabriqués dans la fine couche superficielle 116 de semi-conducteur présente sur la couche enterrée 114. La couche superficielle 146 est constituée le plus souvent de silicium monocristallin. L'isolation des transistors 101, 102 est complétée par la réalisation de tranchées latérales d'isolation dites STI 239, acronyme de l'anglais « shallow trench isolation » c'est-à-dire « tranchées d'isolation peu profondes ». Elles atteignent la couche d'oxyde enterrée 114 pour englober chacun des transistors dans une couche continue d'oxyde 114. Ces tranchées, qui ne sont pas nécessaires à la compréhension de l'invention, ne sont pas représentées en détail.FIG. 2a shows the starting structure of a substrate 112 according to a first embodiment of the invention. Most often the integrated circuits such as transistors 101, 102 are made from an elaborate substrate type called SOI, acronym for "silicon on insulator", that is to say "silicon on insulator" and more generally "semiconductor on insulator". In FIG. 2a there is found the SOI type substrate 112 comprising an initial substrate 113 surmounted by an insulating layer 114 and a surface layer 146. The initial substrate 113 is most often a homogeneous slice of silicon. The insulating layer 114 is preferably a buried oxide layer 114 which insulates the components that will be manufactured in the thin semiconductor surface layer 116 present on the buried layer 114. The surface layer 146 is most often composed of monocrystalline silicon. The isolation of the transistors 101, 102 is completed by the realization of lateral insulation trenches called STI 239, acronym for "shallow trench isolation", that is to say "shallow isolation trenches". They reach the buried oxide layer 114 to encompass each of the transistors in a continuous layer of oxide 114. These trenches, which are not necessary for the understanding of the invention, are not shown in detail.
Un empilement de grille 160a, formé sur la couche superficielle 146, comprend au moins une grille 124a, un masque dur (non illustré en figures) recouvrant la surface supérieure de la grille 124a et des espaceurs 410a recouvrant les flancs de la grille 124a. Un empilement de grille 160b, formé également sur la couche superficielle 146, comprend au moins une grille 124b, un masque dur (non illustré en figures) recouvrant la surface supérieure de la grille 124b et des espaceurs 410b recouvrant les flancs de la grille 124b. Lesdits masques durs sont configurés pour protéger les grilles 124a, 124b lors de la formation des sources et drains tels que des couches 201, 202 (illustrées ultérieurement) par épitaxie ou l'implantation des jonctions n et p. Lesdits masques durs sont également utilisés lors de la réalisation de l'étape 230 (illustrée ultérieurement) de formation d'un revêtement intermédiaire 205. Le matériau de la grille 124a peut être différent de celui de la grille 124b. Le matériau des espaceurs 410a peut également être différent de celui des espaceurs 410b. Ces empilements de grille 160a, 160b, qui ne sont pas nécessaires à la compréhension de l'invention, ne sont pas représentées en détail. L'invention n'est pas limitée aux exemples précédents de réalisation de la préparation du substrat 112, des STI 239, des formations des empilements de grille 160a, 160b et de la préparation de la surface supérieure de la couche superficielle 146 du substrat 112. La figure 2b montre la structure obtenue à l'issue de l'étape 210 de formation d'une première couche 201 d'un premier matériau semi-conducteur sur une première zone pour le transistor 101.35 L'étape 210 consiste à déposer un masque 233 et former ensuite la première couche 201 sur la première zone de la surface supérieure du substrat 112 en dehors de l'empilement de grille 160a. On notera que le terme « zone » peut s'appliquer à toute partie de surface de toutes formes et dimensions adaptées à l'application. Elle peut être en une ou plusieurs portions espacées. Avant de former la première couche 201, un masque 233 est préférentiellement déposé en dehors de la première zone de la surface supérieure du substrat 112 pour que la première couche 201 soit formée uniquement en première zone de la surface supérieure du substrat 112. Plus précisément, le masque 233 est préférentiellement déposé sur une deuxième zone de la surface supérieure du substrat 112 pour couvrir entièrement et protéger ainsi l'empilement de grille 160b et la deuxième zone de la surface supérieure de la couche superficielle 146. Le matériau du masque 233 est par exemple de SiO2.A gate stack 160a, formed on the surface layer 146, comprises at least one gate 124a, a hard mask (not shown in FIGS) covering the upper surface of the gate 124a and spacers 410a covering the sides of the gate 124a. A gate stack 160b, also formed on the surface layer 146, comprises at least one gate 124b, a hard mask (not shown in FIGS) covering the upper surface of the gate 124b and spacers 410b covering the sides of the gate 124b. Said hard masks are configured to protect the grids 124a, 124b during the formation of the sources and drains such as layers 201, 202 (illustrated later) by epitaxy or the implantation of the n and p junctions. Said hard masks are also used when performing step 230 (illustrated later) of formation of an intermediate coating 205. The material of the grid 124a may be different from that of the grid 124b. The material of the spacers 410a may also be different from that of the spacers 410b. These grid stacks 160a, 160b, which are not necessary for the understanding of the invention, are not shown in detail. The invention is not limited to the preceding examples of the preparation of the substrate preparation 112, the STI 239, the formation of the grid stacks 160a, 160b and the preparation of the upper surface of the surface layer 146 of the substrate 112. FIG. 2b shows the structure obtained at the end of the step 210 of forming a first layer 201 of a first semiconductor material on a first zone for the transistor 101.35. The step 210 consists in depositing a mask 233 and then forming the first layer 201 on the first area of the upper surface of the substrate 112 outside the gate stack 160a. It should be noted that the term "zone" can be applied to any surface part of any shape and size suitable for the application. It can be in one or more spaced apart portions. Before forming the first layer 201, a mask 233 is preferably deposited outside the first zone of the upper surface of the substrate 112 so that the first layer 201 is formed solely in the first zone of the upper surface of the substrate 112. More specifically, the mask 233 is preferably deposited on a second zone of the upper surface of the substrate 112 to completely cover and thus protect the grid stack 160b and the second zone of the upper surface of the surface layer 146. The material of the mask 233 is by example of SiO2.
La formation de la première couche 201 est ensuite effectuée sur la première zone par un procédé tel que l'épitaxie sélective du premier matériau semi-conducteur. Cette première couche 201 est destinée à participer à la formation d'une première couche de contact 281 (décrite ultérieurement). Ce premier matériau semi-conducteur est différent d'un deuxième matériau semi-conducteur utilisé pour former ultérieurement une autre couche de contact 282 (décrite ultérieurement). De manière préférentielle mais non limitative, au moins l'un parmi les premier et deuxième matériaux semi-conducteur sont choisis parmi des matériaux suivants : le silicium, une solution solide de silicium contenant du carbone, le germanium, le silicium-germanium, des matériaux composés d'éléments des colonnes III et/ou V de la classification périodique des éléments des éléments, selon les besoins. De manière plus avantageuse mais non limitative, au moins l'un desdits premier et deuxième matériaux semi-conducteurs est choisi parmi les matériaux suivants : le silicium, une solution solide de silicium contenant du carbone, le germanium et le silicium-germanium; l'autre desdits premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments.35 Ainsi, la première couche 201 est formée de part et d'autre de l'empilement de grille 160a sur la première zone du substrat 112. De manière préférentielle mais non limitative, l'épaisseur de la première couche est de 5 à 20 nm (nanomètres).The formation of the first layer 201 is then performed on the first zone by a method such as the selective epitaxy of the first semiconductor material. This first layer 201 is intended to participate in the formation of a first contact layer 281 (described later). This first semiconductor material is different from a second semiconductor material used to subsequently form another contact layer 282 (described later). In a preferential but nonlimiting manner, at least one of the first and second semiconductor materials are chosen from the following materials: silicon, a solid solution of silicon containing carbon, germanium, silicon-germanium, materials composed of elements of columns III and / or V of the periodic table of elements of the elements, as appropriate. In a more advantageous but nonlimiting manner, at least one of said first and second semiconductor materials is selected from the following materials: silicon, a solid solution of silicon containing carbon, germanium and silicon-germanium; the other of said first and second semiconductor materials is selected from materials composed of elements of columns III and / or V of the standard periodic table of the elements. Thus, the first layer 201 is formed on either side of the gate stack 160a on the first zone of the substrate 112. Preferably, but not limited to, the thickness of the first layer is 5 to 20 nm (nanometers).
Le masque 233 est ensuite retiré après la formation de la première couche 201. L'invention n'est pas limitée au cas précédent pour lequel il y a la réalisation du masque 233 ni aux modes de réalisation de la première couche 201. La figure 2c montre la structure obtenue à l'issue des étapes 220, 230 respectivement de formation d'une deuxième couche 202 et de formation d'un revêtement intermédiaire 205. Cette deuxième couche 202 est destinée à participer à la formation de la deuxième couche de contact 282 (décrite ultérieurement). De la même façon de la réalisation de l'étape 210, l'étape 220 consiste à déposer un masque 231 et former ensuite la deuxième couche 202 sur la deuxième zone de la surface supérieure du substrat 112 en dehors de l'empilement de grille 160b. 20 Avant de former la deuxième couche 202, un masque 231 est préférentiellement déposé en dehors de la deuxième zone de la surface supérieure du substrat 112 pour que la deuxième couche 202 soit formée uniquement en deuxième zone de la surface supérieure du substrat 112. Plus précisément, le masque 231 est 25 préférentiellement déposé sur une première zone de la surface supérieure du substrat 112 pour couvrir entièrement et protéger ainsi l'empilement de grille 160a et la première zone de la surface supérieure de la couche superficielle 146. Le matériau du masque 231 est par exemple du SiO2. 30 La formation de la deuxième couche 202 est ensuite effectuée de manière telle que l'épitaxie sélective du deuxième matériau semi-conducteur. Pour rappel, le deuxième matériau semi-conducteur est différent que le premier matériau semiconducteur. 15 Ainsi, la deuxième couche 202 est formée de part et d'autre de l'empilement de grille 160b sur la deuxième zone du substrat 112. De manière préférentielle mais non limitative, l'épaisseur de la deuxième couche est de 5 à 20 nm.The mask 233 is then removed after the formation of the first layer 201. The invention is not limited to the preceding case for which there is the embodiment of the mask 233 or the embodiments of the first layer 201. FIG. 2c shows the structure obtained at the end of the steps 220, 230 respectively of formation of a second layer 202 and formation of an intermediate coating 205. This second layer 202 is intended to participate in the formation of the second contact layer 282 (described later). In the same way of carrying out step 210, step 220 consists in depositing a mask 231 and then forming the second layer 202 on the second zone of the upper surface of the substrate 112 outside the grid stack 160b . Before forming the second layer 202, a mask 231 is preferably deposited outside the second zone of the upper surface of the substrate 112 so that the second layer 202 is formed only in the second zone of the upper surface of the substrate 112. More precisely , the mask 231 is preferably deposited on a first zone of the upper surface of the substrate 112 to completely cover and thus protect the grid stack 160a and the first zone of the upper surface of the surface layer 146. The mask material 231 is for example SiO2. The formation of the second layer 202 is then performed such that the selective epitaxy of the second semiconductor material. As a reminder, the second semiconductor material is different than the first semiconductor material. Thus, the second layer 202 is formed on either side of the gate stack 160b on the second zone of the substrate 112. Preferably, but not limited to, the thickness of the second layer is 5 to 20 nm .
L'invention n'est pas limitée à la réalisation du masque 231 ni aux modes de réalisation de la deuxième couche 202. L'étape 230 consiste à former un revêtement intermédiaire 205 fait du premier matériau semi-conducteur, sur la deuxième couche 202. L'épaisseur maximale du revêtement intermédiaire 205 dépend préférentiellement de l'architecture du dispositif microélectronique à réaliser. Dans ce mode de réalisation des transistors 101 et 102, le revêtement intermédiaire 205 est une fine couche d'épaisseur comprise préférentiellement entre 1 et 10 nm et préférentiellement entre 1 et 5 nm, déposée préférentiellement de façon sélective sur la deuxième couche 202. Le revêtement intermédiaire 205 est formé de part et d'autre de l'empilement de grille 160b et peut être cristallin ou non, épitaxié ou non. L'invention n'exclut pas que le revêtement intermédiaire 205 soit déposé sur d'autre zones exposées à la surface du dispositif à ce moment du procédé. Par exemple, une partie de grille de transistor (en polysilicium notamment) peut être aussi recouverte et subir le traitement thermique pour améliorer ses propriétés. Lors d'une étape ultérieure 260 de formation de deux composés intermétalliques ou solutions solides (décrits ultérieurement), il sera important de faire réagir la totalité de ce revêtement intermédiaire 205 avec une couche métallique 207a, 207b (formée à l'étape ultérieure 250) dont l'épaisseur sera ajustée en conséquence. Le masque 231 est retiré après la formation de la deuxième couche 202 et du revêtement intermédiaire 205.The invention is not limited to the embodiment of the mask 231 or the embodiments of the second layer 202. The step 230 consists in forming an intermediate coating 205 made of the first semiconductor material, on the second layer 202. The maximum thickness of the intermediate coating 205 preferably depends on the architecture of the microelectronic device to be produced. In this embodiment of the transistors 101 and 102, the intermediate coating 205 is a thin layer of thickness preferably between 1 and 10 nm and preferably between 1 and 5 nm, preferably deposited selectively on the second layer 202. The coating intermediate 205 is formed on either side of the gate stack 160b and can be crystalline or not, epitaxial or not. The invention does not exclude that the intermediate coating 205 is deposited on other areas exposed to the surface of the device at this time of the process. For example, a transistor gate part (in particular polysilicon) can also be covered and undergo the heat treatment to improve its properties. In a subsequent step 260 of forming two intermetallic compounds or solid solutions (described later), it will be important to react all of this intermediate coating 205 with a metal layer 207a, 207b (formed in the subsequent step 250) whose thickness will be adjusted accordingly. The mask 231 is removed after the formation of the second layer 202 and the intermediate coating 205.
L'invention n'est pas limitée aux exemples de réalisation du revêtement intermédiaire 205. La figure 2d montre la structure obtenue à l'issue de l'étape 250 de formation d'une couche métallique 207a, 207b respectivement pour les transistors 101, 102.The invention is not limited to the embodiments of the intermediate coating 205. FIG. 2d shows the structure obtained after the step 250 of forming a metal layer 207a, 207b respectively for the transistors 101, 102 .
Afin de faciliter la réalisation de l'étape 250, une étape 240 de préparation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est réalisée avant l'étape 250.In order to facilitate the execution of step 250, a step 240 for preparing the upper surfaces of the first layer 201 and the intermediate coating 205 is performed before step 250.
Cette étape 240 est optionnelle selon la nature du premier matériau et les type de dispositifs à réaliser. Un exemple de la réalisation de l'étape 240 composée de quatre étapes 310 à 340 sera illustré ci-dessous. L'invention n'est pas limitée aux modes de réalisation de l'étape optionnelle 240 ; c'est-à-dire l'étape 240 ne comprend pas nécessairement toutes les quatre étapes 310 à 340 et pourrait être réalisée autrement. L'étape 310 consiste à nettoyer la surface supérieure de la structure obtenue après la réalisation de l'étape 230 comprenant les surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205. Une solution de nettoyage par exemple d'acide fluorhydrique est utilisée à cette étape. L'étape 320 de sensibilisation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est réalisée en utilisant une solution de sensibilisation par exemple une solution acide de sel d'étain. Cette solution de sensibilisation peut également contenir un additif modifiant les propriétés d'adsorption des ions étain. Un exemple de formation de la composition de la solution de sensibilisation est décrit dans le tableau ci-dessous : Solution aqueuse SnCl2 (chlorure HCI (chlorure H20 d'étain(II)), 2H20 d'hydrogène) 2,26 g (gramme) 0.8 mL (millilitre) 100 mL L'étape 330 d'activation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est ensuite réalisée en utilisant une solution d'activation par exemple de palladium. La composition de la solution d'activation peut être variée et adaptée selon la nature d'un premier matériau semi-conducteur à employer.This step 240 is optional depending on the nature of the first material and the type of devices to be produced. An example of carrying out step 240 consisting of four steps 310 to 340 will be illustrated below. The invention is not limited to the embodiments of the optional step 240; that is, step 240 does not necessarily include all four steps 310 to 340 and could be done otherwise. Step 310 consists of cleaning the upper surface of the structure obtained after the completion of step 230 comprising the upper surfaces of the first layer 201 and the intermediate coating 205. A cleaning solution for example hydrofluoric acid is used to this step. The sensitization step 320 of the upper surfaces of the first layer 201 and the intermediate coating 205 is carried out using a sensitizing solution, for example an acid solution of tin salt. This sensitization solution may also contain an additive modifying the adsorption properties of tin ions. An example of formation of the composition of the sensitizing solution is described in the table below: Aqueous solution SnCl 2 (HCl chloride (H 2 tin chloride (II)), 2H 2 O hydrogen) 2.26 g (gram) 0.8 ml (milliliter) 100 ml The step 330 of activating the upper surfaces of the first layer 201 and the intermediate coating 205 is then carried out using an activation solution, for example palladium. The composition of the activating solution may be varied and adapted depending on the nature of a first semiconductor material to be employed.
Deux exemples de formation de la composition de la solution d'activation sont décrits dans les deux tableaux ci-dessous : L'application de la solution d'activation sur le silicium et le silicium-germanium (SiGe): Solution PdC12 (palladium(II) chloride), 2H20 HCI CH3COOH H2O aqueuse (acide acétique) 0,02 g 0,02 mL 100 mL 100 mL L'application de la solution d'activation sur le silicium : Solution HF 1% CH3COOH HCI 37% PdAc H20 aqueuse 99% 149,8 g 251,50 g 2,7 g 0,0509 g 95,95 g L'application de la solution d'activation sur le silicium, le SiGe, l'oxyde de silicium (Si0x), le nitrure de silicium (SixNy) Solution aqueuse PdC12, 2H20 HCI 37% H20 0,02 g 0.02 mL 200 mL La solution d'activation est avantageusement configurée pour activer les zones des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 sur lesquelles une couche métallique 207a, 207b est à former, et, préférentiellement pour ne pas activer des zones telles que les parties diélectriques.Two examples of formation of the composition of the activation solution are described in the two tables below: Application of the activation solution on silicon and silicon-germanium (SiGe): Solution PdC12 (palladium (II) chloride), 2H2O HCl CH3COOH H2O aqueous (acetic acid) 0.02 g 0.02 mL 100 mL 100 mL The application of the activating solution to silicon: HF solution 1% CH3COOH HCl 37% PdAc H20 aqueous 99 % 149.8 g 251.50 g 2.7 g 0.0509 g 95.95 g The application of the activation solution on silicon, SiGe, silicon oxide (Si0x), silicon nitride (SixNy) Aqueous solution PdCl2, 2H2O HCl 37% H2O 0.02 g 0.02 mL 200 mL The activation solution is advantageously configured to activate the areas of the upper surfaces of the first layer 201 and the intermediate coating 205 on which a metal layer 207a, 207b is to be formed, and preferably not to activate zones such as dielectric parts.
Cela permet de rendre sélective la formation de la couche métallique 207a, 207b. Ensuite, l'étape 340 de rinçage post-activation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est effectuée. Cette étape 340 peut être réalisée de différentes manières telles qu'un rinçage EDI (abrégée de « Electrodesionisation ») uniquement, un rinçage EDI sous ultrasons, ou un rinçage réalisé dans des bains successifs de EDI / HF / EDI. Cette étape 340 permet d'optimiser la réalisation de l'étape suivante 250 comportant par exemple un dépôt du nickel (Ni) par voie électrochimique non assistée et ce en fonction de l'intégration et du substrat.This makes it possible to selectively form the formation of the metal layer 207a, 207b. Then, step 340 of post-activation rinse of the upper surfaces of the first layer 201 and the intermediate coating 205 is performed. This step 340 may be performed in various ways such as an EDI (abbreviated "Electrodeionization") rinse only, an EDI rinse under ultrasound, or a rinse performed in successive EDI / HF / EDI baths. This step 340 makes it possible to optimize the realization of the following step 250 comprising, for example, a deposition of the nickel (Ni) electrochemically unassisted and this depending on the integration and the substrate.
Ensuite, l'étape 250 de formation d'une couche métallique 207a, 207b respectivement pour les transistors 101, 102 est effectuée. Cette étape 250 consiste à former la couche métallique 207a, 207b au dessus du revêtement intermédiaire 205 et de la première couche 201 par voie électrochimique non assistée (de l'anglais « electroless deposition »). Une solution utilisée dans un bain contenant par exemple un sel de métal, un agent réducteur, un agent complexant et un stabilisateur est utilisée afin d'effectuer une réaction chimique pour former ensuite la couche métallique 207a, 207b. Par exemple, la couche métallique 207a, 207b de matériau à base du nickel (Ni) est obtenue à l'issue de la réalisation d'un bain de nickel par voie électrochimique non assistée en utilisant une solution telle qu'une solution commerciale Xenolyte Ni HP par le fabriquant ATOTECH. Cette solution Xenolyte comporte un sel de métal, un agent réducteur, un agent complexant et un stabilisateur.Then, the step 250 of forming a metal layer 207a, 207b respectively for the transistors 101, 102 is performed. This step 250 consists in forming the metal layer 207a, 207b above the intermediate coating 205 and the first layer 201 electrochemically unassisted (the English "electroless deposition"). A solution used in a bath containing, for example, a metal salt, a reducing agent, a complexing agent and a stabilizer is used in order to effect a chemical reaction to subsequently form the metal layer 207a, 207b. For example, the metal layer 207a, 207b of nickel-based material (Ni) is obtained at the end of the production of a bath of nickel electrochemically unassisted using a solution such as a commercial solution Xenolyte Ni HP by the manufacturer ATOTECH. This Xenolyte solution comprises a metal salt, a reducing agent, a complexing agent and a stabilizer.
Les conditions de réalisation d'un bain, telles que la température et le Potentiel hydrogène (pH), dépendent des facteurs de la solution commerciale ou la solution formulée tels que la composition du bain, les concentrations des différents constituants du bain, etc. Prenons l'exemple ci-dessus, la réaction chimique est effectuée entre 60 et 80 °C selon les substrats 112 employés et préférentiellement entre 70 et 75 °C. Le matériau de la couche métallique 207a, 207b peut être un métal ou un alliage, selon la solution à appliquer choisie. L'épaisseur de la couche métallique 207a, 207b est déterminée en fonction de celle du revêtement intermédiaire 205 et devrait être préférentiellement supérieure à une épaisseur seuil (i.e. entre 1 à 20 nm) correspondant à l'épaisseur nécessaire pour consommer totalement le revêtement intermédiaire 205 lors de la réalisation de l'étape suivante 260 de formation de première et deuxième couches de contact 281, 282.The conditions of realization of a bath, such as the temperature and the hydrogen potential (pH), depend on the factors of the commercial solution or the solution formulated such as the composition of the bath, the concentrations of the various constituents of the bath, etc. Take the example above, the chemical reaction is carried out between 60 and 80 ° C depending on the substrates 112 used and preferably between 70 and 75 ° C. The material of the metal layer 207a, 207b may be a metal or an alloy, depending on the chosen solution to be applied. The thickness of the metal layer 207a, 207b is determined according to that of the intermediate coating 205 and should preferably be greater than a threshold thickness (ie between 1 to 20 nm) corresponding to the thickness necessary to consume completely the intermediate coating 205 when performing the next step 260 forming first and second contact layers 281, 282.
Afin de déterminer ladite épaisseur seuil de la couche métallique 207a, 207b, Une possibilité est de calculer le volume Vat d'un atome du matériau pour chacune couche i telle que le revêtement intermédiaire (RI) 205, la couche métallique (CM) 207a et 207b, les couches de contact (CC) 281, 282 (formées ultérieurement à l'étape 260). Les valeurs Vat pour les trois couches ci-dessus sont donc respectivement représentées comme VatRI, V _ atCM, Vatcc Un exemple de calcul sur la valeur Vat est présenté dans les formules ci-dessous : Vat = VMa' / Nat Où VMa' représente le volume de la maille cristalline du matériau de la couche i, et Nat représente le nombre d'atome par maille du matériau de la couche i.In order to determine said threshold thickness of the metal layer 207a, 207b, one possibility is to calculate the volume Vat of an atom of the material for each layer i such that the intermediate coating (RI) 205, the metallic layer (CM) 207a and 207b, the contact layers (CC) 281, 282 (subsequently formed in step 260). The values Vat for the three layers above are therefore respectively represented as VatRI, V _ atCM, Vatcc. An example of calculation on the value Vat is presented in the formulas below: Vat = VMa '/ Nat Where VMa' represents the volume of the crystalline mesh of the material of the layer i, and Nat represents the number of atoms per mesh of the material of the layer i.
Deux exemples de calcul de la valeur VMa' : - Phase cubique : VMa' = a3 - Phase orthorhombique : VMa' = a*b*c Où a, b et c représentent les paramètres de maille. Ainsi, les valeurs VatRI, VatCM, Vatcc peuvent être obtenues et, par conséquent, ladite épaisseur seuil de la couche métallique 207a, 207b pourra être obtenue en calculant le ratio de volume tel que Vatcm / VatRI présenté dans le tableau ci-dessous : RI (revêtement + CM (couche métallique CC (couches de contact intermédiaire 205) 207a, 207b) 281, 282) VatRI VatCM VatCC 1 VatCM / VatRI VatCC/ VatRI Le tableau ci-dessous présente deux exemples chiffrés avec le premier matériau semi-conducteur du revêtement intermédiaire 205 est le silicium : RI (revêtement + CM (couche métallique CC (couches de intermédiaire 205) 207a, 207b) contact 281, 282) Matériau 2 Si Ni NiSi2 Ratio de 1 VatCM / (2 x VatR5 = VatCC / (2 x VatR5 = volume 0.27 1.97 Matériau Si Ni NiSi Ratio de 1 VatCM / Vat = VatCC / Vat = volume 0.55 1.2 Où: VatNi = (3.535.10-10)3 / 4 = 1.10435.10-29 Vat (5.4309.10-10)3 / 8 = 2.00228.10-29 vatNiSi2 = (5.406.10-10) / 4 = 3.94974.10-29 vatNisi = (5.23*3.258*7.04.10-10) / 4 = 2.41202.10-29 Le tableau ci-dessous présente plus d'exemples chiffrés avec le premier matériau semi-conducteur du revêtement intermédiaire 205 est le silicium : RI (revêtement CM (couche métallique CC (couches de intermédiaire 205) 207a, 207b) contact 281, 282) / siliciure formé Si Ni NiSi 1 0.55 1.2 2 Si Ni NiSi2 1 0.27 1.97 Si 2 Pd Pd2Si 1 1.47 1.76 Si Pt PtSi 1 0.74 1.47 Si 2 Co Co2Si 1 1.1 1.61 2Si Ti TiSi2 2.24 0.45 Le tableau ci-dessous présente des exemples chiffrés avec le premier matériau semi-conducteur du revêtement intermédiaire 205 est le germanium : RI (revêtement CM (couche métallique CC (couches de intermédiaire 205) 207a, 207b) contact 281, 282) / Germaniure formé Ge Ni NiGe 1 0.46 0.41 Ge 2 Ni Ni2Ge 1 0.97 0.62 Ge Pd PdGe 1 0.65 0.43 Ge Pt PtGe 1 0.67 0.45 Pour faciliter la compréhension, trois exemples d'une séquence de réalisation des étapes 240 (comportant des étapes 310 à 340) et 250 sont brièvement décrit ci- dessous. Plusieurs fluides, comme indiquées dans les trois tableaux ci-dessous, sont avantageusement appliquées successivement aux surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205. Les paramètres utilisables respectivement correspondants à chaque fluide sont également indiqués dans les tableaux de phases successives ci-dessous. L'application des fluides se commence par l'acide et se termine par de l'eau désionisée (EDI) ou par de l'eau H20. Le premier exemple d'une séquence de réalisation des étapes 240 (comportant des étapes 310 à 340) et 250 : Solution HF 1% (acide Sn2+ H20 Pd2+ H20 Ni2+ EDI aqueuse fluorhydrique) Durée 10 600 10 120 10 30 10 (secondes) Température (°C) Température TA TA TA TA 75 TA ambiante (TA) Le deuxième exemple : Solution HF 1% Sn2+ H2O Pc12+ H2O HF H2O Ni2+ EDI aqueuse 0.1% Durée 10 600 10 30 10 10 10 20 10 (secondes) Température (°C) Température TA TA TA TA TA TA 75 TA ambiante (TA) Le troisième exemple : Solution HF 1% Sn2+ H2O Pc12+ H20/US N i2+ EDI aqueuse Durée 10 600 10 120 120 30 10 (secondes) Température (°C) Température TA TA TA TA 75 TA ambiante (TA) A l'issue de cette étape 340, plusieurs fonctions, telles que l'élimination des résidus de solution utilisée (i.e. le premier exemple), l'élimination du palladium (i.e. le deuxième exemple) sur l'oxyde de silicium (Si0x) ou le nitrure de silicium (SixNy) pour obtenir un dépôt de nickel uniquement sur les substrats semi-conducteurs (Si, SiGe), et l'amélioration de la qualité telle que l'épaisseur et la rugosité plus faibles de la couche métallique 207a, 207b formée ultérieurement (par dépôt du nickel par exemple), sont obtenues selon des modes de réalisations différents. Ainsi, la couche métallique 207a, 207b est donc formée de façon sélective sur le premier matériau semi-conducteur plutôt que sur des éléments diélectriques tels que les STI 239, les espaceurs 410a, 410b et les masques durs recouvrant les grilles 124a, 124b. Cela dépend de la solution de Pd utilisée et/ou du rinçage associé tel que les trois rinçages mentionnés ci-dessus dans la description concernant l'étape 340. La couche métallique 207a, 207b est donc formée vis-à-vis des STI 239 et également des espaceurs 410a, 410b. La portion 207a de la couche métallique est positionnée au-dessus de la première couche 201 et formée autour de l'empilement de grille 160a. La portion 207b de la couche métallique est positionnée au dessus du revêtement intermédiaire 205 et formée autour de l'empilement de grille 160b.Two examples of calculation of the value VMa ': - Cubic phase: VMa' = a3 - Orthorhombic phase: VMa '= a * b * c Where a, b and c represent the parameters of mesh. Thus, the values VatRI, VatCM, Vatcc can be obtained and, consequently, said threshold thickness of the metal layer 207a, 207b can be obtained by calculating the volume ratio such as Vatcm / VatRI presented in the table below: RI (Coating + CM (DC metal layer (intermediate contact layers 205) 207a, 207b) 281, 282) VatRI VatCM VatCC 1 VatCM / VatRI VatCC / VatRI The table below presents two encrypted examples with the first semiconductor material of the intermediate coating 205 is silicon: RI (coating + CM (metal layer CC (intermediate layers 205) 207a, 207b) contact 281, 282) Material 2 Si Ni NiSi2 Ratio of 1 VatCM / (2 x VatR5 = VatCC / (2 x VatR5 = volume 0.27 1.97 Material If Ni NiSi Ratio of 1 VatCM / Vat = VatCC / Vat = volume 0.55 1.2 Where: VatNi = (3.535.10-10) 3/4 = 1.10435.10-29 Vat (5.4309.10- 10) 3/8 = 2.00228.10-29 vatNiSi2 = (5.406.10-10) / 4 = 3.94974.10-29 vatNisi = (5.23 * 3.258 * 7.04.10- 10) / 4 = 2.41202.10-29 The table below shows more numerical examples with the first intermediate coating semiconductor material 205 is silicon: RI (CM coating (metal layer CC (intermediate layers 205) 207a, 207b) contact 281, 282) / silicide formed Si Ni NiSi 1 0.55 1.2 2 Si Ni NiSi2 1 0.27 1.97 If 2 Pd Pd2Si 1 1.47 1.76 If Pt PtSi 1 0.74 1.47 If 2 Co Co2Si 1 1.1 1.61 2Si Ti TiSi2 2.24 0.45 The table below shows numerical examples with the first semiconductor material of the intermediate coating 205 is the germanium: RI (CM coating (metal layer CC (intermediate layers 205) 207a, 207b) contact 281, 282) / Germaniure formed Ge Ni NiGe 1 0.46 0.41 Ge 2 Ni Ni2Ge 1 0.97 0.62 Ge Pd PdGe 1 0.65 0.43 Ge Pt PtGe 1 0.67 0.45 For ease of understanding, three examples of an execution sequence of steps 240 (comprising steps 310 to 340) and 250 are briefly described below. Several fluids, as indicated in the three tables below, are advantageously applied successively to the upper surfaces of the first layer 201 and the intermediate coating 205. The usable parameters respectively corresponding to each fluid are also indicated in the tables of successive phases herein. below. The application of the fluids begins with the acid and ends with deionized water (EDI) or H20 water. The first example of a sequence for carrying out steps 240 (comprising steps 310 to 340) and 250: HF solution 1% (Sn2 + H20 acid Pd2 + H20 Ni2 + hydrofluoric aqueous EDI) Time 10 600 10 120 10 30 10 (seconds) Temperature (° C) Temperature TA TA RT TA 75 TA ambient (TA) The second example: HF solution 1% Sn2 + H2O Pc12 + H2O HF H2O Ni2 + Aqueous EDI 0.1% Duration 10 600 10 30 10 10 10 20 10 (seconds) Temperature (° C) Temperature TA TA TA TA RT TA 75 TA Ambient (TA) The third example: HF solution 1% Sn2 + H2O Pc12 + H20 / US N i2 + Aqueous EDI Time 10 600 10 120 120 30 10 (seconds) Temperature (° C) Temperature At the end of this step 340, several functions, such as the elimination of the residues of solution used (ie the first example), the elimination of palladium (ie the second example) on silicon oxide (Si0x) or silicon nitride (SixNy) to obtain a nickel deposit only on the substrates semiconductors (Si, SiGe), and the improvement of the quality such as the lower thickness and roughness of the subsequently formed metal layer 207a, 207b (by nickel deposition, for example) are obtained according to different achievements. Thus, the metal layer 207a, 207b is thus formed selectively on the first semiconductor material rather than on dielectric elements such as STIs 239, spacers 410a, 410b and hard masks covering grids 124a, 124b. This depends on the solution of Pd used and / or the associated rinsing such as the three rinses mentioned above in the description relating to step 340. The metal layer 207a, 207b is therefore formed vis-à-vis the STI 239 and also spacers 410a, 410b. The portion 207a of the metal layer is positioned above the first layer 201 and formed around the gate stack 160a. The portion 207b of the metal layer is positioned above the intermediate coating 205 and formed around the gate stack 160b.
Selon l'invention, les empilements de grille 160a, 160b ne sont pas couverts par la couche métallique 207a, 207b, ce qui permet de réduire la quantité du matériau de la couche métallique perdue par rapport à un procédé connu. Pour rappel, selon un procédé connu de dépôt PVD, les empilements de grille sont totalement couverts par une couche métallique. Pourtant, lors d'une étape suivante de recuit (décrite ultérieurement), les parties de la couche métallique recouvrant les empilements de grille ne réagiront pas avec des zones diélectriques telles que les espaceurs 410a, 410b et les masques durs (non illustré en figures) recouvrant respectivement les surfaces supérieures des grilles 124a, 124b ; c'est-à- dire lesdites parties de la couche métallique sont non-désirées et seront perdues, ce qui entraînera à une consommation inutile du matériau de la couche métallique au cours de l'étape de recuit. De plus, la séquence de fabrication des dispositifs est simplifiée car le procédé de l'invention ne nécessite plus systématiquement de retirer lesdites parties de la couche métallique n'ayant pas réagi. La figure 2e montre la structure obtenue à l'issue de l'étape 260 de formation de première et deuxième couches de contact 281, 282 respectivement pour les transistors 101, 102. Ces couches de contact 281, 282 sont de façon générale des portions de dispositifs, servant avantageusement à la conduction électrique, issues du procédé de l'invention. L'étape 260 consiste à réaliser préférentiellement un traitement thermique de sorte à former les deux couches de contact comprenant : - la première couche de contact 281 d'un premier composé intermétallique ou solution solide composé des deux matériaux suivants : le matériau de la couche métallique 207a et le premier matériau semi-conducteur d'au moins une portion supérieure de la première couche 201 ; - la deuxième couche de contact 282 d'un deuxième composé intermétallique ou solution solide composé des trois matériaux suivants : le matériau de la couche métallique 207b, le premier matériau semi-conducteur dans lequel est fait le revêtement intermédiaire 205 et le deuxième matériau semi-conducteur d'au moins une portion supérieure de la deuxième couche 202.According to the invention, the grid stacks 160a, 160b are not covered by the metal layer 207a, 207b, which makes it possible to reduce the amount of material of the lost metal layer compared to a known method. As a reminder, according to a known method of PVD deposition, the grid stacks are completely covered by a metal layer. However, in a subsequent annealing step (described later), the portions of the metal layer covering the gate stacks will not react with dielectric areas such as spacers 410a, 410b and hard masks (not shown in FIGS. covering respectively the upper surfaces of the grids 124a, 124b; that is, said portions of the metal layer are undesired and will be lost, which will result in unnecessary consumption of the metal layer material during the annealing step. In addition, the manufacturing sequence of the devices is simplified because the method of the invention no longer systematically requires removing said parts of the unreacted metal layer. FIG. 2e shows the structure obtained at the end of step 260 for forming first and second contact layers 281, 282 respectively for transistors 101, 102. These contact layers 281, 282 are generally portions of devices, advantageously serving for electrical conduction, resulting from the method of the invention. Step 260 consists in preferentially carrying out a heat treatment so as to form the two contact layers comprising: the first contact layer 281 of a first intermetallic compound or solid solution composed of the following two materials: the material of the metallic layer 207a and the first semiconductor material of at least an upper portion of the first layer 201; the second contact layer 282 of a second intermetallic compound or solid solution composed of the following three materials: the material of the metal layer 207b, the first semiconductor material in which the intermediate coating 205 is made and the second semi-material conduct of at least an upper portion of the second layer 202.
Les paramètres de ce recuit sont déterminés selon les premier et/ou deuxième matériaux semi-conducteurs et/ou le matériau de la couche métallique 207a, 207b employés. Les premier et deuxième composés intermétalliques ou solutions solides obtenus peuvent être soit un composé intermétallique (entre un métal et un matériau semi-conducteur) soit un alliage métal/semi-conducteur. Il peut typiquement s'agir d'une siliciuration lorsqu'un des premier et deuxième matériaux est ou comprend du silicium. Prenant un exemple préférentiel où le premier matériau ou le deuxième matériau est choisi parmi le silicium, le silicium-germanium (SiGe) ou le silicium carbone (SiC), le traitement thermique est effectué par exemple à une température 250 °C à 500 °C pendant 10 à 120 seconds pour provoquer une réaction de siliciuration et obtenir ainsi les premier et deuxième composés intermétalliques ou solutions solides qui sont deux siliciures différents.The parameters of this annealing are determined according to the first and / or second semiconductor materials and / or the material of the metal layer 207a, 207b employed. The first and second intermetallic compounds or solid solutions obtained can be either an intermetallic compound (between a metal and a semiconductor material) or a metal / semiconductor alloy. It can typically be siliciding when one of the first and second materials is or comprises silicon. Taking a preferred example where the first material or the second material is selected from silicon, silicon-germanium (SiGe) or silicon carbon (SiC), the heat treatment is carried out for example at a temperature of 250 ° C. to 500 ° C. for 10 to 120 seconds to cause a silicidation reaction and thereby obtain the first and second intermetallic compounds or solid solutions which are two different silicides.
Grace à l'utilisation du revêtement intermédiaire 205, lors d'un seul traitement thermique, les deux couches de contact 281, 282, pourtant de différentes compositions, peuvent être plus homogènes et uniformes au niveau de l'épaisseur, de la composition, de la rugosité, etc. De plus, comme mentionné ci-dessus, le revêtement intermédiaire 205 est totalement consommé lors du traitement thermique pour ne pas perturber les fonctionnalités des transistors 101, 102. Ce procédé de l'invention peut être également employé pour d'autres applications telles que des dispositifs laser hybride III-V. L'expression « III-V » vise, comme mentionné ci-dessus, des matériaux comprenant au moins un élément faisant partie des éléments des colonnes III et V de la classification périodique des éléments. La formation des deux couches de contacts 581, 582 d'un dispositif laser hybride III-V selon un deuxième mode de réalisation de l'invention sera illustrée en figures 3a à 3f et décrite brièvement par la suite.35 La figure 3a montre la structure de départ comprenant une couche de matériau diélectrique 317, un empilement de couches III-V 509 au dessus d'une deuxième couche 502. L'empilement de couches III-V 509 dont la couche supérieure est une première couche 501 comprend plusieurs couches tampons (de l'anglais « buffer layers ») déposées successivement au dessus de la première couche 501. La première couche 501 est d'un premier matériau semi-conducteur et destinée à participer à la formation d'une première couche de contact 581. La deuxième couche 502 d'un deuxième matériau semi-conducteur est destinée à participer à la formation d'une deuxième couche de contact 582.Thanks to the use of the intermediate coating 205, during a single heat treatment, the two contact layers 281, 282, although of different compositions, can be more homogeneous and uniform in terms of thickness, composition, roughness, etc. In addition, as mentioned above, the intermediate coating 205 is completely consumed during the heat treatment so as not to disturb the functionalities of the transistors 101, 102. This method of the invention can also be used for other applications such as hybrid laser III-V devices. The expression "III-V" refers, as mentioned above, to materials comprising at least one element forming part of the elements of columns III and V of the periodic table of elements. The formation of the two contact layers 581, 582 of a hybrid laser device III-V according to a second embodiment of the invention will be illustrated in FIGS. 3a to 3f and briefly described below. FIG. 3a shows the structure starting device comprising a layer of dielectric material 317, a stack of III-V layers 509 over a second layer 502. The stack of III-V layers 509 whose upper layer is a first layer 501 comprises a plurality of buffer layers ( of the English "buffer layers") deposited successively above the first layer 501. The first layer 501 is of a first semiconductor material and intended to participate in the formation of a first contact layer 581. The second layer 502 of a second semiconductor material is intended to participate in the formation of a second contact layer 582.
Selon ce mode de réalisation de fabrication d'un dispositif laser hybride III-V, les premier et deuxième matériaux semi-conducteurs sont avantageusement choisis parmi des matériaux composés d'éléments des colonnes III et V du tableau périodique standard des éléments. Par exemple, la première couche 501, déposée au dessus des couches tampon « InGaAs », est d'un premier matériau semi-conducteur « InGaAs » composé de matériaux tels que l'indium, le gallium et l'arsenic. Le deuxième matériau semi-conducteur de la deuxième couche 502 est préférentiellement d'un matériau « InP » composé de phosphure et d'indium.According to this embodiment of manufacture of a hybrid laser device III-V, the first and second semiconductor materials are advantageously chosen from materials composed of elements of columns III and V of the standard periodic table of the elements. For example, the first layer 501, deposited above the "InGaAs" buffer layers, is of a first "InGaAs" semiconductor material composed of materials such as indium, gallium and arsenic. The second semiconductor material of the second layer 502 is preferably an "InP" material composed of phosphide and indium.
La couche de matériau diélectrique 317 recouvre la surface supérieure de la deuxième couche 502 et de la première couche 501. Elle est de matériau diélectrique tel que l'oxyde de silicium (SiO2, SiOC) et le nitrure de silicium (SixNy). L'invention n'est pas limitée aux matériaux non plus aux manières de réalisation de l'empilement de couches 509, de la deuxième couche 502 et de la couche de matériau diélectrique 317. La figure 3b montre la structure obtenue à l'issue d'une étape de formation de deux cavités 321a, 321b. Une gravure sélective est réalisée en s'arrêtant respectivement sur la surface supérieure de la première 501 et sur celle de la deuxième couche 502 pour mettre à nu une première zone de la première couche 501 en fond de la cavité 321a et une deuxième zone de la deuxième couche 502 en fond de la cavité 321b, comme illustré en figure 3b.The layer of dielectric material 317 covers the upper surface of the second layer 502 and the first layer 501. It is of dielectric material such as silicon oxide (SiO2, SiOC) and silicon nitride (SixNy). The invention is not limited to the materials either to the embodiments of the stack of layers 509, the second layer 502 and the layer of dielectric material 317. FIG. 3b shows the structure obtained at the end of FIG. a step of forming two cavities 321a, 321b. Selective etching is carried out stopping respectively on the upper surface of the first 501 and on that of the second layer 502 to expose a first zone of the first layer 501 at the bottom of the cavity 321a and a second zone of the second layer 502 at the bottom of the cavity 321b, as illustrated in FIG. 3b.
L'invention n'est pas limitée à l'ordre des réalisations des première et deuxième couches 501, 502.The invention is not limited to the order of the embodiments of the first and second layers 501, 502.
La figure 3c montre la structure obtenue à l'issue de l'étape 230 de formation d'un revêtement intermédiaire 505 en fond de la cavité 321b. A cette étape 230, le revêtement intermédiaire 505 est formé préférentiellement par épitaxie sélective sur la surface supérieure de la deuxième zone mise à nu de la deuxième couche 502. Le revêtement intermédiaire 505 est du premier matériau semi-conducteur en présentant une fine épaisseur comprise par exemple entre 1 et 200 nm. La figure 3d montre la structure obtenue à l'issue de l'étape 250 de formation d'une couche métallique 507a, 507b respectivement sur la première zone mise à nue de la première couche 501 en fond de la cavité 321a et sur le revêtement intermédiaire 505 en fond de la cavité 321b. La réalisation de cette étape 250 est déjà détaillée dans la description du premier mode de réalisation.FIG. 3c shows the structure obtained after the step 230 of forming an intermediate coating 505 at the bottom of the cavity 321b. At this step 230, the intermediate coating 505 is preferentially formed by selective epitaxy on the upper surface of the second exposed zone of the second layer 502. The intermediate coating 505 is of the first semiconductor material having a thin thickness comprised by example between 1 and 200 nm. FIG. 3d shows the structure obtained at the end of step 250 for the formation of a metal layer 507a, 507b respectively on the first bare zone of the first layer 501 at the bottom of the cavity 321a and on the intermediate coating. 505 at the bottom of the cavity 321b. The realization of this step 250 is already detailed in the description of the first embodiment.
La figure 3e montre la structure obtenue à l'issue de l'étape 260 de formation des première et deuxième couches de contact 581, 582 respectivement en fond des cavité 321a, 321b. La réalisation de cette étape 260 est déjà détaillée dans la description du premier mode de réalisation.FIG. 3e shows the structure obtained at the end of step 260 for forming the first and second contact layers 581, 582 respectively at the bottom of the recesses 321a, 321b. The realization of this step 260 is already detailed in the description of the first embodiment.
La figure 3f montre la structure obtenue de formation des contacts 217a, 217b. Après la réalisation du procédé de l'invention, selon des applications différentes, des procédés standards peuvent être utilisés sur la structure obtenue comme illustré en figure 3e, par exemple la formation des contacts 217a, 217b comprenant par exemple le dépôt diélectrique, la photolithographie ou la gravure des contacts et le nettoyage de fond de contact, etc. En bref, le procédé de l'invention peut présenter les avantages ci-dessous : (1) L'uniformité des couches de contact en termes de la rugosité et de l'épaisseur grâce à l'utilisation d'un revêtement intermédiaire, ce qui mène à la résistance de contact réduite et non variée. (2) La flexibilité en termes de la densité des motifs et de dimension réduite des dispositifs. (3) L'optimisation des paramètres de formation d'une couche métallique pour un substrat donné : cet optimum sera différent selon des substrats de matériaux différents. Des caractéristiques telles que l'épaisseur et la rugosité de la couche métallique déposée sont également dépendantes de la couche superficielle du substrat employé sur laquelle elle est déposée. De plus, l'invention a la flexibilité en termes des matériaux à employer car le matériau de la couche métallique est moins dépendant du matériau de la couche superficielle du substrat employé. (4) La flexibilité en termes de dépôt de la couche métallique dans des structures à fort aspect ratio (rapport de forme). (5) La réduction de la consommation de matériau de la couche métallique et par conséquent la simplification de la séquence de fabrication des dispositifs. L'invention n'est pas limitée aux modes de réalisation précédemment décrits mais s'étend à tout mode de réalisation couvert par les revendications.Figure 3f shows the resulting structure of contact formation 217a, 217b. After carrying out the process of the invention, according to different applications, standard methods can be used on the structure obtained as illustrated in FIG. 3e, for example the formation of the contacts 217a, 217b comprising, for example, the dielectric deposition, the photolithography or contact etching and contact background cleaning, etc. In short, the method of the invention may have the following advantages: (1) The uniformity of the contact layers in terms of roughness and thickness through the use of an intermediate coating, which leads to reduced and undisturbed contact resistance. (2) Flexibility in terms of pattern density and reduced size of devices. (3) The optimization of the parameters of formation of a metal layer for a given substrate: this optimum will be different according to substrates of different materials. Features such as the thickness and roughness of the deposited metal layer are also dependent on the surface layer of the employed substrate on which it is deposited. In addition, the invention has the flexibility in terms of the materials to be employed because the material of the metal layer is less dependent on the material of the surface layer of the substrate employed. (4) The flexibility in terms of deposition of the metal layer in structures with a high aspect ratio (aspect ratio). (5) The reduction of the material consumption of the metal layer and therefore the simplification of the manufacturing sequence of the devices. The invention is not limited to the previously described embodiments but extends to any embodiment covered by the claims.
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| FR1351717A FR3002688A1 (en) | 2013-02-27 | 2013-02-27 | Method for manufacturing microelectronic device i.e. complementary metal oxide semiconductor, involves forming contact layer that comprises portion of layer of semiconductor material and portion of metal and coating layers |
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