FR2999835A1

FR2999835A1 - Noise attenuation structure for combinatorial logic function in combinatorial logic circuit, has NAND logic gate including input connected to output of logic function, and output connected to input of another NAND logic gate

Info

Publication number: FR2999835A1
Application number: FR1262053A
Authority: FR
Inventors: De Barros-Naviner Lirida Alves; Jean-Francois Naviner; Kakai Liu
Original assignee: Institut Mines Telecom IMT
Current assignee: Institut Mines Telecom IMT
Priority date: 2012-12-14
Filing date: 2012-12-14
Publication date: 2014-06-20

Abstract

The structure has an inverter (11) including an input connected to an output of a logic function (10), and a NAND logic gate (12) including an input connected to an output of the inverter, and an output supplying a direct signal after noise attenuation. Another NAND logic gate (13) includes an input connected to the output of the logic function, and an output connected to another input of the former NAND logic gate. The output of the former NAND logic gate is connected to another input of the latter NAND logic gate.

Description

STRUCTURE D'ATTENUATION DE BRUIT D'UNE FONCTION LOGIQUE COMBINATOIRE DESCRIPTION DOMAINE TECHNIQUE La présente invention concerne de manière générale les fonctions de logique combinatoire. Plus précisément, elle concerne une structure d'atténuation de bruit d'une fonction logique combinatoire. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les circuits logiques réalisés selon la technologie CMOS sont aujourd'hui de plus en plus petits. Cette réduction d'échelle a un impact négatif sur la fiabilité des systèmes électroniques et les rend plus assujettis aux erreurs. L'une des causes en est que la miniaturisation des composants s'accompagne d'une réduction de la tension d'alimentation pour limiter la dissipation thermique. Cette réduction de tension d'alimentation implique une réduction de la marge de bruit des signaux. Ces circuits logiques sont donc sensibles au bruit, que ce soit le bruit des signaux d'entrée ou le bruit intrinsèque des circuits. Parmi les techniques connues pour résoudre ce problème, la structure dite MAS MRF (d'après l'anglais Master and Slave - Markov Random Field) est notamment décrite dans les documents intitulés « Optimizing noise-immune nanoscale circuits using principles of Markov random fields » et « Designing nanoscale logic circuits based on Markov random fields » de K. Nepal, R.I. Bahar, J. Mundy, W.R. Patterson et A. Zalavsky, ainsi que dans le document intitulé « Design and implementation of costeffective probabilistic-based noise-tolerant VLSI circuits» de i-Chyn Wey, You-Gang Chen, Chang-Hong Yu, An-Yeu Andy Wu et Jie Chen. Cette technique repose sur une approche probabiliste, visant à maximiser la probabilité conjointe de combinaisons entrées-sorties valides. La figure 1 représente une telle structure pour une porte logique de type « non-et » 1 dont on souhaite réduire la sensibilité au bruit. La porte 1 comporte deux entrées recevant respectivement des signaux xo et xl. Les éléments suivants sont utilisés pour la réduction de bruit. La sortie de la porte 1 est reliée à l'entrée d'un premier inverseur 2. Les signaux complémentaires xo * et xi* sont appliqués aux entrées d'une porte « non-ou » 3 dont la sortie est reliée à l'entrée d'un deuxième inverseur 4. L'ensemble constitué des portes 1 et 3 et des inverseurs 2 et 4 forme un circuit maître. La sortie du premier inverseur 2 est reliée à une première entrée d'une deuxième porte de type « non-et» 5. La sortie de la porte 5 est reliée à l'entrée d'un troisième inverseur 6 dont la sortie délivre le signal de sortie complémentaire x2* correspondant au signal de sortie complémentaire débruité de la porte 1. La sortie du deuxième inverseur 4 est reliée à une première entrée d'une troisième porte de type « non-et» 7. La sortie de la porte 7 est reliée à l'entrée d'un quatrième inverseur 8 dont la sortie délivre le signal de sortie direct x2 correspondant au signal de sortie direct débruité de la porte 1.TECHNICAL FIELD The present invention relates generally to combinatorial logic functions. SUMMARY OF THE INVENTION More specifically, it relates to a noise attenuation structure of a combinational logic function. STATE OF THE PRIOR ART The logic circuits produced using CMOS technology are today becoming smaller and smaller. This downscaling has a negative impact on the reliability of electronic systems and makes them more subject to errors. One of the causes is that the miniaturization of the components is accompanied by a reduction of the supply voltage to limit the heat dissipation. This reduction in supply voltage implies a reduction of the noise margin of the signals. These logic circuits are therefore sensitive to noise, whether it is the noise of the input signals or the intrinsic noise of the circuits. Among the known techniques for solving this problem, the so-called MAS MRF (Markov Random Field) structure is described in particular in the documents titled "Optimizing noise-immune nanoscale circuits using the principles of Markov random fields". and "Designing nanoscale logic circuits based on Markov random fields" by K. Nepal, RI Bahar, J. Mundy, WR Patterson and A. Zalavsky, and in the document entitled "Design and implementation of costeffective probabilistic-based noise-tolerant VLSI circuits of i-Chyn Wey, You-Gang Chen, Chang-Hong Yu, An-Yeu Andy Wu and Jie Chen. This technique is based on a probabilistic approach, aimed at maximizing the joint probability of valid input-output combinations. FIG. 1 represents such a structure for a "non-and" type logic gate 1 whose noise sensitivity is to be reduced. The gate 1 has two inputs receiving respectively xo and xl signals. The following items are used for noise reduction. The output of the gate 1 is connected to the input of a first inverter 2. The complementary signals xo * and xi * are applied to the inputs of a "non-or" gate 3 whose output is connected to the input a second inverter 4. The assembly consisting of the doors 1 and 3 and inverters 2 and 4 forms a master circuit. The output of the first inverter 2 is connected to a first input of a second "non-and" type gate 5. The output of the gate 5 is connected to the input of a third inverter 6 whose output delivers the signal complementary output signal x2 * corresponding to the complementary output signal de-energized from the gate 1. The output of the second inverter 4 is connected to a first input of a third "non-and" type gate 7. The output of the gate 7 is connected to the input of a fourth inverter 8 whose output delivers the direct output signal x2 corresponding to the direct output signal de-energized from the gate 1.

La sortie de la porte « non-et» 5 est en outre reliée à une seconde entrée de la porte « non-et » 7 et la sortie de la porte « non-et » 7 est en outre reliée à une seconde entrée de la porte « non-et » 5. L'ensemble constitué des portes « non-et » 5 et 7 et des inverseurs 6 et 8 forme un circuit esclave.The output of the "non-and" gate 5 is further connected to a second input of the "non-and" gate 7 and the output of the "non-and" gate 7 is further connected to a second input of the "non-and" door 5. The assembly consisting of "non-and" doors 5 and 7 and inverters 6 and 8 forms a slave circuit.

Ce type de structure est efficace pour réduire le bruit, mais présente un certain nombre d'inconvénients. Cette structure est spécifique à une porte de type « non-et ». Si on souhaite l'appliquer à une autre porte, il faudra modifier le circuit maître, c'est-à-dire remplacer la porte « non-ou » et le premier inverseur par d'autres éléments spécifiques à cette autre porte. Cette structure n'est donc pas générique. Cette structure s'applique à une porte logique élémentaire, et non à une fonction logique plus complexe impliquant un ensemble de portes logiques. Cela implique qu'il faut multiplier les structures de ce type dans un circuit de logique combinatoire pour en atténuer significativement le bruit.This type of structure is effective in reducing noise, but has a number of disadvantages. This structure is specific to a "non-and" type door. If it is desired to apply it to another door, it will be necessary to modify the master circuit, that is to say replace the "no-or" door and the first inverter by other elements specific to this other door. This structure is not generic. This structure applies to a basic logic gate, and not to a more complex logical function involving a set of logical gates. This implies that structures of this type must be multiplied in a combinational logic circuit to significantly reduce the noise.

Cette structure a un coût en terme matériel, du fait des composants supplémentaires qu'elle nécessite. En effet, l'implémentation du circuit de la figure 1 nécessite en pratique vingt-huit transistors, et ce pour réduire le bruit d'une seule porte logique.This structure has a cost in terms of material, because of the additional components it requires. Indeed, the implementation of the circuit of Figure 1 requires in practice twenty-eight transistors, and to reduce the noise of a single logic gate.

Cette structure utilise les signaux de sortie direct et complémentaire de la porte logique dont elle réduit le bruit. Elle doit donc générer à son tour les signaux direct et complémentaire débruités. EXPOSÉ DE L'INVENTION L'invention vise à résoudre les problèmes de la technique antérieure en fournissant une structure d'atténuation de bruit pour une fonction logique combinatoire, caractérisée en ce qu'elle comporte : Un inverseur dont une entrée est reliée à une sortie de la fonction logique, Une première porte logique de type « non-et » dont une première entrée est reliée à une sortie de l'inverseur, et dont une sortie forme la sortie de la structure délivrant le signal direct de la fonction logique après atténuation de bruit, Une seconde porte logique de type « non-et » dont une première entrée est reliée à la sortie de la fonction logique et dont une sortie est reliée à une seconde entrée de la première porte logique de type « non-et », La sortie de la première porte logique de type « non-et» étant reliée à une seconde entrée de la seconde porte logique de type « non-et ». Grâce à l'invention, il est possible d'atténuer le bruit d'un signal de sortie d'une fonction logique combinatoire en lui associant la structure d'atténuation de bruit, et ce quelle que soit cette fonction. La structure selon l'invention est générique.This structure uses the direct and complementary output signals of the logic gate, whose noise it reduces. It must therefore generate in turn the direct and complementary signals denoised. DISCLOSURE OF THE INVENTION The invention aims to solve the problems of the prior art by providing a noise attenuation structure for a combinational logic function, characterized in that it comprises: an inverter whose input is connected to an output of the logic function, a first "non-and" type logic gate whose first input is connected to an output of the inverter, and whose output forms the output of the structure delivering the direct signal of the logic function after attenuation noise, a second logic gate of "non-and" type, a first input of which is connected to the output of the logic function and whose output is connected to a second input of the first logic gate of the "non-and" type, The output of the first "non-and" type logic gate being connected to a second input of the second "non-and" type logic gate. Thanks to the invention, it is possible to attenuate the noise of an output signal of a combinational logic function by associating it with the noise attenuation structure, regardless of this function. The structure according to the invention is generic.

Pour un circuit logique donné dont on veut atténuer le bruit, il n'est pas nécessaire d'associer la structure selon l'invention à chaque porte logique du circuit logique. Au contraire, il est possible de placer la structure selon l'invention en quelques points bien choisis pour atténuer le bruit.For a given logic circuit whose noise is to be attenuated, it is not necessary to associate the structure according to the invention with each logic gate of the logic circuit. On the contrary, it is possible to place the structure according to the invention in a few well chosen points to attenuate the noise.

La structure d'atténuation de bruit nécessite un nombre restreint de composants. Le coût en terme matériel ainsi que la surface utilisée sont donc limités. Selon une caractéristique préférée, une sortie de la seconde porte logique de type « non-et» délivre le signal complémentaire de la fonction logique après atténuation de bruit. La structure d'atténuation de bruit n'utilise que les signaux d'entrée directs de la fonction logique dont elle réduit le bruit. Il n'est pas indispensable qu'elle génère le signal de sortie complémentaire débruité. Cependant la structure selon l'invention peut générer ce signal si nécessaire.The noise attenuation structure requires a limited number of components. The cost in terms of equipment and the surface used are therefore limited. According to a preferred characteristic, an output of the second logic gate of "non-and" type delivers the complementary signal of the logic function after noise attenuation. The noise attenuation structure uses only the direct input signals of the logic function whose noise is reduced. It is not essential that it generates the complementary output signal denuded. However, the structure according to the invention can generate this signal if necessary.

Selon des caractéristiques alternatives, la structure d'atténuation de bruit s'applique à une porte logique ou à une fonction logique combinatoire comportant un ensemble de portes logiques assemblées pour réaliser la fonction. L'invention concerne aussi un circuit logique combinatoire incorporant au moins une structure d'atténuation de bruit pour une fonction logique combinatoire telle que précédemment présentée. Le circuit logique combinatoire présente des avantages analogues à ceux précédemment présentés. BRÈVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages apparaîtront à la lecture d'un mode de réalisation préféré donné à titre d'exemple non limitatif, décrit en référence aux figures dans lesquelles : La figure 1 représente une structure pour réduire le bruit d'une porte logique de type « non-et » selon la technique antérieure, La figure 2 représente une structure d'atténuation de bruit pour une fonction logique selon un premier mode de réalisation de la présente invention, La figure 3 représente un deuxième mode de réalisation de structure d'atténuation de bruit selon la présente invention, La figure 4 représente un troisième mode de réalisation de structure d'atténuation de bruit selon la présente invention, Les figures 5a et 5b représentent un exemple de mise en oeuvre de la présente invention dans un circuit logique combinatoire, La figure 6 représente un exemple de mise en oeuvre de la présente invention dans un circuit logique combinatoire.According to alternative features, the noise attenuation structure applies to a logic gate or a combinational logic function comprising a set of logic gates assembled to perform the function. The invention also relates to a combinational logic circuit incorporating at least one noise attenuation structure for a combinational logic function as previously presented. The combinational logic circuit has advantages similar to those previously presented. BRIEF DESCRIPTION OF THE DRAWINGS Other characteristics and advantages will appear on reading a preferred embodiment given by way of non-limiting example, described with reference to the figures in which: FIG. 1 represents a structure for reducing the noise of A "non-and" type logic gate according to the prior art. Fig. 2 shows a noise attenuation structure for a logic function according to a first embodiment of the present invention. Fig. 3 shows a second embodiment. FIG. 4 shows a third embodiment of noise attenuation structure according to the present invention. FIGS. 5a and 5b show an example of implementation of the present invention in FIG. FIG. 6 represents an exemplary implementation of the present invention in a logic circuit c ombinatoire.

EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS La figure 1 a déjà été décrite et commentée dans le préambule de la présente demande. Selon un mode de réalisation préféré représenté à la figure 2, une fonction logique 10 est associée à une structure de fonction logique combinatoire pour réduire le bruit de la fonction logique 10. La fonction logique 10 comporte n entrées, où n est un entier, recevant respectivement des signaux xo à xn_i. On ne considère ici que des signaux directs, puisque seuls les signaux directs sont utilisés pour mettre en oeuvre l'invention. La fonction logique 10 comporte au moins une sortie. On souhaite réduire le bruit du signal de sortie xn qu'elle délivre. La sortie de la fonction logique 10 est reliée à une entrée d'un inverseur 11. La sortie de l'inverseur 11 est reliée à une entrée d'une première porte logique de type « non-et» 12. Une sortie de la première porte logique de type « non-et» 12 délivre un signal direct xn*, qui est le résultat de la fonction logique 10 après réduction de bruit. La sortie de la fonction logique 10 est également reliée à une entrée d'une seconde porte logique de type « non-et » 13. Une sortie de la seconde porte logique de type « non-et» 13 est reliée à une seconde entrée de la première porte logique de type « non-et» 12. La sortie de la première porte logique de type « non-et» 12 est reliée à une seconde entrée de la seconde porte logique de type « non-et» 13. La sortie de la seconde porte logique de type « non-et» 13 délivre le signal complémentaire xn * après réduction de bruit. Cette sortie n'est utilisée que si ce signal est utile dans le circuit de logique combinatoire qui englobe la structure selon l'invention. Selon un deuxième mode de réalisation représenté à la figure 3, la fonction logique à laquelle est appliquée la structure d'atténuation de bruit selon l'invention est une porte logique de type « non-et » 100. La porte logique 100 comporte deux entrées recevant respectivement des signaux xo et xl. Elle comporte également une sortie délivrant un signal de sortie x2 que l'on souhaite débruiter. La sortie de la porte logique de type « non-et» 100 est reliée à la structure précédemment décrite.DETAILED DESCRIPTION OF PARTICULAR EMBODIMENTS FIG. 1 has already been described and commented on in the preamble of the present application. According to a preferred embodiment shown in FIG. 2, a logic function 10 is associated with a combinational logic function structure for reducing the noise of the logic function 10. The logic function 10 comprises n inputs, where n is an integer, receiving respectively xo to xn_i signals. Only direct signals are considered here since only the direct signals are used to implement the invention. The logic function 10 comprises at least one output. It is desired to reduce the noise of the output signal xn that it delivers. The output of the logic function 10 is connected to an input of an inverter 11. The output of the inverter 11 is connected to an input of a first logic gate of the "non-and" type 12. An output of the first "No-and" type logic gate 12 delivers a direct signal xn *, which is the result of logic function 10 after noise reduction. The output of the logic function 10 is also connected to an input of a second logic gate of the "non-and" type 13. An output of the second logic gate of the "non-and" type 13 is connected to a second input of the first "non-and" type logic gate 12. The output of the first "non-and" type logic gate 12 is connected to a second input of the second "non-and" type logic gate 13. The output of the second logic gate of the "non-and" type 13 delivers the complementary signal xn * after noise reduction. This output is used only if this signal is useful in the combinational logic circuit which includes the structure according to the invention. According to a second embodiment shown in FIG. 3, the logical function to which the noise attenuation structure according to the invention is applied is a "non-and" type logic gate 100. The logic gate 100 comprises two inputs receiving respectively xo and xl signals. It also comprises an output delivering an output signal x2 that one wishes to denoise. The output of the "non-and" type logic gate 100 is connected to the previously described structure.

La structure d'atténuation de bruit est identique à celle décrite en référence à la figure 2. Elle comporte un inverseur et deux portes de type « non-et» auxquels les mêmes références numériques 11, 12 et 13 qu'a la figure 2 ont été affectées. La structure d'atténuation de bruit délivre en sortie le signal x2 qui correspond au signal de sortie de la porte logique de type « non-et» 100 dont le bruit est atténué. Elle délivre également le signal complémentaire x2* qui correspond au signal de sortie complémentaire de la porte logique de type « non-et» 100 dont le bruit est atténué. Selon un troisième mode de réalisation représenté à la figure 4, la fonction logique à laquelle est appliquée la structure d'atténuation de bruit selon l'invention est une porte logique de type « ou-exclusif» 101.The noise attenuation structure is identical to that described with reference to FIG. 2. It comprises an inverter and two "non-and" type gates to which the same reference numerals 11, 12 and 13 in FIG. affected. The noise attenuation structure outputs the signal x2 which corresponds to the output signal of the "non-and" type logic gate 100 whose noise is attenuated. It also delivers the complementary signal x2 * which corresponds to the complementary output signal of the "non-and" type logic gate 100 whose noise is attenuated. According to a third embodiment shown in FIG. 4, the logical function to which the noise attenuation structure according to the invention is applied is an "exclusive-or" type logic gate 101.

La porte logique 101 comporte deux entrée recevant respectivement des signaux xo et xl. Elle comporte également une sortie délivrant un signal de sortie x2 que l'on souhaite débruiter. La sortie de la porte logique de type « ou-exclusif» 101 est reliée à la structure précédemment décrite. La structure d'atténuation de bruit est identique à celle décrite en référence à la figure 2. Elle comporte un inverseur et deux portes de type « non-et» auxquels les mêmes références numériques 11, 12 et 13 qu'a la figure 2 ont été affectées. La structure d'atténuation de bruit délivre en sortie le signal x2 qui correspond au signal de sortie de la porte logique de type « non-ou» 101 dont le bruit est atténué. Elle délivre également le signal complémentaire x2* qui correspond au signal de sortie complémentaire de la porte logique de type « ou-exclusif» 101 dont le bruit est atténué.The logic gate 101 has two inputs receiving respectively xo and xl signals. It also comprises an output delivering an output signal x2 that one wishes to denoise. The output of the "exclusive-or" type logic gate 101 is connected to the previously described structure. The noise attenuation structure is identical to that described with reference to FIG. 2. It comprises an inverter and two "non-and" type gates to which the same reference numerals 11, 12 and 13 in FIG. affected. The noise attenuation structure outputs the signal x2 which corresponds to the output signal of the "no-or" type logic gate 101 whose noise is attenuated. It also delivers the complementary signal x2 * which corresponds to the complementary output signal of the "exclusive-or" type logic gate 101 whose noise is attenuated.

La structure d'atténuation de bruit selon l'invention peut être appliquée à tout type de porte logique ainsi qu'a tout circuit logique composé d'un ensemble de portes logiques. La figure 5a représente un circuit logique combinatoire comportant trois fonctions logiques F1, F2 et F3. La fonction F1 comporte une sortie et délivre un signal de sortie X1 à des entrées respectives des fonctions logiques F2 et F3. Les fonctions logiques F2 et F3 délivrent respectivement en sortie des signaux X2 et X3 On suppose que le signal de sortie X1 est bruité et que cela perturbe le fonctionnement de la fonction logique F3. Dans ces conditions, on met en oeuvre l'invention selon la figure 5b. La structure d'atténuation de bruit selon l'invention est insérée entre la sortie de la fonction F1 et l'entrée de la fonction F3. La structure selon l'invention reçoit en entrée le signal X1 et délivre en sortie un signal X1* qui correspond au signal X1 dans lequel le bruit a été atténué. La figure 6 représente un autre circuit logique combinatoire dans lequel est appliquée la structure d'atténuation de bruit selon l'invention. Ce circuit logique comporte neuf entrées recevant respectivement des signaux xo à x8. Il comporte également trois sorties délivrant respectivement des signaux yo à y2. Il comporte deux sous-circuits SC1 et SC2 identiques. Bien entendu, le nombre de sous-circuits peut-être différent et ils peuvent ne pas être identiques. Le premier sous-circuit SC1 réalise une fonction logique. Il comporte six portes de type « non-et» assemblées pour réaliser la fonction logique et reçoit les signaux x4 à x8. Ce premier sous-circuit délivre deux signaux de sortie x10 et x11. On suppose que ces signaux sont bruités et on applique donc à chacune des deux sorties la structure d'atténuation de bruit selon l'invention. Les deux structures d'atténuation sont identiques à celle décrite en référence à la figure 2. Elles délivrent respectivement des signaux xio* et xn* qui correspondent aux signaux x10 et x11 dans lesquels le bruit a été atténué.The noise attenuation structure according to the invention can be applied to any type of logic gate as well as to any logic circuit composed of a set of logic gates. FIG. 5a represents a combinational logic circuit comprising three logic functions F1, F2 and F3. The function F1 has an output and delivers an output signal X1 to respective inputs of the logic functions F2 and F3. The logic functions F2 and F3 respectively output signals X2 and X3. It is assumed that the output signal X1 is noisy and that this disturbs the operation of the logic function F3. Under these conditions, the invention according to FIG. 5b is used. The noise attenuation structure according to the invention is inserted between the output of the function F1 and the input of the function F3. The structure according to the invention receives the signal X1 as input and outputs a signal X1 * which corresponds to the signal X1 in which the noise has been attenuated. FIG. 6 represents another combinational logic circuit in which the noise attenuation structure according to the invention is applied. This logic circuit comprises nine inputs receiving signals xo to x8, respectively. It also has three outputs respectively delivering signals yo to y2. It has two identical SC1 and SC2 subcircuits. Of course, the number of subcircuits may be different and they may not be identical. The first sub-circuit SC1 performs a logic function. It has six "non-and" type gates assembled to perform the logic function and receives the signals x4 to x8. This first sub-circuit delivers two output signals x10 and x11. It is assumed that these signals are noisy and therefore the noise attenuation structure according to the invention is applied to each of the two outputs. The two attenuation structures are identical to that described with reference to FIG. 2. They respectively deliver signals xio * and xn * which correspond to the signals x10 and x11 in which the noise has been attenuated.

Le signal xio* est un des signaux d'entrée du second sous-circuit SC2 qui reçoit également les signaux d'entrée xo à x4. Le second sous-circuit SC2 comporte deux sorties qui délivrent les signaux Vo et \file signal de sortie y2 est le signal xn*.5The signal xio * is one of the input signals of the second sub-circuit SC2 which also receives the input signals x 0 to x 4. The second sub-circuit SC2 has two outputs which deliver the signals Vo and \ file output signal y2 is the signal xn * .5

Claims

REVENDICATIONS1. Noise attenuation structure for a combinational logic function (10), characterized in that it comprises: An inverter (11) whose input is connected to an output of the logic function, A first logic gate of "non-logic" type and »(12) having a first input connected to an output of the inverter (11), and an output of which forms the output of the structure delivering the direct signal of the logic function after noise attenuation, A second logic gate of "non-and" type (13) having a first input connected to the output of the logic function (10) and an output of which is connected to a second input of the first "non-and" type logic gate (12) , The output of the first "non-and" type logic gate (12) being connected to a second input of the second "non-and" type logic gate (13).

2. noise attenuation structure for a combinational logic function according to claim 1, characterized in that the output of the second "non-and" type logic gate (13) delivers the signal complementary to the logic function after attenuation of noise.

A noise attenuation structure for a combinational logic function according to claim 1 or 2, characterized in that the logic function is a logic gate (100, 101).

4. noise attenuation structure for a combinational logic function according to claim 1 or 2, characterized in that the combinational logic function comprises a set (SC1, 5C2) of logic gates assembled to perform the function.

A combinational logic circuit incorporating at least one noise attenuation structure for a combinational logic function according to any one of the preceding claims.