FR2987494A1 - Method for manufacturing transistor, involves forming electrical contacts on material layer on side opposite to substrate of support, and communicating electrical contacts with interconnected conducting holes - Google Patents
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Abstract
Description
TITRE PROCEDES DE FABRICATION DE STRUCTURES SEMI-CONDUCTRICES COMPRENANT DES DISPOSITIFS D'INTERPOSITION AVEC DES TROUS D'INTERCONNEXION CONDUCTEURS, ET STRUCTURES ET DISPOSITIFS ASSOCIES DOMAINE TECHNIQUE [0001] La présente description concerne des procédés de formation et d'utilisation de dispositifs d'interposition dans la fabrication de dispositifs à semi-conducteurs, et des structures et des dispositifs fabriqués en utilisant ces procédés. CONTEXTE [0002] Dans la fabrication de dispositifs à semi-conducteurs qui comprennent un circuit intégré, tels que des processeurs de signaux électroniques, des dispositifs de mémoire, et des dispositifs photoactifs (par exemple, des dispositifs d'émission de lumière (DEL), des diodes laser, des cellules photoélectriques, des photodétecteurs, etc.), il est souvent souhaitable d'utiliser ce qui est appelé dans l'art un « dispositif d'interposition » entre deux dispositifs (par exemple, entre deux dispositifs à circuit intégré), entre un dispositif et une structure (par exemple, entre un dispositif à circuit intégré et un substrat de boîtier, tel qu'une carte de circuit ou une couche), ou entre deux structures. Le dispositif d'interposition est disposé entre les deux dispositifs et/ou structures, et peut être utilisé pour réaliser une interconnexion structurelle et électrique entre les deux dispositifs et/ou structures. [0003] Dans certains cas, le dispositif d'interposition peut être utilisé pour redistribuer un motif de connexions électriques. Par exemple, un dispositif à circuit intégré peut comporter un réseau de caractéristiques de contacts électriques agencées en un premier motif, et un autre dispositif ou une autre structure auquel le dispositif à circuit intégré doit être couplé peut comporter un réseau de caractéristiques de contacts électriques agencées en un deuxième motif différent. Ainsi, le dispositif à circuit intégré ne peut pas être simplement en butée contre un autre dispositif ou une autre structure et collé à celui-ci pour établir une connexion électrique entre les caractéristiques de contacts électriques du dispositif à circuit intégré et les caractéristiques de contacts électriques d'un autre dispositif ou d'une autre structure. [0004] Pour faciliter l'interconnexion électrique, un dispositif d'interposition peut être fabriqué, lequel comprend un premier ensemble de caractéristiques de contacts électriques sur un premier côté de celui-ci agencées en un motif qui est une image miroir du motif des caractéristiques de contacts électriques du dispositif à circuit intégré, et un deuxième ensemble de caractéristiques de contacts électriques sur un deuxième côté opposé de celui-ci agencées en un motif différent qui est une image miroir du motif des caractéristiques de contacts électriques de l'autre dispositif ou de l'autre structure. Le dispositif d'interposition peut comprendre un ou plusieurs trous d'interconnexion électriquement conducteurs qui s'étendent verticalement à travers au moins une partie du dispositif d'interposition perpendiculairement au plan principal du dispositif d'interposition, des pistes électriquement conductrices qui s'étendent horizontalement à travers le dispositif d'interposition parallèlement au plan principal du dispositif d'interposition, et des pastilles de contact électriquement conductrices, qui définissent les emplacements auxquels un contact électrique doit être établi avec le dispositif à circuit intégré et l'autre dispositif ou l'autre structure. Les trous d'interconnexion et pistes conducteurs peuvent être utilisés pour « redistribuer » le motif des pastilles de contact sur le premier côté du dispositif d'interposition en un motif différent des pastilles de contact sur le deuxième côté opposé du dispositif d'interposition. Dans cette configuration, les pastilles de contact sur le premier côté du dispositif d'interposition peuvent être couplées structurellement et électriquement aux caractéristiques de contacts électriques du dispositif à circuit intégré, et les pastilles de contact sur le deuxième côté opposé du dispositif d'interposition peuvent être couplées structurellement et électriquement aux caractéristiques de contacts électriques de l'autre structure ou de l'autre dispositif, réalisant de ce fait une interconnexion électrique entre le dispositif à circuit intégré et l'autre structure ou l'autre dispositif à travers le dispositif d'interposition. [0005] Les dispositifs d'interposition sont généralement relativement épais de manière à permettre la gestion et la manipulation des dispositifs d'interposition par un équipement de traitement de fabrication de semi-conducteur commun. Par exemple, les dispositifs d'interposition peuvent avoir une épaisseur de couche moyenne de deux cent microns (200 gm) ou plus. [0006] Les caractéristiques des dispositifs à semi-conducteurs ont des dimensions de plus en plus petites. Etant donné que la dimension en coupe moyenne (par exemple, le diamètre moyen) des trous d'interconnexion conducteurs formés à travers les dispositifs d'interposition est réduite, les rapports d'aspect des trous d'interconnexion conducteurs augmentent. Le rapport d'aspect d'un trou 2 d'interconnexion conducteur est défini par la longueur du trou d'interconnexion conducteur (dans la dimension verticale perpendiculaire au plan principal du dispositif d'interposition) divisée par la dimension en coupe moyenne du trou d'interconnexion conducteur. Par exemple, un trou d'interconnexion conducteur ayant une longueur de deux cent microns (200 pm) et une dimension en coupe moyenne de quarante microns (40 Ftm) a un rapport d'aspect de cinq (5) (c'est-à-dire, 200/40 = 5). [0007] Des trous d'interconnexion conducteurs ayant des rapports d'aspect élevés sont difficiles à former. Pour former des trous d'interconnexion conducteurs dans des dispositifs d'interposition, des orifices peuvent être d'abord formés à travers le dispositif d'interposition et remplis par la suite d'un métal conducteur en utilisant un ou plusieurs processus de dépôt (par exemple, un premier processus de dépôt sans courant suivi d'un processus de dépôt électrolytique). Des orifices ayant des rapports d'aspect élevés sont difficiles à remplir avec le métal dans le processus de dépôt du fait du besoin de déposer le métal avec un bon revêtement des irrégularités et sans vides. Par exemple, les régions dans les orifices à proximité des surfaces principales opposées du dispositif d'interposition peuvent être bouchées par le métal avant le remplissage complet de la région de l'orifice à proximité du centre du dispositif d'interposition, empêchant de ce fait un dépôt supplémentaire de métal dans l'orifice et résultant en des vides dans le trou d'interconnexion conducteur résultant. Ces vides peuvent rendre les trous d'interconnexion conducteurs non fonctionnels. Par ailleurs, des trous d'interconnexion conducteurs plus grands nécessitent d'utiliser davantage de métal, ce qui augmente le coût et la durée du processus de dépôt de métal. Des trous d'interconnexion conducteurs plus grands occupent également une plus grande aire sur le dispositif d'interposition, ce qui limite le nombre de trous d'interconnexion conducteurs qui peuvent être formés dans une zone donnée du dispositif d'interposition, ce qui peut limiter la bande passante de fonctionnement globale de tout dispositif à semi-conducteurs tel qu'un dispositif d'interposition. BREF RÉSUMÉ [0008] Ce résumé est fourni pour introduire une sélection de concepts sous une forme simplifiée. Ces concepts sont décrits plus en détail dans la description détaillée d'exemples de modes de réalisation de la description ci-dessous. Ce résumé n'est pas destiné à identifier des caractéristiques principales ou des caractéristiques essentielles de l'objet revendiqué, il n'est pas destiné non plus à être utilisé pour limiter l'étendue de l'objet revendiqué. 3 [0009] Dans certains modes de réalisation, la présente description comprend des procédés de fabrication de dispositifs à semi-conducteurs qui comprennent des dispositifs d'interposition. Selon ces procédés, des trous d'interconnexion conducteurs sont formés à travers une couche de matériau sur un substrat récupérable. Un substrat de support est collé à la couche de matériau d'un côté de celle-ci opposé au substrat récupérable, et le substrat récupérable est séparé de la couche de matériau pour récupérer le substrat récupérable. Des contacts électriques sont formés sur la couche de matériau d'un côté de celle-ci opposé au substrat de support, et les contacts électriques communiquent électriquement avec les trous d'interconnexion conducteurs. [0010] Dans des procédés supplémentaires de fabrication de dispositifs à semi- conducteurs qui comprennent des dispositifs d'interposition, une interface détachable est formée entre une couche semi-conductrice et un substrat récupérable. L'interface détachable comprend un niveau contrôlé de résistance mécanique entre la couche semi-conductrice et le substrat récupérable. Des trous d'interconnexion conducteurs sont ensuite formés à travers la couche semi-conductrice sur le substrat récupérable. Un substrat de support est collé à la couche semi-conductrice d'un côté de celle-ci opposé au substrat récupérable, et le substrat récupérable est séparé de la couche semiconductrice pour récupérer le substrat récupérable. Des contacts électriques qui communiquent électriquement avec les trous d'interconnexion conducteurs peuvent ensuite être formés sur la couche semi-conductrice d'un côté de celle-ci opposé au substrat de support. [0011] Encore d'autres modes de réalisation de la présente invention comprennent des structures et des dispositifs semi-conducteurs intermédiaires et totalement fabriqués formés en utilisant des procédés tels que décrits ici. [0012] Par exemple, dans certains modes de réalisation, des structures intermédiaires formées pendant la fabrication de dispositifs à semi-conducteurs comprennent une couche semiconductrice collée à un substrat récupérable avec une interface détachable de résistance mécanique contrôlée entre la couche semi-conductrice et le substrat récupérable, et des trous d'interconnexion conducteurs s'étendant à travers la couche semi-conductrice. Un substrat de support peut être collé à la couche semi-conductrice d'un côté de celle-ci opposé au substrat récupérable. BRÈVE DESCRIPTION DES DESSINS [0013] Bien que la description se termine par des revendications mettant l'accent en particulier et revendiquant distinctement ce qui est considéré comme des modes de réalisation de 4 l'invention, les avantages des modes de réalisation de la description peuvent être plus facilement établis à partir de la description de certains exemples de modes de réalisation de la description lors d'une lecture conjointement avec les dessins joints, sur lesquels : [0014] la figure 1 est une vue en coupe transversale simplifiée d'une couche de matériau qui est utilisée pour former un dispositif d'interposition sur un substrat récupérable avec une interface détachable entre la couche de matériau et le substrat récupérable ; [0015] la figure 2 est une vue en coupe transversale simplifiée illustrant des trous d'interconnexion conducteurs formés à travers la couche de matériau de la structure montrée sur la figure 1 pour former au moins une partie du dispositif d'interposition ; [0016] la figure 3 est une vue en coupe transversale simplifiée illustrant une couche de redistribution formée sur la couche de matériau du dispositif d'interposition montré sur la figure 2 d'un côté de la couche de matériau opposé au substrat récupérable ; [0017] la figure 4 est une vue en coupe transversale simplifiée illustrant un substrat de support temporairement collé à la couche de matériau du dispositif d'interposition montré sur la figure 3 d'un côté de celle-ci opposé au substrat récupérable ; [0018] la figure 5 est une vue en coupe transversale simplifiée illustrant la séparation de la couche de matériau du dispositif d'interposition du substrat récupérable montré sur la figure 4 le long de l'interface détachable entre le dispositif d'interposition et le substrat récupérable ; [0019] la figure 6 est une vue en coupe transversale simplifiée illustrant une autre couche de redistribution formée sur la couche de matériau du dispositif d'interposition montré sur la figure 5 d'un côté de la couche de matériau opposé au substrat de support ; [0020] la figure 7 est une vue en coupe transversale simplifiée illustrant des contacts électriques formés sur la couche de matériau du dispositif d'interposition montré sur la figure 6 d'un côté de celle-ci opposé au substrat de support ; [0021] la figure 8 est une vue en coupe transversale simplifiée illustrant un dispositif à circuit intégré couplé structurellement et électriquement à la structure montrée sur la figure 7 d'un côté du dispositif d'interposition opposé au substrat de support ; [0022] la figure 9 illustre le retrait du substrat de support de la structure de la figure 8 ; et [0023] la figure 10 illustre un autre dispositif ou une autre structure couplé structurellement et électriquement au dispositif d'interposition d'un côté de celui-ci opposé au dispositif à circuit intégré.5 DESCRIPTION DÉTAILLÉE [0024] Les illustrations présentées ici ne représentent pas des vues réelles d'un matériau semi-conducteur, d'une structure, d'un dispositif, ou d'un procédé particulier, mais sont des représentations simplement idéalisées qui sont utilisées pour décrire des modes de réalisation de la description. Les rubriques utilisées ici ne devraient pas être considérées comme limitant l'étendue des modes de réalisation de l'invention telle que définie par les revendications ci-dessous et leurs équivalents légaux. Les concepts décrits dans une rubrique spécifique sont généralement applicables à d'autres sections dans toute la description. Un certain nombre de références sont citées ici, aucune des références citées, indépendamment de la manière selon laquelle elle est caractérisée ici, n'est admise en tant qu'art antérieur par rapport à l'invention de l'objet revendiqué ici. [0025] Les procédés de fabrication de dispositifs à semi-conducteurs qui comprennent un dispositif d'interposition tels que décrits ici peuvent réaliser un dispositif d'interposition relativement mince qui comprend des trous d'interconnexion conducteurs ayant des rapports d'aspect relativement faibles. Comme examiné plus en détail ci-dessous, les procédés comprennent généralement la formation de trous d'interconnexion conducteurs à travers une couche de matériau sur un substrat, qui peut être un substrat récupérable. Un substrat de support est collé à la couche de matériau d'un côté de celle-ci opposé au substrat récupérable, après quoi le substrat récupérable peut être séparé de la couche de matériau pour récupérer le substrat récupérable. Des contacts électriques communiquant électriquement avec les trous d'interconnexion conducteurs peuvent ensuite être formés sur la couche de matériau d'un côté de celle-ci opposé au substrat de support. [0026] Une structure 100 est montrée sur la figure 1 qui comprend un substrat récupérable 102. Une couche de matériau 104 est disposée sur le substrat récupérable 102. Dans certains modes de réalisation, une interface détachable 106 peut être formée ou autrement prévue entre la couche de matériau 104 et le substrat récupérable 102. L'interface détachable 106 peut réaliser une liaison d'une résistance mécanique contrôlée entre la couche de matériau 104 et le substrat récupérable 102, et peut être utilisée pour détacher le substrat récupérable 102 de la couche de matériau 104 après un traitement supplémentaire, comme examiné ci-dessous. [0027] La couche de matériau 104 peut comprendre une couche de matériau semiconducteur dans certains modes de réalisation. Autrement dit, la couche de matériau 104 peut comprendre une couche semi-conductrice. En tant qu'exemples non limitatifs, la couche de matériau 6 4 peut comprendre au moins l'un du silicium, du germanium, du carbure de silicium, du diamant et d'un matériau semi-conducteur des groupes III-V. Dans certains modes de réalisation, la couche de matériau 104 peut comprendre essentiellement du silicium, et le silicium peut être polycristallin ou monocristallin.TECHNICAL FIELD [0001] The present disclosure relates to methods for forming and using interposing devices, and methods for producing semiconductor structures comprising interpositional devices with conductive interconnection holes and structures and associated devices. in the manufacture of semiconductor devices, and structures and devices made using these methods. BACKGROUND [0002] In the manufacture of semiconductor devices that include an integrated circuit, such as electronic signal processors, memory devices, and photoactive devices (eg, light emitting devices (LEDs) , laser diodes, photocells, photodetectors, etc.), it is often desirable to use what is known in the art as an "interposing device" between two devices (for example, between two circuit devices integrated), between a device and a structure (for example, between an integrated circuit device and a package substrate, such as a circuit board or a layer), or between two structures. The interposition device is disposed between the two devices and / or structures, and can be used to achieve a structural and electrical interconnection between the two devices and / or structures. In some cases, the interposition device can be used to redistribute a pattern of electrical connections. For example, an integrated circuit device may include an array of electrical contact characteristics arranged in a first pattern, and another device or other structure to which the integrated circuit device is to be coupled may include an array of arranged electrical contact characteristics. in a second, different reason. Thus, the integrated circuit device can not simply abut another device or structure and bond it to establish an electrical connection between the electrical contact characteristics of the integrated circuit device and the electrical contact characteristics. another device or structure. To facilitate electrical interconnection, an interposer may be fabricated, which includes a first set of electrical contact characteristics on a first side thereof arranged in a pattern which is a mirror image of the pattern of the features. of electrical contacts of the integrated circuit device, and a second set of electrical contact characteristics on a second opposite side thereof arranged in a different pattern which is a mirror image of the pattern of the electrical contact characteristics of the other device or of the other structure. The interposing device may comprise one or more electrically conductive vias which extend vertically through at least a portion of the interposing device perpendicularly to the main plane of the interposing device, electrically conductive tracks that extend horizontally through the interposing device parallel to the main plane of the interposing device, and electrically conductive contact pads, which define the locations at which electrical contact is to be made with the integrated circuit device and the other device or the other structure. The vias and conductive tracks may be used to "redistribute" the pattern of the contact pads on the first side of the interposer to a pattern different from the contact pads on the second opposite side of the interposer. In this configuration, the contact pads on the first side of the interposing device can be structurally and electrically coupled to the electrical contact characteristics of the integrated circuit device, and the contact pads on the second opposite side of the interposer can be structurally and electrically coupled to the electrical contact characteristics of the other structure or device, thereby providing an electrical interconnection between the integrated circuit device and the other structure or device through the device 'interposition. The interposition devices are generally relatively thick so as to allow the management and manipulation of the interposing devices by a common semiconductor manufacturing processing equipment. For example, the interposers may have an average layer thickness of two hundred microns (200 gm) or more. The characteristics of semiconductor devices have smaller and smaller dimensions. Since the average cross-sectional size (e.g., average diameter) of the conductive vias formed through the interposers is reduced, the aspect ratios of the conductive vias increase. The aspect ratio of a conductive interconnection hole 2 is defined by the length of the conductive via (in the vertical dimension perpendicular to the main plane of the interposing device) divided by the average cross-sectional dimension of the d-hole. interconnection driver. For example, a conductive via hole having a length of two hundred microns (200 μm) and a mean section size of 40 microns (40 μm) has an aspect ratio of five (5) (ie say, 200/40 = 5). [0007] Conductive vias having high aspect ratios are difficult to form. To form conductive vias in interposers, orifices may first be formed through the interposer and subsequently filled with a conductive metal using one or more deposition processes (eg for example, a first depositionless process followed by an electrolytic deposition process). Orifices having high aspect ratios are difficult to fill with the metal in the deposition process due to the need to deposit the metal with a good unevenness coating and without voids. For example, the regions in the orifices near the opposite major surfaces of the interposing device may be plugged by the metal prior to the complete filling of the region of the orifice near the center of the interposition device, thereby preventing an additional deposit of metal in the orifice and resulting in voids in the resulting conductive via hole. These voids can make the vias conductive non-functional. On the other hand, larger conductive vias require the use of more metal, which increases the cost and duration of the metal deposition process. Larger conductive vias also occupy a larger area on the interposer, which limits the number of conductive vias that can be formed in a given area of the interposer, which can limit the overall operating bandwidth of any semiconductor device such as an interposing device. BRIEF SUMMARY [0008] This summary is provided to introduce a selection of concepts in a simplified form. These concepts are described in more detail in the detailed description of exemplary embodiments of the description below. This summary is not intended to identify key features or essential characteristics of the claimed subject matter, nor is it intended to be used to limit the scope of the claimed subject matter. [0009] In some embodiments, the present disclosure includes methods of making semiconductor devices that include interposing devices. According to these methods, conductive vias are formed through a layer of material on a recoverable substrate. A support substrate is adhered to the material layer on one side thereof opposite the recoverable substrate, and the recoverable substrate is separated from the material layer to recover the recoverable substrate. Electrical contacts are formed on the layer of material on one side thereof opposite the support substrate, and the electrical contacts electrically communicate with the conductive vias. In additional methods for manufacturing semiconductor devices that include interposing devices, a detachable interface is formed between a semiconductor layer and a recoverable substrate. The detachable interface includes a controlled level of mechanical strength between the semiconductor layer and the recoverable substrate. Conductive vias are then formed through the semiconductor layer on the recoverable substrate. A support substrate is bonded to the semiconductor layer on one side thereof opposite the recoverable substrate, and the recoverable substrate is separated from the semiconductor layer to recover the recoverable substrate. Electrical contacts that electrically communicate with the conductive vias may then be formed on the semiconductor layer on one side thereof opposite the support substrate. Still other embodiments of the present invention include intermediate and fully formed semiconductor structures and devices formed using methods as described herein. For example, in some embodiments, intermediate structures formed during the fabrication of semiconductor devices include a semiconductor layer bonded to a recoverable substrate with a detachable interface of controlled mechanical strength between the semiconductor layer and the semiconductor layer. recoverable substrate, and conductive vias extending through the semiconductor layer. A support substrate may be adhered to the semiconductor layer on one side thereof opposite the recoverable substrate. BRIEF DESCRIPTION OF THE DRAWINGS [0013] Although the description ends with claims in particular emphasizing and distinctly claiming what are considered embodiments of the invention, the advantages of the embodiments of the description may be to be more readily established from the description of certain exemplary embodiments of the description when read in conjunction with the accompanying drawings, in which: FIG. 1 is a simplified cross-sectional view of a diaper material that is used to form an interposer on a recoverable substrate with a detachable interface between the material layer and the recoverable substrate; Figure 2 is a simplified cross-sectional view illustrating conductive vias formed through the material layer of the structure shown in Figure 1 to form at least a portion of the interposer; Fig. 3 is a simplified cross-sectional view illustrating a redistribution layer formed on the material layer of the interposer shown in Fig. 2 on one side of the material layer opposite the recoverable substrate; FIG. 4 is a simplified cross-sectional view illustrating a support substrate temporarily bonded to the material layer of the interposer shown in FIG. 3 on one side thereof opposite the recoverable substrate; FIG. 5 is a simplified cross-sectional view illustrating the separation of the material layer from the interposition device of the recoverable substrate shown in FIG. 4 along the detachable interface between the interposition device and the substrate. recoverable; Fig. 6 is a simplified cross-sectional view illustrating another redistribution layer formed on the material layer of the interposer shown in Fig. 5 on one side of the material layer opposite to the support substrate; Fig. 7 is a simplified cross-sectional view illustrating electrical contacts formed on the material layer of the interposer shown in Fig. 6 on one side thereof opposite the support substrate; Fig. 8 is a simplified cross-sectional view illustrating an integrated circuit device structurally and electrically coupled to the structure shown in Fig. 7 on one side of the interposing device opposed to the support substrate; [0022] FIG. 9 illustrates the withdrawal of the support substrate from the structure of FIG. 8; and [0023] FIG. 10 illustrates another device or other structure structurally and electrically coupled to the interposing device on one side thereof opposite to the integrated circuit device. DETAILED DESCRIPTION [0024] The illustrations presented here do not represent not actual views of a particular semiconductor material, structure, device, or process, but are merely idealized representations that are used to describe embodiments of the description. The items used herein should not be construed as limiting the scope of the embodiments of the invention as defined by the claims below and their legal equivalents. The concepts described in a specific topic are generally applicable to other sections throughout the description. A number of references are cited herein, none of the cited references, regardless of how it is characterized herein, is accepted as prior art with respect to the invention of the object claimed herein. Methods of manufacturing semiconductor devices that include an interposing device as described herein can provide a relatively thin interposing device that includes conductive vias having relatively low aspect ratios. As discussed in more detail below, the methods generally include forming conductive vias through a layer of material on a substrate, which may be a recoverable substrate. A support substrate is adhered to the material layer on one side thereof opposite the recoverable substrate, after which the recoverable substrate can be separated from the material layer to recover the recoverable substrate. Electrical contacts electrically communicating with the conductive vias may then be formed on the material layer on one side thereof opposite the support substrate. A structure 100 is shown in Figure 1 which includes a recoverable substrate 102. A material layer 104 is disposed on the recoverable substrate 102. In some embodiments, a detachable interface 106 may be formed or otherwise provided between the material layer 104 and the recoverable substrate 102. The detachable interface 106 can provide a bond of controlled strength between the material layer 104 and the recoverable substrate 102, and can be used to detach the recoverable substrate 102 from the layer of material 104 after further processing, as discussed below. The layer of material 104 may comprise a layer of semiconductor material in some embodiments. In other words, the material layer 104 may comprise a semiconductor layer. As non-limiting examples, the material layer 61 may comprise at least one of silicon, germanium, silicon carbide, diamond and III-V semiconductor material. In some embodiments, the material layer 104 may comprise substantially silicon, and the silicon may be polycrystalline or monocrystalline.
100281 Le substrat récupérable 102 peut comprendre un matériau semi-conducteur (par exemple, du silicium (de première qualité ou de qualité mécanique pour un faible coût incombant au propriétaire), du germanium, un matériau semi-conducteur des groupes III-V, etc.) ou une céramique, telle qu'un oxyde (par exemple, un oxyde d'aluminium, un oxyde de silicium, un oxyde de zirconium, etc.), un nitrure (par exemple, un nitrure de silicium), ou un carbure (par exemple, un carbure de silicium).The recoverable substrate 102 may comprise a semiconductor material (for example, silicon (of first quality or of mechanical quality for a low cost incumbent on the owner), germanium, a III-V semiconductor material, etc. .) or a ceramic, such as an oxide (for example, an aluminum oxide, a silicon oxide, a zirconium oxide, etc.), a nitride (for example, a silicon nitride), or a carbide (for example, a silicon carbide).
100291 L'interface détachable 106 entre le substrat récupérable 102 et la couche de matériau 104 peut être formée comme présenté, par exemple, dans l'une quelconque de la publication de demande de brevet US n° 2004/0222500, publiée le 11 novembre 2004 au nom d'Aspar et autres, de la publication de demande de brevet US n° 2007/0122926, publiée le 31 mai 2007 au nom de Martinez et autres, et de la publication internationale n° WO 2010/015878 A2, publiée le 11 février 2010 au nom de Faure et autres.The detachable interface 106 between the recoverable substrate 102 and the material layer 104 may be formed as shown, for example, in any of US Patent Application Publication No. 2004/0222500, published November 11, 2004. in the name of Aspar et al., US Patent Application Publication No. 2007/0122926, published May 31, 2007 in the name of Martinez et al., and International Publication No. WO 2010/015878 A2, published on May 11, 2007; February 2010 on behalf of Faure et al.
100301 Dans certains modes de réalisation, l'interface détachable 106 peut comprendre une liaison moléculaire directe entre la couche de matériau 104 et le substrat récupérable 102. Dans d'autres modes de réalisation, comme montré sur la figure 1, l'interface détachable 106 peut comprendre un matériau intermédiaire 107 disposé entre la couche de matériau 104 et le substrat récupérable 102. Un tel matériau intermédiaire 107 peut comprendre l'un ou plusieurs d'un matériau semi-conducteur, d'un matériau diélectrique, ou d'une céramique, tel que l'un quelconque de ceux mentionnés ci-dessus. Dans d'autres modes de réalisation, le matériau intermédiaire 107 peut comprendre un métal. Dans encore d'autres modes de réalisation, le matériau intermédiaire 107 peut comprendre une structure multicouche comprenant deux de ces matériaux ou plus. [0031] En tant qu'exemple non limitatif, comme décrit dans la publication de demande de brevet US n° 2004/0222500, la résistance mécanique de l'interface détachable 106 peut être contrôlée en contrôlant au moins l'une de la rugosité et de l'hydrophilicité des faces opposées de la couche de matériau 104 et du substrat récupérable 102 avant de coller la couche de matériau 104 au substrat récupérable 102. Par exemple, si l'une des faces opposées ou les deux comprennent du SiO2, par exemple, la surface de SiO2 peut être gravée en utilisant un acide fluorhydrique pour 7 contrôler la rugosité de surface de celle-ci. D'autres traitements chimiques peuvent être utilisés en fonction de la nature du matériau à graver. Par exemple, l'acide phosphorique (H3PO4) peut être utilisé pour graver et rugosifier le nitrure de silicium (Si3N4), et une solution d'hydroxyde d'ammonium (NH4OH), de dioxyde d'hydrogène (H202), et d'eau (H2O) peut être utilisée pour graver et rugosifier le silicium. Dans des techniques supplémentaires, des traitements thermiques commandés de manière sélective peuvent être utilisés pour contrôler la résistance mécanique d'une liaison moléculaire entre la couche de matériau 104 et le substrat récupérable 102. [0032] Ainsi, dans certains modes de réalisation, des vides 108 peuvent être présents au niveau de l'interface détachable 106. Les vides 108 peuvent être dus à une rugosité de surface initiale entre des surfaces collées contiguës, et peuvent être situés de manière aléatoire sur l'interface détachable 106. Dans d'autres modes de réalisation, les vides 108 peuvent être formés dans l'une des surfaces collées contiguës ou les deux avant une liaison, et peuvent être situés à des emplacements prédéfinis et sélectionnés sur l'interface détachable 106. Le nombre et la taille des vides 108 peuvent être utilisés pour contrôler de manière sélective la résistance mécanique de la liaison entre la couche de matériau 104 et le substrat récupérable 102. [0033] Dans les modes de réalisation dans lesquels la couche de matériau 104 comprend un matériau semi-conducteur, et l'interface détachable 106 comprend un matériau intermédiaire 107 comprenant un matériau électriquement isolant, la structure 100 de la figure 1 peut comprendre ce qui est appelé dans l'art un substrat de type « semi-conducteur sur isolant » (Se0I) tel qu'un substrat silicium sur isolant (SOI) ou un substrat de type germanium-sur-isolant (Ge0I). Dans ces modes de réalisation, le substrat récupérable 102 forme une base du substrat de type Se0I, et le matériau intermédiaire 107 forme une couche isolante entre la couche de matériau 104 et la base. [0034] Dans certains modes de réalisation, le substrat récupérable 102 peut être sélectionné pour qu'il comprenne un matériau qui présente un coefficient de dilatation thermique correspondant étroitement à un coefficient de dilatation thermique présenté par la couche de matériau 104. Par exemple, le substrat récupérable 102 peut présenter un coefficient de dilatation thermique dans les limites d'environ 10 % d'un coefficient de dilatation thermique présenté par la couche de matériau 104, dans les limites d'environ 5 % d'un coefficient de dilatation thermique présenté par la couche de matériau 104, ou même dans les limites d'environ 2,5 % d'un coefficient de dilatation thermique présenté par la couche de matériau 104. Une correspondance étroite des coefficients de dilatation thermique du substrat récupérable 102 et de la couche de matériau 104 8 peut réduire ou réduire à un minimum les contraintes thermiques à proximité de l'interface détachable 106 alors que la température de la structure 100 varie pendant un traitement suivant, et peut éviter une séparation prématurée involontaire de la couche de matériau 104 du substrat récupérable 106. [0035] Le substrat récupérable 102 peut être plus épais que la couche de matériau 104. En tant qu'exemples non limitatifs, la couche de matériau 104 peut avoir une épaisseur de couche moyenne T d'environ deux cent microns (200 !am) ou moins, d'environ cinquante microns (50 Ftm) ou moins, d'environ un micron (1 i.tm) ou moins, ou même d'environ cent nanomètres (100 nm) ou moins. Dans certains modes de réalisation, l'épaisseur de couche moyenne T peut être entre environ quinze nanomètres (15 nm) et environ cent microns (100 pim). Le substrat récupérable 102 peut avoir une épaisseur de couche moyenne d'environ deux cent microns (200 itm) ou plus, d'environ cinq cent microns (500 itm) ou plus, ou même d'environ sept cent microns (700 itm) ou plus, dans certains modes de réalisation. Dans les modes de réalisation dans lesquels l'interface détachable 106 comprend un matériau intermédiaire 107, le matériau intermédiaire 107 peut être plus mince que la couche de matériau 104, et peut avoir une épaisseur de couche moyenne, par exemple, d'environ cent nanomètres (100 nm) ou moins, d'environ cinquante nanomètres (50 nm) ou moins, ou même d'environ vingt-cinq nanomètres (25 nm) ou moins. [0036] Une couche de matériau 104 ayant une telle faible épaisseur de couche moyenne T peut être prévue sur le substrat récupérable 102 en utilisant, par exemple, ce qui est appelé dans l'art le processus SMART-CUT®. Le processus SMART-CUT® est décrit, par exemple, dans le brevet US n° RE39 484 de Bruel (publié le 6 février 2007), le brevet US n° 6 303 468 d'Aspar et autres (publié le 16 octobre 2001), le brevet US n° 6 335 258 d'Aspar et autres (publié le ter janvier 2002), le brevet US n° 6 756 286 de Moriceau et autres (publié le 29 juin 2004), le brevet US n° 6 809 044 d'Aspar et autres (publié le 26 octobre 2004), et le brevet US n° 6 946 365 d'Aspar et autres (20 septembre 2005). [0037] En résumé, le processus SMART-CUT® implique l'implantation d'ions dans une couche de matériau relativement épaisse pour former un plan d'implantation d'ions affaibli généralement plan dans la couche de matériau. La couche de matériau relativement épaisse peut être collée au substrat récupérable 102. La couche de matériau relativement épaisse peut ensuite être fracturée le long du plan d'implantation d'ions affaibli dans celle-ci, laissant la couche de matériau 104 ayant l'épaisseur de couche moyenne T souhaitable collée au substrat récupérable 102. En 9 option, un matériau semi-conducteur supplémentaire (qui peut avoir une microstructure polycristalline ou amorphe) peut être optionnellement déposé sur la couche de matériau 104 transférée après le processus SMART-CUT® de manière à réaliser la couche de matériau 104 avec une épaisseur de couche moyenne T souhaitable. [0038] Dans des modes de réalisation supplémentaires, une couche de matériau 104 ayant un telle faible épaisseur de couche moyenne T peut être prévue sur le substrat récupérable 102 par une première liaison d'une couche de matériau relativement épaisse au substrat récupérable 102 et par la suite un amincissement de la couche de matériau à une épaisseur de couche moyenne T en utilisant l'un ou plusieurs d'un processus de rectification, d'un processus de polissage et d'un processus de gravure (par exemple, en utilisant un processus de polissage chimico-mécanique (CMP)). Un tel processus de liaison et d'amincissement peut être souhaitable pour réaliser une couche de matériau 104 ayant une épaisseur de couche moyenne T d'environ cent cinquante microns (150 um) ou plus, tandis que le processus SMART-CUT® peut être souhaitable pour réaliser une couche de matériau 104 ayant une épaisseur de couche moyenne T inférieur à environ un et demi micron (1,5 Fun). [0039] En faisant référence à la figure 2, les trous d'interconnexion conducteurs 110 peuvent être formés à travers la couche de matériau 104, tandis que la couche de matériau 104 est sur le substrat récupérable 102 pour former la structure 112 de la figure 2. Les trous d'interconnexion conducteurs 110 peuvent être formés en utilisant des techniques connues dans l'art. [0040] Par exemple, un masque dessiné peut être prévu sur une surface principale exposée 114 de la couche de matériau 104. Des ouvertures peuvent s'étendre à travers la couche de masque dessinée à des emplacements auxquels les trous d'interconnexion conducteurs 110 doivent être formés dans la couche de matériau 104. Un processus de gravure anisotrope, tel qu'un processus de gravure ionique réactive à sec (RIE) peut être utilisé pour graver des orifices dans et à travers la couche de matériau 104 à travers les ouvertures s'étendant à travers la couche de masque, tandis que la couche de masque protège d'autres parties de la couche de matériau 104 de l'agent de gravure et empêche le retrait de ces parties. [0041] Après avoir formé les orifices à travers la couche de matériau 104, un matériau diélectrique (par exemple, un oxyde) peut être déposé dans les orifices 104 pour réaliser un isolement, après quoi les orifices 104 peuvent être remplis d'un matériau conducteur, tel qu'un métal, pour former les trous d'interconnexion conducteurs 110 dans les orifices. Par exemple, le 10 métal peut comprendre l'un ou plusieurs du cuivre, de l'aluminium, de l'argent, du tungstène, du titane, du nickel, etc. Dans certains modes de réalisation, les trous d'interconnexion conducteurs 110 peuvent comprendre une pluralité de couches de métal, deux ou plus de celles-ci pouvant avoir des compositions différentes. Le métal peut être déposé dans les orifices en utilisant un ou plusieurs processus de dépôt. Par exemple, un premier processus de dépôt sans courant peut être utilisé pour déposer une couche de germe relativement mince de métal sur des surfaces de la couche de matériau 104 dans les orifices. Ces processus peuvent réaliser une couche mince relativement dense de métal ayant un bon revêtement des irrégularités, permettant de ce fait le dépôt d'une couche au moins sensiblement continue du métal sur toutes les surfaces dans les orifices. Après le dépôt d'une telle couche de germe, un autre processus de dépôt, tel qu'un processus de dépôt électrolytique, peut être utilisé pour déposer un métal supplémentaire sur la couche de germe à une vitesse relativement plus élevée jusqu'à ce que les orifices soient au moins sensiblement remplis de métal pour former les trous d'interconnexion conducteurs 110. D'autres processus de dépôt, tels que des processus de dépôt physique en phase vapeur (PVD) et/ou des processus de dépôt chimique en phase vapeur (CVD), peuvent être utilisés pour déposer un matériau conducteur dans les orifices dans des modes de réalisation supplémentaires. [0042] Comme montré sur la figure 2, les trous d'interconnexion conducteurs 110 peuvent s'étendre entièrement à travers la couche de matériau 104 de la surface principale exposée 114 jusqu'à l'interface détachable 106. Ainsi, les trous d'interconnexion conducteurs 110 peuvent comprendre ce qui est appelé dans l'art des « trous d'interconnexion à travers une tranche semiconductrice » (TWV), ou des « trous d'interconnexion à travers le silicium » (TSV) dans les modes de réalisation dans lesquels la couche de matériau 104 comprend du silicium. [0043] Les trous d'interconnexion conducteurs 110 peuvent être formés pour qu'ils aient des rapports d'aspect d'environ 2,5 ou moins, ou même d'environ 1,6 ou moins dans certains modes de réalisation. En formant les trous d'interconnexion conducteurs 110 pour qu'ils aient des rapports d'aspect relativement faibles, les problèmes associés à la formation de trous d'interconnexion conducteurs ayant des rapports d'aspect élevés examinés précédemment ici peuvent être atténués. [0044] En outre, des modes de réalisation de procédés tels que décrits ici peuvent ne pas impliquer un amincissement significatif de la couche de matériau 104 dans laquelle les trous d'interconnexion conducteurs 110 sont formés à la suite de la formation des trous d'interconnexion conducteurs 110 dans la couche de matériau 104. 11 [0045] En faisant référence à la figure 3, après avoir formé les trous d'interconnexion conducteurs 110, une couche de redistribution 118 optionnelle peut être formée sur la couche de matériau 104 d'un côté de celle-ci opposé au substrat récupérable 102 pour former la structure 120 de la figure 3. Les emplacements et le motif des trous d'interconnexion conducteurs 110 peuvent ne pas être complémentaires des caractéristiques de contacts électriques d'une autre structure ou d'un autre dispositif à coupler à ceux-ci. Ainsi, la couche de redistribution 118 peut être utilisée pour redistribuer le motif de contacts électriques. La couche de redistribution 118 peut comprendre l'un ou plusieurs de trous d'interconnexion conducteurs 122 s'étendant verticalement, de pistes conductrices 124 s'étendant latéralement, et de pastilles de contact conductrices 126. Les trous d'interconnexion 122 et les pistes 124 conducteurs peuvent être utilisés pour redistribuer le motif des trous d'interconnexion conducteurs 110 de la couche de matériau 104 selon un motif différent d'un côté opposé de la couche de redistribution 118 par rapport à la couche de matériau 104. La couche de redistribution 118 peut être formée par un processus lithographique couche par couche en utilisant des techniques connues dans l'art. [0046] Comme montré sur la figure 4, un substrat de support 130 peut être temporairement collé à la couche de matériau 104 d'un côté de celle-ci opposé au substrat récupérable 102 pour former la structure 132 de la figure 4. Le substrat de support 130 peut être généralement plan, et peut comprendre l'un quelconque d'un certain nombre de matériaux. Par exemple, le substrat de support 130 peut comprendre l'un quelconque des matériaux mentionnés ci-dessus en relation avec le substrat récupérable 102. Le substrat de support 130 peut avoir une épaisseur de couche moyenne qui est suffisante pour permettre la gestion et la manipulation de la structure 132 par un équipement de fabrication de semi-conducteur pendant un traitement suivant. Par exemple, le substrat de support 130 peut avoir une épaisseur de couche moyenne d'environ deux cent microns (200 gm) ou plus, d'environ cinq cent microns (500 gm) ou plus, ou même d'environ sept cent microns (700 gm) ou plus. Le substrat de support 130 peut être collé à la couche de matériau 104 en utilisant un processus de liaison moléculaire directe, ou le substrat de support 130 peut être collé à la couche de matériau 104 en utilisant un adhésif ou autre matériau de liaison entre les surfaces à coller. [0047] Dans les modes de réalisation dans lesquels une couche de redistribution 118 est formée sur la couche de matériau 104 du côté de celle-ci opposé au substrat récupérable 102, le substrat de support 130 peut être collé à la couche de redistribution 118 sur la couche de matériau 12 4. Dans les modes de réalisation dans lesquels une telle couche de redistribution 118 n'est pas formée, le substrat de support 130 peut être collé à la couche de matériau 118. [0048] En faisant référence à la figure 5, le substrat récupérable 102 peut être séparé de la couche de matériau 104 après avoir collé le substrat de support 130 à la couche de matériau 104 (comme décrit en faisant référence à la figure 4) pour récupérer le substrat récupérable 102, et former la structure 138 montrée sur la figure 5. En particulier, le substrat récupérable 102 peut être séparé de la couche de matériau 104 le long de l'interface détachable 106. Le substrat récupérable 102 peut ensuite être réutilisé, si cela est souhaitable. Autrement dit, le substrat récupérable 102 peut être recyclable. Le recyclage du substrat récupérable 102 peut réduire le gaspillage et les coûts de fabrication. [0049] Le substrat récupérable 102 peut être séparé de la couche de matériau 104 en utilisant, par exemple, un équipement et des procédés décrits dans la publication de demande de brevet US susmentionnée n° 2007/0122926, publiée le 31 mai 2007 au nom de Martinez et autres. Comme décrit dans celle-ci, un élément de positionnement fixe peut être utilisé pour fixer la structure 132 de la figure 4, et un mécanisme de coupe comprenant une lame peut être utilisé pour venir en contact avec la structure 132 de manière à induire une onde de clivage qui se propage à travers l'interface détachable 106. Dans certains modes de réalisation, une encoche peut être formée dans la surface latérale de la structure 132 de la figure 4, et la lame du mécanisme de coupe peut être insérée dans l'encoche avec force pour induire une onde de clivage le long de l'interface détachable 106 entre le substrat récupérable 102 et la couche de matériau 104. [0050] Comme montré sur la figure 5, après avoir séparé le substrat récupérable 102 de la couche de matériau 104, une surface de fracture 140 de la structure 138 peut être relativement grossière, et, dans certains modes de réalisation, peut comprendre un matériau intermédiaire résiduel 107. Ainsi, la surface de fracture 140 peut être nettoyée et/ou lissée, comme cela est souhaitable. Par exemple, l'un ou plusieurs d'un processus de gravure, d'un processus de rectification et d'un processus de polissage (par exemple, un processus de polissage chimico-mécanique (CMP)) peuvent être utilisés pour lisser la surface de fracture 140. Après avoir lissé la surface de fracture 140, un traitement de nettoyage standard peut être utilisé pour retirer tout le matériau non souhaité restant sur celle-ci. [0051] Comme montré sur la figure 6, une couche de redistribution 144 optionnelle peut être formée sur la couche de matériau 104 d'un côté de celle-ci opposé au substrat de support 130 13 pour former la structure 146 de la figure 6. Comme décrit précédemment, les emplacements et le motif des trous d'interconnexion conducteurs 110 peuvent ne pas être complémentaires des caractéristiques de contacts électriques d'une autre structure ou d'un autre dispositif à coupler à ceux-ci. Ainsi, la couche de redistribution 144, comme la couche de redistribution 118, peut être utilisée pour redistribuer le motif de contacts électriques. La couche de redistribution 144 peut comprendre l'un ou plusieurs de trous d'interconnexion conducteurs 150, s'étendant verticalement, de pistes conductrices 152 s'étendant latéralement, et de pastilles de contact conductrices 154. Les trous d'interconnexion 150 et les pistes 152 conducteurs peuvent être utilisés pour redistribuer le motif des trous d'interconnexion conducteurs 110 de la couche de matériau 104 en un motif différent d'un côté opposé de la couche de redistribution 144 par rapport à la couche de matériau 104. La couche de redistribution 144 peut être formée dans un processus lithographique couche par couche en utilisant des techniques connues dans l'art. [0052] En faisant référence à la figure 7, les contacts électriques 160 peuvent être formés sur la couche de matériau 104 d'un côté de celle-ci opposé au substrat de support 130 pour former la structure 162 de la figure 7. Les contacts électriques 160 communiquent électriquement avec les trous d'interconnexion conducteurs 110. Dans les modes de réalisation dans lesquels la structure 162 comprend la couche de redistribution 144 optionnelle, les contacts électriques 160 communiquent électriquement avec les trous d'interconnexion conducteurs 110 par l'intermédiaire des trous d'interconnexion conducteurs 150, des pistes 152 et des pastilles 154 de la couche de redistribution 144. Dans les modes de réalisation qui ne comprennent pas la couche de redistribution 144 optionnelle, les contacts électriques 160 peuvent être formés directement sur les trous d'interconnexion conducteurs 110 de manière à établir une communication électrique directe avec les trous d'interconnexion conducteurs 110. [0053] Divers types de contacts électriques 160 sont connus dans l'art et peuvent être utilisés dans des modes de réalisation de la présente invention. En tant qu'exemple non limitatif, les contacts électriques 160 peuvent comprendre des bossages conducteurs formés sur la couche de matériau 104. Comme cela est connu dans l'art, un matériau diélectrique 164 peut être prévu sur la couche de matériau 104, et une ouverture peut être formée à travers le matériau diélectrique 164 à des emplacements auxquels on souhaite former les bossages conducteurs. Des processus dits de « métallurgie sous bossage » peuvent ensuite être utilisés pour déposer une ou plusieurs couches de 14 métal conducteur 166 dans les ouvertures. Les bossages conducteurs peuvent ensuite être formés sur le métal conducteur 166 déposé dans les ouvertures s'étendant à travers le matériau diélectrique 164. [0054] Ainsi, comme décrit ci-dessus, un dispositif d'interposition 170 est formé, lequel comprend la couche de matériau 104 comportant les trous d'interconnexion conducteurs 110 (par exemple, des trous d'interconnexion à travers une tranche semi-conductrice (TWV)) s'étendant à travers la couche de matériau 104. Le dispositif d'interposition 170 peut également comprendre une couche de redistribution 118 optionnelle d'un premier côté de la couche de matériau 104, et/ou une couche de redistribution 144 optionnelle d'un deuxième côté opposé de la couche de matériau 104. Dans l'état de la figure 7, sur laquelle le dispositif d'interposition 170 reste temporairement collé au substrat de support 130, le dispositif d'interposition 170 peut comprendre des contacts électriques 160 sur la couche de matériau 104 d'un côté de celle-ci opposé au substrat de support 130. Des contacts électriques supplémentaires peuvent être formés par la suite sur le dispositif d'interposition 170 du côté opposé de la couche de matériau 104 après avoir détaché le substrat de support 130 du dispositif d'interposition 170, comme examiné davantage ci-dessous. [0055] En faisant référence à la figure 8, avant de retirer le substrat de support 130 de la couche de matériau 104, les caractéristiques conductrices 171 d'une première structure ou d'un premier dispositif, tel qu'un dispositif à circuit intégré 172, peuvent être couplées structurellement et électriquement aux contacts électriques 160 du dispositif d'interposition 170 pour former la structure 174 de la figure 8. Le dispositif à circuit intégré 172 peut être sélectionné pour qu'il comprenne l'un ou plusieurs d'un processeur de signal électronique, d'un dispositif de mémorisation et d'un dispositif photoactif (par exemple, des dispositifs d'émission de lumière (DEL), une diode laser, une cellule photoélectrique, un photodétecteur, etc.). [0056] Comme montré sur la figure 9, le substrat de support 130 peut ensuite être séparé de la couche de matériau 104 pour former la structure 176, qui comprend le dispositif d'interposition 170 et le dispositif à circuit intégré 172. Après avoir retiré le substrat de support 130, la structure 176 de la figure 9 peut être couplée structurellement et électriquement aux caractéristiques conductrices 180 d'une autre structure ou d'un autre dispositif 182 pour former la structure 184 de la figure 10. L'autre structure ou l'autre dispositif 182 peut comprendre, par exemple, un autre dispositif à circuit intégré tel que l'un quelconque de ceux mentionnés précédemment ici, une carte de circuit imprimé, etc. Ainsi, un contact électrique est établi entre les trous d'interconnexion conducteurs 110 de la couche de matériau 104 du dispositif d'interposition 170 et les 15 caractéristiques conductrices 180 de la structure ou du dispositif 182. En outre, un contact électrique est établi entre le dispositif à circuit intégré 172 et la structure ou le dispositif 182 à travers les trous d'interconnexion conducteurs 110 de la couche de matériau 104 du dispositif d'interposition 170, qui est interposé entre le dispositif à circuit intégré 172 et la structure ou le dispositif 182. [0057] Diverses techniques connues dans l'art peuvent être utilisées pour coupler structurellement et électriquement la structure 176 de la figure 9 aux caractéristiques conductrices 180 de la structure ou du dispositif 182. En tant qu'exemple non limitatif, les bossages conducteurs 186 peuvent être formés sur les caractéristiques conductrices 180, ou sur les caractéristiques conductrices complémentaires du dispositif d'interposition 170, telles que les extrémités exposées des trous d'interconnexion conducteurs 110 (si le dispositif d'interposition ne comprend pas la couche de redistribution 144 optionnelle), ou les pastilles conductrices 154 de la couche de redistribution 144 optionnelle. En tant qu'exemple non limitatif, les bossages conducteurs 186 peuvent être formés sur la couche de matériau 104 en utilisant des techniques similaires à celles décrites ci-dessus en relation avec les contacts électriques 160. Dans des modes de réalisation supplémentaires, des bossages conducteurs peuvent être formés sur les caractéristiques conductrices 180 de la structure ou du dispositif 182. [0058] En utilisant des techniques décrites ici, de nombreux dispositifs d'interposition 170 peuvent être fabriqués avec les trous d'interconnexion conducteurs 110 fabriqués en un motif générique commun, bien que les dispositifs d'interposition 170 puissent être destinés à une utilisation avec un certain nombre de structures et de dispositifs différents ayant des motifs de caractéristiques de contact variables. Les couches de redistribution 118, 144 peuvent être configurées et fabriquées différemment pour les différents sous-ensembles des dispositifs d'interposition 170 de manière à personnaliser les différents sous-ensembles pour une utilisation avec les structures et dispositifs différents. [0059] Des modes de réalisation de la présente invention non limitatifs supplémentaires sont exposés ci-dessous. [0060] Mode de réalisation 1 : un procédé de fabrication d'un dispositif à semi- conducteurs comprenant un dispositif d'interposition, consistant à : former des trous d'interconnexion conducteurs à travers une couche de matériau sur un substrat récupérable ; coller un substrat de support à la couche de matériau d'un côté de celle-ci opposé au substrat récupérable ; séparer le substrat récupérable de la couche de matériau pour récupérer le substrat récupérable ; et 16 former des contacts électriques sur la couche de matériau d'un côté de celle-ci opposé au substrat de support, les contacts électriques communiquant électriquement avec les trous d'interconnexion conducteurs. [0061] Mode de réalisation 2 : le procédé selon le mode de réalisation 1, consistant en outre à sélectionner la couche de matériau pour qu'elle ait une épaisseur de couche moyenne d'environ cent microns (100 iim) ou moins. [0062] Mode de réalisation 3 : le procédé selon le mode de réalisation 2, consistant en outre à sélectionner la couche de matériau pour qu'elle ait une épaisseur de couche moyenne entre environ quinze nanomètres (15 nm) et environ cent microns (100 gin). [0063] Mode de réalisation 4 : le procédé selon l'un quelconque des modes de réalisation 1 à 3, consistant en outre à sélectionner la couche de matériau pour qu'elle comprenne un matériau semi-conducteur. [0064] Mode de réalisation 5 : le procédé selon le mode de réalisation 4, consistant en outre à sélectionner la couche de matériau pour qu'elle comprenne au moins l'un du silicium, du germanium et d'un matériau semi-conducteur des groupes III-V. [0065] Mode de réalisation 6 : le procédé selon le mode de réalisation 5, consistant en outre à sélectionner la couche de matériau pour qu'elle comprenne du silicium. [0066] Mode de réalisation 7 : le procédé selon l'un quelconque des modes de réalisation 1 à 6, dans lequel la formation des trous d'interconnexion conducteurs à travers la couche de matériau sur le substrat récupérable consiste à former les trous d'interconnexion conducteurs à travers une couche de matériau semi-conducteur d'une structure semi-conducteur-sur-isolant (Se0I), la structure Se0I comprenant une base comprenant le substrat récupérable et une couche isolante entre la base et la couche de matériau semi-conducteur. [0067] Mode de réalisation 8 : le procédé selon le mode de réalisation 7, dans lequel la base comprend un matériau présentant un coefficient de dilatation thermique correspondant étroitement à un coefficient de dilatation thermique présenté par la couche de matériau semiconducteur. [0068] Mode de réalisation 9 : le procédé selon le mode de réalisation 7 ou le mode de réalisation 8, dans lequel la séparation du substrat récupérable du matériau pour récupérer le substrat récupérable consiste à séparer la couche de matériau semi-conducteur de la base le long de la couche isolante. 17 [0069] Mode de réalisation 10 : le procédé selon l'un quelconque des modes de réalisation 1 à 9, consistant en outre à former les trous d'interconnexion conducteurs pour qu'ils aient des rapports d'aspect d'environ 2,5 ou moins. [0070] Mode de réalisation 11 : le procédé selon le mode de réalisation 10, consistant en outre à former les trous d'interconnexion conducteurs pour qu'ils aient des rapports d'aspect d'environ 1,6 ou moins. [0071] Mode de réalisation 12 : le procédé selon l'un quelconque des modes de réalisation 1 à 11, consistant en outre à former une interface détachable entre le substrat récupérable et la couche de matériau avant de séparer le substrat récupérable de la couche de matériau pour récupérer le substrat récupérable, l'interface détachable comprenant une liaison d'une résistance mécanique contrôlée entre la couche de matériau et le substrat récupérable. [0072] Mode de réalisation 13 : le procédé selon l'un quelconque des modes de réalisation 1 à 12, consistant en outre à former une couche de redistribution sur la couche de matériau du côté de celle-ci opposé au substrat récupérable avant la liaison du substrat de support à la couche de matériau du côté de celle-ci opposé au substrat récupérable. [0073] Mode de réalisation 14 : le procédé selon le mode de réalisation 13, consistant en outre à former une autre couche de redistribution sur la couche de matériau du côté de celle-ci opposé au substrat de support avant de former des contacts électriques sur la couche de matériau du côté de celle-ci opposé au substrat de support, les contacts électriques communiquant électriquement avec les trous d'interconnexion conducteurs à travers l'autre couche de redistribution. [0074] Mode de réalisation 15 : le procédé selon l'un quelconque des modes de réalisation 1 à 12, consistant en outre à former une autre couche de redistribution sur la couche de matériau du côté de celle-ci opposé au substrat de support avant de former des contacts électriques sur la couche de matériau du côté de celle-ci opposé au substrat de support, les contacts électriques communiquant électriquement avec les trous d'interconnexion conducteurs à travers l'autre couche de redistribution. [0075] Mode de réalisation 16 : le procédé selon l'un quelconque des modes de réalisation 1 à 15, dans lequel la formation des contacts électriques sur la couche de matériau du côté de celle-ci opposé au substrat de support consiste à former des bossages conducteurs sur la couche de matériau. 18 [0076] Mode de réalisation 17 : le procédé selon l'un quelconque des modes de réalisation 1 à 16, consistant en outre à coupler structurellement et électriquement les caractéristiques conductrices d'un dispositif à circuit intégré aux contacts électriques. [0077] Mode de réalisation 18 : le procédé selon le mode de réalisation 17, consistant en outre à sélectionner le dispositif à circuit intégré pour qu'il comprenne au moins l'un d'un processeur de signal électronique, d'un dispositif de mémorisation et d'un dispositif photoactif. [0078] Mode de réalisation 19 : le procédé selon le mode de réalisation 17 ou le mode de réalisation 18, consistant en outre à établir un contact électrique entre les trous d'interconnexion conducteurs et les caractéristiques conductrices d'une structure ou d'un dispositif d'un côté de la couche de matériau opposé au dispositif à circuit intégré, la couche de matériau et les trous d'interconnexion conducteurs étant interposés entre le dispositif à circuit intégré et l'autre structure ou l'autre dispositif. [0079] Mode de réalisation 20 : le procédé selon l'un quelconque des modes de réalisation 1 à 19, consistant en outre à séparer le substrat de support de la couche de matériau. [0080] Mode de réalisation 21 : une structure intermédiaire formée pendant la fabrication d'un dispositif à semi-conducteurs, la structure intermédiaire comprenant : une couche semiconductrice collée à un substrat récupérable avec une interface détachable de résistance mécanique contrôlée entre la couche semi-conductrice et le substrat récupérable ; des trous d'interconnexion conducteurs s'étendant à travers la couche semi-conductrice ; et un substrat de support collé à la couche semi-conductrice d'un côté de celle-ci opposé au substrat récupérable. [0081] Mode de réalisation 22 : la structure intermédiaire du mode de réalisation 21, dans laquelle la couche semi-conductrice a une épaisseur de couche moyenne entre environ quinze nanomètres (15 nm) et environ cent microns (100 iam). [0082] Mode de réalisation 23 : la structure intermédiaire du mode de réalisation 21 ou du mode de réalisation 22, dans laquelle la couche semi-conductrice comprend du silicium. [0083] Mode de réalisation 24 : la structure intermédiaire de l'un quelconque des modes de réalisation 21 à 23, dans laquelle les trous d'interconnexion conducteurs ont des rapports d'aspect d'environ 2,5 ou moins. [0084] Mode de réalisation 25 : la structure intermédiaire de l'un quelconque des modes de réalisation 21 à 24, comprenant en outre une couche de redistribution sur la couche semiconductrice entre le substrat de support et la couche semi-conductrice. 19 [0085] Mode de réalisation 26 : un procédé de fabrication d'un dispositif à semi- conducteurs comprenant un dispositif d'interposition, consistant à : former une interface détachable entre une couche semi-conductrice et un substrat récupérable, l'interface détachable ayant un niveau contrôlé de résistance mécanique entre la couche semi-conductrice et le substrat récupérable ; former des trous d'interconnexion conducteurs à travers la couche semi-conductrice sur le substrat récupérable ; coller un substrat de support à la couche semi-conductrice d'un côté de celle-ci opposé au substrat récupérable ; séparer le substrat récupérable de la couche semi-conductrice pour récupérer le substrat récupérable ; et former des contacts électriques sur la couche semi-conductrice d'un côté de celle-ci opposé au substrat de support, les contacts électriques communiquant électriquement avec les trous d'interconnexion conducteurs. [0086] Mode de réalisation 27 : le procédé selon le mode de réalisation 26, consistant en outre à sélectionner la couche semi-conductrice pour qu'elle ait une épaisseur de couche moyenne entre environ quinze nanomètres (15 nm) et environ cent microns (100 jam). [0087] Mode de réalisation 28 : le procédé selon le mode de réalisation 26 ou le mode de réalisation 27, consistant en outre à sélectionner la couche semi-conductrice pour qu'elle comprenne du silicium. [0088] Mode de réalisation 29 : le procédé selon l'un quelconque des modes de réalisation 26 à 28, consistant en outre à former les trous d'interconnexion conducteurs pour qu'ils aient des rapports d'aspect d'environ 2,5 ou moins. [0089] Mode de réalisation 30 : le procédé selon le mode de réalisation 29, consistant en outre à former les trous d'interconnexion conducteurs pour qu'ils aient des rapports d'aspect d'environ 1,6 ou moins. [0090] Mode de réalisation 31 : le procédé selon l'un quelconque des modes de réalisation 26 à 30, consistant en outre à former une couche de redistribution sur la couche semi-conductrice du côté de celle-ci opposé au substrat récupérable avant de coller le substrat de support à la couche semi-conductrice du côté de celle-ci opposé au substrat récupérable. [0091] Mode de réalisation 32 : le procédé selon l'un quelconque des modes de réalisation 26 à 31, consistant en outre à former une couche de redistribution sur la couche semi-conductrice du côté de celle-ci opposé au substrat de support avant de former des contacts électriques sur la couche semi-conductrice du côté de celle-ci opposé au substrat de support, les contacts électriques 20 communiquant électriquement avec les trous d'interconnexion conducteurs à travers la couche de redistribution. [0092] Mode de réalisation 33 : le procédé selon l'un quelconque des modes de réalisation 26 à 32, consistant en outre à : coupler structurellement et électriquement les caractéristiques conductrices d'un dispositif à circuit intégré aux contacts électriques ; et séparer le substrat de support de la couche semi-conductrice. [0093] Mode de réalisation 34 : le procédé selon le mode de réalisation 33, consistant en outre à sélectionner le dispositif à circuit intégré pour qu'il comprenne au moins l'un d'un processeur de signal électronique, d'un dispositif de mémorisation et d'un dispositif photoactif.In some embodiments, the detachable interface 106 may include direct molecular bonding between the material layer 104 and the recoverable substrate 102. In other embodiments, as shown in FIG. 1, the detachable interface 106 may comprise an intermediate material 107 disposed between the material layer 104 and the recoverable substrate 102. Such an intermediate material 107 may comprise one or more of a semiconductor material, a dielectric material, or a ceramic, such as any of those mentioned above. In other embodiments, the intermediate material 107 may comprise a metal. In yet other embodiments, the intermediate material 107 may comprise a multilayer structure comprising two or more of these materials. As a non-limiting example, as described in US patent application publication No. 2004/0222500, the mechanical strength of the detachable interface 106 can be controlled by controlling at least one of the roughness and hydrophilicity of the opposite faces of the material layer 104 and the recoverable substrate 102 before bonding the material layer 104 to the recoverable substrate 102. For example, if one or both of the opposing faces comprise SiO 2, for example, the SiO 2 surface can be etched using hydrofluoric acid to control the surface roughness thereof. Other chemical treatments may be used depending on the nature of the material to be etched. For example, phosphoric acid (H3PO4) can be used to etch and roughen silicon nitride (Si3N4), and ammonium hydroxide solution (NH4OH), hydrogen dioxide (H2O2), and water (H2O) can be used to etch and roughen silicon. In additional techniques, selectively controlled heat treatments may be used to control the mechanical strength of a molecular bond between the material layer 104 and the recoverable substrate 102. Thus, in some embodiments, voids 108 may be present at the detachable interface 106. The voids 108 may be due to an initial surface roughness between adjacent bonded surfaces, and may be randomly located on the detachable interface 106. In other embodiments, the voids 108 may be formed in one or both of the adjoined bonded surfaces before bonding, and may be located at predefined locations and selected on the detachable interface 106. The number and size of the voids 108 may be used to selectively control the mechanical strength of the bond between the material layer 104 and the recoverable substrate 102. In embodiments in which the material layer 104 comprises a semiconductor material, and the detachable interface 106 comprises an intermediate material 107 comprising an electrically insulating material, the structure 100 of FIG. is referred to in the art as a "semiconductor on insulator" type substrate (SeOI) such as a silicon on insulator (SOI) substrate or a germanium-on-insulator (Ge10) substrate. In these embodiments, the recoverable substrate 102 forms a base of the SeOI-type substrate, and the intermediate material 107 forms an insulating layer between the material layer 104 and the base. In some embodiments, the recoverable substrate 102 may be selected to include a material that has a coefficient of thermal expansion closely corresponding to a thermal expansion coefficient exhibited by the material layer 104. For example, the recoverable substrate 102 may have a coefficient of thermal expansion within about 10% of a thermal expansion coefficient exhibited by the material layer 104, within about 5% of a coefficient of thermal expansion. thermal expansion exhibited by the material layer 104, or even within about 2.5% of a thermal expansion coefficient exhibited by the material layer 104. A close correspondence of the thermal expansion coefficients of the recoverable substrate 102 and the material layer 104 can reduce or minimize thermal stresses in the vicinity of the detachable interface 106 while the temperature of the structure 100 varies during a treatment. next, and can avoid unintentional premature separation of the material layer 104 from the recoverable substrate 106. The recoverable substrate 102 may be thicker than the material layer 104. As non-limiting examples, the material layer 104 may have an average layer thickness T of about two hundred microns (200 μm) or less, about fifty microns (50 μm) or less, about one micron (1 i. tm) or less, or even about one hundred nanometers (100 nm) or less. In some embodiments, the average layer thickness T may be between about fifteen nanometers (15 nm) and about one hundred microns (100 pim). The recoverable substrate 102 may have an average layer thickness of about two hundred microns (200 microns) or more, about five hundred microns (500 microns) or more, or even about seven hundred microns (700 microns) or more, in some embodiments. In embodiments in which the detachable interface 106 comprises an intermediate material 107, the intermediate material 107 may be thinner than the material layer 104, and may have an average layer thickness, for example, of about one hundred nanometers (100 nm) or less, about fifty nanometers (50 nm) or less, or even about twenty-five nanometers (25 nm) or less. A layer of material 104 having such a small average layer thickness T may be provided on the recoverable substrate 102 using, for example, what is known in the art as the SMART-CUT® process. The SMART-CUT® process is described, for example, in US Patent No. RE39,484 to Bruel (published February 6, 2007), U.S. Patent No. 6,303,468 to Aspar et al. (Published October 16, 2001). U.S. Patent No. 6,335,258 to Aspar et al. (published January 1, 2002), US Patent No. 6,756,286 to Moriceau et al. (published June 29, 2004), U.S. Patent No. 6,809,044. Aspar et al. (published October 26, 2004), and U.S. Patent No. 6,946,365 to Aspar et al (September 20, 2005). In summary, the SMART-CUT® process involves the implantation of ions in a layer of relatively thick material to form a generally planar weakened ion implantation plane in the layer of material. The layer of relatively thick material may be adhered to the recoverable substrate 102. The relatively thick material layer can then be fractured along the weakened ion implantation plane therein, leaving the material layer 104 having the desirable middle layer thickness T bonded to the recoverable substrate 102. Optionally, an additional semiconductor material (which may have a polycrystalline or amorphous microstructure) may optionally be deposited on the layer of material 104 transferred after the SMART-CUT® process so as to realize the layer of material 104 with a thickness of medium layer T desirable. In further embodiments, a layer of material 104 having such a small average layer thickness T may be provided on the recoverable substrate 102 by a first bond of a relatively thick material layer to the recoverable substrate 102 and by following a thinning of the material layer to an average layer thickness T using one or more of a grinding process, a polishing process and an etching process (for example, using a chemico-mechanical polishing process (CMP)). Such a bonding and thinning process may be desirable to provide a layer of material 104 having an average layer thickness T of about 150 microns (150 μm) or more, while the SMART-CUT® process may be desirable. for producing a layer of material 104 having an average layer thickness T of less than about one and a half micron (1.5 μm). Referring to Figure 2, the conductive vias 110 may be formed through the material layer 104, while the material layer 104 is on the recoverable substrate 102 to form the structure 112 of the figure 2. Conductive vias 110 may be formed using techniques known in the art. For example, a mask may be provided on an exposed main surface 114 of the layer of material 104. Openings may extend through the mask layer drawn at locations at which the conductive vias 110 are to be formed in the layer of material 104. An anisotropic etching process, such as a dry reactive ion etching process (RIE) may be used to etch orifices in and through the material layer 104 through the apertures extending through the mask layer, while the mask layer protects other portions of the material layer 104 from the etching agent and prevents removal of these portions. After having formed the orifices through the layer of material 104, a dielectric material (for example, an oxide) may be deposited in the orifices 104 to achieve isolation, after which the orifices 104 may be filled with a material conductor, such as a metal, to form the conductive vias 110 in the orifices. For example, the metal may comprise one or more of copper, aluminum, silver, tungsten, titanium, nickel, etc. In some embodiments, the conductive vias 110 may include a plurality of metal layers, two or more of which may have different compositions. The metal can be deposited in the orifices using one or more deposition processes. For example, a first electroless deposition process can be used to deposit a relatively thin seed layer of metal on surfaces of the material layer 104 in the orifices. These processes may provide a relatively thin metal layer having a good coating of irregularities, thereby enabling the deposition of at least substantially continuous metal layer on all surfaces in the orifices. After the deposition of such a seed layer, another deposition process, such as an electroplating process, may be used to deposit additional metal on the seed layer at a relatively higher rate until the orifices are at least substantially filled with metal to form the conductive vias 110. Other deposition processes, such as physical vapor deposition (PVD) processes and / or chemical vapor deposition (CVD) processes, can be used to deposit a conductive material in the orifices in additional achievement. As shown in FIG. 2, the conductive vias 110 may extend entirely through the material layer 104 of the exposed main surface 114 to the detachable interface 106. Thus, the conductive vias 110 may include what is referred to in the art as "vias through a semiconductor wafer" (TWV), or "vias through the silicon" (TSV) in embodiments in which the material layer 104 comprises silicon. The conductive vias 110 may be formed to have aspect ratios of about 2.5 or less, or even about 1.6 or less in some embodiments. By forming the conductive vias 110 to have relatively low aspect ratios, the problems associated with forming conductive vias having high aspect ratios discussed previously herein can be mitigated. In addition, embodiments of methods as described herein may not involve significant thinning of the material layer 104 in which the conductive vias 110 are formed as a result of the formation of the holes. conductive interconnection 110 in the layer of material 104. Referring to Fig. 3, after forming the conductive vias 110, an optional redistribution layer 118 may be formed on the layer of material 104 on one side thereof opposite the recoverable substrate. 102 to form the structure 120 of Figure 3. The locations and pattern of the conductive vias 110 may not be complementary to the electrical contact characteristics of another structure or other device to be coupled thereto. Thus, the redistribution layer 118 may be used to redistribute the pattern of electrical contacts. The redistribution layer 118 may include one or more vertically extending conductive vias 122, laterally extending conductive tracks 124, and conductive pads 126. The vias 122 and the conductive tracks 124 may be used to redistribute the pattern of the conductive vias 110 of the material layer 104 in a pattern different from an opposite side of the redistribution layer 118 relative to the layer of material 104. The redistribution layer 118 may be formed by a layer-by-layer lithographic process using techniques known in the art. As shown in FIG. 4, a support substrate 130 may be temporarily bonded to the material layer 104 on one side thereof opposite the recoverable substrate 102 to form the structure 132 of FIG. 4. Support substrate 130 may be generally planar, and may include any of a number of materials. For example, the support substrate 130 may comprise any of the materials mentioned above in relation to the recoverable substrate 102. The support substrate 130 may have an average layer thickness which is sufficient to allow management and manipulation of the structure 132 by semiconductor manufacturing equipment during a subsequent processing. For example, the support substrate 130 may have an average layer thickness of about two hundred microns (200 gm) or more, about five hundred microns (500 gm) or more, or even about seven hundred microns ( 700 gm) or more. The support substrate 130 may be adhered to the material layer 104 using a direct molecular bonding process, or the support substrate 130 may be adhered to the material layer 104 using an adhesive or other bonding material between the surfaces. to stick on. In embodiments in which a redistribution layer 118 is formed on the material layer 104 on the side thereof opposite the recoverable substrate 102, the support substrate 130 may be bonded to the redistribution layer 118 on the layer of material 12 4. In embodiments in which such a redistribution layer 118 is not formed, the support substrate 130 may be adhered to the material layer 118. Referring to Figure 5, the recoverable substrate 102 may be separated from the material layer 104 after bonding the support substrate 130 to the material layer 104 (as described with reference to Figure 4) for recovering the recoverable substrate 102, and forming the structure 138 shown in FIG. In particular, the recoverable substrate 102 may be separated from the material layer 104 along the detachable interface 106. The recoverable substrate 102 may then be reused, if desired. In other words, the recoverable substrate 102 may be recyclable. Recycling the recoverable substrate 102 can reduce waste and manufacturing costs. The recoverable substrate 102 may be separated from the material layer 104 using, for example, equipment and methods described in the aforementioned US Patent Application Publication No. 2007/0122926, published May 31, 2007 in the name of Martinez and others. As described herein, a stationary positioning member may be used to secure the structure 132 of Fig. 4, and a cutting mechanism comprising a blade may be used to engage the structure 132 to induce a waveform. cleavage propagating through the detachable interface 106. In some embodiments, a notch may be formed in the side surface of the structure 132 of Figure 4, and the blade of the cutting mechanism may be forcefully inserted into the notch to induce a cleavage wave along the detachable interface 106 between the recoverable substrate 102 and the material layer 104. As shown in FIG. 5, after separating the recoverable substrate 102 from the material layer 104, a fracture surface 140 of the structure 138 may be relatively coarse, and, in some embodiments, may comprise a material residual intermediate 107. Thus, the fracture surface 140 can be cleaned and / or smoothed as desired. For example, one or more of an etching process, a grinding process, and a polishing process (e.g., a chemical mechanical polishing (CMP) process) can be used to smooth the surface fracture 140. After smoothing the fracture surface 140, a standard cleaning treatment may be used to remove any unwanted material remaining thereon. As shown in FIG. 6, an optional redistribution layer 144 may be formed on the material layer 104 on one side thereof opposite the support substrate 130 13 to form the structure 146 of FIG. 6. As previously described, the locations and pattern of the conductive vias 110 may not be complementary to the electrical contact characteristics of another structure or device to be coupled thereto. Thus, the redistribution layer 144, like the redistribution layer 118, can be used to redistribute the pattern of electrical contacts. The redistribution layer 144 may comprise one or more vertically extending conductive vias 150, laterally extending conductive tracks 152, and conductive pads 154. The vias 150 and lead tracks 152 may be used to redistribute the pattern of the conductive vias 110 of the material layer 104 to a pattern different from an opposite side of the redistribution layer 144 relative to the layer of material 104. The redistribution layer 144 may be formed in a layer-by-layer lithographic process using techniques known in the art. Referring to Figure 7, the electrical contacts 160 may be formed on the material layer 104 on one side thereof opposite the support substrate 130 to form the structure 162 of Figure 7. The electrical contacts 160 communicate electrically with the conductive vias 110. In embodiments in which the structure 162 includes the optional redistribution layer 144, the electrical contacts 160 electrically communicate with the conductive vias 110 through the conductive vias 150, tracks 152, and pads. 154 of the redistribution layer 144. In embodiments that do not include the optional redistribution layer 144, the electrical contacts 160 may be formed directly on the conductive vias 110 so as to establish direct electrical communication with the conductive vias 110. Various types of electrical contacts 160 are known in the art and may be used in embodiments of the present invention. As a non-limiting example, the electrical contacts 160 may comprise conductive bosses formed on the layer of material 104. As is known in the art, a dielectric material 164 may be provided on the material layer 104, and an aperture may be formed through the dielectric material 164 at locations at which it is desired to form the conductive bosses. So-called "boss metallurgy" processes can then be used to deposit one or more layers of conductive metal 166 in the openings. The conductive bosses may then be formed on the conductive metal 166 deposited in the openings extending through the dielectric material 164. Thus, as described above, an interposing device 170 is formed which includes the material layer 104 having the conductive vias 110 (e.g. vias through a semi-wafer). conductor (TWV)) extending through the layer of material 104. Interposer 170 may also include an optional redistribution layer 118 of a first side of the material layer 104, and / or an optional redistribution layer 144 of a second opposite side of the material layer 104. In the state of FIG. 7, in which the interposition device 170 remains temporarily bonded to the support substrate 130, the interposition device 170 may comprise electrical contacts 160 on the layer of material 104 on one side of the it is opposite to the support substrate 130. Additional electrical contacts may be subsequently formed on the interposing device 170 on the opposite side of the material layer 104 after detaching the support substrate 130 from the interposing device 170, as further discussed below. Referring to Figure 8, before removing the support substrate 130 from the material layer 104, the conductive characteristics 171 of a first structure or a first device, such as an integrated circuit device. 172, can be coupled structurally and electrically to the electrical contacts 160 of the interposition device 170 to form the structure 174 of FIG. The integrated circuit device 172 may be selected to include one or more of an electronic signal processor, a storage device, and a photoactive device (eg, light emitting devices). (LED), a laser diode, a photocell, a photodetector, etc. ). As shown in FIG. 9, the support substrate 130 can then be separated from the material layer 104 to form the structure 176, which comprises the interposition device 170 and the integrated circuit device 172. After removing the support substrate 130, the structure 176 of Fig. 9 can be structurally and electrically coupled to the conductive characteristics 180 of another structure or device 182 to form the structure 184 of Fig. 10. The other structure or device 182 may include, for example, another integrated circuit device such as any of those previously mentioned herein, a printed circuit board, and the like. Thus, electrical contact is established between the conductive vias 110 of the material layer 104 of the interposer 170 and the conductive characteristics 180 of the structure or device 182. In addition, an electrical contact is established between the integrated circuit device 172 and the structure or device 182 through the conductive vias 110 of the material layer 104 of the interposing device 170, which is interposed between the device integrated circuit 172 and the structure or device 182. Various techniques known in the art can be used to structurally and electrically couple the structure 176 of FIG. 9 to the conductive characteristics 180 of the structure or device 182. As a non-limiting example, the conductive bosses 186 may be formed on the conductive characteristics 180, or on the complementary conductive characteristics of the interposing device 170, such as the exposed ends of the conductive vias 110 (if the device interposition does not include the optional redistribution layer 144), or the conductive pads 154 of the optional redistribution layer 144. As a non-limiting example, the conductive bosses 186 may be formed on the layer of material 104 using techniques similar to those described above in connection with the electrical contacts 160. In further embodiments, conductive bosses may be formed on the conductive characteristics 180 of the structure or device 182. Using the techniques described herein, many interposers 170 may be fabricated with the conductive vias 110 made in a common generic pattern, although the interposers 170 may be intended for use with a number of different structures and devices having variable contact feature patterns. The redistribution layers 118, 144 may be configured and fabricated differently for the different subsets of the interposers 170 so as to customize the different subsets for use with the different structures and devices. Additional non-limiting embodiments of the present invention are set forth below. Embodiment 1: A method of manufacturing a semiconductor device comprising an interposing device, comprising: forming conductive vias through a layer of material on a recoverable substrate; bonding a support substrate to the material layer on one side thereof opposite the recoverable substrate; separating the recoverable substrate from the material layer to recover the recoverable substrate; and forming electrical contacts on the layer of material on one side thereof opposite the support substrate, the electrical contacts electrically communicating with the conductive vias. Embodiment 2: The method of Embodiment 1, further comprising selecting the material layer to have an average layer thickness of about one hundred microns (100 microns) or less. Embodiment 3: The method according to Embodiment 2, further comprising selecting the material layer to have an average layer thickness between about fifteen nanometers (15 nm) and about one hundred microns (100 gin). Embodiment 4: The method according to any one of embodiments 1 to 3, further comprising selecting the material layer to include a semiconductor material. Embodiment 5: The method according to embodiment 4, further comprising selecting the layer of material to comprise at least one of silicon, germanium and a semiconductor material of the invention. groups III-V. Embodiment 6: The method according to Embodiment 5, further comprising selecting the material layer to include silicon. Embodiment 7: The method according to any one of embodiments 1 to 6, wherein the formation of conductive vias through the layer of material on the recoverable substrate is to form the holes of interconnecting conductors through a layer of semiconductor material of a semiconductor-on-insulator (SeOI) structure, the SeOI structure comprising a base comprising the recoverable substrate and an insulating layer between the base and the semi-conductive material layer; driver. Embodiment 8: The method according to embodiment 7, wherein the base comprises a material having a coefficient of thermal expansion corresponding closely to a thermal expansion coefficient exhibited by the layer of semiconductor material. Embodiment 9: The method according to Embodiment 7 or Embodiment 8, wherein separating the recoverable substrate from the material to recover the recoverable substrate is to separate the layer of semiconductor material from the base along the insulating layer. Embodiment 10: The method according to any one of embodiments 1 to 9, further comprising forming the conductive vias to have aspect ratios of about 2, 5 or less. Embodiment 11: The method of embodiment 10, further comprising forming the conductive vias to have aspect ratios of about 1.6 or less. Embodiment 12: The method according to any one of embodiments 1 to 11, further comprising forming a detachable interface between the recoverable substrate and the material layer before separating the recoverable substrate from the recovery layer. material for recovering the recoverable substrate, the detachable interface comprising a bond of controlled mechanical strength between the material layer and the recoverable substrate. Embodiment 13: The method according to any one of embodiments 1 to 12, further comprising forming a redistribution layer on the material layer on the opposite side thereof to the recoverable substrate prior to bonding from the support substrate to the material layer on the opposite side thereof to the recoverable substrate. Embodiment 14: The method according to Embodiment 13, further comprising forming another redistribution layer on the material layer on the opposite side thereof to the support substrate prior to forming electrical contacts on the material layer on the opposite side of the support substrate, the electrical contacts electrically communicating with the conductive vias through the other redistribution layer. Embodiment 15: The method according to any one of embodiments 1 to 12, further comprising forming another redistribution layer on the material layer on the opposite side thereof to the front support substrate. forming electrical contacts on the material layer on the opposite side of the support substrate, the electrical contacts electrically communicating with the conductive vias through the other redistribution layer. Embodiment 16: The method according to any one of the embodiments 1 to 15, wherein the formation of the electrical contacts on the material layer on the opposite side thereof to the support substrate is to form conductive bosses on the layer of material. Embodiment 17: The method according to any one of embodiments 1 to 16, further comprising structurally and electrically coupling the conductive characteristics of an integrated circuit device to the electrical contacts. Embodiment 18: The method according to Embodiment 17, further comprising selecting the integrated circuit device to include at least one of an electronic signal processor, a memorizing and a photoactive device. Embodiment 19: The method according to Embodiment 17 or Embodiment 18, further comprising establishing an electrical contact between the conductive vias and the conductive characteristics of a structure or structure. device on one side of the layer of material opposite to the integrated circuit device, the layer of material and the conductive vias being interposed between the integrated circuit device and the other structure or device. Embodiment 20: The method according to any one of embodiments 1 to 19, further comprising separating the support substrate from the material layer. Embodiment 21: An intermediate structure formed during manufacture of a semiconductor device, the intermediate structure comprising: a semiconductor layer bonded to a recoverable substrate with a detachable interface of controlled mechanical strength between the semiconductor layer; conductive and the recoverable substrate; conductive vias extending through the semiconductor layer; and a support substrate adhered to the semiconductor layer on one side thereof opposite the recoverable substrate. Embodiment 22: The intermediate structure of Embodiment 21, wherein the semiconductor layer has a middle layer thickness between about fifteen nanometers (15 nm) and about one hundred microns (100 iam). Embodiment 23: The intermediate structure of Embodiment 21 or Embodiment 22, wherein the semiconductor layer comprises silicon. Embodiment 24: The intermediate structure of any one of Embodiments 21 to 23, wherein the conductive vias have aspect ratios of about 2.5 or less. Embodiment 25: The intermediate structure of any one of embodiments 21 to 24, further comprising a redistribution layer on the semiconductor layer between the support substrate and the semiconductor layer. Embodiment 26: A method of manufacturing a semiconductor device comprising an interposing device, comprising: forming a detachable interface between a semiconductor layer and a recoverable substrate, the detachable interface having a controlled level of mechanical strength between the semiconductor layer and the recoverable substrate; forming conductive vias through the semiconductor layer on the recoverable substrate; bonding a support substrate to the semiconductor layer on one side thereof opposite the recoverable substrate; separating the recoverable substrate from the semiconductor layer to recover the recoverable substrate; and forming electrical contacts on the semiconductor layer on one side thereof opposite the support substrate, the electrical contacts electrically communicating with the conductive vias. Embodiment 27: The method according to Embodiment 26, further comprising selecting the semiconductor layer to have an average layer thickness between about fifteen nanometers (15 nm) and about one hundred microns ( 100 jam). Embodiment 28: The method according to Embodiment 26 or Embodiment 27, further comprising selecting the semiconductor layer to include silicon. Embodiment 29: The method of any one of embodiments 26 to 28, further comprising forming the conductive vias to have aspect ratios of about 2.5. or less. Embodiment 30: The method of embodiment 29, further comprising forming the conductive vias to have aspect ratios of about 1.6 or less. Embodiment 31: The method according to any one of embodiments 26 to 30, further comprising forming a redistribution layer on the semiconductor layer on the opposite side thereof to the recoverable substrate prior to bonding the support substrate to the semiconductor layer on the side thereof opposite the recoverable substrate. Embodiment 32: The method according to any one of embodiments 26 to 31, further comprising forming a redistribution layer on the semiconductor layer on the opposite side thereof to the front support substrate. forming electrical contacts on the semiconductor layer on the opposite side thereof to the support substrate, the electrical contacts electrically communicating with the conductive vias through the redistribution layer. Embodiment 33: The method of any one of embodiments 26 to 32, further comprising: structurally and electrically coupling the conductive characteristics of an integrated circuit device to the electrical contacts; and separating the support substrate from the semiconductor layer. Embodiment 34: The method according to Embodiment 33, further comprising selecting the integrated circuit device to include at least one of an electronic signal processor, a memorizing and a photoactive device.
100941 Mode de réalisation 35 : le procédé selon le mode de réalisation 33 ou le mode de réalisation 34, consistant en outre à établir un contact électrique entre les trous d'interconnexion conducteurs et les caractéristiques conductrices d'une autre structure ou d'un autre dispositif d'un côté de la couche semi-conductrice opposé au dispositif à circuit intégré, la couche semi-conductrice et les trous d'interconnexion conducteurs étant interposés entre le dispositif à circuit intégré et l'autre structure ou l'autre dispositif. 21 Embodiment 35: The method according to Embodiment 33 or Embodiment 34, further comprising making electrical contact between conductive vias and conductive features of another structure or another device on one side of the semiconductor layer opposite to the integrated circuit device, the semiconductor layer and the conductive vias being interposed between the integrated circuit device and the other structure or device. 21
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