FR2987134A1 - Procede et dispositif de mesure de l'evolution dans le temps des performances electriques d'un transistor fdsoi - Google Patents

Abstract

Procédé de mesure de l'évolution des performances électriques d'un transistor FDSOI entre un premier et un deuxième état du transistor après une durée ti de fonctionnement, comprenant les étapes suivantes : - mesure de la capacité C et C du transistor respectivement dans le premier et le deuxième état, en fonction d'une tension V appliquée entre la grille et les régions de source et drain, - détermination, sur la caractéristique C (V ) variant entre une valeur maximale C et une valeur minimale C avec trois points d'inflexion, d'une valeur d'ordonnée C de C (V ) au niveau du deuxième point d' inflexion de C (V ), et de deux valeurs d'abscisse V et V de C (V ) telles que V (0) = C ((C +C )/2) et V (0) = C ((C +C )/2), - détermination, à partir de la caractéristique C (V ), de deux valeurs d'abscisse V et V de C (V ) telles que V = C ((C +C )/2) et V = C ((C +C )/2), - détermination de variations de densités de défauts DeltaD , DeltaD entre le premier et le deuxième état du transistor, aux interfaces avant et arrière du transistor, à partir des valeurs DeltaV = V - V et DeltaV = V - V .

Description

PROCEDE ET DISPOSITIF DE MESURE DE L'EVOLUTION DANS LE TEMPS DES PERFORMANCES ELECTRIQUES D'UN TRANSISTOR FDSOI DESCRIPTION DOMAINE TECHNIQUE L'invention concerne un procédé et un dispositif de mesure, ou d'évaluation, de l'évolution dans le temps des performances électriques de transistors de type FDSOI, c'est-à-dire de transistors complètement désertés de type semi-conducteur sur isolant. L'invention est notamment utilisée pour étudier le vieillissement des transistors FDSOI en évaluant l'évolution dans le temps, après une certaine durée d'utilisation, des densités de défauts aux interfaces diélectrique/semi-conducteur des transistors, les performances électriques des transistors FDSOI étant directement dépendantes de la 20 qualité de ces interfaces et donc des densités de défauts présents à ces interfaces. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Un exemple de transistor FDSOI 1 est représenté sur la figure 1. Le transistor 1 est réalisé 25 sur un substrat de type SOI comportant une couche support, ou substrat, 3 de semi-conducteur, par exemple du silicium, sur lequel sont disposées une couche diélectrique 5, par exemple composée de Si02, formant un diélectrique enterré (BOX), et une couche de semi- conducteur, tel que du silicium, dans laquelle sont formées une région de canal 7 et des régions de source 9 et de drain 11, recouvrant la couche diélectrique enterrée 5. Le canal 7 est recouvert par un diélectrique de grille 13, par exemple composé de Si02, sur lequel composée de transistor 10 qualité de l'interface est disposée une grille 15, par exemple TiN. Les performances électriques d'un tel 1 de type FDSOI sont dépendantes de la ses interfaces silicium/Si02, c'est-à-dire entre la portion de silicium destinée à former le canal 7 et le diélectrique de grille 13, appelée interface avant, et l'interface entre la portion de silicium destinée à former le canal 7 et le 15 diélectrique enterré 5, appelée interface arrière. Afin d'évaluer les performances électriques de ce transistor 1, il est donc nécessaire de pouvoir mesurer et quantifier les densités de défauts à ces interfaces avant (Diti) et arrière (Dit2). 20 Le document EP 2 290 386 Al décrit un procédé permettant d'évaluer les performances électriques d'un tel transistor FDSOI via une quantification des densités de défauts Dit1 et Dit2 - Les performances électriques d'un 25 transistor FDSOI se dégradent dans le temps au fur et à mesure de son utilisation, cette dégradation se traduisant par une augmentation des densités de défauts Dit1 et Dite du transistor. Bien que le procédé décrit par EP 2 290 386 Al soit efficace quant à l'évaluation 30 réalisée des performances électriques du transistor, et pourrait donc être utilisé pour suivre l'évolution de ces performances dans le temps, il est complexe à mettre en oeuvre notamment en raison du modèle complexe utilisé pour décrire la réponse électrique des états d'interface du transistor.

EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un procédé de mesure de l'évolution dans le temps des performances électriques d'un transistor FDSOI qui soit moins complexe à mettre en oeuvre.

Pour cela, la présente invention propose un procédé de mesure de l'évolution des performances électriques d'un transistor FDSOI disposé sur un substrat à base de semi-conducteur, entre un premier état et un deuxième état du transistor après une durée t1 de fonctionnement, comprenant au moins les étapes de : - mesure de la capacité Ci et C2 du transistor respectivement dans le premier et le deuxième état, en appliquant une tension VBG > 0 sur le substrat lorsque le transistor est du type NMOS ou une tension VBG < 0 sur le substrat lorsque le transistor est du type PMOS, en fonction d'une tension VFG appliquée entre une grille et des régions de source et drain du transistor, - détermination, sur la caractéristique C1(VFG) mesurée variant entre une valeur maximale Craax et une valeur minimale Cmin et comportant trois points d'inflexion consécutifs, d'une valeur d'ordonnée Cpiat de Ci (VFG) au niveau du deuxième des trois points d'inflexion de Ci(VFG), et de deux valeurs d'abscisse VHaut (0) et VBas (0) de C1 (VFG) telles que VHaut (0) = Cl 1 ( (Cmax+Cplat ) 2 ) et VBas (0) = Cl 1 ( (Cmin+Cplat ) 2) - détermination, à partir de la caractéristique C2 (VFG) de deux valeurs d'abscisse VBas (t1) C2 (VFG) VI-Taut (ti) et de telles que VHaut (t1)- C2 1 ( (Cmax+Cplat ) 2 ) et VBas (t1)- C2 1 ( (Cmin+Cplat ) 2) - détermination de variations de densités de défauts ADiti, ADit2 entre le premier et le deuxième état du transistor, respectivement à une interface entre un diélectrique de grille du transistor et une région de canal du transistor et une interface entre la région de canal et un diélectrique enterré du transistor, à partir des valeurs AVHaut(ti) = VHaut(t1) - VHaut(o) et AVBas (t1) = VBas (t1) VBas (0) - La détermination de la valeur d'ordonnée Cpiat de Ci(VFG) peut être réalisée en considérant une partie de la caractéristique C1(VFG) du transistor variant entre la valeur maximale C. et la valeur minimale Cmin avec une pente de signe constant et comportant au moins les trois points d'inflexion consécutifs. La mise en oeuvre de ce procédé permet d'évaluer la dégradation dans le temps des performances électriques du transistor via l'évaluation de la 25 dégradation au cours du temps de la qualité des interfaces semi-conducteur/diélectrique du transistor (c'est-à-dire en déterminant si les densités de défauts Dit1 Dit2 ont évolué dans le temps au niveau de l'interface avant semi-conducteur/diélectrique 30 de grille et/ou de l'interface arrière semiconducteur/diélectrique de grille du transistor), en localisant une éventuelle variation du nombre de défauts crées au niveau de l'interface avant et/ou de l'interface arrière du transistor, et éventuellement à quantifier ces variations de la ou des densités de défauts ADiti, ADit2 au cours de la durée de fonctionnement t1 du transistor à cette ou ces interfaces avant et arrière. Par rapport à une mise en oeuvre du procédé décrit EP 2 290 386 Al pour mesurer les densités de défauts Dit1 et Dite du transistor dans le premier état, puis dans le deuxième état après une durée de fonctionnement tl, le procédé selon l'invention ne nécessite pas de réaliser une modélisation complexe du transistor, réduisant ainsi les calculs à réaliser.

De plus, avec le procédé selon l'invention, seule une mesure de la capacité du transistor dans le premier état et le deuxième état est réalisée. Ce procédé peut être mis en oeuvre aussi bien pour des transistors FDSOI de type NMOS que des transistors FDSOI de type PMOS. La valeur de ADiti peut être calculée selon l'équation : ADit1 q.EOT = e°x A Vit, t avec EOX constante diélectrique du 25 matériau du diélectrique de grille du transistor, EOT : épaisseur équivalente oxyde du diélectrique de grille, q : charge élémentaire (q = 1,6.10-19 C). La valeur de ADit2 peut être déterminée au 30 moins par la mise en oeuvre des étapes suivantes : - calcul de caractéristiques C(VFG) du transistor pour différentes valeurs théoriques de ADit2, - calcul de la relation AVBas = f(ADit2) à partir des caractéristiques C(VFG) précédemment 5 calculées, la valeur - calcul de ADib2 = f 1 ( AVHaut (tl) - AVBas (tl) ) - Les caractéristiques C(VFG) du transistor pour différentes valeurs théoriques de ADit2 peuvent 10 être calculées par un logiciel de type solveur de Poisson-Schrbdinger à partir des valeurs de l'épaisseur du semi-conducteur destiné à former le canal du transistor, de l'épaisseur équivalente oxyde EOT du diélectrique de grille du transistor, des tensions VBG 15 et VFG appliquées sur le transistor, de l'épaisseur du diélectrique enterré du transistor, et de la température de l'environnement dans lequel fonctionne le transistor. En variante, la valeur de ADit2 peut être 20 déterminée par l'équation suivante : A VB' Apit2 (Ct.t + (3.E0T) Avec a = 1,25.104 mV.cm, et 13 = 4,5.10-4 mV.cm, 25 EOT : épaisseur équivalente oxyde du diélectrique de grille, tn : épaisseur du semi-conducteur destiné à former le canal du transistor. Dans une autre variante, la valeur de ADit2 30 peut être déterminée à partir d'une relation AVBas = f (AD1t2) connue pour le transistor (par exemple en utilisant un abaque pour le type du transistor étudié), en calculant la valeur- ADit2 = f 1 ( AVHaut (t1) AVBas (t1) ) - La tension VFG peut comporter une composante continue dont la valeur peut être comprise entre environ -2 V et 2 V et une composante alternative sinusoïdale dont la fréquence peut être comprise entre environ 10 kHz et 100 kHz.

La tension VBG peut être une tension continue dont la valeur peut être comprise entre environ 5 V et 10 V lorsque le transistor est du type NMOS ou comprise entre environ -5 V et -10 V lorsque le transistor est du type PMOS.

La capacité C du transistor peut être mesurée par un analyseur d'impédance. L'invention concerne également un dispositif de mesure de l'évolution des performances électriques d'un transistor FDSOI, comportant des moyens de mise en oeuvre d'un procédé de mesure de l'évolution des performances électriques du transistor FDSOI tel que décrit précédemment. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un transistor de type FDSOI, - la figure 2 représente un exemple de réalisation d'un dispositif de mesure de l'évolution des performances électriques d'un transistor FDSOI, objet de la présente invention, - les figures 3A et 3B représentent des mesures d'une caractéristique C(VFG) d'un transistor FDSOI réalisée lors d'un procédé de mesure de l'évolution des performances électriques d'un transistor FDSOI, objet de la présente invention, - les figures 4 à 12 représentent différentes courbes de mesure et de calcul tracées lors de la mise en oeuvre d'un procédé de mesure de l'évolution des performances électriques d'un transistor FDSOI, objet de la présente invention.

Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur 20 les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme 25 n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On décrit ci-dessous un procédé de mesure de l'évolution des performances électriques d'un 30 transistor FDSOI, correspondant par exemple au transistor FDSOI 1 précédemment décrit en liaison avec la figure 1 et pouvant être de type NMOS ou PMOS, permettant de caractériser l'évolution dans le temps des densités de défauts présents à l'interface avant entre le diélectrique de grille 13 et le semiconducteur du canal 7 (Diti) et à l'interface arrière entre le semi-conducteur du canal 7 et le diélectrique enterré 5 (Dit2). Cette caractérisation consiste à localiser la dégradation subie par le transistor 1, c'est-à-dire à déterminer si des défauts supplémentaires ont été générés à l'interface avant et/ou l'interface arrière diélectrique/semi-conducteur du transistor 1, et éventuellement à calculer ensuite les quantités de défauts ADiti et/ou ADit2 créés au cours du temps par le fonctionnement du transistor 1 à ces interfaces. ADiti est défini comme étant la différence entre la densité de défauts Diti(0) à l'interface avant du transistor 1 dans un premier état, correspondant par exemple à l'état initial du transistor 1 (c'est-à-dire l'état du transistor 1 lorsqu'il n'a jamais été utilisé) et la densité de défauts Diti(ti) à l'interface avant du transistor 1 dans un deuxième état, c'est-à-dire son état après une durée de fonctionnement t1 depuis le premier état, correspondant à un vieillissement du fait de son utilisation pendant le laps de temps -tg, telle que : ADiti = Dit1 (ti) - Dit1 (0) (1) De même, ADit2 est défini comme étant la 30 différence entre la densité de défauts Dit2(0) à l'interface arrière du transistor 1 dans son premier état, correspondant par exemple à l'état initial du transistor 1 (c'est-à-dire l'état du transistor 1 lorsqu'il n'a jamais été utilisé) et la densité de défauts Dit2(t1) à l'interface arrière du transistor 1 dans son deuxième état, c'est-à-dire son état après une durée de fonctionnement t1 depuis le premier état, correspondant à un vieillissement du fait de son utilisation pendant le laps de temps tir telle que : ADit2 = Dit2(t1) - Dit2 (0) (2) Ce procédé est mis en oeuvre par un dispositif 100 de mesure de l'évolution des performances électriques du transistor FDSOI 1, représenté sur la figure 2. Le dispositif 100 comporte un analyseur d'impédance 102, par exemple du type Agilent HP4184 ou équivalent, dont l'entrée High est reliée à la grille 15 et l'entrée Low à la source 9 et au drain 11 du transistor 1, ainsi que des moyens de calcul 104 aptes à déterminer différentes valeurs qui seront décrites plus loin. Les moyens de calcul 104 peuvent comporter notamment un ordinateur. Dans une première étape du procédé de mesure de l'évolution des performances électriques du transistor 1, on réalise une mesure de la capacité du transistor 1 en fonction de la valeur d'une tension VFG appliquée sur la grille 15, avec une tension VBG appliquée sur la face arrière du transistor 1, c'est-à-dire sur le substrat 3. La tension VBG est supérieure à 0 lorsque le transistor 1 est de type NMOS, et est inférieure à 0 lorsque le transistor 1 est du type PMOS. Cela correspond physiquement dans le transistor 1 à séparer l'inversion du canal au niveau des interfaces avant et arrière, c'est-à-dire à décorréler la réponse électrique des défauts présents au niveau de l'interface avant du transistor 1 vis-à-vis de celle des défauts présents à l'interface arrière du transistor 1. Cette mesure de la capacité C du transistor 1 est réalisée en reliant électriquement la source 9 au drain 11, en appliquant la tension VFG entre la grille 15 et la source 9, ou entre la grille 15 et le drain 11, et en appliquant la tension VBG sur le substrat 3 par l'intermédiaire d'une source de tension. Cette mesure de la capacité C est réalisée par l'analyseur d'impédance 102. Les valeurs des tensions VFG et VBG sont choisies de manière à obtenir une courbe C(VFG) comportant au moins une partie variant entre une valeur maximale C. et une valeur minimale Cmin avec une pente de signe constant (positive ou négative selon que le transistor 1 soit de type PMOS ou NMOS) et comportant trois points d'inflexion consécutifs. La tension VFG comprend une composante continue dont on fait varier la valeur, par exemple entre environ -2 V et +2 V, pour réaliser la mesure de la capacité C du transistor 1, ainsi qu'une composante alternative d'amplitude par exemple comprise entre environ 30 mV et 40 mV, et de fréquence par exemple comprise entre environ 10 kHz et 100 kHz (ici fixée à 100 kHz). Typiquement, VBG peut être fixée de manière à obtenir un champ électrique Eo. = VBG/To. dans le diélectrique enterré 5 compris entre environ 1 MV/cm et 4 MV/cm, To. étant l'épaisseur du diélectrique enterré 5. Ainsi, pour un transistor 1 de type PMOS comportant une portion de silicium formant un canal 7 d'épaisseur égale à environ 7 nm, un diélectrique enterré 5 d'épaisseur égale à environ 25 nm et un diélectrique de grille 13 présentant une épaisseur équivalente oxyde EOT d'environ 1,2 nm, VBG peut être choisie indépendamment dans l'intervalle [-5 V, -10 V]. La courbe 106 représentée sur la figure 3A correspond à la mesure réalisée de la capacité C du 10 transistor 1 en fonction de la tension VFG (C étant exprimée en pF/cm2, VFG étant exprimée en Volts) du transistor 1 dans son premier état, c'est-à-dire dont les densités de défauts à ses interfaces avant et arrière sont Diti(0) et Dite (0), avec VFG variant de 1,5 V 15 à -2 V. Cette courbe 106 est appelée caractéristique C1 (VFG) du transistor 1. En regardant la variation de la valeur de C entre VFG = 1,5 V et VFG = -2 V (lecture de la courbe 106 représentée sur la figure 3A de la droite vers la 20 gauche), on voit que la courbe 106 passe de la valeur minimale Cmin à VFG égale à environ 1,25 V, à la valeur maximale C.. à VFG égale à environ -2 V, avec une pente positive. Sur cette courbe 106, on peut observer une première remontée (référencée 108 sur la figure 3A) de 25 la valeur de C pour VFG variant d'environ 1,25 V à 0,75 V. Cette première augmentation de la valeur de C correspond à une accumulation se produisant uniquement dans l'interface arrière du transistor 1, l'interface avant du transistor 1 étant désertée. Pour VFG variant 30 entre environ 0,75 V et 0,25 V, la pente de la courbe 106 diminue, cette partie (référencée 110 sur la figure 3A) de la courbe 106 formant un « plateau », ou phase de transition. La courbe 106 comporte ensuite une deuxième remontée (référencée 112 sur la figure 3A) de la valeur de C pour VFG variant entre environ 0,25 V et -2 V (avec une augmentation de la pente de la courbe 106 par rapport à la partie 110), qui correspond cette fois-ci à une accumulation se produisant à l'interface avant du transistor 1, l'interface arrière étant toujours accumulée, jusqu'à ce que la valeur de C atteigne la valeur maximale Cmax. Cette courbe 106 varie entre une valeur maximale Cmax et une valeur minimale Cmin avec une pente de signe constant et comporte trois points d'inflexion consécutifs, référencés 114, 115 et 116 et se trouvant respectivement dans les parties 108, 110 et 112. Le deuxième point d'inflexion 115 se trouve au niveau de la partie en « plateau » 110 de la courbe 106. On définit une valeur Cpiat comme étant la valeur de C au niveau du deuxième point d'inflexion 115, se trouvant au milieu de la partie en « plateau » 110. On définit alors des valeurs d'abscisse Vsas(0) et VHaut (0) de la caractéristique C1 (VFG) comme étant les valeurs de VFG aux valeurs (Cmin+Cpiat) /2 et (Cmax+Cpiat) /2, qui correspondent approximativement aux valeurs de VFG au premier point d'inflexion 114 et au deuxième point d'inflexion 116. On a donc : VHaut (0) - Cl 1 ( ( Cmax+Cplat 2 ) ( 3 ) VBas (0) = Cl 1 ( ( Cmin+Cplat ) /2) (4) Dans le cas d'un transistor de type NMOS, 30 une même analyse de la caractéristique C1(VFG) serait réalisée en lisant la courbe correspondante de la gauche vers la droite, par exemple en regardant la variation de la valeur de C entre -0,5 V et 2 V comme représenté sur la figure 3B. VBG est dans ce cas positive. La courbe a dans ce cas une pente de signe positif en regardant l'évolution de la valeur de C depuis VFG = - 1,25 V jusqu'à VFG = 2 V. Les valeurs VHaut(0) et Vsas(o) sont par exemple calculées par les moyens de calcul 104 à partir des données fournies par l'analyseur d'impédance 102.

On réalise ensuite une mesure similaire de la capacité C en fonction de la tension VFG du même transistor FDSOI 1, mais dans son deuxième état, c'est-à-dire après une certaine durée de fonctionnement t1. Les densités de défauts à ses interfaces avant et arrière sont appelées Diti (-Li) et D1t2(t1). La valeur de VBG et la plage de valeurs de VFG appliquées sur le transistor 1 lors de cette mesure sont similaires à celles appliquées lors de la précédente mesure de la caractéristique C1(VFG). Cette mesure permet d'obtenir la caractéristique C2(VFG) du transistor 1. Les deux caractéristiques Ci (VFG) et C2 (VFG) obtenues sont ensuite comparées l'une par rapport à l'autre (voir figure 4 : la courbe 106 correspond à la caractéristique C1(VFG) du transistor 1 dans son premier état, et la courbe 118 correspondant à la caractéristique C2(VFG) du transistor 1 dans son deuxième état, c'est-à-dire après une durée d'utilisation t1). De manière analogue au calcul des valeurs VHaut(0) et Vsas(o) précédemment réalisé à partir de la caractéristique Ci (VFG) , on calcul les valeurs VHaut(t1) et VBas (tl) à partir de la caractéristique C2 (VFG) telles que : VHaut (t1) - C2 1 ( (Cmax+Cplat ) /2) (5) VBas (t1) - C2 1 ( (Cmin+Cplat ) /2) (6) Les valeurs VHaut (t1) et VBas(ti) peuvent être calculées à partir des valeurs Cminf Cplat et Cmax précédemment déterminées à partir de la Ci (VFG) . Il est également possible de recalculer Cminf Cplat et C. à partir de C2 (VFG) si des écarts de valeurs sont constatés entre celles de Ci (VFG) et celles de C2 (VFG) - On peut ensuite calculer, de manière analytique à partir des valeurs VHaut(t1) VHaut(o) VBas(ti) et VBas(o) ou de manière graphique à partir des courbes 106 et 118 tracées, les variations des valeurs VHaut et 15 VBas entre le premier et le deuxième état du transistor telles que : AVHaut (t1) = VHaut (t1) VHaut (0) (7) AVBas (t1) = VBas (t1) VBas (0) (8) A partir de ces valeurs AVHaut(ti) et AVBas(ti) 20 il est alors possible de localiser la ou les dégradations subies par le transistor FDSOI 1, c' est-àdire à déterminer si des défauts supplémentaires ont été générés à l' interface avant et/ou l' interface arrière diélectrique/semi-conducteur du transistor 1. 25 Dans un premier cas, si AVHaut(ti) AVBas(ti) cela signifie que des défauts se sont créés uniquement au niveau de l' interface avant du transistor 1 (ce qui traduit que I Apiti > 0 et ADit2 0) . Ce cas correspond aux caractéristiques C1 (VFG) et C2 (VFG) respectivement 30 référencées 106 et 118, représentées sur la figure 5.

On voit sur cette figure que la caractéristique C2 (VFG) 118 du transistor 1 obtenue après une durée d'utilisation t1 du transistor est décalée d'une valeur constante parallèlement à l'axe des abscisses, par rapport à la caractéristique C1(VFG) 106 du transistor dans son premier état. Dans un deuxième cas, si AVHaut(ti) 0 et AVBas > 0, cela signifie que des défauts se sont créés uniquement au niveau de l'interface arrière du transistor 1 (ce qui traduit que IADit21 > 0 et ADiti 0). Ce cas correspond aux caractéristiques (VFG) 106 et C2 (VFG) 118 représentées sur la figure 6. Cette dissymétrie entre AVHaut(ti) et AVBas (tl) s'explique par un phénomène physique d'écrantage des charges à 15 l'interface arrière par des porteurs libres (trous) accumulés dans la couche de silicium lorsque -2 V < VFG < 0,2 V. Cet écrantage n'intervient pas lorsque 0,2 V < VFG < 1 V, où la majeure partie de la couche de silicium est désertée. 20 Enfin dans un troisième cas, si AVHaut(ti) 0 et IAVHaut(ti) < lAVBas(t1) If cela signifie que des défauts se sont créés aux deux interfaces avant et arrière du transistor 1 (ce qui traduit que 1ADit11 > 0 et IADit21 > 0). Ce cas correspond aux caractéristiques 25 C1 (VFG) 106 et C2 (VFG) 118 représentées sur la figure 4. Ainsi, en fonction des valeurs de AVHaut(ti) et AVBas (tl) il est possible de localiser les défauts créés à l'une ou les deux interfaces semiconducteur/diélectrique d'un transistor FDSOI suite à 30 l'utilisation du transistor.

A partir des mesures et calculs précédemment réalisés pour localiser les défauts créés, il est possible de calculer les quantités de défauts générés ADiti et AD1t2 par l'utilisation du transistor 1 pendant la durée de fonctionnement t1. Ainsi, lorsque AVHaut(ti) 0 (premier et troisième cas décrits ci-dessus), la valeur de ADiti est calculée à partir de la formule suivante : ADit, = " A VH., q.EOT (9) avec ECX constante diélectrique du matériau du diélectrique de grille 13 (égale à 3,45.10-11 F/m2 pour du SiO2) EOT : épaisseur équivalente oxyde du diélectrique de grille 13, q : charge élémentaire. Pour calculer Ap1t2, on trace tout d'abord sur un même graphique la courbe 106 obtenue précédemment (correspondant à la caractéristique C1(VFG) du transistor 1 dans son premier étant) et une autre courbe, référencée 120 sur la figure 7, représentant les valeurs de la capacité C du transistor dans son deuxième état, mais en fonction de VFG-AVHaut(ti). La courbe 120 correspond donc à la caractéristique C2 (VFG) (courbe 118) décalée, parallèlement à l'axe des abscisses, de la valeur de AVHaut(ti). A la valeur C = (Cmax+Cplat) /2, le décalage entre les courbes 106 et 120 est donc nul. A la valeur C = (Cmin+Cplat) /2, le décalage entre les courbes 106 et 120 est donc égal à AVBas (t1) AVHaut (tl) . Ce décalage AVBas(ti) - AVHaut (tl) est uniquement relié à la création de défauts à l' interface arrière, c'est-à-dire à la variation ADit2, étant donné que le décalage AVHaut(ti) est induit uniquement par Apiti. Toutefois, la valeur AVBas(ti) - AVHaut(t1) peut être calculée directement à partir des valeurs AVBas(ti) et AVHaut (tl) précédemment calculées, sans avoir à réaliser le tracé des courbes représentées sur la figure 7. On utilise ensuite un logiciel de type solveur de Poisson-Schrbdinger, par exemple le logiciel SCHRED, permettant de résoudre l'équation de Poisson dans une structure de type SOI en fonction des paramètres de la structure et des conditions de mesures, tel que : AV - (10) Les paramètres d'entrée de ce logiciel sont : l'épaisseur tn de la portion de silicium formant le canal 7 du transistor 1, l'épaisseur équivalente oxyde EOT du diélectrique de grille 13 du transistor 1 (le calcul de l'EOT d'un transistor étant décrit par exemple décrit dans le document EP 1 591 558), l'épaisseur du diélectrique enterré 5 t 5 -ox, les valeurs des tensions VBG et VFG, la température de fonctionnement du transistor ainsi qu'une valeur de la densité d'états d'interface arrière Dite.

L'équation (10) est d'abord résolue, pour une tension VFG appliquée constante au cours du temps (la pulsation CO de la composante alternative sinusoïdale de VFG est ici nulle), et une valeur constante de la densité d'états d'interface Dite.30 A partir de ces paramètres d'entrée, le logiciel peut calculer alors la concentration d'électrons n(x) et de trous p(x) et le potentiel T(x) au niveau de la profondeur x dans la portion de silicium destinée à former le canal, cette profondeur étant comprise entre 0 et Tsi. Il est alors possible de calculer les charges intégrées de trous Qh et d'électrons Qe données respectivement par les équations : Tsi (12) Qh = e f p( x )611,Y 0 Tsi Qe = e In(x)dx 0 La charge totale Qtot dans la portion de silicium est alors égale à : Qtot = Qdep + Qh Qe eD,i2 (13) avec e correspondant à la charge électrique élémentaire de l'électron et Qpier, la charge de désertion égale à e.Ndop Tsi, avec Ndop la concentration en dopants. En réitérant cette résolution pour différentes valeurs de tension VFG et pour la même 20 valeur fixe de Dite, on obtient la capacité C(VFG) par simple dérivation par rapport à la tension VFG: dQ,', C(V) )= En résolvant finalement cette équation pour différentes valeurs théoriques de ADit2r on obtient la 25 caractéristique C(VFG) du transistor pour les différentes valeurs de Apit2 (voir les courbes 106, 122, 124 et 126 représentées sur la figure 8, correspondant dVFG (14) aux caractéristiques C(VFG) du transistor 1 respectivement pour les valeurs théoriques de ADit2 égales à 0, 1.1012, 2.1012 et 3.1012 cm-2). En mesurant les écarts AVBas entre la caractéristique C(VFG) du transistor 1 dans son premier état (correspondant à la courbe 106 représentée sur la figure 8, et qui correspond à ADit2 = 0) et chacune des caractéristiques C(VFG) précédemment calculées, c'est-à-dire les écarts des valeurs d'abscisse entre la caractéristique C(VFG) du transistor 1 dans son premier état et chacune des autres caractéristiques C(VFG) calculées, à la valeur d'ordonnée (Cmin+Cpiat) /2, on peut déterminer la relation entre AVBas et ADit2 (voir la figure 9 sur laquelle est représentée la relation AVBas, en mV, en fonction de - 2 ADit2, en cm , pour les paramètres suivants : tn = 7 nm ; tBox = 25 nm ; EOT = 1,2 nm). Cette relation peut être obtenue en choisissant plusieurs valeurs, par exemple dix, de ADit2 dans la gamme [ 1 010 CM-2 ; 5.1012 cm2].

En reportant alors la valeur AVBas(tu - AVHaut (ti) précédemment calculée sur la courbe représentant la relation AVBas = f (ADit2) représentée sur la figure 9, on obtient une valeur précise de ADit2 pour le transistor 1 représentant la variation, après une durée de fonctionnement tl, de la densité de défauts à l'interface arrière du transistor 1. On a donc : ADit2 = f 1 ( AVHaut (t1) AVBas (t1) ) (15) Pour éviter à avoir à réaliser les étapes de calcul permettant de déterminer la relation AVBas = f (ADit2) à chaque fois que l'on met en oeuvre ce procédé, il possible d'utiliser un jeu d'abaques AVBas= f(ADit2) correspondant à des valeurs usuelles de tsi, tBox et EOT de différents transistors FDSOI. Des exemples d'abaques AVBas = f(AD,t2) pour différentes valeurs de tsi, tBox et EOT sont représentés sur les figures 10, 11 et 12 : - figure 10 : AVBas= f(AD,t2) pour différentes valeurs de ts, (5nm, 7nm, lOnm et 20nm), EOT = 1,2nm, et tBox = lOnm ou 25nm ou 145nm, - figure 11 : AVBas = f (AD,t2) pour différentes valeurs de ts, (5nm, 7nm, lOnm, l5nm et 20nm) , EOT = lnm, et tBox = 25nm, - figure 12 : AVBas = f (AD,t2) pour différentes valeurs de ts, (5nm, 7nm, lOnm, 15nm et 20nm) , EOT = 2nm, et tBox = 25nm.

En variante, la valeur de AD,t2 peut être calculée à partir de la relation suivante : AV Bas = si + 13.EOT A ) D it2 (16) Avec a = 1,25.104 mV.cm3, et 13 = 4,5.10-4 mV.cm-3.

Dans le procédé précédemment décrit, on a mesuré l'évolution dans le temps des performances électriques du transistor FDSOI 1 entre son état initial, c'est-à-dire lorsqu'il n'a jamais fonctionné, et un deuxième état de ce transistor après une durée de 25 fonctionnement t1. Ce procédé peut également être utilisé pour évaluer l'évolution dans le temps des performances électriques d'un transistor FDSOI entre un premier état du transistor, correspond à son état après une durée de fonctionnement t2, et un deuxième état de 30 ce même transistor après une durée de fonctionnement t3, avec t3 > t2.

Claims (10)

1. REVENDICATIONS1. Procédé de mesure de l'évolution des performances électriques d'un transistor FDSOI (1) disposé sur un substrat (3) à base de semi-conducteur, entre un premier état et un deuxième état du transistor après une durée t1 de fonctionnement, comprenant au moins les étapes de : - mesure de la capacité Ci et C2 du 10 transistor respectivement dans le premier et le deuxième état, en appliquant une tension VBG > 0 sur le substrat lorsque le transistor est du type NMOS ou une tension VBG < 0 sur le substrat lorsque le transistor est du type PMOS, en fonction d'une tension VFG 15 appliquée entre une grille (15) et des régions de source (9) et drain (11) du transistor, - détermination, sur la caractéristique C1(VFG) mesurée variant entre une valeur maximale Craax et une valeur minimale Cmin et comportant trois points 20 d'inflexion consécutifs, d'une valeur d'ordonnée Cpiat de C1(VFG) au niveau du deuxième des trois points d'inflexion de C1(VFG), et de deux valeurs d'abscisse VHaut (0) et VBas (0) de C1 (VFG) telles que VHaut (0) - Cl 1 ( (Cmax+Cplat )
2. 2) et VBas (0) = Cl 1 ( (Cmin+Cplat ) 2) 25 - détermination, à partir de la caractéristique C2 (VFG), de deux valeurs d'abscisse VHaut (t1) et VBas (t1) de C2 (VFG) telles que C2 1 / , 1 / , VHaut (t1)- ) 2 ) et VBas (t1)- L--2 ) / ) - détermination de variations de densités 30 de défauts ADiti, Apit2 entre le premier et le deuxième état du transistor, respectivement à une interfaceentre un diélectrique de grille (13) du transistor et une région de canal (7) du transistor et une interface entre la région de canal et un diélectrique enterré (5) du transistor, à partir des valeurs AVHaut(ti) = VHaut(ti) Vaut (0) et AVBas (tl) = VBas (tl) VBas (0) - 2. Procédé selon la revendication 1, dans lequel la valeur de ADiti est calculée selon l'équation : AT» c ox A viiaut 1 = q.EOT avec ECX constante diélectrique du matériau du diélectrique de grille (13), EOT : épaisseur équivalente oxyde du diélectrique de grille (13), q : charge élémentaire.
3. 3. Procédé selon l'une des revendications précédentes, dans lequel la valeur de ADit2 est déterminée au moins par la mise en oeuvre des étapes suivantes : - calcul de caractéristiques C(VFG) du transistor (1) pour différentes valeurs théoriques de AD it2 - calcul de la relation AVBas = f(ADit2) à 25 partir des caractéristiques C(VFG) précédemment calculées, - calcul de la valeur ADit2 = f 1 ( AVHaut (tl) AVBas (t1) ) -
4. 4. Procédé selon la revendication 3, dans lequel les caractéristiques C(VFG) du transistor (1) pour différentes valeurs théoriques de ADit2 sont calculées par un logiciel de type solveur de Poisson-5 Schrbdinger à partir des valeurs de l'épaisseur du semi-conducteur destiné à former le canal (7) du transistor (1), de l'épaisseur équivalente oxyde EOT du diélectrique de grille (13) du transistor (1), des tensions VBG et VFG appliquées sur le transistor (1), de 10 l'épaisseur du diélectrique enterré (5) tBox du transistor (1), et de la température de l'environnement dans lequel fonctionne le transistor (1).
5. 5. Procédé selon l'une des revendications 15 1 ou 2, dans lequel la valeur de ADit2 est déterminée par l'équation suivante : A VB' pit2 (CX Avec a = 1,25.104 mV.cm, et 13 = 4,5.10-4 mV.cm, 20 EOT : épaisseur équivalente oxyde du diélectrique de grille (13), tn : épaisseur du semi-conducteur destiné à former le canal (7) du transistor (1). 25
6. 6. Procédé selon l'une des revendications 1 ou 2, dans lequel la valeur de ADit2 est déterminée, à partir d'une relation AVBas = f(ADit2) connue pour le transistor (1), en calculant la valeur ADit2 = f 1 ( AVHaut (tl) AVBas (t1) ) - + 13 .EOT) 30
7. 7. Procédé selon l'une des revendications précédentes, dans lequel la tension VFG comporte une composante continue dont la valeur est comprise entre environ -2 V et 2 V et une composante alternative sinusoïdale dont la fréquence est comprise entre environ 10 kHz et 100 kHz.
8. 8. Procédé selon l'une des revendications précédentes, dans lequel la tension VBG est une tension continue dont la valeur est comprise entre environ 5 V et 10 V lorsque le transistor (1) est du type NMOS ou comprise entre environ -5 V et -10 V lorsque le transistor (1) est du type PMOS.
9. 9. Procédé selon l'une des revendications précédentes, dans lequel la capacité C du transistor (1) est mesurée par un analyseur d'impédance.
10. 10. Dispositif (100) de mesure de l'évolution des performances électriques d'un transistor FDSOI (1), comportant des moyens (102, 104) de mise en oeuvre d'un procédé de mesure de l'évolution des performances électriques du transistor FDSOI (1) selon l'une des revendications 1 à 9.25