FR2986373A1 - Electronic circuit, has generator generating grid voltage, and two bias voltages, where grid and one bias voltage change values simultaneously while other bias voltage is constituted such that junction of doped areas is blocked - Google Patents

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Abstract

The circuit has a P-type doped area (50) extending under an insulating layer (44), and separated from a semiconductor substrate (42) by an N-type doped area (52). A generator generates a grid voltage (Vg) that is applied to a gate of a metal oxide semiconductor transistor (34), and a bias voltage (Vp), which is applied to the P-type area, and another bias voltage (V1) applied to the N-type area. The grid voltage and the former bias voltage vary between two values and change the values simultaneously. The latter bias voltage is constituted such that a junction of the doped areas is blocked. One of the two bias voltages presents an upper voltage in absolute value of 1.8 V.

Description

B11355 - 10-GR1-1211FRO1 1 CIRCUIT ÉLECTRONIQUE COMPRENANT UN INTERRUPTEUR D'ALIMENTATION D'UN CIRCUIT LOGIQUE Domaine de l'invention La présente invention concerne un circuit électronique comprenant un bloc logique dont l'alimentation est activée à l'aide d'un transistor MOS. Plus particulièrement, la présente invention concerne un tel circuit comprenant un transistor MOS dont la résistance équivalente est faible à l'état passant et est élevée à l'état bloqué. Exposé de l'art antérieur Dans des puces intégrant des circuits électroniques logiques, il est courant de prévoir, entre l'alimentation et le bloc logique, un interrupteur. Cet interrupteur permet, lors de phases de non-utilisation du bloc logique, de déconnecter l'alimentation de celui-ci et donc de réduire la consommation de la puce lors de ces phases. TECHNICAL FIELD The present invention relates to an electronic circuit comprising a logic block whose power supply is activated with the aid of a signal generator. MOS transistor. More particularly, the present invention relates to such a circuit comprising an MOS transistor whose equivalent resistance is low in the on state and is raised in the off state. DISCUSSION OF THE PRIOR ART In chips incorporating logic electronic circuits, it is common to provide, between the power supply and the logic block, a switch. This switch allows, during phases of non-use of the logic block, to disconnect the power supply thereof and thus reduce the consumption of the chip during these phases.

Les figures LA et 1B illustrent, de façon schématique, deux variantes de réalisation d'une telle structure. Dans ces deux figures est représenté un bloc logique 10. Le bloc logique 10 comprend un grand nombre de portes logiques ou de blocs numériques (IP, mémoire...). Dans notre 20 exemple, il est représenté par un inverseur, une porte ET et une B11355 - 10-GR1-1211FRO1 2 porte OU. Le bloc logique 10 comprend deux bornes 12 et 14 d'application d'une tension d'alimentation. Dans l'exemple de la figure lA, un interrupteur commandable 16 est placé entre la borne 12 et une borne 5 d'application d'une tension continue Vdd. La borne 14 est reliée directement à la masse (GND). Dans l'exemple de la figure lB, un interrupteur commandable 16 est placé entre la borne 14 du bloc logique 10 et la masse, tandis que la borne 12 du bloc logique 10 est directement connectée à la tension d'alimentation Vdd. 10 Les interrupteurs 16 sont commandés par un signal G. Les deux variantes illustrées en figure lA et lB sont équivalentes en fonctionnement. Le signal G est prévu pour commander l'interrupteur 16 à l'ouverture lors de phases de non-utilisation du circuit logique 10 et est prévu pour commander 15 l'interrupteur 16 en fermeture lors de phases d'utilisation du bloc logique 10. Il est courant d'utiliser, pour la réalisation de l'interrupteur 16, un transistor MOS. Le signal G est alors appliqué sur la grille de ce transistor. 20 Comme cela est illustré en figure 2, un transistor NMOS bloqué (signal à "0" sur sa grille) est équivalent à une résistance Roff dont la valeur est élevée. Un transistor NMOS passant (signal à "1" sur sa grille) est équivalent à une résistance Ron dont la valeur est faible. Dans le cas de 25 transistors d'alimentation tels que les transistors formant les interrupteurs 16 des figures lA et AB, on cherche à obtenir une résistance à l'état bloqué du transistor, Roff, la plus grande possible pour limiter le courant de fuite dans le dispositif et une résistance à l'état passant, Ron, la plus faible possible 30 pour limiter la chute de tension aux bornes du transistor. En outre, on cherche généralement à former le transistor de puissance 16 sur la même plaquette que les éléments formant le circuit logique 10, pour des raisons de coût. Figures LA and 1B schematically illustrate two alternative embodiments of such a structure. In these two figures is shown a logic block 10. The logic block 10 comprises a large number of logic gates or digital blocks (IP, memory ...). In our example, it is represented by an inverter, an AND gate, and an OR gate. The logic block 10 comprises two terminals 12 and 14 for applying a supply voltage. In the example of FIG. 1A, a controllable switch 16 is placed between the terminal 12 and a terminal 5 for applying a DC voltage Vdd. Terminal 14 is connected directly to ground (GND). In the example of FIG. 1B, a controllable switch 16 is placed between the terminal 14 of the logic block 10 and the ground, while the terminal 12 of the logic block 10 is directly connected to the supply voltage Vdd. The switches 16 are controlled by a signal G. The two variants illustrated in FIG. 1A and 1B are equivalent in operation. The signal G is provided to control the switch 16 when it is open during phases of non-use of the logic circuit 10 and is provided to control the switch 16 on closing during phases of use of the logic block 10. is common to use, for the embodiment of the switch 16, a MOS transistor. The signal G is then applied to the gate of this transistor. As illustrated in FIG. 2, a blocked NMOS transistor ("0" signal on its gate) is equivalent to a high value Roff resistor. An NMOS transistor passing (signal "1" on its gate) is equivalent to a resistance Ron whose value is low. In the case of 25 supply transistors such as the transistors forming the switches 16 of FIGS. 1A and AB, it is sought to obtain an off-state resistance of the transistor, Roff, the greatest possible to limit the leakage current in the device and an on-resistance, Ron, as low as possible to limit the voltage drop across the transistor. In addition, it is generally sought to form the power transistor 16 on the same wafer as the elements forming the logic circuit 10, for cost reasons.

B11355 - IO-GPI-1211FR°' 3 Sur des substrats massifs, il a été proposé de connecter la grille du transistor de puissance à la face arrière du substrat. Ceci permet de réduire la résistance équivalente du transistor à l'état passant et d'augmenter la résistance équivalente du transistor à l'état bloqué, mais pose de nombreux problèmes de jonctions parasites au sein du substrat et induit un fort courant de fuite de diode. La figure 3 illustre une autre structure connue, formée cette fois-ci non pas sur un substrat massif mais sur une structure de type semiconducteur sur isolant (plus connu sous l'acronyme SOI, de l'anglais Silicon On Insulator). Plus particulièrement, la structure est de type entièrement déplétée, plus connue sous l'acronyme FD-SOI (de l'anglais Fully Depleted SOI). On massive substrates, it has been proposed to connect the gate of the power transistor to the rear face of the substrate. B11355-IO-GPI-1211 This makes it possible to reduce the equivalent resistance of the transistor in the on state and to increase the equivalent resistance of the transistor in the off state, but poses numerous problems of parasitic junctions within the substrate and induces a strong diode leakage current. . FIG. 3 illustrates another known structure, formed this time not on a solid substrate but on a semiconductor-on-insulator structure (better known by the acronym SOI, of the English Silicon On Insulator). More particularly, the structure is of the completely depleted type, better known by the acronym FD-SOI (English Fully Depleted SOI).

En figure 3, un film semiconducteur 20 s'étend sur un substrat semiconducteur 22 très fin avec interposition d'une couche isolante 24 (structure SOI) très fine (structure FD-SOI de type UTBB, de l'anglais "Ultra Thin Body and Box"). Des caissons sont définis dans le film semiconducteur 20 par des tranchées isolantes 26 qui s'étendent de la surface du film semiconducteur 20 jusqu'à la couche isolante 24. Des composants électroniques sont formés dans les différents caissons semiconducteurs délimités par les parois 26 et par la couche isolante 24. En surface d'un des caissons est formé un transistor MOS d'alimentation 28. Une ouverture est formée dans la couche isolante 24, en regard d'un caisson distinct du caisson dans lequel est formé le transistor 28, pour permettre un accès à la face inférieure de la couche 24. Une région 30, dopée de type N, est définie depuis la surface du dispositif jusqu'à la face inférieure de la couche 24, par l'intermédiaire de l'ouverture formée dans la couche 24. La région 30 s'étend sous la couche 24 en regard du transistor 28, mais peut également s'étendre en regard de plusieurs caissons définis dans le film 20, sous la couche 24. In FIG. 3, a semiconductor film 20 extends on a very thin semiconductor substrate 22 with the interposition of a very thin insulating layer 24 (SOI structure) (FD-SOI structure of the UTBB type, of the "Ultra Thin Body and Box"). Boxes are defined in the semiconductor film 20 by insulating trenches 26 which extend from the surface of the semiconductor film 20 to the insulating layer 24. Electronic components are formed in the different semiconductor chambers delimited by the walls 26 and by the insulating layer 24. On the surface of one of the boxes is formed a supply MOS transistor 28. An opening is formed in the insulating layer 24, facing a separate box of the box in which the transistor 28 is formed, for allow access to the lower face of the layer 24. A region 30, doped N-type, is defined from the surface of the device to the lower face of the layer 24, through the opening formed in the layer 24. The region 30 extends under the layer 24 facing the transistor 28, but can also extend opposite several boxes defined in the film 20, under the layer 24.

Un contact formé en surface de la région 30 permet de polariser B11355 - 10-GR1-1211FRO1 4 la région 30, et donc la face inférieure de la couche 24 en regard du transistor 28, à une tension de polarisation Vp. En fonction de la tension de polarisation Vp appliquée sur la zone 30, les caractéristiques du transistor 28 à l'état passant et à l'état bloqué varient. Par exemple, dans le cas d'un transistor MOS 28 de type P, l'application sur la zone 30 d'une tension de polarisation élevée permet d'augmenter sensiblement la résistance équivalente du transistor à l'état bloqué. L'application d'une tension de polarisation sur la région 30 de l'ordre de la moitié de la tension d'alimentation du circuit permet quant à elle de réduire la résistance équivalente du transistor à l'état passant. Dans le cas d'un transistor MOS 28 de type N, l'application d'une tension négative sur la région 30 permet d'augmenter la résistance à l'état bloqué du transistor 28, tandis que l'application d'une tension présentant une valeur de l'ordre de la moitié de la tension d'alimentation du circuit sur la région 30 permet de réduire la résistance équivalente du transistor 28 à l'état passant. A contact formed on the surface of the region 30 makes it possible to polarize the region 30, and therefore the lower face of the layer 24 facing the transistor 28, at a bias voltage Vp. As a function of the bias voltage Vp applied to the zone 30, the characteristics of the transistor 28 in the on state and in the off state vary. For example, in the case of a P-type MOS transistor 28, the application on the zone 30 of a high bias voltage makes it possible to substantially increase the equivalent resistance of the transistor in the off state. The application of a bias voltage on the region 30 of the order of one half of the supply voltage of the circuit makes it possible to reduce the equivalent resistance of the transistor in the on state. In the case of an N-type MOS transistor 28, the application of a negative voltage to the region 30 makes it possible to increase the off-state resistance of the transistor 28, whereas the application of a voltage exhibiting a value of the order of half the supply voltage of the circuit on the region 30 makes it possible to reduce the equivalent resistance of the transistor 28 in the on state.

La modulation de la tension de seuil par une polarisation de la face arrière de la couche isolante 24 est ainsi possible : une polarisation positive du caisson dans lequel est formé un transistor MOS de type N implique un abaissement de la tension de seuil Vth et donc un abaissement de la résistance équivalente en mode passant. L'isolement et l'absence de dopage du caisson permettent également de former un transistor MOS de type N dans un caisson de type N, et inversement un transistor MOS de type P dans un caisson de type P. The modulation of the threshold voltage by a polarization of the rear face of the insulating layer 24 is thus possible: a positive polarization of the box in which an N-type MOS transistor is formed implies a lowering of the threshold voltage Vth and therefore a lowering the equivalent resistance in the on mode. The isolation and the absence of doping of the well also make it possible to form an N-type MOS transistor in an N-type well, and conversely a P-type MOS transistor in a P-type well.

Cependant, la polarisation du caisson 30 à une tension de polarisation optimisant les propriétés du transistor d'un état donné dégradent les propriétés du transistor dans un autre état. En outre, des jonctions parasites peuvent apparaître dans le dispositif, entre la région 30 et le substrat 22, et dégrader le fonctionnement du transistor. However, the polarization of the box 30 at a bias voltage optimizing the properties of the transistor of a given state degrade the properties of the transistor in another state. In addition, parasitic junctions may appear in the device, between the region 30 and the substrate 22, and degrade the operation of the transistor.

B11355 - 10-GR1-1211FRO1 Ainsi, un besoin existe d'un interrupteur pour l'alimentation d'un circuit logique présentant une résistance à l'état passant faible et une résistance à l'état bloqué particulièrement forte. 5 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un transistor d'alimentation d'un circuit logique palliant tout ou partie des inconvénients des dispositifs connus. B11355 - 10-GR1-1211FRO1 Thus, a need exists for a switch for supplying a logic circuit having low on-resistance and particularly high off-state resistance. SUMMARY An object of an embodiment of the present invention is to provide a transistor for supplying a logic circuit that overcomes all or part of the disadvantages of known devices.

Plus particulièrement, un objet d'un mode de réalisation de la présente invention est de prévoir un transistor d'alimentation présentant une résistance équivalente à l'état passant faible et une résistance équivalente à l'état ouvert élevée, tout en évitant la formation de jonctions parasites dans le substrat semiconducteur sur lequel il est formé. Ainsi, un mode de réalisation de la présente invention prévoit un circuit électronique comprenant, en série entre deux bornes d'application d'une tension d'alimentation, un transistor MOS et un ensemble de composants logiques, le transistor et l'ensemble de composants étant formés dans des caissons isolés définis dans un film semiconducteur qui s'étend sur un substrat semiconducteur dopé d'un premier type de conductivité avec interposition d'une couche isolante, comprenant en outre une première région dopée du premier type de conductivité qui s'étend sous la couche isolante et en contact avec celle-ci, en regard du caisson associé au transistor, la première région étant séparée du substrat semiconducteur par une deuxième région dopée d'un second type de conductivité, comprenant en outre un générateur d'un premier signal appliqué sur la grille du transistor, d'un deuxième signal appliqué sur la première région et d'un troisième signal appliqué sur la deuxième région, les premier et deuxième signaux variant chacun entre deux valeurs et changeant de valeur simultanément, le deuxième signal présentant une tension supérieure, en valeur absolue, à 1,8 V, le troisième B11355 - IO-GPI-1211FR°' 6 signal étant tel que la jonction constituée des première et deuxième régions soit bloquée. Selon un mode de réalisation de la présente invention, les premier et deuxième signaux sont chacun à leurs valeurs 5 minimales simultanément et à leurs valeurs maximales simultanément. Selon un mode de réalisation de la présente invention, les premier et deuxième signaux sont égaux. Selon un mode de réalisation de la présente invention, 10 le premier type de conductivité est le type P, le troisième signal étant fixé à une tension supérieure à 2,1 V. Selon un mode de réalisation de la présente invention, le premier type de conductivité est le type N, le troisième signal étant fixé à une tension inférieure à -1,5 V. 15 Selon un mode de réalisation de la présente invention, le deuxième signal est appliqué sur la première région par l'intermédiaire d'un premier puits d'accès défini entre la surface du film semiconducteur et la première région, une première ouverture étant formée dans la couche isolante pour le 20 passage du premier puits. Selon un mode de réalisation de la présente invention, le troisième signal est appliqué sur la deuxième région par l'intermédiaire d'un deuxième puits d'accès défini entre la surface du film semiconducteur et la deuxième région, une 25 deuxième ouverture étant formée dans la couche isolante pour le passage du deuxième puits. Selon un mode de réalisation de la présente invention, la couche isolante a une épaisseur inférieure à 25 nm. Selon un mode de réalisation de la présente invention, 30 le film semiconducteur a une épaisseur inférieure à 20 nm. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif 35 en relation avec les figures jointes parmi lesquelles : B11355 - 10-GR1-1211FRO1 7 les figures LA et 1B, précédemment décrites, illustrent deux variantes de réalisation d'un interrupteur d'alimentation pour un circuit logique ; la figure 2, précédemment décrite, illustre le circuit 5 équivalent d'un transistor MOS ouvert ou fermé ; la figure 3, précédemment décrite, illustre un dispositif connu permettant d'améliorer la résistance équivalente d'un transistor MOS dans un de ses états ; la figure 4 illustre un dispositif selon un mode de 10 réalisation de la présente invention ; et la figure 5 illustre un exemple de réalisation d'un dispositif tel que proposé en figure 4. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 15 plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Pour limiter la résistance à l'état passant d'un tran- 20 sistor d'alimentation d'un circuit logique et augmenter la résistance à l'état bloqué de celui-ci, on prévoit de former un tel transistor dans un caisson isolé (structure FD-SOI), et de polariser une région qui s'étend sous la face inférieure de la couche isolante délimitant le caisson dans lequel est formé le 25 transistor à une tension qui évolue en fonction de l'état du transistor. La figure 4 illustre, de façon schématique, un tel dispositif. Entre deux bornes d'application d'une tension d'ali- 30 mentation, par exemple une borne à une tension Vdd et une borne à la masse, GND, sont placés en série un transistor de puissance 34 et un bloc logique 36. L'ordre des éléments 34 et 36 entre les bornes d'application de la tension d'alimentation pourra être différent de celui illustré en figure 4. More particularly, an object of an embodiment of the present invention is to provide a feed transistor having a low on-resistance equivalent and a high open equivalent resistance, while avoiding the formation of parasitic junctions in the semiconductor substrate on which it is formed. Thus, an embodiment of the present invention provides an electronic circuit comprising, in series between two terminals for applying a supply voltage, an MOS transistor and a set of logic components, the transistor and the set of components. being formed in isolated wells defined in a semiconductor film which extends over a doped semiconductor substrate of a first conductivity type with the interposition of an insulating layer, further comprising a first doped region of the first conductivity type which is extends beneath the insulating layer and in contact therewith, facing the box associated with the transistor, the first region being separated from the semiconductor substrate by a second doped region of a second conductivity type, further comprising a generator of a first signal applied to the gate of the transistor, a second signal applied to the first region and a third signal applied to the first second region, the first and second signals varying each between two values and changing value simultaneously, the second signal having a higher voltage, in absolute value, at 1.8 V, the third signal B11355 - IO-GPI-1211FR ° '6 signal being such that the junction consisting of the first and second regions is blocked. According to an embodiment of the present invention, the first and second signals are each at their minimum values simultaneously and at their maximum values simultaneously. According to one embodiment of the present invention, the first and second signals are equal. According to one embodiment of the present invention, the first type of conductivity is the P type, the third signal being set at a voltage greater than 2.1 V. According to one embodiment of the present invention, the first type of The conductivity is the N type, the third signal being set at a voltage below -1.5 V. According to one embodiment of the present invention, the second signal is applied to the first region via a first signal. an access well defined between the surface of the semiconductor film and the first region, a first aperture being formed in the insulating layer for the passage of the first well. According to one embodiment of the present invention, the third signal is applied to the second region via a second access well defined between the surface of the semiconductor film and the second region, a second opening being formed in the second region. the insulating layer for the passage of the second well. According to one embodiment of the present invention, the insulating layer has a thickness of less than 25 nm. According to one embodiment of the present invention, the semiconductor film has a thickness of less than 20 nm. BRIEF DESCRIPTION OF THE DRAWINGS These and other objects, features, and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying drawings in which: B11355 - 10-GR1- FIGS. 1A and 1B, previously described, illustrate two alternative embodiments of a power switch for a logic circuit; FIG. 2, previously described, illustrates the equivalent circuit of an open or closed MOS transistor; FIG. 3, previously described, illustrates a known device making it possible to improve the equivalent resistance of a MOS transistor in one of its states; Figure 4 illustrates a device according to an embodiment of the present invention; and FIG. 5 illustrates an exemplary embodiment of a device as proposed in FIG. 4. For the sake of clarity, the same elements have been designated with the same references in the various figures and, moreover, as is customary in FIG. representation of integrated circuits, the various figures are not drawn to scale. DETAILED DESCRIPTION In order to limit the on-state resistance of a supply transistor of a logic circuit and to increase the off-state resistance thereof, it is intended to form such a transistor in a box. isolated (FD-SOI structure), and to polarize a region that extends under the lower face of the insulating layer delimiting the box in which the transistor is formed at a voltage that changes depending on the state of the transistor. Figure 4 schematically illustrates such a device. Between two terminals for applying a supply voltage, for example a terminal at a voltage Vdd and a terminal at ground GND, are placed in series a power transistor 34 and a logic block 36. order of the elements 34 and 36 between the terminals for applying the supply voltage may be different from that illustrated in FIG. 4.

B11355 - 10-GR1-1211FRO1 8 Le transistor MOS de puissance 34 est formé dans un film semiconducteur 40 qui s'étend sur un substrat semiconducteur 42 avec interposition d'une couche isolante 44. A titre d'exemple, le substrat 42 peut être dopé de type P. Le film semiconducteur supérieur 40 et la couche isolante 44 sont de très faible épaisseur. Une telle structure, connue sous l'acronyme FD-SOI "UTBB", comprend un film semiconducteur supérieur 40 d'une épaisseur inférieure à 25 nm, et une couche isolante 44 d'une épaisseur inférieure à 20 nm. B11355 - 10-GR1-1211FRO1 8 The power MOS transistor 34 is formed in a semiconductor film 40 which extends on a semiconductor substrate 42 with the interposition of an insulating layer 44. By way of example, the substrate 42 may be The upper semiconductor film 40 and the insulating layer 44 are very thin. Such a structure, known by the acronym FD-SOI "UTBB", comprises an upper semiconductor film 40 having a thickness of less than 25 nm, and an insulating layer 44 having a thickness of less than 20 nm.

Des caissons, délimités par des tranchées isolantes, sont définis dans le film 40. Dans un des caissons est défini le transistor de puissance. Du fait des dimensions des structures FD-SOI, les régions de source et de drain du transistor s'étendent dans le film 40 jusqu'en surface de la couche isolante 44. Une région 50 dopée de type P est prévue dans le substrat 42 sous le caisson dans lequel est formé le transistor de puissance, au contact avec la couche isolante 44. Une région 52 dopée de type N entoure la région 50 et sépare la région 50 du substrat 42. Boxes, delimited by insulating trenches, are defined in the film 40. In one of the boxes is defined the power transistor. Because of the dimensions of the FD-SOI structures, the source and drain regions of the transistor extend in the film 40 to the surface of the insulating layer 44. A P-type doped region 50 is provided in the substrate 42 as a substrate. the box in which the power transistor is formed, in contact with the insulating layer 44. An N-type doped region 52 surrounds the region 50 and separates the region 50 from the substrate 42.

Des moyens de commande 38 (CONTROL) permettent la génération d'une tension de commande de grille Vg qui est appliquée à la grille du transistor MOS 34, d'une première tension de polarisation Vp appliquée à la région 50, en regard du transistor, et d'une deuxième tension de polarisation V1 appliquée à la région 52 formée dans le substrat semiconducteur de la structure SOI, autour de la région 50. La région 50 est d'un premier type de conductivité, identique à celui du substrat 42, et la région 52 est d'un second type de conductivité. Dans l'exemple représenté, la région 50 est de type P et la région 52 est de type N. La tension de grille Vg varie entre deux états, en fonction de l'état passant ou bloqué du transistor MOS. La tension de polarisation Vp de la région 50 varie également entre deux états, en même temps que la tension de grille Vg. Plus particulièrement, la tension Vp est prévue à une première valeur B11355 - 10-W1-1211FR°' 9 assurant une résistance équivalente du transistor MOS faible lorsque la tension Vg commande le transistor MOS à un état passant, et la tension Vp est à une deuxième valeur assurant une résistance équivalente du transistor MOS élevée lorsque la tension Vg commande le transistor MOS à un état bloqué. Il en ressort que les tensions Vp et Vg sont à leurs valeurs les plus importantes simultanément, et à leurs valeurs les plus faibles simultanément. Pour optimiser les valeurs des résistances équiva10 lentes du transistor MOS, on prévoit d'appliquer une tension Vp sur la région 50 dont la valeur absolue est suffisante pour influer sur cette résistance. Pour éviter la formation de jonctions parasites dans le substrat, la tension Vi est prévue de façon que la jonction formée par les régions 50 et 52 soit 15 bloquée en permanence, comme nous le verrons ci-après. Si le transistor 34 est un transistor MOS de type N, la tension de grille Vg qui lui est appliquée varie entre une tension positive (transistor passant) et une tension nulle (transistor bloqué). Pour améliorer la résistance équivalente du 20 transistor dans ces deux états, la tension Vp peut par exemple être supérieure à 1,8 V, voir supérieure à 2,5 V, lorsque le transistor est passant et inférieure à 1,8 V, voire inférieure à 2,5 V, lorsque le transistor est bloqué. La valeur absolue de la tension Vp est donc en permanence supérieure à 1,8 V. 25 Si le transistor 34 est un transistor MOS de type P, la tension de grille Vg qui lui est appliquée varie entre une tension négative (transistor passant) et une tension nulle (transistor bloqué). Pour améliorer la résistance équivalente du transistor dans ces deux états, la tension Vp peut par exemple 30 être inférieure à -1,8 V, voir inférieure à -2,5 V, lorsque le transistor est passant et supérieure à 1,8 V, voire supérieure à 2,5 V, lorsque le transistor est bloqué. La valeur absolue de la tension Vp est donc en permanence supérieure à 1,8 V. Dans tous les cas, la tension Vi est prévue pour que, 35 quelque soit le type de conductivité des régions 50, 52 et 42, B11355 - 10-GR1-1211FRO1 10 la jonction entre la région 50 et la région 52 soit bloquée, c'est-à-dire que la polarisation de la région 52 soit telle que la tension appliquée à la jonction entre la région 50 et la région 52 soit comprise entre la tension d'avalanche de cette diode et la tension de seuil de celle-ci (qui est en pratique comprise entre 0,3 et 0,6 V). La figure 5 illustre plus en détail un exemple de structure de transistor d'alimentation tel que celui de la figure 4, dans un cas particulier de cette structure où les tensions de grille Vg et la tension de polarisation Vp sont égales. La structure générale du circuit de la figure 5 est identique à la structure générale du circuit de la figure 4, en ce que le dispositif comprend un film semiconducteur supérieur 40 qui s'étend sur un substrat semiconducteur 42 avec interposition d'une couche isolante 44. Des caissons sont définis dans le film semiconducteur 40 par des tranchées isolantes 46 qui s'étendent de la surface du dispositif jusqu'à atteindre la couche isolante 44. Les caissons formés dans le film semiconducteur 40 sont donc complètement isolés les uns des autres. Un ou plusieurs caissons 48 sont prévus pour contenir les éléments formant le circuit logique 36. Ces caissons ne sont pas décrits plus en détail ici. En outre, un caisson est prévu pour contenir le transistor MOS 34 de la figure 4. Ce transistor comprend une grille isolée et des régions de drain et de source formés dans le film semiconducteur 40. La connexion entre le transistor 34 et les éléments logiques formés dans le ou les caissons 48 est illustrée en figure 5 de façon schématique, une tension Vdd étant appliquée sur une des bornes principales (drain ou source) du transistor 34, l'autre borne principale du transistor étant connectée à au moins un caisson 48 pour alimenter les composants formés dans ce ou ces caissons 48. Une connexion à la masse (GND) est en outre prévue sur le ou les caissons 48. Control means 38 (CONTROL) enable the generation of a gate control voltage Vg which is applied to the gate of the MOS transistor 34, of a first bias voltage Vp applied to the region 50, facing the transistor, and a second bias voltage V1 applied to the region 52 formed in the semiconductor substrate of the SOI structure, around the region 50. The region 50 is of a first conductivity type, identical to that of the substrate 42, and region 52 is of a second type of conductivity. In the example shown, the region 50 is of the P type and the region 52 is of the N type. The gate voltage Vg varies between two states, as a function of the on or off state of the MOS transistor. The bias voltage Vp of the region 50 also varies between two states, at the same time as the gate voltage Vg. More particularly, the voltage Vp is provided at a first value B11355 - 10 -W1-1211FR '' 9 providing an equivalent resistance of the weak MOS transistor when the voltage Vg controls the MOS transistor to an on state, and the voltage Vp is at a minimum. second value ensuring an equivalent resistance of the high MOS transistor when the voltage Vg controls the MOS transistor to a blocked state. It follows that the voltages Vp and Vg are at their highest values simultaneously, and at their lowest values simultaneously. To optimize the values of the equivalent resistances of the MOS transistor, provision is made to apply a voltage Vp to the region 50 whose absolute value is sufficient to influence this resistance. To avoid the formation of parasitic junctions in the substrate, the voltage Vi is provided so that the junction formed by the regions 50 and 52 is permanently blocked, as will be seen hereinafter. If the transistor 34 is a N-type MOS transistor, the gate voltage Vg applied to it varies between a positive voltage (transistor going) and a zero voltage (transistor off). In order to improve the equivalent resistance of the transistor in these two states, the voltage Vp may, for example, be greater than 1.8 V, or even greater than 2.5 V, when the transistor is on and below 1.8 V, or even lower. at 2.5 V, when the transistor is off. The absolute value of the voltage Vp is thus permanently greater than 1.8 V. If the transistor 34 is a P-type MOS transistor, the gate voltage Vg applied thereto varies between a negative voltage (passing transistor) and zero voltage (transistor off). To improve the equivalent resistance of the transistor in these two states, the voltage Vp may for example be less than -1.8 V, or less than -2.5 V, when the transistor is on and greater than 1.8 V, even greater than 2.5 V when the transistor is off. The absolute value of the voltage Vp is thus permanently greater than 1.8 V. In all cases, the voltage Vi is provided so that whatever the type of conductivity of the regions 50, 52 and 42, B11355 - 10- GR1-1211FRO1 the junction between the region 50 and the region 52 is blocked, that is to say that the polarization of the region 52 is such that the voltage applied to the junction between the region 50 and the region 52 is included between the avalanche voltage of this diode and the threshold voltage thereof (which is in practice between 0.3 and 0.6 V). FIG. 5 illustrates in greater detail an example of a feed transistor structure such as that of FIG. 4, in a particular case of this structure in which the gate voltages Vg and the bias voltage Vp are equal. The general structure of the circuit of FIG. 5 is identical to the general structure of the circuit of FIG. 4, in that the device comprises an upper semiconductor film 40 which extends on a semiconductor substrate 42 with the interposition of an insulating layer 44. Boxes are defined in the semiconductor film 40 by insulating trenches 46 which extend from the surface of the device to the insulating layer 44. The boxes formed in the semiconductor film 40 are thus completely isolated from each other. One or more boxes 48 are provided to contain the elements forming the logic circuit 36. These boxes are not described in more detail here. In addition, a box is provided to contain the MOS transistor 34 of FIG. 4. This transistor comprises an insulated gate and drain and source regions formed in the semiconductor film 40. The connection between the transistor 34 and the logic elements formed in the box or caissons 48 is illustrated in FIG. 5 schematically, a voltage Vdd being applied to one of the main terminals (drain or source) of the transistor 34, the other main terminal of the transistor being connected to at least one box 48 for supplying the components formed in this or these caissons 48. A connection to the ground (GND) is further provided on the caisson (s) 48.

B11355 - 10-GR1-1211FRO1 11 La tension Vg fournie par les moyens de commande 38 (CONTROL) est appliquée sur la grille du transistor 34. Dans l'exemple de la figure 5, elle est également appliquée sur une région semiconductrice 50 (Vg = Vp), dopée de type N, qui s'étend sous la couche isolante 44, en contact avec celle-ci, en regard du caisson comportant le transistor 34. Dans l'exemple de la figure 5, la tension Vg = Vp est appliquée sur la région 50 par l'intermédiaire d'un contact, formé en surface du film 40 au niveau d'un puits d'accès au 10 substrat 42. Ce puits peut être constitué d'un caisson formé dans le film semiconducteur 40 au niveau duquel la couche isolante 44 est éliminée et remplacée par un matériau semiconducteur. La région 50, dopée de type P, s'étend dans le puits jusqu'à atteindre la surface du film semiconducteur 40. 15 La tension de commande Vg de grille du transistor 34 est ainsi également appliquée sur la face inférieure de la couche isolante 44, en regard du transistor 34, par l'intermédiaire d'un puits d'accès formé en surface du film semiconducteur 40. 20 En outre, la tension V1 fournie par les moyens de commande 38 (CONTROL) est appliquée, par l'intermédiaire d'un contact formé en surface du film 40 et d'un puits formé de la même façon que le puits d'accès à la région 50, à une région 52 qui s'étend, dans le substrat 42, autour de la région 50 ; la 25 région 50 est ainsi complètement séparée du substrat 42 par la région 52. La région 52 est en un matériau semiconducteur dopé de type N. On prévoit dans l'exemple de la figure 5 que les tensions Vg et Vp sont égales. Ceci implique que la tension de 30 polarisation Vp permettant d'optimiser les résistances équivalentes du transistor MOS soit compatible avec la tension appliquée sur la grille du transistor MOS. Avantageusement, l'application d'une tension sur la grille du transistor de valeur absolue plus importante que les tensions classiques pour 35 rendre passant le transistor ne pose pas de problème au B11355 - 10-GR1-1211FRO1 12 fonctionnement du transistor. De plus, l'application d'une tension négative sur la grille d'un transistor MOS de type N, ou positive sur la grille d'un transistor MOS de type P, pour rendre ces transistors bloqués, ne pose pas de problème non plus pour le fonctionnement de ces transistors. Ainsi, on prévoit, en fonctionnement, lorsque le transistor 34 est commandé en fermeture (transistor passant), une tension Vg = Vp appliquée en commande de grille du transistor 34, et donc en polarisation de la région 50, supérieure, en valeur absolue, à 1,8 V, voir supérieure à 2,5 V. Si le transistor 34 est un transistor de type N, la tension Vg pour commander le transistor 34 à l'état passant peut être supérieure à 1,8 V, voir supérieure à 2,5 V, et si le transistor 34 est un transistor MOS de type P, la tension Vg pour commander le transistor 34 à l'état passant peut être inférieure à -1,8 V, voir inférieure à -2,5 V. Lorsque le transistor 34 est commandé à l'ouverture (transistor bloqué), la tension Vg appliquée en commande de grille du transistor 34, et donc en polarisation de la région 20 50, peut également être supérieure, en valeur absolue, à 1,8 V, voir supérieure à 2,5 V. Si le transistor 34 est un transistor de type N, la tension Vg pour commander le transistor 34 à l'état bloqué peut être inférieure à -1,8 V, voir inférieure à 2,5 V et, si le transistor 34 est un transistor MOS de type P, 25 la tension Vg pour commander le transistor 34 à l'état bloqué peut être supérieure à 1,8 V, voir supérieure à 2,5 V. La tension appliquée à la grille du transistor 34, et donc à la région 50, est donc en permanence supérieure, en valeur absolue, à 1,8 V, voir supérieure à 2,5 V. 30 La tension Vi appliquée à la région 52 est, quant à elle, prévue de façon que la jonction PN constituée des régions 50 et 52 soit en permanence bloquée, quelque soit l'état du transistor MOS, et donc de la tension appliquée sur la région 50, dans la limite de la tension d'avalanche de la jonction qui 35 est de l'ordre de -7 V. B11355 - 10-GR1-1211FRO1 11 The voltage Vg supplied by the control means 38 (CONTROL) is applied to the gate of the transistor 34. In the example of FIG. 5, it is also applied to a semiconductor region 50 (Vg = Vp), doped N-type, which extends under the insulating layer 44, in contact therewith, facing the box comprising the transistor 34. In the example of Figure 5, the voltage Vg = Vp is applied to the region 50 via a contact formed on the surface of the film 40 at a substrate access well 42. This well may consist of a box formed in the semiconductor film 40 at the the level of which the insulating layer 44 is removed and replaced by a semiconductor material. The P-doped region 50 extends into the well until it reaches the surface of the semiconductor film 40. The gate control voltage Vg of the transistor 34 is thus also applied to the underside of the insulating layer 44. next to the transistor 34 via an access well formed on the surface of the semiconductor film 40. In addition, the voltage V1 supplied by the control means 38 (CONTROL) is applied via a contact formed on the surface of the film 40 and a well formed in the same manner as the access well to the region 50, to a region 52 which extends in the substrate 42 around the region 50 ; the region 50 is thus completely separated from the substrate 42 by the region 52. The region 52 is made of an N type doped semiconductor material. In the example of FIG. 5, the voltages Vg and Vp are equal. This implies that the bias voltage Vp making it possible to optimize the equivalent resistances of the MOS transistor is compatible with the voltage applied to the gate of the MOS transistor. Advantageously, the application of a voltage on the gate of the transistor of greater absolute value than the conventional voltages to turn on the transistor does not pose a problem in the operation of the transistor. In addition, the application of a negative voltage on the gate of a N-type MOS transistor, or positive on the gate of a P-type MOS transistor, to make these transistors blocked, does not pose any problem either. for the operation of these transistors. Thus, in operation, when the transistor 34 is controlled in closing (passing transistor), a voltage Vg = Vp applied in gate control of the transistor 34, and therefore in polarization of the region 50, greater, in absolute value, is provided. at 1.8 V, see greater than 2.5 V. If the transistor 34 is a N-type transistor, the voltage Vg to control the transistor 34 in the on state can be greater than 1.8 V, see greater than 2.5 V, and if the transistor 34 is a P-type MOS transistor, the voltage Vg for controlling the transistor 34 in the on state may be less than -1.8 V, see less than -2.5 V. When the transistor 34 is controlled at the opening (blocked transistor), the voltage Vg applied in gate control of the transistor 34, and thus in polarization of the region 50, can also be greater, in absolute value, at 1.8. V, see greater than 2.5 V. If the transistor 34 is an N-type transistor, the voltage Vg for com the transistor 34 in the off state may be less than -1.8 V, see less than 2.5 V, and if the transistor 34 is a P-type MOS transistor, the voltage V g for controlling the transistor 34 to the blocked state may be greater than 1.8 V, or greater than 2.5 V. The voltage applied to the gate of the transistor 34, and thus to the region 50, is therefore permanently higher, in absolute value, than 1 , 8 V, see greater than 2.5 V. The voltage Vi applied to the region 52 is, in turn, provided so that the PN junction constituted by the regions 50 and 52 is permanently blocked, whatever the state the MOS transistor, and therefore the voltage applied to the region 50, within the limit of the avalanche voltage of the junction which is of the order of -7 V.

B11355 - 10-GR1-1211FRO1 13 Pour cela, plusieurs solutions sont possibles : on peut prévoir une tension Vi dont la valeur varie avec la tension Vg, en fonction de l'état du transistor 34, ou prévoir une tension Vi fixe qui convient pour les deux états du transistor MOS 34. Dans ce dernier cas, quelque soit le type de conductivité du transistor MOS 34, et dans le cas où la région 50 est de type P et la région 52 de type N, on prévoit une tension Vi supérieure ou égale à la tension Vg maximale à laquelle on retire 0,3 V (tension de seuil de la jonction) pour éviter la formation de jonctions parasites dans le dispositif, dans la limite de la tension d'avalanche de la jonction. Si par exemple la tension Vg maximale est égale à 1,8 V, et que la région 52 est de type N et la région 50 est de type P, la tension Vi doit être comprise entre 2,1 V et 5,2 V avec les applications numériques ci-dessus. On notera que les types de conductivité des régions 42, 50 et 52 pourront également être inverses de ceux proposés ci-dessus en relation avec la figure 5. Dans ce cas, la tension Vi appliquée à la région 52 est prévue pour que la jonction avec la région 50 soit en permanence bloquée, c'est-à-dire inférieure à -1,5 V et supérieure à -5, V si celle-ci est fixe et si la tension Vg appliquée sur la grille varie entre -1,8 V et 1,8 V pour les deux états du transistor. A titre d'exemple, la tension Vi peut être comprise entre -4,5 V et -2,2 V si la tension Vg appliquée sur la grille varie entre -2,5 V et 2,5 V (valeur supérieure à la tension Vg minimale à laquelle on ajoute 0,3 V). L'association d'une polarisation dynamique de la région 50, permettant d'optimiser les caractéristiques du transistor 34, et de la région 52 polarisée à une tension Vi adaptée permet avantageusement d'optimiser les caractéristiques du transistor 34 tout en évitant des jonctions parasites dans le dispositif qui perturbent le fonctionnement du circuit. Des modes de réalisation particuliers de la présente 35 invention ont été décrits. Diverses variantes et modifications B11355 - 10-GR1-1211FRO1 14 apparaîtront à l'homme de l'art. En particulier, on pourra choisir des tensions Vg et Vi différentes de celles proposées ici tant que la jonction entre les régions 50 et 52 est bloquée en permanence, quelque soit l'état du transistor 34. B11355 - 10-GR1-1211FRO1 13 For this, several solutions are possible: it is possible to provide a voltage Vi whose value varies with the voltage Vg, as a function of the state of the transistor 34, or to provide a fixed voltage Vi which is suitable for the two states of the MOS transistor 34. In the latter case, whatever the conductivity type of the MOS transistor 34, and in the case where the region 50 is of the P type and the N type region 52, a higher voltage Vi is expected. or equal to the maximum voltage Vg at which 0.3 V is withdrawn (threshold voltage of the junction) to avoid the formation of parasitic junctions in the device, within the limits of the avalanche voltage of the junction. If for example the maximum voltage Vg is equal to 1.8 V, and the region 52 is of the N type and the region 50 is of the P type, the voltage Vi must be between 2.1 V and 5.2 V with the digital applications above. It will be noted that the conductivity types of the regions 42, 50 and 52 may also be inverse to those proposed above in relation to FIG. 5. In this case, the voltage Vi applied to the region 52 is provided so that the junction with the region 50 is permanently blocked, that is to say less than -1.5 V and greater than -5, V if it is fixed and if the voltage Vg applied to the grid varies between -1.8 V and 1.8 V for the two states of the transistor. By way of example, the voltage Vi can be between -4.5 V and -2.2 V if the voltage Vg applied to the gate varies between -2.5 V and 2.5 V (value greater than the voltage Minimum Vg to which 0.3 V is added). The combination of a dynamic polarization of the region 50, making it possible to optimize the characteristics of the transistor 34, and of the region 52 polarized at a suitable voltage Vi, advantageously makes it possible to optimize the characteristics of the transistor 34 while avoiding parasitic junctions. in the device that disrupt the operation of the circuit. Particular embodiments of the present invention have been described. Various variations and modifications will be apparent to those skilled in the art. In particular, it will be possible to choose voltages Vg and Vi different from those proposed here as long as the junction between the regions 50 and 52 is permanently blocked, whatever the state of the transistor 34.

Claims (9)

REVENDICATIONS1. Circuit électronique comprenant, en série entre deux bornes d'application d'une tension d'alimentation (Vdd, GND), un transistor MOS (34) et un ensemble de composants logiques (36), ledit transistor et ledit ensemble étant formés dans des caissons isolés définis dans un film semiconducteur (40) qui s'étend sur un substrat semiconducteur (42) dopé d'un premier type de conductivité avec interposition d'une couche isolante (44), comprenant en outre une première région dopée du premier type de conductivité (50) qui s'étend sous la couche isolante (44) et en contact avec celle-ci, en regard du caisson associé audit transistor (34), ladite première région (50) étant séparée du substrat semiconducteur (42) par une deuxième région dopée d'un second type de conductivité (52), comprenant en outre un générateur d'un premier signal (Vg) appliqué sur la grille dudit transistor, d'un deuxième signal (Vp) appliqué sur ladite première région (50) et d'un troisième signal (V1) appliqué sur ladite deuxième région (52), les premier et deuxième signaux variant chacun entre deux valeurs et changeant de valeur simultanément, le deuxième signal (Vp) présentant une tension supérieure, en valeur absolue, à 1,8 V, le troisième signal étant tel que la jonction constituée des première et deuxième régions (50, 52) soit bloquée. REVENDICATIONS1. An electronic circuit comprising, in series between two supply voltage supply terminals (Vdd, GND), an MOS transistor (34) and a set of logic components (36), said transistor and said set being formed in insulated boxes defined in a semiconductor film (40) which extends over a doped semiconductor substrate (42) of a first conductivity type with the interposition of an insulating layer (44), further comprising a first doped region of the first type conductivity sensor (50) which extends beneath the insulating layer (44) and in contact therewith, opposite the casing associated with said transistor (34), said first region (50) being separated from the semiconductor substrate (42) by a second doped region of a second conductivity type (52), further comprising a generator of a first signal (Vg) applied to the gate of said transistor, of a second signal (Vp) applied to said first region (50); ) and a third signa 1 (V1) applied to said second region (52), the first and second signals each varying between two values and changing value simultaneously, the second signal (Vp) having a higher voltage, in absolute value, at 1.8 V, the third signal being such that the junction constituted by the first and second regions (50, 52) is blocked. 2. Circuit selon la revendication 1, dans lequel les premier et deuxième signaux (Vg, Vp) sont chacun à leurs valeurs 25 minimales simultanément et à leurs valeurs maximales simultanément. The circuit of claim 1, wherein the first and second signals (Vg, Vp) are each at their minimum values simultaneously and at their maximum values simultaneously. 3. Circuit selon la revendication 1 ou 2, dans lequel les premier et deuxième signaux (Vg, Vp) sont égaux. The circuit of claim 1 or 2, wherein the first and second signals (Vg, Vp) are equal. 4. Circuit selon l'une quelconque des revendications 1 30 à 3, dans lequel le premier type de conductivité est le type P, le troisième signal (VI) étant fixé à une tension supérieure à 2,1 V. 4. Circuit according to any one of claims 1 to 3, wherein the first type of conductivity is the type P, the third signal (VI) being set at a voltage greater than 2.1 V. 5. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel le premier type de conductivité est le type N,B11355 - 10-GR1-1211FRO1 16 le troisième signal (V1) étant fixé à une tension inférieure à -1,5 V. 5. Circuit according to any one of claims 1 to 3, wherein the first type of conductivity is the type N, B11355 - 10-GR1-1211FRO1 16 the third signal (V1) being set at a voltage less than -1, 5 V. 6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel le deuxième signal (Vp) est appliqué sur la première région (50) par l'intermédiaire d'un premier puits d'accès défini entre la surface du film semiconducteur (40) et la première région (50), une première ouverture étant formée dans la couche isolante (44) pour le passage dudit premier puits. The circuit of any one of claims 1 to 5, wherein the second signal (Vp) is applied to the first region (50) through a first access well defined between the surface of the semiconductor film. (40) and the first region (50), a first opening being formed in the insulating layer (44) for passage of said first well. 7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel le troisième signal (V1) est appliqué sur la deuxième région (52) par l'intermédiaire d'un deuxième puits d'accès défini entre la surface du film semiconducteur (40) et la deuxième région, une deuxième ouverture étant formée dans la couche isolante (44) pour le passage dudit deuxième puits. 7. Circuit according to any one of claims 1 to 6, wherein the third signal (V1) is applied to the second region (52) via a second access well defined between the surface of the semiconductor film. (40) and the second region, a second opening being formed in the insulating layer (44) for passage of said second well. 8. Circuit selon l'une quelconque des revendications 1 à 7, dans lequel la couche isolante (44) a une épaisseur inférieure à 25 nm. 8. Circuit according to any one of claims 1 to 7, wherein the insulating layer (44) has a thickness less than 25 nm. 9. Circuit selon l'une quelconque des revendications 1 20 à 8, dans lequel le film semiconducteur (40) a une épaisseur inférieure à 20 nm. The circuit of any one of claims 1 to 8, wherein the semiconductor film (40) has a thickness of less than 20 nm.
FR1250896A 2012-01-31 2012-01-31 Electronic circuit, has generator generating grid voltage, and two bias voltages, where grid and one bias voltage change values simultaneously while other bias voltage is constituted such that junction of doped areas is blocked Withdrawn FR2986373A1 (en)

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