FR2978610A1 - Method for making electrically conductive connection in semiconductor substrate of three-dimensional integrated structure, involves thinning substrate from face of substrate up to pillar that is guided on another face of substrate - Google Patents

Method for making electrically conductive connection in semiconductor substrate of three-dimensional integrated structure, involves thinning substrate from face of substrate up to pillar that is guided on another face of substrate Download PDF

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Abstract

The method involves forming a cavity within an electrically conducting zone (ALU) and a semiconductor substrate (SC). An insulating layer is formed on walls and a base of the cavity. The cavity is filled with a conductive material (CU) using an electrochemical deposition process to form a conductive pillar (P1), and another conductive pillar (P2) is formed above the former pillar. The substrate is thinned from a face of the substrate up to the former pillar that is guided on another face (F22) of the substrate such that the two pillars form an electrically conductive connection. An independent claim is also included for an integrated device.

Description

B11-1720FR 1 Procédé de réalisation d'une liaison électriquement conductrice traversante et dispositif intégré correspondant L'invention concerne les circuits intégrés et plus particulièrement les liaisons électriques réalisées au sein d'assemblages comportant plusieurs circuits intégrés formant des structures intégrées tridimensionnelles. The invention relates to integrated circuits and more particularly to electrical connections made within assemblies comprising several integrated circuits forming integrated three-dimensional structures. B11-1720EN 1 Method for producing an electrically conductive through-connection and corresponding integrated device

Afin de relier électriquement deux circuits intégrés, des liaisons traversantes électriquement conductrices (« TSV : Through Silicon Via » selon un vocable anglo-saxon bien connu de l'homme du métier) sont réalisées. Ces liaisons permettent d'amener un signal d'une première face d'un circuit intégré vers une deuxième face opposée à la première face. On peut par exemple former des liaisons dites « TSV middle » après la formation des composants formant la partie bien connue de l'homme du métier sous l'acronyme anglo-saxon de « FEOL : Front End of Line ». La réalisation de ces liaisons comprend la formation d'une cavité et son remplissage pour former un pilier conducteur. Un réseau d'interconnexion bien connu de l'homme du métier sous l'acronyme anglo-saxon de « BEOL : Back End Of Line » est ensuite réalisé au dessus dudit pilier, et est connecté à ce pilier. Le support au sein duquel la liaison est réalisée est ensuite aminci depuis sa face arrière jusqu'à atteindre le fond du pilier. Enfin, on peut réaliser des piliers de cuivre (« copper pillar » en langue anglaise) sur la face avant (reliés au réseau d'interconnexion) ou sur la face arrière (reliés aux piliers débouchant sur la face arrière), afin d'assembler le support à d'autres circuit intégrés ou lors d'assemblages bien connus de l'homme du métier sous le nom de « flip-chip ». Ainsi, une pluralité d'étapes distinctes de dépôt de cuivre sont mises en oeuvre, notamment pour remplir la liaison dite « TSV middle » et pour former les piliers de cuivre sur la face avant et/ou sur la face arrière. In order to electrically connect two integrated circuits, electrically conductive through connections ("TSV Through Silicon Via" according to an Anglo-Saxon term well known to those skilled in the art) are produced. These links make it possible to bring a signal from a first face of an integrated circuit to a second face opposite to the first face. One can for example form bonds called "TSV middle" after the formation of the components forming the part well known to those skilled in the art under the acronym Anglo-Saxon "FEOL: Front End of Line". The realization of these connections comprises the formation of a cavity and its filling to form a conductive pillar. An interconnection network well known to those skilled in the art under the acronym BEOL: Back End Of Line is then produced above said pillar, and is connected to this pillar. The support in which the connection is made is then thinned from its rear face until reaching the bottom of the pillar. Finally, copper pillars can be made on the front face (connected to the interconnection network) or on the rear face (connected to the pillars opening on the rear face), in order to assemble support for other integrated circuits or assemblies well known to those skilled in the art under the name of "flip-chip". Thus, a plurality of distinct copper deposition steps are implemented, in particular to fill the so-called "middle TSV" link and to form the copper pillars on the front face and / or on the rear face.

Ces dépôts de cuivre sont généralement mis en oeuvre par des dépôts électrochimiques, et de manière classique, des couches d'accroche du cuivre doivent être préalablement formées afin de pouvoir mettre en oeuvre les dépôts électrochimiques. These copper deposits are generally used by electrochemical deposits, and conventionally, copper bonding layers must be previously formed in order to implement the electrochemical deposits.

La mise en oeuvre de tels assemblages a donc pour inconvénient de comprendre un nombre important d'étapes, ce qui augmente la durée et le coût de la fabrication des structures intégrées tridimensionnelles. Selon un mode de mise en oeuvre et de réalisation, il est proposé de simplifier l'assemblage de deux circuits intégrés. Selon un aspect, il est proposé un procédé de réalisation d'une liaison électriquement conductrice traversante au sein d'un support semi-conducteur ayant une première face et au moins une zone électriquement conductrice s'étendant depuis la première face, ledit procédé comprenant : - une formation d'au moins une cavité au sein de ladite zone et du support, - un remplissage de ladite au moins une cavité par un matériau conducteur de manière à former un premier pilier conducteur, - une formation d'un deuxième pilier conducteur au dessus dudit au moins un premier pilier conducteur, le remplissage de ladite cavité et la formation du deuxième pilier étant réalisées au moyen d'une même étape de dépôt, - un amincissement dudit support depuis une face opposée à ladite première face jusqu'à atteindre ledit premier pilier, le premier pilier débouchant alors sur une deuxième face du support, le premier pilier et le deuxième pilier formant ladite liaison électriquement conductrice traversante. Ainsi, on obtient au moyen d'une même étape de dépôt (par exemple un dépôt électrochimique) les deux piliers qui vont former la liaison traversante. L'extrémité libre dudit deuxième pilier peut comprendre une couche d'un alliage à basse température de fusion. Cette couche d'alliage à basse température de fusion est également avantageusement formée lors de l'étape de dépôt électrochimique conduisant à la formation des deux piliers. Le procédé peut comprendre en outre une réalisation d'un troisième pilier conducteur saillant de ladite deuxième face, ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier conducteur comprend une couche d'un alliage à basse température de fusion. La première face et la deuxième face du support peuvent ainsi être reliées électriquement à des circuits intégrés additionnels. The implementation of such assemblies therefore has the disadvantage of comprising a large number of steps, which increases the duration and the cost of manufacturing the integrated three-dimensional structures. According to one embodiment and embodiment, it is proposed to simplify the assembly of two integrated circuits. According to one aspect, there is provided a method for producing an electrically conductive through connection within a semiconductor medium having a first face and at least one electrically conductive zone extending from the first face, said method comprising: a formation of at least one cavity within said zone and the support, a filling of said at least one cavity with a conductive material so as to form a first conductive pillar, a formation of a second conductive pillar at above said at least one first conductive pillar, the filling of said cavity and the formation of the second pillar being carried out by means of a same deposition step, - a thinning of said support from a face opposite to said first face until reaching said first pillar, the first pillar then opening on a second face of the support, the first pillar and the second pillar forming said electrical connection conductive through. Thus, by means of the same deposition step (for example an electrochemical deposition), the two pillars which form the through connection will be obtained. The free end of said second pillar may comprise a layer of a low melting temperature alloy. This layer of low melting temperature alloy is also advantageously formed during the electrochemical deposition step leading to the formation of the two pillars. The method may further comprise an embodiment of a third conductive pillar protruding from said second face, said third pillar being electrically connected to said first pillar and the free end of said third conductive pillar comprises a layer of a low melting temperature alloy. . The first face and the second face of the support can thus be electrically connected to additional integrated circuits.

Ladite zone électriquement conductrice peut comprendre une couche d'aluminium disposée au voisinage de ladite première face, ladite couche d'aluminium étant connectée à au moins une ligne métallique d'un réseau d'interconnexion du support semi-conducteur (par exemple disposé au voisinage de ladite première face, généralement la face avant du support), et ledit premier pilier conducteur traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. La couche d'aluminium peut être réalisée de manière analogue aux couches d'aluminium formant des plots pour le raccordement de la face avant des circuits intégrés. Par ailleurs, en la traversant, la liaison électrique est en contact avec cette couche d'aluminium. On peut ainsi connecter électriquement le réseau d'interconnexion du support à ladite liaison électriquement conductrice traversante. Avantageusement, le procédé peut comprendre en outre préalablement au remplissage de la cavité une formation d'une couche isolante sur les parois et au fond de la cavité. Ainsi, on obtient une isolation entre le matériau électriquement conducteur du premier pilier et le silicium du support et également avec le réseau d'interconnexion électrique. L'étape d'amincissement permettra par ailleurs de retirer la portion de la couche isolante au fond de la cavité, de manière à mettre à nu le matériau conducteur dudit premier pilier. Le procédé peut comprendre en outre un assemblage du support avec un circuit intégré additionnel possédant une zone additionnelle électriquement conductrice en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. Selon un autre aspect, il est proposé un dispositif comprenant : - un support semi-conducteur ayant au moins une zone électriquement conductrice s'étendant depuis une première face du support, - une liaison électriquement conductrice traversante comprenant un ensemble monobloc formé d'un même matériau et comportant un premier pilier conducteur au sein du support débouchant sur ladite première face et traversant ladite zone électriquement conductrice, et débouchant également sur une deuxième face opposée à ladite première face, et un deuxième pilier conducteur au dessus dudit au moins un premier pilier conducteur. L'extrémité libre dudit deuxième pilier conducteur peut comprendre une couche d'un alliage à basse température de fusion. Le dispositif peut comprendre en outre un troisième pilier conducteur saillant de ladite deuxième face, ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier comprend une couche d'un alliage à basse température de fusion. Ladite zone électriquement conductrice peut comprendre une couche d'aluminium disposée au voisinage de ladite première face, ladite couche d'aluminium étant connectée à au moins une ligne métallique d'un réseau d'interconnexion du support semi-conducteur, et ledit premier pilier conducteur traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. Le dispositif peut comprendre une couche isolante sur les parois du premier pilier conducteur. Selon encore un autre aspect, il est proposé une structure intégrée tridimensionnelle comprenant ledit dispositif et un circuit intégré additionnel possédant une zone additionnelle électriquement conductrice en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. Said electrically conductive zone may comprise an aluminum layer disposed in the vicinity of said first face, said aluminum layer being connected to at least one metal line of an interconnection network of the semiconductor substrate (for example disposed in the vicinity of said first face, generally the front face of the support), and said first conductive pillar passes through said aluminum layer and the interconnection network of the semiconductor medium. The aluminum layer can be made analogously to the aluminum layers forming pads for connecting the front face of the integrated circuits. Moreover, by passing through it, the electrical connection is in contact with this layer of aluminum. It is thus possible to electrically connect the interconnection network of the support to said through electrically conductive connection. Advantageously, the method may further comprise, prior to filling the cavity, a formation of an insulating layer on the walls and at the bottom of the cavity. Thus, an insulation is obtained between the electrically conductive material of the first pillar and the silicon of the support and also with the electrical interconnection network. The thinning step will also remove the portion of the insulating layer at the bottom of the cavity, so as to expose the conductive material of said first pillar. The method may further comprise assembling the support with an additional integrated circuit having an additional electrically conductive area in contact with the low melting alloy layer of said second conductive pillar. According to another aspect, there is provided a device comprising: a semiconductor support having at least one electrically conductive zone extending from a first face of the support, an electrically conductive through connection comprising a monobloc assembly formed of a single material and comprising a first conductive pillar within the support opening on said first face and passing through said electrically conductive zone, and also opening on a second face opposite to said first face, and a second conductive pillar above said at least one first conductive pillar . The free end of said second conductive pillar may comprise a layer of a low melting temperature alloy. The device may further comprise a third conductive pillar protruding from said second face, said third pillar being electrically connected to said first pillar and the free end of said third pillar comprises a layer of a low melting temperature alloy. Said electrically conductive zone may comprise an aluminum layer disposed in the vicinity of said first face, said aluminum layer being connected to at least one metal line of an interconnection network of the semiconductor support, and said first conductive pillar crosses said aluminum layer and the interconnection network of the semiconductor medium. The device may comprise an insulating layer on the walls of the first conductive pillar. According to yet another aspect, there is provided a three-dimensional integrated structure comprising said device and an additional integrated circuit having an additional electrically conductive zone in contact with the alloy layer at low melting temperature of said second conductive pillar.

D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 16 illustrent schématiquement différentes étapes d'un mode de mise en oeuvre d'un procédé et un mode de réalisation d'une structure intégrée tridimensionnelle selon l'invention. Sur la figure 1, on a représenté un support semi-conducteur SC comportant un substrat de silicium SUB et un réseau d'interconnexion ITX disposé au dessus du substrat SUB. Le support semi-conducteur SC comporte des composants, notamment des transistors TR, interconnectés par un ensemble de lignes et de vias du réseau d'interconnexion ITX. Afin de connecter une de ces lignes, par exemple la ligne LM, à un circuit intégré additionnel ou à un boitier, on va former des moyens de connexion en contact avec la ligne LM sur la face avant Fl du support SC et sur la face arrière F2 du support SC. A cet effet, une couche d'aluminium ALU est disposée au voisinage de la face avant F1. La couche d'aluminium ALU s'étend depuis la face avant F 1 et s'étend dans le support de manière à former un contact électrique avec la ligne LM. A titre d'exemple, la couche ALU peut avoir une épaisseur de l'ordre du micromètre. Le support SC comporte par ailleurs une couche de passivation PAS, par exemple une couche de nitrure de silicium (Si3N4), disposée au dessus du réseau d'interconnexion ITX et ouverte au voisinage de la couche ALU. Comme illustré sur la figure 2, une première couche de résine photosensible RES1 est déposée sur la face avant F1 du support SC. Cette première couche de résine RES1 est ouverte lors d'une étape de photolithographie de manière à former une cavité CVR dans la résine RES1 débouchant sur la couche ALU. La largeur L1 de la cavité CVR est avantageusement choisie inférieure à la largeur L2 de la couche d'aluminium découverte de la face avant F1. A titre d'exemple non limitatif, on choisira une largeur L1 de l'ordre de 10 micromètres pour une largeur L2 de l'ordre de 20 micromètres. On pourra choisir une largeur L1 inférieure à 0,9 fois la largeur L2. Une étape de gravure est ensuite mise en oeuvre (figure 3). Other advantages and features of the invention will become apparent upon studying the detailed description of embodiments and embodiments, given by way of nonlimiting examples and illustrated by the appended drawings in which: FIGS. to 16 illustrate schematically different steps of an embodiment of a method and an embodiment of a three-dimensional integrated structure according to the invention. FIG. 1 shows a semiconductor support SC comprising a SUB silicon substrate and an ITX interconnection network disposed above the SUB substrate. The semiconductor support SC comprises components, in particular transistors TR, interconnected by a set of lines and vias of the interconnection network ITX. In order to connect one of these lines, for example the line LM, to an additional integrated circuit or to a box, connection means will be formed in contact with the line LM on the front face F1 of the support SC and on the rear face F2 of SC support. For this purpose, an aluminum layer ALU is disposed in the vicinity of the front face F1. The aluminum layer ALU extends from the front face F 1 and extends into the support so as to form an electrical contact with the line LM. For example, the ALU layer may have a thickness of about one micrometer. The support SC furthermore comprises a passivation layer PAS, for example a layer of silicon nitride (Si3N4), disposed above the interconnection network ITX and open in the vicinity of the ALU layer. As illustrated in FIG. 2, a first layer of photosensitive resin RES1 is deposited on the front face F1 of the support SC. This first RES1 resin layer is opened during a photolithography step so as to form a CVR cavity in RES1 resin leading to the ALU layer. The width L1 of the cavity CVR is advantageously chosen to be smaller than the width L2 of the exposed aluminum layer of the front face F1. By way of nonlimiting example, a width L1 of the order of 10 microns will be chosen for a width L2 of the order of 20 microns. We can choose a width L1 less than 0.9 times the width L2. An etching step is then implemented (FIG. 3).

Dans cette étape, les parties non protégées par la résine RES1 ont été gravées de manière anisotropique, par exemple au cours d'une d'étape de gravure ionique réactive profonde. On forme ainsi une cavité CVT traversant la couche ALU, le réseau d'interconnexion ITX et débouchant dans le substrat SUB. A titre d'exemple non limitatif, la cavité CVT peut avoir une profondeur de l'ordre de 50 micromètres (pour un réseau d'interconnexion ITX ayant une épaisseur de l'ordre de 4 micromètres). Une couche isolante ISO est ensuite formée (figure 4) sur la face avant F1, sur la portion de la couche ALU qui n'a pas été gravée, sur les parois de la cavité CVT et au fond de cette cavité. La couche isolante ISO peut comprendre du dioxyde de silicium (SiO2) et son épaisseur peut être de l'ordre de plusieurs centaines de nanomètres, par exemple de l'ordre de 400 nanomètres sur la face avant F1. Dans cet exemple, l'épaisseur résultante de la couche ISO sur les parois de la cavité CVT peut être de l'ordre de 200 nanomètres et son épaisseur au fond de la cavité peut être de l'ordre de 250 à 300 nanomètres. Sur la figure 5 on a illustré le support SC après une étape de formation sur sa face avant F1 recouverte par la couche ISO d'une deuxième couche de résine RES2. La deuxième couche de résine RES2 peut être un film sec ou une résine liquide, et cette couche peut ne pas combler totalement la cavité CVT. Une étape de photolithographie est ensuite mise en oeuvre (figure 6), de manière à retirer la résine disposée au dessus de la couche ISO au niveau de la face avant F1. La résine RES2 disposée au niveau de la cavité CV est conservée. Ensuite, comme illustré sur la figure 7, la couche ISO non protégée par la résine RES2 est retirée lors d'une étape de gravure. Cette étape de gravure est adaptée afin de graver une épaisseur correspondant à celle de l'épaisseur de la couche ISO (par exemple 400 nanomètres), ainsi, la portion de résine RES2 protège la couche ISO sur les parois de la cavité CVT et au fond de cette cavité CVT. On peut ensuite retirer la portion restante de résine RES2 (figure 8). Afin de remplir la cavité CVT avec du cuivre, on forme sur la face Fl une couche BAC formant une barrière de diffusion et une couche d'accroche du cuivre (figure 9). La couche BAC est déposée sur toute la face F 1 de manière à obtenir un contact électrique nécessaire lors d'un dépôt électrochimique ultérieur. La couche BAC peut comprendre une couche de tantale et/ou une couche de nitrure de tantale, par exemple de l'ordre de 100 nanomètres, et une couche de cuivre, par exemple de l'ordre d'un micromètre. Ces deux couches sont obtenues au moyen d'étapes de dépôts physiques en phase vapeur bien connues de l'homme du métier sous l'acronyme anglo-saxon de « PVD : Physical Vapor Deposition ». In this step, the parts not protected by the resin RES1 have been etched anisotropically, for example during a deep reactive ion etching step. This forms a CVT cavity passing through the ALU layer, the ITX interconnection network and opening into the substrate SUB. As a non-limiting example, the CVT cavity may have a depth of the order of 50 micrometers (for an ITX interconnection network having a thickness of about 4 microns). An insulating layer ISO is then formed (FIG. 4) on the front face F1, on the portion of the ALU layer that has not been etched, on the walls of the CVT cavity and at the bottom of this cavity. The insulating layer ISO may comprise silicon dioxide (SiO2) and its thickness may be of the order of several hundred nanometers, for example of the order of 400 nanometers on the front face F1. In this example, the resulting thickness of the ISO layer on the walls of the CVT cavity may be of the order of 200 nanometers and its thickness at the bottom of the cavity may be of the order of 250 to 300 nanometers. FIG. 5 illustrates the support SC after a formation step on its front face F1 covered by the ISO layer with a second resin layer RES2. The second RES2 resin layer may be a dry film or a liquid resin, and this layer may not completely fill the CVT cavity. A photolithography step is then implemented (FIG. 6), so as to remove the resin placed above the ISO layer at the front face F1. RES2 resin disposed at the cavity CV is retained. Then, as illustrated in FIG. 7, the ISO layer not protected by the RES2 resin is removed during an etching step. This etching step is adapted to etch a thickness corresponding to that of the thickness of the ISO layer (for example 400 nanometers), thus, the RES2 resin portion protects the ISO layer on the walls of the CVT cavity and at the bottom of this CVT cavity. The remaining RES2 resin portion can then be removed (FIG. 8). In order to fill the CVT cavity with copper, a layer BAC forming a diffusion barrier and a copper bonding layer is formed on the face F1 (FIG. 9). The BAC layer is deposited on the entire face F 1 so as to obtain a necessary electrical contact during a subsequent electrochemical deposition. The BAC layer may comprise a tantalum layer and / or a tantalum nitride layer, for example of the order of 100 nanometers, and a copper layer, for example of the order of one micrometer. These two layers are obtained by means of physical vapor phase deposition steps well known to those skilled in the art under the acronym "PVD: Physical Vapor Deposition".

On peut ensuite former une troisième couche de résine RES3 (figure 10). La couche de résine RES3 est disposée sur la face avant F1 et est épaisse, par exemple de l'ordre 30 micromètres. Cette résine épaisse peut être une résine utilisée lors de la formation des piliers de cuivre. La résine épaisse RES3 a été ouverte au cours d'une étape de photolithographie, de manière à former une cavité CVP au dessus de la cavité CVT. La cavité CVP a une largeur de l'ordre de la largeur L2. Les zones non recouvertes par la résine RES3 sont donc les parois et le fond de la cavité CV, et la portion de la couche ALU recouverte par la couche BAC. A third resin layer RES3 can then be formed (FIG. 10). The resin layer RES3 is disposed on the front face F1 and is thick, for example of the order of 30 microns. This thick resin can be a resin used in the formation of copper pillars. The RES3 thick resin was opened during a photolithography step, so as to form a CVP cavity above the CVT cavity. The CVP cavity has a width of the order of width L2. The areas not covered by the RES3 resin are therefore the walls and the bottom of the cavity CV, and the portion of the ALU layer covered by the BAC layer.

Une étape de dépôt électrochimique peut ensuite être mise en oeuvre (figure 11). Cette étape permet de remplir la cavité CVT et partiellement la cavité CVP avec du cuivre CU, puis de compléter le remplissage de la cavité CVP avec un alliage à basse température de fusion SAC. Cet alliage peut comporter des atomes d'étain, des atomes d'argent et éventuellement des atomes de cuivre et peut également être déposé par dépôt électrochimique. On retire alors la résine RES3 puis la couche BAC disposée sur la face avant F1 (par exemple au moyen d'une attaque chimique adaptée). On obtient alors (figure 12) deux piliers conducteurs formant ensemble monobloc. Cet ensemble monobloc comporte un premier pilier Pl comprenant la cavité CVT remplie de cuivre CU, et un deuxième pilier P2 disposé au dessus du premier pilier P l comportant du cuivre CU et à son extrémité libre (c'est-à-dire son extrémité opposée à celle en contact avec le premier pilier) une couche d'un alliage à basse température de fusion SAC. Le support SC peut être recuit de manière à obtenir un joint de soudure entre le cuivre CU du deuxième pilier P2 et la couche d'alliage à basse température de fusion SAC (figure 13). Afin de former un contact électrique sur une face opposée à la face avant F1, on peut amincir le support semi-conducteur SC depuis la face arrière F2 jusqu'à atteindre premier pilier Pl et former une nouvelle face F22 opposée à la face avant F1, comme illustré sur la figure 14. Cet amincissement peut comprendre des étapes de gravure et de polissage mécanique et/ou chimique, et permet notamment de graver une partie du substrat de silicium SUB, et les portions de couche isolante ISO et de couche de barrière et d'accroche BAC disposées au fond du pilier Pl. Le support SC a ainsi une épaisseur par exemple de l'ordre de 50 micromètres. On obtient un dispositif intégré comprenant un support semi- conducteur SC ayant au moins une zone électriquement conductrice ALU s'étendant depuis une première face F 1 du support, une liaison électriquement conductrice traversante comprenant un ensemble monobloc formé d'un même matériau CU et comportant un premier pilier conducteur Pl au sein du support débouchant sur ladite première face F1 et débouchant également sur une deuxième face F22 opposée à ladite première face, et un deuxième pilier conducteur P2 au dessus dudit au moins un premier pilier conducteur Pl, l'extrémité libre dudit deuxième pilier conducteur P2 comprenant une couche d'un alliage à basse température de fusion SAC. An electrochemical deposition step can then be implemented (FIG. 11). This step makes it possible to fill the CVT cavity and partially the CVP cavity with copper CU, then to complete the filling of the CVP cavity with a low melting point alloy SAC. This alloy may comprise tin atoms, silver atoms and possibly copper atoms and may also be deposited by electrochemical deposition. The RES3 resin is then removed and the BAC layer placed on the front face F1 (for example by means of a suitable etching). We then obtain (Figure 12) two conductive pillars forming a unitary assembly. This one-piece assembly comprises a first pillar P1 comprising the CVT cavity filled with copper CU, and a second pillar P2 disposed above the first pillar P1 comprising copper CU and at its free end (that is to say its opposite end). to that in contact with the first pillar) a layer of a low melting alloy SAC. The support SC may be annealed so as to obtain a weld joint between the copper CU of the second pillar P2 and the low-melting alloy layer SAC (FIG. 13). In order to form an electrical contact on a face opposite to the front face F1, it is possible to thin the semiconductor support SC from the rear face F2 until it reaches the first pillar P1 and form a new face F22 opposite to the front face F1, as illustrated in FIG. 14. This thinning may comprise steps of etching and mechanical and / or chemical polishing, and in particular makes it possible to etch a portion of the SUB silicon substrate, and the portions of the ISO insulating layer and of the barrier layer and The support SC has a thickness for example of the order of 50 micrometers. An integrated device is obtained comprising a semiconductor support SC having at least one electrically conductive zone ALU extending from a first face F 1 of the support, a through electrically conductive connection comprising a one-piece assembly formed of the same material CU and comprising a first conductive pillar P1 within the support opening on said first face F1 and also opening on a second face F22 opposite to said first face, and a second conductive pillar P2 above said at least one first conductive pillar P1, the free end said second conductive pillar P2 comprising a layer of a low melting alloy SAC.

Comme illustré sur la figure 15, on peut réaliser un troisième pilier conducteur P3 saillant de la face F22 et en contact électrique avec le premier pilier Pl. La réalisation du troisième pilier conducteur P3 peut comprendre une réalisation d'une ligne de redistribution RDL, une formation d'une couche de passivation PAS2 (permettant d'isoler la ligne RDL du substrat) et d'une couche de passivation PAS3, une croissance de cuivre CU3 et une formation d'une couche d'alliage à basse température de fusion SAC3. Enfin, comme illustré sur la figure 16, on peut assembler un circuit intégré additionnel CIA avec le support semi-conducteur SC. Ce circuit intégré additionnel CIA comporte une zone conductrice additionnelle ZC en contact électrique avec la couche d'alliage à basse température de fusion disposée à l'extrémité du deuxième pilier conducteur P2. As illustrated in FIG. 15, it is possible to make a third conductive pillar P3 projecting from the face F22 and in electrical contact with the first pillar P1. The third pillar P3 can be made up of an embodiment of a redistribution line RDL. forming a passivation layer PAS2 (for isolating the RDL line of the substrate) and a passivation layer PAS3, copper growth CU3 and formation of a low melting temperature alloy layer SAC3. Finally, as illustrated in FIG. 16, it is possible to assemble an additional integrated circuit CIA with the semiconductor support SC. This additional integrated circuit CIA comprises an additional conductive zone ZC in electrical contact with the low melting temperature alloy layer disposed at the end of the second conductive pillar P2.

On obtient une structure intégrée tridimensionnelle S3D comprenant le support SC et un circuit additionnelle CIA. Par ailleurs, le troisième pilier conducteur P3 permet de relier cette structure intégrée tridimensionnelle S3D à un boitier, à un autre circuit intégré, et également de mettre en oeuvre un assemblage bien connu de l'homme du métier sous le terme « flip-chip ». Selon un aspect de l'invention, on obtient une simplification de l'assemblage de deux circuits intégrés, en réalisant de manière simultanée à la fois la liaison traversante électriquement conductrice et un pilier sur une face d'un des circuits intégrés à assembler. An integrated three-dimensional S3D structure is obtained comprising the support SC and an additional circuit CIA. Moreover, the third conductive pillar P3 makes it possible to connect this integrated three-dimensional structure S3D to a box, to another integrated circuit, and also to implement an assembly well known to those skilled in the art under the term "flip-chip" . According to one aspect of the invention, there is obtained a simplification of the assembly of two integrated circuits, simultaneously making both the electrically conductive through connection and a pillar on one side of one of the integrated circuits to be assembled.

Claims (12)

REVENDICATIONS1. Procédé de réalisation d'une liaison électriquement conductrice traversante au sein d'un support semi-conducteur (SC) ayant une première face (F1) et au moins une zone électriquement conductrice (ALU) s'étendant depuis la première face, ledit procédé comprenant : - une formation d'au moins une cavité (CVT) au sein de ladite zone et du support, - un remplissage de ladite au moins une cavité par un matériau conducteur (CU) de manière à former un premier pilier conducteur (Pl), - une formation d'un deuxième pilier conducteur (P2) au dessus dudit au moins un premier pilier conducteur (Pl), le remplissage de ladite cavité et la formation du deuxième pilier étant réalisées au moyen d'une même étape de dépôt, - un amincissement dudit support depuis une face (F2) opposée à ladite première face jusqu'à atteindre ledit premier pilier, le premier pilier débouchant alors sur une deuxième face (F22) du support, le premier pilier et le deuxième pilier formant ladite liaison électriquement conductrice traversante. REVENDICATIONS1. A method of making an electrically conductive through connection within a semiconductor carrier (SC) having a first face (F1) and at least one electrically conductive area (ALU) extending from the first face, said method comprising a formation of at least one cavity (CVT) within said zone and the support, filling said at least one cavity with a conductive material (CU) so as to form a first conductive pillar (P1), a formation of a second conductive pillar (P2) above said at least one first conductive pillar (P1), the filling of said cavity and the formation of the second pillar being carried out by means of the same deposition step; thinning said support from a face (F2) opposite to said first face until reaching said first pillar, the first pillar then opening on a second face (F22) of the support, the first pillar and the second pillar forming said first pillar; electrically conductive through-hole. 2. Procédé selon la revendication 1, dans lequel l'extrémité libre dudit deuxième pilier conducteur comprend une couche d'un alliage à basse température de fusion (SAC). The method of claim 1, wherein the free end of said second conductive pillar comprises a layer of a low melting alloy (SAC). 3. Procédé selon la revendication 1 ou 2, comprenant en outre une réalisation d'un troisième pilier conducteur (P3) saillant de ladite deuxième face (F22), ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier conducteur comprend une couche d'un alliage à basse température de fusion (SAC3). 3. Method according to claim 1 or 2, further comprising an embodiment of a third conductive pillar (P3) projecting from said second face (F22), said third pillar being electrically connected to said first pillar and the free end of said third pillar. conductor comprises a layer of a low melting alloy (SAC3). 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite zone électriquement conductrice (ALU) comprend une couche d'aluminium disposée au voisinage de laditepremière face, ladite couche d'aluminium étant connectée à au moins une ligne métallique (LM) d'un réseau d'interconnexion (ITX) du support semi-conducteur, et ledit premier pilier conducteur (P1) traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. 4. A method according to any one of the preceding claims, wherein said electrically conductive zone (ALU) comprises an aluminum layer disposed in the vicinity of said first face, said aluminum layer being connected to at least one metal line (LM). an interconnection network (ITX) of the semiconductor medium, and said first conductive pillar (P1) passes through said aluminum layer and the interconnection network of the semiconductor medium. 5. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre préalablement au remplissage de la cavité une formation d'une couche isolante (ISO) sur les parois et au fond de la cavité (CVT). 5. Method according to any one of the preceding claims, further comprising prior to filling the cavity forming an insulating layer (ISO) on the walls and the bottom of the cavity (CVT). 6. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre un assemblage du support avec un circuit intégré additionnel (CIA) possédant une zone additionnelle électriquement conductrice (ZC) en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. The method according to any one of the preceding claims, further comprising assembling the carrier with an additional integrated circuit (ICA) having an additional electrically conductive area (ZC) in contact with the low melting alloy layer of said second pillar driver. 7. Dispositif intégré comprenant : - un support semi-conducteur (SC) ayant au moins une zone électriquement conductrice (ALU) s'étendant depuis une première face (F 1) du support, - une liaison électriquement conductrice traversante comprenant un ensemble monobloc formé d'un même matériau (CU) et comportant un premier pilier conducteur (P1) au sein du support débouchant sur ladite première face et traversant ladite zone électriquement conductrice, et débouchant également sur une deuxième face (F22) opposée à ladite première face, et un deuxième pilier conducteur (P2) au dessus dudit au moins un premier pilier conducteur. An integrated device comprising: - a semiconductor medium (SC) having at least one electrically conductive zone (ALU) extending from a first face (F 1) of the support, - an electrically conductive through connection comprising a formed one-piece assembly of the same material (CU) and comprising a first conductive pillar (P1) within the support opening on said first face and passing through said electrically conductive zone, and also opening on a second face (F22) opposite to said first face, and a second conductive pillar (P2) above said at least one first conductive pillar. 8. Dispositif selon la revendication 7, dans lequel l'extrémité libre dudit deuxième pilier conducteur comprend une couche d'un alliage à basse température de fusion (SAC). 8. Device according to claim 7, wherein the free end of said second conductive pillar comprises a layer of a low melting temperature alloy (SAC). 9. Dispositif selon la revendication 7 ou 8, comprenant en outre un troisième pilier conducteur (P3) saillant de ladite deuxième face (F22), ledit troisième pilier étant relié électriquement audit premier pilier et l'extrémité libre dudit troisième pilier comprend une couche d'un alliage à basse température de fusion (SAC3). 9. Device according to claim 7 or 8, further comprising a third conductive pillar (P3) projecting from said second face (F22), said third pillar being electrically connected to said first pillar and the free end of said third pillar comprises a layer of a low melting temperature alloy (SAC3). 10. Dispositif selon l'une quelconque des revendications 7 à 9, dans lequel ladite zone électriquement conductrice (ALU) comprend une couche d'aluminium disposée au voisinage de ladite première face, ladite couche d'aluminium étant connectée à au moins une ligne métallique (LM) d'un réseau d'interconnexion (ITX) du support semi-conducteur, et ledit premier pilier conducteur traverse ladite couche d'aluminium et le réseau d'interconnexion du support semi-conducteur. 10. Device according to any one of claims 7 to 9, wherein said electrically conductive zone (ALU) comprises an aluminum layer disposed in the vicinity of said first face, said aluminum layer being connected to at least one metal line. (LM) of an interconnection network (ITX) of the semiconductor medium, and said first conductive pillar passes through said aluminum layer and the interconnection network of the semiconductor medium. 11. Dispositif selon l'une quelconque des revendications 7 à 10, comprenant une couche isolante (ISO) sur les parois du premier pilier conducteur. 11. Device according to any one of claims 7 to 10, comprising an insulating layer (ISO) on the walls of the first conductive pillar. 12. Structure intégrée tridimensionnelle, comprenant un dispositif selon l'une quelconque des revendications 7 à 11 et un circuit intégré additionnel (CIA) possédant une zone additionnelle électriquement conductrice (ZC) en contact avec la couche d'alliage à basse température de fusion dudit deuxième pilier conducteur. 12. Integrated three-dimensional structure, comprising a device according to any one of claims 7 to 11 and an additional integrated circuit (ICA) having an additional electrically conductive zone (ZC) in contact with the low melting temperature alloy layer of said second pillar driver.
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