FR3025051A1 - METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL - Google Patents

METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL Download PDF

Info

Publication number
FR3025051A1
FR3025051A1 FR1457942A FR1457942A FR3025051A1 FR 3025051 A1 FR3025051 A1 FR 3025051A1 FR 1457942 A FR1457942 A FR 1457942A FR 1457942 A FR1457942 A FR 1457942A FR 3025051 A1 FR3025051 A1 FR 3025051A1
Authority
FR
France
Prior art keywords
barrier region
substrate
copper
layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1457942A
Other languages
French (fr)
Inventor
Cioccio Lea Di
Yann Beilliard
Perceval Coudrain
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, STMicroelectronics SA, STMicroelectronics Crolles 2 SAS, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1457942A priority Critical patent/FR3025051A1/en
Publication of FR3025051A1 publication Critical patent/FR3025051A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Procédé de réalisation d'un circuit intégré par collage direct d'un premier (201) et d'un second (301) substrats, comprenant les étapes suivantes consistant à a) former un premier et un second substrats munis chacun d'une surface comportant au moins une portion d'un premier matériau (205, 305) et des portions d'au moins un deuxième matériau (203, 303), une région de barrière (209, 309) en un troisième matériau étant disposée en surface entre chaque portion du premier matériau et le deuxième matériau; et b) mettre en contact la surface du premier substrat avec la surface du second substrat avec un désalignement maximum donné, la largeur de la région de barrière formée à l'étape a) étant choisie de sorte qu'elle soit supérieure au désalignement maximum.A method of making an integrated circuit by directly bonding a first (201) and a second (301) substrate, comprising the steps of a) forming first and second substrates each having a surface comprising at least a portion of a first material (205, 305) and portions of at least one second material (203, 303), a barrier region (209, 309) of a third material being disposed at the surface between each portion the first material and the second material; and b) contacting the surface of the first substrate with the surface of the second substrate with a given maximum misalignment, the width of the barrier region formed in step a) being chosen such that it is greater than the maximum misalignment.

Description

1 PROCEDE DE REALISATION D'UN CIRCUIT INTEGRE PAR COLLAGE DIRECT DE SUBSTRATS COMPRENANT EN SURFACE DES PORTIONS DE CUIVRE ET DE MATERIAU DIELECTRIQUE DESCRIPTION DOMAINE TECHNIQUE La présente invention concerne un procédé d'assemblage par collage direct de deux substrats comprenant chacun une surface comportant au moins une portion d'un premier matériau et des portions d'au moins un deuxième matériau. La présente invention concerne plus particulièrement un procédé d'assemblage par collage direct de deux substrats comprenant chacun une surface comportant au moins une portion de cuivre et des portions de matériau diélectrique. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les technologies basées sur l'empilement de composants, de puces ou de circuits sur plusieurs niveaux, couramment désignées par l'appellation « intégration en trois dimensions ou intégration 3D », permettent de continuer à augmenter la performance des composants micro- et nano-électroniques, notamment en réduisant la longueur des interconnexions. Différentes méthodes permettent d'empiler verticalement les composants sur plusieurs niveaux. Une solution consiste à utiliser des piliers de cuivre (copper pillars) ou des billes (microbumps).TECHNICAL FIELD The present invention relates to a process for the direct bonding of two substrates, each comprising a surface comprising at least one surface comprising at least one surface comprising at least one surface comprising at least one surface comprising at least one bonded surface of at least one bonded surface. a portion of a first material and portions of at least a second material. The present invention more particularly relates to a method of joining by direct bonding of two substrates each comprising a surface comprising at least a portion of copper and portions of dielectric material. STATE OF THE PRIOR ART Technologies based on the stacking of components, chips or circuits on several levels, commonly referred to as "three-dimensional integration or 3D integration", allow to continue to increase the performance of micro components and nanoelectronics, in particular by reducing the length of the interconnections. There are different methods for vertically stacking components on multiple levels. One solution is to use copper pillars or microbumps.

Une autre solution consiste à réaliser un collage direct de deux substrats comprenant chacun en surface une couche diélectrique. Les interconnexions entre les substrats sont alors réalisées par des vias traversants (TSV, « Through Silicon Via »). Une autre solution consiste à réaliser un collage direct de deux substrats comprenant chacun en surface des plots de connexion en matériau conducteur séparés par un matériau diélectrique. Il s'agit dans ce cas d'un collage direct de surfaces dites mixtes. Les plots de connexion d'un substrat sont alors directement assemblés avec ceux 3025051 2 de l'autre substrat. Un tel procédé permet d'obtenir une densité d'interconnexion élevée. En outre, un tel procédé requiert un nombre réduit d'étapes par rapport aux autres techniques mentionnées ci-dessus. Par ailleurs, le cuivre est couramment utilisé pour réaliser des plots de 5 connexion. Lors de la mise en contact des surfaces mixtes de chaque substrat, il est difficile d'obtenir un alignement parfait entre les plots de cuivre d'un substrat et les plots de cuivre de l'autre substrat. Il en résulte que des zones de cuivre d'un substrat peuvent être en contact avec le matériau diélectrique de l'autre substrat. Lors de traitements 10 thermiques ultérieurs, une diffusion du cuivre peut alors avoir lieu d'un plot de connexion d'un substrat vers le matériau diélectrique de l'autre substrat, puis dans le reste de la structure. Ceci peut dégrader le fonctionnement des dispositifs micro- et nanoélectroniques fabriqués à partir de cet assemblage de substrats. Des couches dites de barrière de diffusion sont couramment insérées 15 autour des plots de cuivre pour minimiser ce phénomène. La demande de brevet WO 2012/010662 propose de former des barrières de diffusion autoalignées sur les plots de cuivre avant le collage. La demande de brevet FR 2964112 propose de former, par traitement par plasma, une couche de barrière de diffusion en SiON sur toutes les zones de la surface 20 du substrat en oxyde de silicium. Un inconvénient de tels procédés utilisant des barrières de diffusion autoalignées, soit sur les plots de cuivre soit sur les zones d'oxyde de silicium, réside dans une augmentation de la résistance d'interface. En outre, il est difficile de procéder au collage de surfaces comportant de telles barrières de diffusion autoalignées sans générer 25 de défauts, notamment à cause du piégeage d'eau à l'interface de collage ou à cause de la formation de bulles d'hydrogène. Il se pose le problème de prévoir un procédé d'assemblage par collage direct de deux substrats comprenant chacun une surface comportant des portions de cuivre et des portions de matériau diélectrique, permettant de minimiser, voire 3025051 3 empêcher, la diffusion du cuivre d'un substrat vers le matériau diélectrique de l'autre substrat. Plus généralement, il se pose le problème de prévoir un procédé d'assemblage par collage direct de deux substrats comprenant chacun une surface 5 comportant au moins une portion d'un premier matériau et des portions d'au moins un deuxième matériau, permettant de minimiser, voire empêcher, la diffusion du premier matériau d'un substrat vers le deuxième matériau de l'autre substrat. EXPOSÉ DE L'INVENTION La présente invention vise notamment à résoudre ce problème.Another solution is to achieve a direct bonding of two substrates each comprising a dielectric layer on the surface. The interconnections between the substrates are then made through through vias (TSV, "Through Silicon Via"). Another solution is to achieve direct bonding of two substrates each comprising on the surface of the conductive material connection pads separated by a dielectric material. In this case, it is a direct bonding of so-called mixed surfaces. The connection pads of a substrate are then directly assembled with those 3025051 2 of the other substrate. Such a method makes it possible to obtain a high interconnection density. In addition, such a method requires a reduced number of steps compared to the other techniques mentioned above. In addition, copper is commonly used to make connection pads. When contacting the mixed surfaces of each substrate, it is difficult to obtain a perfect alignment between the copper pads of a substrate and the copper pads of the other substrate. As a result, copper zones of one substrate may be in contact with the dielectric material of the other substrate. During subsequent heat treatments, diffusion of the copper can then take place from a connection pad of a substrate to the dielectric material of the other substrate, then to the rest of the structure. This can degrade the operation of micro- and nanoelectronic devices made from this substrate assembly. So-called diffusion barrier layers are commonly inserted around the copper pads to minimize this phenomenon. The patent application WO 2012/010662 proposes forming self-aligned diffusion barriers on the copper pads before bonding. Patent Application FR 2964112 proposes to form, by plasma treatment, a SiON diffusion barrier layer on all the areas of the surface 20 of the silicon oxide substrate. A disadvantage of such methods using self-aligned diffusion barriers, either on the copper pads or on the silicon oxide areas, is an increase in the interface resistance. In addition, it is difficult to bond surfaces having such self-aligned diffusion barriers without generating defects, in particular because of the trapping of water at the bonding interface or because of the formation of hydrogen bubbles. . The problem arises of providing a process for assembling two substrates by direct bonding, each comprising a surface comprising portions of copper and portions of dielectric material, making it possible to minimize, or even to prevent, the diffusion of the copper of a substrate to the dielectric material of the other substrate. More generally, there is the problem of providing a method of joining by direct bonding of two substrates each comprising a surface 5 comprising at least a portion of a first material and portions of at least a second material, for minimizing or even prevent the diffusion of the first material from one substrate to the second material of the other substrate. DISCLOSURE OF THE INVENTION The present invention aims in particular to solve this problem.

10 La présente invention concerne un procédé de réalisation d'un circuit intégré par collage direct d'un premier et d'un second substrats, comprenant les étapes suivantes : a) former un premier substrat et un second substrat munis chacun d'une surface comportant au moins une portion d'un premier matériau et des portions d'au 15 moins un deuxième matériau, une région de barrière en un troisième matériau étant disposée en surface entre chaque portion du premier matériau et le deuxième matériau ; et b) mettre en contact ladite surface du premier substrat avec ladite surface du second substrat avec un désalignement maximum donné, la largeur de la 20 région de barrière formée à l'étape a) étant choisie de sorte qu'elle soit supérieure au désalignement maximum. La largeur de la région de barrière est ainsi choisie de sorte que, après la mise en contact engendrant le collage direct des deux substrats, les portions du premier matériau ne se retrouvent pas, même partiellement, en contact avec le deuxième 25 matériau. Un avantage d'un tel procédé est lié au fait que, pour les premier et second substrats, la région de barrière ne s'étend pas sur toute la surface du substrat. Il en résulte que, si un piégeage d'eau a lieu à l'interface de collage, cette eau pourra s'évacuer dans le deuxième matériau sur les bords de la région de barrière.The present invention relates to a method for producing an integrated circuit by directly bonding a first and a second substrate, comprising the following steps: a) forming a first substrate and a second substrate each provided with a surface comprising at least a portion of a first material and portions of at least one second material, a barrier region of a third material being disposed at the surface between each portion of the first material and the second material; and b) contacting said surface of the first substrate with said surface of the second substrate with a given maximum misalignment, the width of the barrier region formed in step a) being chosen such that it is greater than the maximum misalignment . The width of the barrier region is thus chosen so that, after contacting resulting in the direct bonding of the two substrates, the portions of the first material are not found, even partially, in contact with the second material. An advantage of such a method is that for the first and second substrates the barrier region does not extend over the entire surface of the substrate. As a result, if water trapping occurs at the bonding interface, this water will be able to escape into the second material at the edges of the barrier region.

3025051 4 Un autre avantage d'un tel procédé réside dans le fait qu'il permet d'obtenir une résistance d'interface réduite par rapport aux procédés de l'art antérieur utilisant des barrières de diffusion autoalignées. Selon un mode de réalisation de la présente invention, le premier 5 matériau est un matériau conducteur et le deuxième matériau est un matériau diélectrique, par exemple de l'oxyde de silicium. Le premier matériau peut être du cuivre. Dans ce cas, le troisième matériau peut être choisi dans le groupe comprenant les nitrures de silicium, les oxynitrures de silicium, le SiCN et le PSG.Another advantage of such a method lies in the fact that it makes it possible to obtain a reduced interface resistance compared to the methods of the prior art using self-aligned diffusion barriers. According to an embodiment of the present invention, the first material is a conductive material and the second material is a dielectric material, for example silicon oxide. The first material may be copper. In this case, the third material may be selected from the group consisting of silicon nitrides, silicon oxynitrides, SiCN and PSG.

10 Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la profondeur de la région de barrière est égale à celle de la portion du premier matériau. Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la profondeur de la région de barrière est inférieure à celle 15 de la portion du premier matériau. Il en résulte une réduction des contraintes mécaniques exercées par la région de barrière sur la portion du premier matériau. Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la région de barrière est disposée uniquement autour de la surface latérale de la portion du premier matériau.According to an embodiment of the present invention, for each portion of the first material, the depth of the barrier region is equal to that of the portion of the first material. According to one embodiment of the present invention, for each portion of the first material, the depth of the barrier region is less than that of the portion of the first material. This results in a reduction of the mechanical stresses exerted by the barrier region on the portion of the first material. According to an embodiment of the present invention, for each portion of the first material, the barrier region is disposed only around the lateral surface of the portion of the first material.

20 Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la région de barrière est disposée autour de la surface latérale de la portion du premier matériau et sous la portion du premier matériau. La largeur de la région de barrière peut être comprise entre 0,5 et 2,5 um, par exemple de l'ordre de 1 um.According to one embodiment of the present invention, for each portion of the first material, the barrier region is disposed around the lateral surface of the portion of the first material and under the portion of the first material. The width of the barrier region may be between 0.5 and 2.5 μm, for example of the order of 1 μm.

25 Selon un mode de réalisation de la présente invention, lors de l'étape a), pour chaque portion du premier matériau, on forme en outre une région de barrière additionnelle en au moins un quatrième matériau, autour de la surface latérale de la portion du premier matériau et sous la portion du premier matériau, ladite région de barrière additionnelle étant au moins en partie interposée entre ladite région de barrière et la portion du premier matériau.According to an embodiment of the present invention, during step a), for each portion of the first material, an additional barrier region is formed in at least a fourth material, around the lateral surface of the portion. of the first material and under the portion of the first material, said additional barrier region being at least partly interposed between said barrier region and the portion of the first material.

3025051 5 L'au moins un quatrième matériau peut être choisi dans le groupe comprenant le nitrure de titane, le titane, le nitrure de tungstène, le tantale et le nitrure de tantale. La présente invention concerne en outre un circuit intégré comprenant 5 un premier substrat et un second substrat, le premier substrat et le second substrat étant munis chacun d'une surface comportant au moins une portion d'un premier matériau et des portions d'au moins un deuxième matériau, une région de barrière en un troisième matériau étant disposée en surface entre chaque portion du premier matériau et le deuxième matériau ; ladite surface du premier substrat étant en contact avec ladite 10 surface du second substrat avec un désalignement, la largeur de la région de barrière étant supérieure au désalignement. La largeur de la région de barrière peut être comprise entre 0,5 et 2,5 um, par exemple de l'ordre de 1 um. Selon un mode de réalisation de la présente invention, le premier 15 matériau est un matériau conducteur, par exemple du cuivre, et le deuxième matériau est un matériau diélectrique, par exemple de l'oxyde de silicium, et le troisième matériau est choisi dans le groupe comprenant les nitrures de silicium, les oxynitrures de silicium, le SiCN et le PSG. Selon un mode de réalisation de la présente invention, pour chaque 20 portion du premier matériau, la profondeur de la région de barrière est égale à celle de la portion du premier matériau. Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la profondeur de la région de barrière est inférieure à celle de la portion du premier matériau.The at least one fourth material may be selected from the group consisting of titanium nitride, titanium, tungsten nitride, tantalum and tantalum nitride. The present invention further relates to an integrated circuit comprising a first substrate and a second substrate, the first substrate and the second substrate being each provided with a surface having at least a portion of a first material and portions of at least a second material, a barrier region of a third material being disposed at the surface between each portion of the first material and the second material; said surface of the first substrate being in contact with said surface of the second substrate with misalignment, the width of the barrier region being greater than the misalignment. The width of the barrier region may be between 0.5 and 2.5 μm, for example of the order of 1 μm. According to an embodiment of the present invention, the first material is a conductive material, for example copper, and the second material is a dielectric material, for example silicon oxide, and the third material is selected in the group comprising silicon nitrides, silicon oxynitrides, SiCN and PSG. According to an embodiment of the present invention, for each portion of the first material, the depth of the barrier region is equal to that of the portion of the first material. According to an embodiment of the present invention, for each portion of the first material, the depth of the barrier region is less than that of the portion of the first material.

25 Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la région de barrière est disposée uniquement autour de la surface latérale de la portion du premier matériau. Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, la région de barrière est disposée autour de la surface 30 latérale de la portion du premier matériau et sous la portion du premier matériau.According to one embodiment of the present invention, for each portion of the first material, the barrier region is disposed only around the lateral surface of the portion of the first material. According to one embodiment of the present invention, for each portion of the first material, the barrier region is disposed about the side surface of the portion of the first material and the portion of the first material.

3025051 6 Selon un mode de réalisation de la présente invention, pour chaque portion du premier matériau, une région de barrière additionnelle en au moins un quatrième matériau est disposée autour de la surface latérale de la portion du premier matériau et sous la portion du premier matériau, ladite région de barrière additionnelle 5 étant au moins en partie interposée entre ladite région de barrière et la portion du premier matériau. L'au moins un quatrième matériau peut être choisi dans le groupe comprenant le nitrure de titane, le titane, le nitrure de tungstène, le tantale et le nitrure de tantale.According to one embodiment of the present invention, for each portion of the first material, an additional barrier region in at least a fourth material is disposed around the lateral surface of the portion of the first material and under the portion of the first material. said additional barrier region being at least partially interposed between said barrier region and the portion of the first material. The at least one fourth material may be selected from the group consisting of titanium nitride, titanium, tungsten nitride, tantalum and tantalum nitride.

10 BRÈVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description suivante et en référence aux dessins annexés, donnés à titre uniquement illustratif et nullement limitatifs. La figure 1 est une vue en coupe illustrant de façon schématique la mise 15 en contact de deux substrats comprenant chacun en surface des portions de cuivre et des portions d'oxyde de silicium. Les figures 2A et 2B sont respectivement des vues en coupe et de dessus représentant de façon schématique la formation d'une région de barrière autour d'une portion en matériau conducteur dans un procédé selon l'invention.BRIEF DESCRIPTION OF THE DRAWINGS Other characteristics and advantages of the invention will emerge more clearly on reading the following description and with reference to the appended drawings, given solely by way of illustration and in no way limiting. FIG. 1 is a sectional view schematically illustrating the contacting of two substrates each comprising copper portions and silicon oxide portions at the surface. Figures 2A and 2B are respectively sectional and top views schematically showing the formation of a barrier region around a portion of conductive material in a method according to the invention.

20 La figure 3 est vue en coupe illustrant de façon schématique la mise en contact de deux substrats comprenant chacun en surface des portions de cuivre et des portions de matériau diélectrique dans un procédé selon l'invention. La figure 4 est vue en coupe représentant de façon schématique un autre exemple d'un procédé selon l'invention.FIG. 3 is a sectional view schematically illustrating the contacting of two substrates each comprising copper portions and portions of dielectric material at the surface in a method according to the invention. Figure 4 is a sectional view schematically showing another example of a method according to the invention.

25 Les figures 5A à 5G sont des vues en coupe illustrant de façon schématique des étapes successives d'un exemple de procédé selon l'invention. Les figures 6A et 6B sont des vues en coupe illustrant de façon schématique une variante d'un procédé selon l'invention.Figures 5A-5G are sectional views schematically illustrating successive steps of an exemplary method according to the invention. Figures 6A and 6B are sectional views schematically illustrating a variant of a method according to the invention.

3025051 7 Les figures 7A et 7B sont des vues en coupe illustrant de façon schématique une autre variante d'un procédé selon l'invention. Les figures 8A à 8D sont des vues en coupe illustrant de façon schématique des étapes successives d'un autre exemple de procédé selon l'invention.Figures 7A and 7B are sectional views schematically illustrating another alternative of a method according to the invention. FIGS. 8A to 8D are cross-sectional views schematically illustrating successive steps of another exemplary method according to the invention.

5 Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.Identical, similar or equivalent parts of the different figures bear the same numerical references so as to facilitate the passage from one figure to another. The different parts shown in the figures are not necessarily in a uniform scale, to make the figures more readable.

10 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Dans la description qui suit, on se place dans le cadre du collage de deux substrats destinés à la fabrication de dispositifs micro- ou nano-électroniques. On décrit ci-dessous un procédé de collage direct de deux substrats munis chacun d'une surface dite mixte, comportant des plots de connexion en cuivre et des portions de matériau 15 diélectrique. Bien entendu, le procédé s'applique également au collage de surfaces mixtes comportant des portions de cuivre autres que des plots de connexion. Il peut s'agir par exemple de vias traversants. En outre, le procédé peut être mis en oeuvre dans tous les domaines dans lequels on veut assembler des surfaces mixtes comportant du cuivre tout en évitant une diffusion non souhaitée du cuivre vers d'autres régions d'un dispositif.DETAILED DESCRIPTION OF PARTICULAR EMBODIMENTS In the following description, it is placed in the context of the bonding of two substrates for the manufacture of micro- or nanoelectronic devices. A method of directly bonding two substrates each provided with a so-called mixed surface, comprising copper connection pads and portions of dielectric material, is described below. Of course, the method also applies to the bonding of mixed surfaces comprising portions of copper other than connection pads. It can be for example through vias. In addition, the method can be implemented in all areas in which it is desired to assemble mixed surfaces comprising copper while avoiding unwanted diffusion of copper to other regions of a device.

20 Par collage direct, on entend la mise en contact de deux surfaces suffisamment planes et propres pour qu'elles adhèrent entre elles, sans ajout de matière adhésive entre les deux surfaces. Le collage direct est une technique d'assemblage qui peut être réalisée à température ambiante et à pression atmosphérique. La figure 1 est une vue en coupe illustrant de façon schématique la mise 25 en contact de deux substrats, par exemple en silicium, de l'état de la technique comprenant chacun en surface des portions de cuivre et des portions d'oxyde de silicium. Un premier substrat 1 comporte deux faces principales 1-1 et 1-2. La face principale 1-1 est recouverte d'une couche 3 en oxyde de silicium. Des plots de connexion 5 en cuivre sont disposés dans des ouvertures formées dans la couche 3. Une 3025051 8 couche d'accroche et/ou de barrière de diffusion 7 entoure chaque plot de connexion 5. Le substrat 1 comprend ainsi une surface mixte (ou hybride) comportant des plots de cuivre 5 et des portions d'oxyde de silicium 3. Un second substrat 101, de structure similaire à celle du premier 5 substrat 1, comporte deux faces principales 101-1 et 101-2. La face principale 101-1 est recouverte d'une couche 103 en oxyde de silicium. Des plots de connexion 105 en cuivre sont disposés dans des ouvertures formées dans la couche 103. Une couche d'accroche et/ou de barrière de diffusion 107 entoure chaque plot de connexion 105. Comme le substrat 1, le substrat 101 comprend ainsi une surface mixte comportant des plots de 10 cuivre 105 et des portions d'oxyde de silicium 103. Lors de la mise en contact de la surface mixte du substrat 1 avec la surface mixte du substrat 101, comme cela est illustré en figure 1, il est difficile d'obtenir un alignement parfait entre les plots de cuivre 5 du substrat 1 et les plots de cuivre 105 du substrat 101 en regard. Il en résulte que des zones de cuivre 11 d'un substrat peuvent 15 se trouver en contact avec l'oxyde de silicium 3, 103 de l'autre substrat. Les inventeurs proposent d'entourer les plots de cuivre par une région de barrière à la diffusion du cuivre dont les dimensions sont choisies de sorte que, lors de la mise en contact des surfaces mixtes de chaque substrat, le cuivre d'un substrat ne soit pas en contact avec le matériau diélectrique de l'autre substrat.By direct bonding is meant bringing into contact two sufficiently flat and clean surfaces to adhere to one another without the addition of adhesive material between the two surfaces. Direct bonding is an assembly technique that can be performed at room temperature and at atmospheric pressure. FIG. 1 is a sectional view schematically illustrating the contacting of two substrates, for example made of silicon, of the state of the art, each comprising, on the surface, portions of copper and portions of silicon oxide. A first substrate 1 has two main faces 1-1 and 1-2. The main face 1-1 is covered with a layer 3 of silicon oxide. Copper connection pads 5 are arranged in openings formed in the layer 3. A tie layer and / or diffusion barrier 7 surrounds each connection pad 5. The substrate 1 thus comprises a mixed surface (or hybrid) having copper pads 5 and silicon oxide portions 3. A second substrate 101, similar in structure to the first substrate 1, has two main faces 101-1 and 101-2. The main face 101-1 is covered with a layer 103 made of silicon oxide. Copper connection pads 105 are arranged in openings formed in the layer 103. A tie layer and / or diffusion barrier 107 surrounds each connection pad 105. Like the substrate 1, the substrate 101 thus comprises a surface wherein when the composite surface of the substrate 1 is brought into contact with the mixed surface of the substrate 101, as shown in FIG. 1, it is difficult to to obtain a perfect alignment between the copper pads 5 of the substrate 1 and the copper pads 105 of the substrate 101 opposite. As a result, copper zones 11 of one substrate may be in contact with the silicon oxide 3, 103 of the other substrate. The inventors propose to surround the copper pads with a copper diffusion barrier region whose dimensions are chosen so that, when the mixed surfaces of each substrate are brought into contact, the copper of a substrate is not not in contact with the dielectric material of the other substrate.

20 Les figures 2A et 3 sont des vues en coupe illustrant des étapes successives d'un procédé de collage direct de deux substrats comprenant chacun en surface des portions de cuivre et des portions de matériau diélectrique. La figure 2B est une vue de dessus correspondant à la figure 2A. Les figures 2A-2B illustrent la formation d'une région de barrière de 25 diffusion autour des portions de cuivre. Un substrat 201, par exemple en silicium, comporte deux faces principales opposées 201-1 et 201-2. La face principale 201-1 est recouverte d'une couche 203 en un matériau diélectrique. Des portions 205 en cuivre, par exemple des plots de connexion, sont disposées dans des ouvertures formées dans la couche 203. Le 3025051 9 substrat 201 comprend ainsi une surface mixte comportant des plots de cuivre 205 et des portions de matériau diélectrique 203. De préférence, une couche d'accroche et/ou de barrière de diffusion 207, désignée ci-après par le terme première région de barrière, entoure chaque plot de 5 cuivre 205. La couche 207, disposée entre le plot de cuivre 205 et le matériau diélectrique 203, est notamment destinée à minimiser la diffusion du cuivre vers le matériau diélectrique. La première région de barrière 207 est par exemple en nitrure de titane (TiN) ou en titane (Ti) ou en nitrure de tungstène (WN). Cette première région de barrière 10 207 peut également être formée d'un empilement de plusieurs couches, par exemple d'une couche de Ti et d'une couche de TiN, ou d'une couche de tantale (Ta) et d'une couche de nitrure de tantale (TaN), ou d'une couche de Ti et d'une couche de WN. Plus généralement, la première région de barrière 207 est en un matériau métallique dans lequel la diffusion du cuivre est faible et qui présente une bonne adhérence sur le 15 matériau diélectrique sur lequel il est formé. Pour chaque plot de cuivre 205, une seconde région de barrière à la diffusion du cuivre 209 est disposée en surface entre le plot de cuivre 205 et le matériau diélectrique 203. La seconde région de barrière 209 entoure au moins la surface latérale 211 du plot de cuivre 205, avec interposition éventuelle de la première région de barrière 20 207. On désigne par la référence W la largeur de la seconde région de barrière 209. La largeur W de la seconde région de barrière 209 correspond à la plus courte distance, dans un plan parallèle aux faces principales du substrat 201, qui sépare le plot de cuivre 205 du matériau diélectrique 203. Dans le cas où une première région de 25 barrière 207 est disposée entre le plot de cuivre 205 et la seconde région de barrière 209, la largeur W de la seconde région de barrière 209 correspond à la plus courte distance, dans un plan parallèle aux faces principales du substrat 201, qui sépare la première région de barrière 207 du matériau diélectrique 203. On désigne par la référence L la largeur des plots de cuivre 205, c'est-à- 30 dire la plus petite dimension des plots de cuivre 205 dans un plan parallèle aux faces 3025051 10 principales du substrat 201. Cette largeur L est par exemple comprise entre 2 et 10 um, par exemple de l'ordre de 3 um. Le désalignement peut avoir lieu selon plusieurs directions. De préférence alors la seconde région de barrière 209 entoure complètement la surface 5 latérale 211 du plot de cuivre 205. La seconde région de barrière 209 est par exemple en nitrure de silicium ou en oxynitrure de silicium (ou oxyde de silicium nitruré, SiON) ou en SiCN ou en oxyde de silicium dopé au phosphore (couramment désigné par l'acronyme d'origine anglo-saxonne PSG (« Phosphorous-doped silicate glass »)).FIGS. 2A and 3 are cross-sectional views illustrating successive steps of a direct bonding process of two substrates each comprising copper portions and portions of dielectric material at the surface. Figure 2B is a top view corresponding to Figure 2A. Figures 2A-2B illustrate the formation of a diffusion barrier region around the copper portions. A substrate 201, for example made of silicon, has two opposite main faces 201-1 and 201-2. The main face 201-1 is covered with a layer 203 of a dielectric material. Copper portions 205, for example connection pads, are disposed in openings formed in layer 203. Substrate 201 thus comprises a mixed surface having copper pads 205 and portions of dielectric material 203. Preferably a tie layer and / or diffusion barrier 207, hereinafter referred to as the first barrier region, surrounds each copper pad 205. The layer 207, disposed between the copper pad 205 and the dielectric material 203, is especially intended to minimize the diffusion of copper to the dielectric material. The first barrier region 207 is, for example, titanium nitride (TiN) or titanium (Ti) or tungsten nitride (WN). This first barrier region 207 may also be formed of a stack of several layers, for example a layer of Ti and a TiN layer, or a layer of tantalum (Ta) and a layer tantalum nitride (TaN), or a Ti layer and a WN layer. More generally, the first barrier region 207 is of a metallic material in which copper diffusion is low and has good adhesion to the dielectric material on which it is formed. For each copper pad 205, a second copper diffusion barrier region 209 is disposed at the surface between the copper pad 205 and the dielectric material 203. The second barrier region 209 surrounds at least the side surface 211 of the pad. copper 205, with possible interposition of the first barrier region 207. The reference W denotes the width of the second barrier region 209. The width W of the second barrier region 209 corresponds to the shortest distance, in a plane parallel to the main faces of the substrate 201, which separates the copper pad 205 from the dielectric material 203. In the case where a first barrier region 207 is disposed between the copper pad 205 and the second barrier region 209, the width W of the second barrier region 209 corresponds to the shortest distance, in a plane parallel to the main faces of the substrate 201, which separates the first region of the barrier Re 207 of the dielectric material 203. The reference L denotes the width of the copper pads 205, that is to say the smallest dimension of the copper pads 205 in a plane parallel to the main faces of the substrate 201 This width L is for example between 2 and 10 μm, for example of the order of 3 μm. The misalignment can take place in several directions. Preferably then the second barrier region 209 completely surrounds the side surface 211 of the copper pad 205. The second barrier region 209 is, for example, silicon nitride or silicon oxynitride (or silicon nitride oxide, SiON) or SiCN or phosphorus-doped silicon oxide (commonly referred to as PSG (Phosphorous-doped silicate glass)).

10 Le matériau diélectrique 203 est par exemple de l'oxyde de silicium. Plus généralement, il peut s'agir d'un autre matériau diélectrique, par exemple du SiOCH ou un polymère électriquement isolant. Comme cela est illustré en figure 2A, pour chaque plot de cuivre 205, la profondeur e de la seconde région de barrière 209 est par exemple sensiblement égale à 15 la profondeur du plot de cuivre 205. Par profondeur de la seconde région de barrière ou du plot, on entend la dimension dans une direction sensiblement perpendiculaire aux faces principales du substrat 201. La figure 3 illustre un dispositif obtenu après le collage direct du substrat 20 201 et d'un second substrat 301 tels que celui décrit en relation avec les figures 2A-2B, par la mise en contact de la surface mixte du premier substrat 201 avec la surface mixte du second substrat 301. Le second substrat 301, de structure similaire à celle du premier substrat 201, comporte deux faces principales 301-1 et 301-2. La face principale 301-1 est 25 recouverte d'une couche 303 en un matériau diélectrique. Des portions 305 en cuivre, par exemple des plots de connexion, sont disposées dans des ouvertures formées dans la couche 303. Le substrat 301 comprend ainsi une surface mixte comportant des plots de cuivre 305 et des portions de matériau diélectrique 303. De préférence, une première région de barrière 307 entoure chaque plot de cuivre 305. Pour chaque plot de cuivre 3025051 11 305, une seconde région de barrière 309 entoure au moins la surface latérale 311 du plot de cuivre 305, avec interposition éventuelle de la première région de barrière 307. La surface mixte du premier substrat 201 est mise en contact avec la surface mixte du second substrat 301 de sorte que les plots de cuivre 205 du premier 5 substrat 201 soient en contact au moins en partie avec les plots de cuivre 305 du second substrat 301. Même en cas de désalignement des plots de cuivre 205 et 305, du fait de la présence des secondes régions de barrière 209, 309, aucune zone des plots de cuivre 205, 305 d'un substrat n'est en contact avec le matériau diélectrique 203, 303 de l'autre substrat. Des zones 21 des plots de cuivre 205 du premier substrat 201 peuvent être en 10 contact avec la seconde région de barrière 309 du second substrat 301, et des zones 23 des plots de cuivre 305 du second substrat 301 peuvent être en contact avec la seconde région de barrière 209 du premier substrat 201. L'homme du métier saura choisir la largeur W des secondes régions de barrière 209, 309 de sorte que, lors de la mise en contact des surfaces mixtes de chaque 15 substrat, aucune zone des plots de cuivre 205, 305 d'un substrat ne soit en contact avec le matériau diélectrique 203, 303 de l'autre substrat. L'homme du métier saura choisir la largeur W des secondes régions de barrière 209, 309 de sorte qu'elle soit supérieure au désalignement maximum prévu entre les plots de connexion des deux substrats. A titre d'exemple d'ordre de grandeur de dimensions, le désalignement, 20 généré principalement par l'équipement de collage, est par exemple compris entre 0,1 um et 2 um, par exemple de l'ordre de 1 um. On prévoira la largeur W des secondes régions de barrière 209, 309 en conséquence, par exemple comprise entre 0,5 et 2,5 um, par exemple de l'ordre de 1 um. Les équipements de lithographie étant généralement précis à environ 25 125 nm près, en prenant aussi en compte les variations lors d'étapes de gravure et de dépôt, on pourra prévoir une distance de "sécurité", par exemple d'environ 0,5 um, entre le bord du plot de cuivre d'un substrat et l'extrémité de la seconde région de barrière de l'autre substrat en contact avec le matériau diélectrique. Ainsi avantageusement W = D + 0,5 um, avec D le désalignement.The dielectric material 203 is, for example, silicon oxide. More generally, it may be another dielectric material, for example SiOCH or an electrically insulating polymer. As illustrated in FIG. 2A, for each copper pad 205, the depth e of the second barrier region 209 is, for example, substantially equal to the depth of the copper pad 205. By the depth of the second barrier region or the pad, means the dimension in a direction substantially perpendicular to the main faces of the substrate 201. FIG. 3 illustrates a device obtained after the direct bonding of the substrate 201 and a second substrate 301 such as that described with reference to FIGS. 2A. -2B, by bringing the mixed surface of the first substrate 201 into contact with the mixed surface of the second substrate 301. The second substrate 301, of structure similar to that of the first substrate 201, comprises two main faces 301-1 and 301- 2. The main face 301-1 is covered with a layer 303 of a dielectric material. Portions 305 of copper, for example connection pads, are arranged in openings formed in the layer 303. The substrate 301 thus comprises a mixed surface comprising copper pads 305 and portions of dielectric material 303. Preferably, a first barrier region 307 surrounds each copper pad 305. For each copper pad 3025051 11 305, a second barrier region 309 surrounds at least the side surface 311 of the copper pad 305, optionally interposed with the first barrier region 307. The mixed surface of the first substrate 201 is brought into contact with the mixed surface of the second substrate 301 so that the copper pads 205 of the first substrate 201 are in contact at least in part with the copper pads 305 of the second substrate 301. Even in case of misalignment of the copper pads 205 and 305, because of the presence of the second barrier regions 209, 309, no area of the copper pads 205, 30 One substrate is in contact with the dielectric material 203, 303 of the other substrate. Areas 21 of the copper pads 205 of the first substrate 201 may be in contact with the second barrier region 309 of the second substrate 301, and zones 23 of the copper pads 305 of the second substrate 301 may be in contact with the second region. 209 of the first substrate 201. Those skilled in the art will be able to choose the width W of the second barrier regions 209, 309 so that, when the mixed surfaces of each substrate are put in contact, no zone of the copper pads 205, 305 of a substrate is in contact with the dielectric material 203, 303 of the other substrate. Those skilled in the art will be able to choose the width W of the second barrier regions 209, 309 so that it is greater than the maximum misalignment provided between the connection pads of the two substrates. As an example of an order of magnitude, the misalignment, generated mainly by the gluing equipment, is for example between 0.1 μm and 2 μm, for example of the order of 1 μm. The width W of the second barrier regions 209, 309 will accordingly be provided, for example between 0.5 and 2.5 μm, for example of the order of 1 μm. Since the lithography equipment is generally accurate to about 125 nm, taking into account the variations during etching and deposition steps, a "safe" distance, for example about 0.5 μm, can be provided. between the edge of the copper pad of a substrate and the end of the second barrier region of the other substrate in contact with the dielectric material. Thus advantageously W = D + 0.5 μm, with D misalignment.

3025051 12 Un avantage d'un procédé du type de celui décrit en relation avec les figures 2A-2B et 3 est lié au fait que, pour les premier et second substrats, la seconde région de barrière ne s'étend pas sur toute la surface du substrat. Il en résulte que, si un piégeage d'eau a lieu à l'interface de collage, cette eau pourra s'évacuer dans le matériau 5 diélectrique sur les bords de la seconde région de barrière. Un autre avantage d'un tel procédé réside dans le fait qu'il permet d'obtenir une résistance d'interface réduite par rapport aux procédés de l'art antérieur utilisant des barrières de diffusion autoalignées. Eventuellement, une étape de préparation des surfaces mixtes à 10 assembler peut être prévue avant la mise en contact, pour les rendre compatibles avec un collage direct. Cette préparation des surfaces à assembler peut être réalisée par traitement par plasma ou par un traitement chimique suivi d'une étape de nettoyage. Le collage direct peut être réalisé à température ambiante et pression atmosphérique.An advantage of a method of the type described in connection with FIGS. 2A-2B and 3 is that, for the first and second substrates, the second barrier region does not extend over the entire surface. of the substrate. As a result, if water trapping occurs at the bonding interface, this water will be able to drain into the dielectric material at the edges of the second barrier region. Another advantage of such a method lies in the fact that it makes it possible to obtain a reduced interface resistance compared with the methods of the prior art using self-aligned diffusion barriers. Optionally, a step of preparing the mixed surfaces to be assembled can be provided before contacting, to make them compatible with direct bonding. This preparation of the surfaces to be assembled can be carried out by plasma treatment or by a chemical treatment followed by a cleaning step. Direct bonding can be carried out at ambient temperature and atmospheric pressure.

15 Un traitement thermique de recuit peut éventuellement être effectué après le collage. Ceci permet d'augmenter l'énergie de collage et la conduction électrique entre les plots de cuivre en regard. La figure 4 est vue en coupe illustrant de façon schématique un autre exemple de dispositif obtenu après un procédé de collage direct de deux substrats 20 comprenant chacun en surface des portions de cuivre et des portions de matériau diélectrique Selon cet exemple, pour chaque plot de cuivre 205, 305, la seconde région de barrière 209, 309 est formée de sorte que sa profondeur soit inférieure à la profondeur du plot de cuivre 205, 305. La profondeur de la seconde région de barrière 25 209, 309 est néanmoins suffisante pour éviter la diffusion du cuivre, afin que cette région remplisse son rôle de barrière. Cette profondeur sera notamment choisie en fonction de la nature du matériau de la seconde région de barrière. A titre d'exemple d'ordre de grandeur de dimensions, la profondeur de la seconde région de barrière 209, 309 est supérieure ou égale à 10 nm, par exemple 30 comprise entre 30 et 150 nm, par exemple de l'ordre de 100 nm.An annealing heat treatment may optionally be performed after bonding. This makes it possible to increase the bonding energy and the electrical conduction between the copper pads facing each other. FIG. 4 is a sectional view schematically illustrating another example of a device obtained after a direct bonding process of two substrates 20 each comprising on the surface portions of copper and portions of dielectric material. According to this example, for each copper pad 205, 305, the second barrier region 209, 309 is formed so that its depth is less than the depth of the copper pad 205, 305. The depth of the second barrier region 209, 309 is nevertheless sufficient to avoid the copper diffusion, so that this region fulfills its role of barrier. This depth will be chosen in particular depending on the nature of the material of the second barrier region. By way of example of an order of magnitude of dimensions, the depth of the second barrier region 209, 309 is greater than or equal to 10 nm, for example 30 to 150 nm, for example of the order of 100. nm.

3025051 13 La seconde région de barrière 209, 309 est par exemple en SiN et présente par exemple une profondeur de l'ordre de 40 nm. Un avantage lié au fait que la seconde région de barrière 209, 309 présente une profondeur faible réside dans la réduction des contraintes mécaniques 5 exercées par cette seconde région de barrière sur le plot de cuivre 205, 305. Les figures 5A à 5G sont des vues en coupe illustrant de façon schématique des étapes successives d'un exemple de procédé de formation d'une structure du type de celle illustrée en figures 2A-2B. La figure 5A représente un substrat 401, par exemple en un matériau 10 semiconducteur, par exemple en silicium. Le substrat 401 peut être en un autre matériau qu'un matériau semiconducteur, par exemple en un matériau conducteur. Il peut éventuellement déjà comprendre des composants. On recouvre le substrat 401 d'une couche diélectrique 403, par exemple en oxyde de silicium. La couche d'oxyde de silicium 403 peut être formée par dépôt ou 15 par oxydation thermique dans le cas d'un substrat 401 en silicium. Comme cela est illustré en figure 5A, la couche 403 peut être formée d'un empilement d'une couche d'oxyde de silicium 411, d'une couche de nitrure de silicium 412, par exemple en SiN ou en Si3N4, et d'une couche d'oxyde de silicium 413. La couche 412 en nitrure de silicium est destinée à servir de couche d'arrêt de gravure.The second barrier region 209, 309 is for example made of SiN and has, for example, a depth of the order of 40 nm. It is an advantage that the second barrier region 209, 309 has a shallow depth is the reduction of the mechanical stresses exerted by this second barrier region on the copper pad 205, 305. FIGS. 5A to 5G are views sectional view schematically illustrating successive steps of an exemplary method of forming a structure of the type of that illustrated in Figures 2A-2B. FIG. 5A shows a substrate 401, for example made of a semiconductor material, for example made of silicon. The substrate 401 may be of a material other than a semiconductor material, for example a conductive material. It may already include components. Substrate 401 is covered with a dielectric layer 403, for example made of silicon oxide. The silicon oxide layer 403 may be formed by deposition or thermal oxidation in the case of a silicon substrate 401. As illustrated in FIG. 5A, the layer 403 may be formed of a stack of a layer of silicon oxide 411, a layer of silicon nitride 412, for example of SiN or Si3N4, and of a layer of silicon oxide 413. The layer 412 made of silicon nitride is intended to serve as an etch stop layer.

20 La figure 5B illustre la formation d'ouvertures 415 dans la couche diélectrique 403, par exemple par lithographie et gravure. Les ouvertures 415 sont formées aux emplacements destinés à recevoir les plots de cuivre 405 entourés des première 407 et seconde 409 régions de barrière. Un masque peut être utilisé pour protéger les régions de la couche 403 qu'on ne veut pas éliminer. Dans le cas où la couche 25 403 comprend une couche 412 d'arrêt de gravure, le fond des ouvertures 415 coïncide avec la couche 412. Dans le cas où la couche diélectrique 403 ne comporte pas de couche d'arrêt de gravure, les ouvertures 415 s'étendent jusqu'à une certaine profondeur dans la couche 403. La figure 5C illustre le dépôt conforme d'une couche d'un matériau 417 30 destiné à former la seconde région de barrière 409. Le matériau 417 est par exemple du 3025051 14 nitrure de silicium ou du SiON ou du SiCN ou du PSG. L'épaisseur de la couche 417 est choisie de façon à être supérieure à la profondeur des ouvertures 415. La figure 5D illustre la planarisation de la surface de la structure, de façon à découvrir la surface de la couche diélectrique 403. Après planarisation, la surface 5 de la couche diélectrique 403 et celle du matériau 417 sont sensiblement au même niveau. La planarisation est par exemple réalisée par polissage mécano-chimique (CMP, « Chemical-Mechanical Planarisation »). La figure 5E illustre la formation d'une ouverture 419 dans chaque ouverture 415 remplie de matériau 417, par exemple par lithographie et gravure. Pour 10 chaque ouverture 415 remplie de matériau 417, l'ouverture 419 est formée de sorte que des portions du matériau 417 (désignées par la référence 409) soient conservées autour de l'ouverture 419. Un masque peut être utilisé pour protéger les régions du matériau 417 qu'on ne veut pas éliminer. Dans le cas où la couche 403 comprend une couche 412 d'arrêt de gravure, le fond des ouvertures 419 coïncide avec la couche 412.Figure 5B illustrates the formation of openings 415 in the dielectric layer 403, for example by lithography and etching. The openings 415 are formed at the locations for receiving the copper pads 405 surrounded by the first 407 and second 409 barrier regions. A mask can be used to protect the regions of layer 403 that one does not want to eliminate. In the case where the layer 403 comprises an etch stop layer 412, the bottom of the openings 415 coincides with the layer 412. In the case where the dielectric layer 403 does not comprise an etching stop layer, the openings 415 extend to a certain depth in the layer 403. FIG. 5C illustrates the conformal deposition of a layer of a material 417 for forming the second barrier region 409. The material 417 is, for example, 3025051 Silicon nitride or SiON or SiCN or PSG. The thickness of the layer 417 is chosen to be greater than the depth of the openings 415. FIG. 5D illustrates the planarization of the surface of the structure, so as to discover the surface of the dielectric layer 403. After planarization, the surface 5 of the dielectric layer 403 and that of the material 417 are substantially at the same level. The planarization is for example carried out by chemical mechanical polishing (CMP, "Chemical-Mechanical Planarization"). FIG. 5E illustrates the formation of an opening 419 in each opening 415 filled with material 417, for example by lithography and etching. For each aperture 415 filled with material 417, the aperture 419 is formed such that portions of the material 417 (designated 409) are retained around the aperture 419. A mask may be used to protect the regions of the aperture 419. 417 material that one does not want to eliminate. In the case where the layer 403 comprises an etch stop layer 412, the bottom of the openings 419 coincides with the layer 412.

15 On a ainsi formé la seconde région de barrière 409, qui correspond aux portions du matériau 417 qui ont été conservées dans chaque ouverture 415. On élimine la couche d'arrêt de gravure 412 qui se trouve au fond des ouvertures 419, par exemple par gravure sèche à base de 02/Ar/CHF3. La figure 5F illustre le dépôt d'une couche 421 d'un matériau destiné à 20 former la première région de barrière 407, puis le dépôt d'une couche de cuivre 423, destiné à former les plots 405, sur la couche 421. La couche 421 est par exemple en TiN ou en Ti ou en WN ou est formée d'un empilement de couches de Ti et de TiN, ou de couches de Ta et de TaN, ou de couches de Ti et de WN. L'épaisseur de la couche 421 est par exemple comprise entre 25 5 nm et 100 nm. La couche 421 est par exemple formée par dépôt chimique en phase vapeur (CVD, « Chemical Vapor Deposition »). On forme alors par exemple une couche conforme de TiN d'une épaisseur de l'ordre de 20 nm ou un empilement de couches conformes de Ta et de TaN d'une épaisseur de l'ordre de 25 nm.Thus, the second barrier region 409 has been formed, which corresponds to the portions of the material 417 which have been retained in each opening 415. The etch stop layer 412 which is at the bottom of the openings 419 is removed, for example by dry etching based on 02 / Ar / CHF3. FIG. 5F illustrates the deposition of a layer 421 of a material intended to form the first barrier region 407, then the deposition of a copper layer 423, intended to form the pads 405, on the layer 421. layer 421 is for example TiN or Ti or WN or is formed of a stack of layers of Ti and TiN, or layers of Ta and TaN, or layers of Ti and WN. The thickness of the layer 421 is for example between 5 nm and 100 nm. The layer 421 is for example formed by chemical vapor deposition (CVD). For example, a conformal layer of TiN with a thickness of the order of 20 nm or a stack of conformal layers of Ta and TaN with a thickness of the order of 25 nm is formed.

3025051 15 Selon une variante, le dépôt de la couche 421 peut être réalisé par dépôt physique en phase vapeur (PVD, « Physical Vapor Deposition »). Dans ce cas, on forme par exemple une couche de TiN d'une épaisseur de l'ordre de 100 nm sur la surface supérieure de la couche 403 et au fond de l'ouverture 419, et d'une épaisseur de l'ordre 5 de 20 nm sur les bords de l'ouverture 419. Le dépôt de la couche de cuivre 423 est par exemple réalisé par dépôt PVD ou par dépôt CVD ou/et par dépôt électrochimique. A titre d'exemple, on dépose successivement une couche 421 en TiN d'une épaisseur de l'ordre de 20 nm par dépôt CVD, une couche de cuivre d'une épaisseur 10 de l'ordre de 200 nm par dépôt PVD et une couche de cuivre d'une épaisseur de l'ordre de 1 um par dépôt électrochimique. La figure 5G illustre la planarisation de la surface de la structure, par exemple par CMP, de façon à découvrir la surface de la couche diélectrique 403. La planarisation est par exemple réalisée en deux étapes. Lors d'une première étape, la 15 planarisation est réalisée jusqu'à atteindre la couche 421. Lors d'une seconde étape, la planarisation est réalisée de façon à découvrir la surface de la couche diélectrique 403. Après planarisation, la surface de la couche diélectrique 403 et celle des plots de cuivre 405 sont sensiblement au même niveau. On a ainsi formé, sur un substrat 401, une surface mixte comportant des 20 plots de cuivre 405 et des portions de matériau diélectrique 403, chaque plot de cuivre 405 étant entouré d'une première région de barrière 407 et d'une seconde région de barrière 409. Les première 407 et seconde 409 régions de barrière sont disposées entre chaque plot de cuivre 405 et le matériau diélectrique 403. La première région de barrière 407 est disposée autour de la surface latérale 425 du plot de cuivre 405 et sous le plot 25 405, en contact avec la surface inférieure 427 du plot 405. La seconde région de barrière 409 entoure la surface latérale du plot de cuivre 405, avec interposition de la première région de barrière 407. Dans cet exemple de réalisation, la seconde région de barrière 409 n'est pas disposée sous le plot de cuivre 405.According to one variant, the deposition of the layer 421 can be carried out by physical vapor deposition (PVD). In this case, for example, a TiN layer with a thickness of the order of 100 nm is formed on the upper surface of the layer 403 and at the bottom of the opening 419, and of a thickness of the order 5 20 nm at the edges of the opening 419. The deposition of the copper layer 423 is for example made by PVD deposition or by CVD deposition and / or by electrochemical deposition. By way of example, a layer 421 of TiN having a thickness of about 20 nm is deposited successively by CVD deposition, a copper layer with a thickness of about 200 nm by PVD deposition and a copper layer with a thickness of the order of 1 μm by electrochemical deposition. FIG. 5G illustrates the planarization of the surface of the structure, for example by CMP, so as to discover the surface of the dielectric layer 403. The planarization is for example carried out in two steps. In a first step, the planarization is carried out until reaching the layer 421. In a second step, the planarization is carried out so as to discover the surface of the dielectric layer 403. After planarization, the surface of the dielectric layer 403 and that of the copper pads 405 are substantially at the same level. Thus, on a substrate 401, a mixed surface having copper pads 405 and portions of dielectric material 403 has been formed, each copper pad 405 being surrounded by a first barrier region 407 and a second barrier 409. The first 407 and second 409 barrier regions are disposed between each copper pad 405 and the dielectric material 403. The first barrier region 407 is disposed around the side surface 425 of the copper pad 405 and under the pad 25 405, in contact with the lower surface 427 of the pad 405. The second barrier region 409 surrounds the side surface of the copper pad 405, with interposition of the first barrier region 407. In this exemplary embodiment, the second barrier region 409 is not disposed under the copper pad 405.

3025051 16 Les figures 6A-6B sont des vues en coupe illustrant une variante du procédé décrit ci-dessus en relation avec les figures 5A-5G. Les figures 6A et 6B correspondent respectivement aux étapes illustrées en figures 5B et 5E. Selon cette variante, la couche diélectrique 403 ne comporte pas de 5 couche d'arrêt de gravure. Lors de la formation des ouvertures 415 illustrée en figure 6A, les ouvertures 415 s'étendent jusqu'à une certaine profondeur dans la couche diélectrique 403. Lors de la formation des ouvertures 419 illustrée en figure 6B, le fond des ouvertures 419 est formé par le matériau diélectrique 403. Les autres étapes du procédé sont similaires à celles du procédé décrit en relation avec les figures 5A-5G. La 10 structure finale obtenue correspond à la structure illustrée en figure 2A. Les figures 7A-7B sont des vues en coupe illustrant une autre variante du procédé décrit en relation avec les figures 5A-5G. Les figures 7A et 7B correspondent respectivement aux étapes illustrées en figures 5B et 5G. Selon cette variante, la couche diélectrique 403 ne comporte pas de 15 couche d'arrêt de gravure. Lors de la formation des ouvertures 415 illustrée en figure 7A, les ouvertures 415 sont formées dans la couche diélectrique 403 jusqu'à atteindre le substrat 401. Dans les ouvertures 415, le matériau diélectrique 403 est éliminé sur toute son épaisseur. Les autres étapes du procédé sont similaires à celles du procédé décrit en relation avec les figures 5A-5G.Figures 6A-6B are cross-sectional views illustrating a variation of the method described above in connection with Figures 5A-5G. Figures 6A and 6B respectively correspond to the steps illustrated in Figures 5B and 5E. According to this variant, the dielectric layer 403 does not include an etch stop layer. When forming the openings 415 shown in FIG. 6A, the openings 415 extend to a certain depth in the dielectric layer 403. When forming the openings 419 shown in FIG. 6B, the bottom of the openings 419 is formed by the dielectric material 403. The other process steps are similar to those of the method described in connection with FIGS. 5A-5G. The final structure obtained corresponds to the structure illustrated in FIG. 2A. Figs. 7A-7B are sectional views illustrating another variation of the method described in connection with Figs. 5A-5G. Figures 7A and 7B respectively correspond to the steps illustrated in Figures 5B and 5G. According to this variant, the dielectric layer 403 does not include an etch stop layer. When forming the apertures 415 shown in Fig. 7A, the apertures 415 are formed in the dielectric layer 403 until reaching the substrate 401. In the apertures 415, the dielectric material 403 is eliminated throughout its thickness. The other steps of the process are similar to those of the method described in connection with FIGS. 5A-5G.

20 La figure 7B correspond à la structure finale obtenue. Selon cette variante, la seconde région de barrière 409 s'étend de la surface de la structure jusqu'au substrat 401. La portion de la première région de barrière 407 disposée sous le plot de cuivre 405 est en contact avec le substrat 401. Les figures 8A-8D sont des vues en coupe illustrant de façon 25 schématique des étapes successives d'un autre exemple de procédé de formation de première et seconde régions de barrière entre des plots de cuivre et une couche d'un matériau diélectrique. La figure 8A illustre le dépôt conforme d'une couche d'un matériau 417 destiné à former la seconde région de barrière 409. Les étapes précédentes sont 30 similaires aux étapes illustrées en figures 5A et 5B du procédé décrit en relation avec les 3025051 17 figures 5A-5G. Le matériau 417 est par exemple du nitrure de silicium ou du SiON ou du SiCN ou du PSG. Dans cet exemple de réalisation, l'épaisseur de la couche 417 est choisie de façon à être inférieure à la profondeur des ouvertures 415. Après l'étape de dépôt conforme de la couche 417 destinée à former la 5 seconde région de barrière 409, au lieu de réaliser directement une planarisation de cette couche 417 comme dans l'exemple de réalisation décrit en relation avec les figures 5A-5G, on procède directement au dépôt conforme d'une couche d'un matériau 421 destiné à former la première région de barrière 407. La figure 8B illustre le dépôt conforme, sur la couche 417, d'une couche 10 d'un matériau 421 destiné à former la première région de barrière 407. La couche 421 est par exemple en TiN ou en Ti ou en WN ou est formée d'un empilement de couches de Ti et de TiN, ou de couches de Ta et de TaN, ou de couches de Ti et de WN. L'épaisseur de la couche 421 est par exemple comprise entre 5 nm et 100 nm. La figure 8C illustre le dépôt d'une couche de cuivre 423, destiné à 15 former les plots 405, sur la couche 421. Le dépôt de la couche de cuivre 423 est par exemple réalisé par dépôt PVD ou par dépôt CVD ou/et par dépôt électrochimique. Ainsi, selon cet exemple de réalisation, dans les ouvertures 415 formées dans la couche diélectrique 403 et sur la couche diélectrique 403, on dépose successivement, de façon conforme, la couche 417 destinée à former la seconde région 20 de barrière 409 (figure 8A) et la couche 421 destinée à former la première région de barrière 407 (figure 8B), puis on dépose la couche 423 de cuivre destinée à former les plots de cuivre 405 (figure 8C). La figure 8D illustre la planarisation de la surface de la structure, par exemple par CMP, de façon à découvrir la surface de la couche diélectrique 403. La 25 planarisation est par exemple réalisée en trois étapes. Lors d'une première étape, la planarisation est réalisée jusqu'à atteindre la couche 421. Lors d'une deuxième étape, la planarisation est réalisée jusqu'à atteindre la couche 417. Lors d'une troisième étape, la planarisation est réalisée de façon à découvrir la surface de la couche diélectrique 403. Après planarisation, la surface de la couche diélectrique 403 et celle des plots de cuivre 30 405 sont sensiblement au même niveau.Figure 7B corresponds to the final structure obtained. According to this variant, the second barrier region 409 extends from the surface of the structure to the substrate 401. The portion of the first barrier region 407 disposed under the copper pad 405 is in contact with the substrate 401. Figs. 8A-8D are sectional views schematically illustrating successive steps of another exemplary method of forming first and second barrier regions between copper pads and a layer of dielectric material. FIG. 8A illustrates the conformal deposition of a layer of a material 417 for forming the second barrier region 409. The foregoing steps are similar to the steps illustrated in FIGS. 5A and 5B of the method described in connection with FIGS. 5A-5G. The material 417 is, for example, silicon nitride or SiON or SiCN or PSG. In this embodiment, the thickness of the layer 417 is chosen to be less than the depth of the openings 415. After the conformal deposition step of the layer 417 to form the second barrier region 409, the instead of directly planarizing this layer 417 as in the embodiment described with reference to FIGS. 5A-5G, a layer of a material 421 intended to form the first barrier region is directly deposited in accordance with the invention. 407. FIG. 8B illustrates the conformal deposition on the layer 417 of a layer 10 of a material 421 intended to form the first barrier region 407. The layer 421 is for example made of TiN or Ti or WN or is formed of a stack of layers of Ti and TiN, or layers of Ta and TaN, or layers of Ti and WN. The thickness of the layer 421 is for example between 5 nm and 100 nm. FIG. 8C illustrates the deposition of a copper layer 423, intended to form the pads 405, on the layer 421. The deposition of the copper layer 423 is for example carried out by PVD deposition or by CVD deposition and / or by electrochemical deposition. Thus, according to this exemplary embodiment, in the openings 415 formed in the dielectric layer 403 and on the dielectric layer 403, the layer 417 for forming the second barrier region 409 is successively deposited in a compliant manner (FIG. 8A). and the layer 421 for forming the first barrier region 407 (Fig. 8B), and then depositing the copper layer 423 for forming the copper pads 405 (Fig. 8C). FIG. 8D illustrates the planarization of the surface of the structure, for example by CMP, so as to discover the surface of the dielectric layer 403. The planarization is for example carried out in three steps. In a first step, the planarization is carried out until reaching the layer 421. In a second step, the planarization is carried out until reaching the layer 417. In a third step, the planarization is carried out of In order to discover the surface of the dielectric layer 403. After planarization, the surface of the dielectric layer 403 and that of the copper pads 405 are substantially at the same level.

3025051 18 On a ainsi formé, sur un substrat 401, une surface mixte comportant des plots de cuivre 405 et des portions de matériau diélectrique 403, chaque plot de cuivre 405 étant entouré d'une première région de barrière 407 et d'une seconde région de barrière 409. Les première 407 et seconde 409 régions de barrière sont disposées entre 5 chaque plot de cuivre 405 et le matériau diélectrique 403. La première région de barrière 407 est disposée autour de la surface latérale 425 du plot de cuivre 405 et sous le plot 405, en contact avec la surface inférieure 427 du plot 405. Dans cet exemple de réalisation, la seconde région de barrière 409 non seulement entoure la surface latérale du plot de cuivre 405 mais est également disposée sous le plot de cuivre 405, avec 10 interposition de la première région de barrière 407. Les variantes illustrées en figures 6A-6B et 7A-7B s'appliquent également au procédé décrit en relation avec les figures 8A-8D. Selon la variante illustrée en figures 7A-7B appliquée à l'exemple de réalisation des figures 8A-8D, la seconde région de barrière 409 s'étend de la surface de la 15 structure jusqu'au substrat 401. La portion de la seconde région de barrière 409 disposée sous le plot de cuivre 405 est en contact avec le substrat 401. On a décrit ci-dessus un procédé de collage direct de deux substrats comprenant chacun en surface des portions de matériau diélectrique et des portions de cuivre formées de plots de connexion. Selon une variante, les portions de cuivre peuvent 20 traverser complètement le substrat et former des vias traversants isolés électriquement du substrat par des portions de matériau diélectrique. Une première et une seconde régions de barrière sont disposées entre les vias traversants et les portions de matériau diélectrique, de façon similaire aux première et seconde régions de barrière décrites ci-dessus dans le cas de plots de connexion. Selon une autre variante, les portions de cuivre 25 peuvent être formées de lignes de connexion. On a décrit des surfaces mixtes à assembler formées de portions de cuivre séparées par des portions de matériau diélectrique. En variante, une au moins des surfaces à assembler peut comprendre des portions de cuivre séparées par des portions 3025051 19 de matériau diélectrique elles-mêmes formées dans une couche ou dans un substrat en un troisième matériau, par exemple un matériau semi-conducteur. Bien que l'on ait décrit un procédé de collage direct de deux substrats comprenant chacun en surface des portions de cuivre et des portions de matériau 5 diélectrique, le procédé décrit ci-dessus s'applique au collage direct de surfaces mixtes comportant des portions de matériau diélectrique et des portions de matériau conducteur autre que du cuivre. L'homme du métier saura choisir la nature de la première région de barrière et la nature de la seconde région de barrière en fonction de la nature du matériau conducteur. Dans le cas de portions de matériau conducteur en 10 titane ou en tungstène, la seconde région de barrière pourra être en nitrure de silicium ou en PSG. Dans le cas de portions de matériau conducteur en aluminium, la seconde région de barrière pourra être en TiN. Bien que l'on ait décrit un procédé de collage direct de deux substrats recouverts chacun d'une surface mixte, l'invention s'applique bien entendu au collage 15 direct d'un substrat et d'une puce ou au collage direct de deux puces.Thus, on a substrate 401, a mixed surface comprising copper pads 405 and portions of dielectric material 403 has been formed, each copper pad 405 being surrounded by a first barrier region 407 and a second region. The first 407 and second 409 barrier regions are disposed between each copper pad 405 and the dielectric material 403. The first barrier region 407 is disposed around the side surface 425 of the copper pad 405 and under the 405, in contact with the lower surface 427 of the pad 405. In this embodiment, the second barrier region 409 not only surrounds the lateral surface of the copper pad 405 but is also disposed under the copper pad 405, with 10 interposing the first barrier region 407. The variants illustrated in FIGS. 6A-6B and 7A-7B also apply to the method described with reference to FIGS. 8A-8D. According to the variant illustrated in FIGS. 7A-7B applied to the embodiment of FIGS. 8A-8D, the second barrier region 409 extends from the surface of the structure to the substrate 401. The portion of the second region Barrier 409 disposed beneath the copper pad 405 is in contact with the substrate 401. A method of direct bonding of two substrates, each comprising on the surface of the portions of dielectric material and copper portions formed of pads, has been described above. connection. Alternatively, the copper portions may pass completely through the substrate and form vias electrically insulated from the substrate by portions of dielectric material. First and second barrier regions are disposed between the through-vias and the portions of dielectric material, similarly to the first and second barrier regions described above in the case of connection pads. According to another variant, the copper portions 25 may be formed of connection lines. Mixed surfaces to be assembled formed of portions of copper separated by portions of dielectric material have been described. Alternatively, at least one of the surfaces to be joined may comprise copper portions separated by portions of dielectric material themselves formed in a layer or in a substrate of a third material, for example a semiconductor material. Although a method of direct bonding of two substrates each comprising copper portions and portions of dielectric material on the surface has been described, the method described above applies to the direct bonding of mixed surfaces comprising portions of dielectric material and portions of conductive material other than copper. Those skilled in the art will be able to choose the nature of the first barrier region and the nature of the second barrier region depending on the nature of the conductive material. In the case of portions of conductive titanium or tungsten material, the second barrier region may be silicon nitride or PSG. In the case of portions of aluminum conductive material, the second barrier region may be TiN. Although a method of direct bonding of two substrates each covered with a mixed surface has been described, the invention is of course applicable to the direct bonding of a substrate and a chip or to the direct bonding of two fleas.

Claims (19)

REVENDICATIONS1. Procédé de réalisation d'un circuit intégré par collage direct d'un premier (201) et d'un second (301) substrats, comprenant les étapes suivantes : a) former un premier substrat et un second substrat munis chacun d'une surface comportant au moins une portion d'un premier matériau (205, 305) et des portions d'au moins un deuxième matériau (203, 303), une région de barrière (209, 309) en un troisième matériau étant disposée en surface entre chaque portion du premier matériau et le deuxième matériau ; et b) mettre en contact ladite surface du premier substrat avec ladite surface du second substrat avec un désalignement maximum donné, la largeur (W) de la région de barrière formée à l'étape a) étant choisie de sorte qu'elle soit supérieure au désalignement maximum.REVENDICATIONS1. A method of producing an integrated circuit by directly bonding a first (201) and a second (301) substrate, comprising the steps of: a) forming a first substrate and a second substrate each having a surface comprising at least a portion of a first material (205, 305) and portions of at least one second material (203, 303), a barrier region (209, 309) of a third material being disposed at the surface between each portion the first material and the second material; and b) contacting said surface of the first substrate with said surface of the second substrate with a given maximum misalignment, the width (W) of the barrier region formed in step a) being chosen to be greater than maximum misalignment. 2. Procédé selon la revendication 1, dans lequel le premier matériau (205, 305) est un matériau conducteur, par exemple du cuivre, et le deuxième matériau (203, 303) est un matériau diélectrique, par exemple de l'oxyde de silicium.2. Method according to claim 1, wherein the first material (205, 305) is a conductive material, for example copper, and the second material (203, 303) is a dielectric material, for example silicon oxide. . 3. Procédé selon la revendication 2, dans lequel le troisième matériau (209, 309) est choisi dans le groupe comprenant les nitrures de silicium, les oxynitrures de silicium, le SiCN et le PSG.3. The method of claim 2, wherein the third material (209, 309) is selected from the group consisting of silicon nitrides, silicon oxynitrides, SiCN and PSG. 4. Procédé selon l'une des revendications 1 à 3, dans lequel, pour chaque portion du premier matériau (205, 305), la profondeur de la région de barrière (209, 309) est égale à celle de la portion du premier matériau (205, 305).4. Method according to one of claims 1 to 3, wherein, for each portion of the first material (205, 305), the depth of the barrier region (209, 309) is equal to that of the portion of the first material (205, 305). 5. Procédé selon l'une des revendications 1 à 3, dans lequel, pour chaque portion du premier matériau (205, 305), la profondeur de la région de barrière (209, 309) est inférieure à celle de la portion du premier matériau (205, 305). 3025051 215. Method according to one of claims 1 to 3, wherein for each portion of the first material (205, 305), the depth of the barrier region (209, 309) is less than that of the portion of the first material (205, 305). 3025051 21 6. Procédé selon l'une des revendications 1 à 5, dans lequel, pour chaque portion du premier matériau (205, 305), la région de barrière (209, 309) est disposée uniquement autour de la surface latérale de la portion du premier matériau (205, 305).6. Method according to one of claims 1 to 5, wherein for each portion of the first material (205, 305), the barrier region (209, 309) is disposed only around the lateral surface of the portion of the first material (205, 305). 7. Procédé selon l'une des revendications 1 à 5, dans lequel, pour chaque portion du premier matériau (205, 305, 405), la région de barrière (409) est disposée autour de la surface latérale de la portion du premier matériau et sous la portion du premier matériau.7. Method according to one of claims 1 to 5, wherein for each portion of the first material (205, 305, 405), the barrier region (409) is disposed around the side surface of the portion of the first material and under the portion of the first material. 8. Procédé selon l'une des revendications 1 à 7, dans lequel la largeur (W) de la région de barrière (209, 309) est comprise entre 0,5 et 2,5 um, par exemple de l'ordre de 1 um. 158. Method according to one of claims 1 to 7, wherein the width (W) of the barrier region (209, 309) is between 0.5 and 2.5 microns, for example of the order of 1 um. 15 9. Procédé selon l'une des revendications 1 à 8, dans lequel, lors de l'étape a), pour chaque portion du premier matériau (205, 305), on forme en outre une région de barrière additionnelle en au moins un quatrième matériau (207, 307), autour de la surface latérale (211, 311) de la portion du premier matériau et sous la portion du premier matériau, ladite région de barrière additionnelle étant au moins en partie 20 interposée entre ladite région de barrière (209, 309) et la portion du premier matériau.9. Method according to one of claims 1 to 8, wherein, in step a), for each portion of the first material (205, 305), is further formed an additional barrier region in at least a fourth material (207, 307) around the lateral surface (211, 311) of the portion of the first material and under the portion of the first material, said additional barrier region being at least partially interposed between said barrier region (209); , 309) and the portion of the first material. 10. Procédé selon la revendication 9, dans lequel l'au moins un quatrième matériau (207, 307) est choisi dans le groupe comprenant le nitrure de titane, le titane, le nitrure de tungstène, le tantale et le nitrure de tantale. 25The method of claim 9, wherein the at least one fourth material (207, 307) is selected from the group consisting of titanium nitride, titanium, tungsten nitride, tantalum and tantalum nitride. 25 11. Circuit intégré comprenant un premier substrat (201) et un second substrat (301), le premier substrat et le second substrat étant munis chacun d'une surface comportant au moins une portion d'un premier matériau (205, 305) et des portions d'au moins un deuxième matériau (203, 303), une région de barrière (209, 309) en un 5 10 3025051 22 troisième matériau étant disposée en surface entre chaque portion du premier matériau et le deuxième matériau ; ladite surface du premier substrat étant en contact avec ladite surface du second substrat avec un désalignement (D), la largeur (W) de la région de barrière 5 étant supérieure au désalignement (D).An integrated circuit comprising a first substrate (201) and a second substrate (301), the first substrate and the second substrate each having a surface having at least a portion of a first material (205, 305) and portions of at least one second material (203, 303), a barrier region (209, 309) in a third material being disposed at the surface between each portion of the first material and the second material; said surface of the first substrate being in contact with said surface of the second substrate with misalignment (D), the width (W) of the barrier region 5 being greater than the misalignment (D). 12. Circuit intégré selon la revendication 11, dans lequel la largeur (W) de la région de barrière (209, 309) est comprise entre 0,5 et 2,5 um, par exemple de l'ordre de 1 um. 10The integrated circuit of claim 11, wherein the width (W) of the barrier region (209, 309) is between 0.5 and 2.5 μm, for example of the order of 1 μm. 10 13. Circuit intégré selon la revendication 11 ou 12, dans lequel le premier matériau (205, 305) est un matériau conducteur, par exemple du cuivre, et le deuxième matériau (203, 303) est un matériau diélectrique, par exemple de l'oxyde de silicium, et dans lequel le troisième matériau (209, 309) est choisi dans le groupe 15 comprenant les nitrures de silicium, les oxynitrures de silicium, le SiCN et le PSG.Integrated circuit according to claim 11 or 12, wherein the first material (205, 305) is a conductive material, for example copper, and the second material (203, 303) is a dielectric material, for example silicon oxide, and wherein the third material (209, 309) is selected from the group consisting of silicon nitrides, silicon oxynitrides, SiCN and PSG. 14. Circuit intégré selon l'une des revendications 11 à 13, dans lequel, pour chaque portion du premier matériau (205, 305), la profondeur de la région de barrière (209, 309) est égale à celle de la portion du premier matériau (205, 305). 2014. Integrated circuit according to one of claims 11 to 13, wherein, for each portion of the first material (205, 305), the depth of the barrier region (209, 309) is equal to that of the portion of the first material (205, 305). 20 15. Circuit intégré selon l'une des revendications 11 à 13, dans lequel, pour chaque portion du premier matériau (205, 305), la profondeur de la région de barrière (209, 309) est inférieure à celle de la portion du premier matériau (205, 305). 2515. Integrated circuit according to one of claims 11 to 13, wherein for each portion of the first material (205, 305), the depth of the barrier region (209, 309) is less than that of the portion of the first material (205, 305). 25 16. Circuit intégré selon l'une des revendications 11 à 15, dans lequel, pour chaque portion du premier matériau (205, 305), la région de barrière (209, 309) est disposée uniquement autour de la surface latérale de la portion du premier matériau (205, 305). 3025051 23Integrated circuit according to one of claims 11 to 15, wherein, for each portion of the first material (205, 305), the barrier region (209, 309) is disposed only around the lateral surface of the portion of the first material (205, 305). 3025051 23 17. Circuit intégré selon l'une des revendications 11 à 15, dans lequel, pour chaque portion du premier matériau (205, 305, 405), la région de barrière (409) est disposée autour de la surface latérale de la portion du premier matériau et sous la portion du premier matériau. 517. Integrated circuit according to one of claims 11 to 15, wherein for each portion of the first material (205, 305, 405), the barrier region (409) is disposed around the lateral surface of the portion of the first material and under the portion of the first material. 5 18. Circuit intégré selon l'une des revendications 11 à 17, dans lequel, pour chaque portion du premier matériau (205, 305), une région de barrière additionnelle en au moins un quatrième matériau (207, 307) est disposée autour de la surface latérale (211, 311) de la portion du premier matériau et sous la portion du premier matériau, 10 ladite région de barrière additionnelle étant au moins en partie interposée entre ladite région de barrière (209, 309) et la portion du premier matériau.18. Integrated circuit according to one of claims 11 to 17, wherein, for each portion of the first material (205, 305), an additional barrier region in at least a fourth material (207, 307) is arranged around the lateral surface (211, 311) of the portion of the first material and the portion of the first material, said additional barrier region being at least partially interposed between said barrier region (209, 309) and the portion of the first material. 19. Circuit intégré selon la revendication 18, dans lequel l'au moins un quatrième matériau (207, 307) est choisi dans le groupe comprenant le nitrure de titane, 15 le titane, le nitrure de tungstène, le tantale et le nitrure de tantale.The integrated circuit of claim 18, wherein the at least one fourth material (207, 307) is selected from the group consisting of titanium nitride, titanium, tungsten nitride, tantalum and tantalum nitride. .
FR1457942A 2014-08-22 2014-08-22 METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL Withdrawn FR3025051A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1457942A FR3025051A1 (en) 2014-08-22 2014-08-22 METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1457942A FR3025051A1 (en) 2014-08-22 2014-08-22 METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL

Publications (1)

Publication Number Publication Date
FR3025051A1 true FR3025051A1 (en) 2016-02-26

Family

ID=52273228

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1457942A Withdrawn FR3025051A1 (en) 2014-08-22 2014-08-22 METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL

Country Status (1)

Country Link
FR (1) FR3025051A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3692568A4 (en) * 2017-10-06 2021-06-09 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11916038B2 (en) * 2021-02-10 2024-02-27 Canon Anelva Corporation Chemical bonding method, package-type electronic component, and hybrid bonding method for electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2966283A1 (en) * 2010-10-14 2012-04-20 Soi Tec Silicon On Insulator Technologies Sa METHOD FOR PRODUCING A COLLAGE STRUCTURE
US20130009321A1 (en) * 2011-07-05 2013-01-10 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
FR2986904A1 (en) * 2012-02-14 2013-08-16 St Microelectronics Crolles 2 SYSTEM FOR ASSEMBLING CHIPS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2966283A1 (en) * 2010-10-14 2012-04-20 Soi Tec Silicon On Insulator Technologies Sa METHOD FOR PRODUCING A COLLAGE STRUCTURE
US20130009321A1 (en) * 2011-07-05 2013-01-10 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
FR2986904A1 (en) * 2012-02-14 2013-08-16 St Microelectronics Crolles 2 SYSTEM FOR ASSEMBLING CHIPS

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3692568A4 (en) * 2017-10-06 2021-06-09 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11694925B2 (en) 2017-10-06 2023-07-04 Adeia Semiconductor Bonding Technologies Inc. Diffusion barrier collar for interconnects
US11916038B2 (en) * 2021-02-10 2024-02-27 Canon Anelva Corporation Chemical bonding method, package-type electronic component, and hybrid bonding method for electronic device

Similar Documents

Publication Publication Date Title
EP2192612B1 (en) Method for stacking and interconnecting integrated circuits
EP2816624B1 (en) Method for producing a through substrate via and a through substrate capacitor in a substrate
EP2863420B1 (en) Improved method for assembly by direct bonding between two elements, each element comprising portions of metal and dielectric materials
FR2986904A1 (en) SYSTEM FOR ASSEMBLING CHIPS
FR2992466A1 (en) Method for manufacturing e.g. LED device, involves forming insulating material portion on sides of p-type layer, active layer and portion of n-type layer, and exposing contact studs over another portion of n-type layer
EP2596524A2 (en) Process for direct bonding two elements comprising copper portions and dielectric materials
FR2734664A1 (en) METHOD FOR REALIZING THE VERTICAL INTEGRATION OF MICROELECTRONIC SYSTEMS
FR2983638A1 (en) METHOD FOR FORMING AN INTEGRATED CIRCUIT
FR2764734A1 (en) METHOD FOR FORMING CONTACT PLATES OF A SEMICONDUCTOR DEVICE
FR2973938A1 (en) Forming bonded semiconductor structure e.g. chips, comprises bonding second semiconductor structure to first semiconductor structure, and forming through-interconnect through second structure and into first structure to device structure
FR2990297A1 (en) STACK OF SEMICONDUCTOR STRUCTURES AND METHOD OF MANUFACTURING THE SAME
FR3025051A1 (en) METHOD FOR PRODUCING AN INTEGRATED CIRCUIT BY DIRECT COLLAGEING OF SUBSTRATES COMPRISING SURFACE PORTIONS OF COPPER AND DIELECTRIC MATERIAL
FR2980036A1 (en) Method for realizing three-dimensional integrated structure, involves realizing electrically conductive through-connection extending between non-assembled face and metal line of interconnection part of one of two integrated circuits
FR3056824A1 (en) METHOD FOR MANUFACTURING INTEGRATED CIRCUIT WITH SEVERAL ACTIVE LAYERS AND CORRESPONDING INTEGRATED CIRCUIT
FR2964246A1 (en) METHOD FOR ASSEMBLING TWO PARTS OF A CIRCUIT
FR3076076A1 (en) IMPROVED ASSEMBLY FOR 3D CIRCUIT WITH SUPERPOSED TRANSISTOR LEVELS
FR2901636A1 (en) Chip`s upper face and substrate`s lower face connector for e.g. packaging application, has substrate with zone traversed by vias made of conductive material and spaced at regular pace between two faces of substrate
EP3506375B1 (en) Thermoelectric device and method for manufacturing the thermoelectric device
FR2782841A1 (en) PROCESS FOR FORMING CONTACT PLATES AND, AT THE SAME TIME, TO PLANE A SURFACE OF SUBSTRATE IN INTEGRATED CIRCUITS
FR3059143A1 (en) IMAGE SENSOR CHIP
EP1755164A2 (en) Method of mounting passive and active components and correspnding integrated circuit
FR2958076A1 (en) METHOD FOR FORMING ELECTRIC VIAS
FR3044165A1 (en) REALIZING INTERCONNECTIONS BY RECOURBING CONDUCTIVE ELEMENTS UNDER A MICROELECTRONIC DEVICE SUCH AS A CHIP
FR2980917A1 (en) METHOD FOR PRODUCING AN ELECTRICALLY CONDUCTIVE THROUGH BOND
FR3144398A1 (en) Substrate comprising trenches and associated manufacturing processes

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20160226

ST Notification of lapse

Effective date: 20170428