FR2970117A1 - Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière - Google Patents

Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière Download PDF

Info

Publication number
FR2970117A1
FR2970117A1 FR1061329A FR1061329A FR2970117A1 FR 2970117 A1 FR2970117 A1 FR 2970117A1 FR 1061329 A FR1061329 A FR 1061329A FR 1061329 A FR1061329 A FR 1061329A FR 2970117 A1 FR2970117 A1 FR 2970117A1
Authority
FR
France
Prior art keywords
layer
metal
chip
pads
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1061329A
Other languages
English (en)
Other versions
FR2970117B1 (fr
Inventor
Yannick Sanchez
Mickael Fourel
Alain Inard
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics Crolles 2 SAS
Priority to FR1061329A priority Critical patent/FR2970117B1/fr
Publication of FR2970117A1 publication Critical patent/FR2970117A1/fr
Application granted granted Critical
Publication of FR2970117B1 publication Critical patent/FR2970117B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/03902—Multiple masking steps
    • H01L2224/03903—Multiple masking steps using different masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention concerne un procédé de fabrication d'une puce (1) de circuit intégré comprenant, du côté de sa face arrière, des plages métalliques (3, 7) destinées à assurer des connexions vers l'extérieur, ce procédé comportant les étapes suivantes : a) former lesdites plages par dépôt électrolytique localisé de cuivre (33) ; et b) revêtir au moins certaines (3, 7) desdites plages, par dépôt électrolytique localisé, d'une couche (51) en un métal non oxydable du groupe comprenant le nickel, les alliages à base d'étain et d'argent, et l'or.

Description

B10694 - 10-GR3-223FR01 1 PROCÉDÉ DE FABRICATION D'UNE PUCE DE CIRCUIT INTÉGRÉ À CONNEXION PAR LA FACE ARRIÈRE
Domaine de l'invention La présente invention concerne la fabrication d'une puce de circuit intégré comprenant, sur sa face arrière, des plages métalliques destinées à assurer des connexions vers l'extérieur. Exposé de l'art antérieur Une puce de circuit intégré est essentiellement constituée d'un substrat semiconducteur, par exemple en silicium, dans la partie supérieure duquel sont formés des composants adaptés à mettre en oeuvre des fonctions de la puce. La face avant du substrat est généralement revêtue d'un empilement de couches isolantes et conductrices dans lequel sont formés des pistes et vias d'interconnexion. Des plages métalliques sont prévues pour assurer des connexions vers l'extérieur. Dans de nombreuses puces, les plages métalliques destinées à assurer des connexions vers l'extérieur sont placées sur la face arrière. C'est par exemple le cas d'une puce de capteur d'image à éclairement pas la face avant, dans laquelle les éléments de connexion vers l'extérieur ne doivent pas venir masquer la face d'exposition à la lumière. Dans ce cas, des vias B10694 - 10-GR3-223FR01
2 conducteurs, souvent placés en périphérie de la puce, traversent le substrat pour relier la face arrière à des pistes conductrices formées du côté de la face avant. La figure 1 est une vue de dessous représentant de façon schématique une puce semiconductrice 1 sur la face arrière de laquelle sont formées des plages métalliques destinées à assurer des connexions vers l'extérieur. Parmi ces plages, des plages 3 sont destinées à être connectées à des plages correspondantes d'une carte de circuit imprimé, d'une autre puce, ou de tout autre dispositif, par exemple au moyen de billes de connexion. Des vias conducteurs 5, traversant le substrat, relient certaines des plages 3 à des pistes conductrices formées du côté de la face avant de la puce. D'autres plages métalliques 7, généralement placées dans des régions périphériques de la face arrière de la puce, sont prévues pour l'évacuation d'éventuelles décharges électrostatiques. Les plages 7 sont destinées à être reliées, par exemple par l'intermédiaire d'une colle conductrice, à un boîtier de protection (non représenté) de la puce. A titre d'exemple, le boîtier de protection entoure la face avant de la puce et ses faces latérales, et laisse accessible la face arrière destinée à être connectée à un dispositif extérieur. Ce boîtier peut être en métal. Les plages 7 sont par exemple reliées à une ou plusieurs plages 3 destinées à être connectées à une borne de masse du dispositif extérieur. Ainsi, les charges susceptibles d'apparaître dans le boîtier, par exemple liées à des phénomènes électrostatiques, se trouvent évacuées vers la masse du dispositif extérieur. Des pistes conductrices 9, formées sur la face arrière de la puce, assurent les interconnexions entre les plages 3, les vias 5, et les plages 7. Les figures 2A à 2F sont des vues en coupe illustrant de façon schématique des étapes d'un procédé de fabrication d'une puce 1 de circuit intégré du type décrit en relation avec la figure 1. Sur ces figures, ainsi que sur les figures suivantes, la puce est représentée en position retournée, c'est- B10694 - 10-GR3-223FR01
3 à-dire que sa face avant et sa face arrière sont respectivement en bas et en haut dans l'orientation des figures. La puce 1 est formée à partir d'un substrat 21, par exemple en silicium. Du côté de sa face avant, le substrat 21 est revêtu d'un empilement 23 de couches isolantes et conductrices comprenant des pistes et vias d'interconnexion. Sur les figures, on a représenté une portion 25 d'une piste conductrice de l'empilement 23, destinée à être connectée à la face arrière de la puce par l'intermédiaire d'un via 5 traversant le substrat 21. Préalablement à l'ouverture des vias 5, le substrat 21 est éventuellement aminci par sa face arrière. La figure 2A illustre une étape postérieure à l'ouverture des vias 5, au cours de laquelle une mince couche de cuivre 29 est déposée sur toute la face arrière de la puce ou de la tranche semiconductrice à partir de laquelle est formée la puce, ainsi que sur les parois latérales des ouvertures des vias 5. La couche 29 est formée par dépôt physique en phase vapeur. Elle sert d'amorce conductrice pour une étape ultérieure de dépôt électrolytique localisé d'une couche cuivre plus épaisse.
Une couche isolante ainsi qu'une couche barrière intermédiaire comprenant du nitrure de titane (non représentées), peuvent être prévues entre le substrat 21 et la couche 29. La figure 2B illustre une étape de formation, par dépôt électrolytique localisé de cuivre, des plages 3 et 7, des pistes 9, et des vias 5 de la puce 1. Dans un premier temps, un masque 31 en résine est formé sur la couche 29, et ouvert par photolithographie pour délimiter les plages 3 et 7, les pistes 9, et les vias 5. L'ensemble est alors plongé dans une solution électrolytique comprenant du cuivre, et la couche 29 est connectée, par exemple au niveau d'une région périphérique non représentée, à une électrode. Lors de l'électrolyse, une couche de cuivre 33 croît à partir de la couche 29 dans les ouvertures du masque 31. La couche 33 constitue l'épaisseur métallique principale des plages 3 et 7, des pistes 9 et des vias 5.
B10694 - 10-GR3-223FR01
4 La figure 2C illustre une étape, postérieure à la formation de la couche 33, de retrait du masque de résine 31. Les zones de la couche 29 non recouvertes par la couche 33 sont alors retirées par gravure. En pratique, pour éviter la prévision d'un masque supplémentaire, lors de la gravure de la couche 29, la couche 33 n'est pas protégée, de sorte qu'elle se trouve légèrement amincie. L'épaisseur de cuivre 33 déposée lors de l'électrolyse est prévue pour tenir compte de cet amincissement.
La figure 2D illustre une étape de formation d'une couche protectrice isolante 35, dite de passivation, revêtant la face arrière de la puce 1. La couche 35 permet en particulier de protéger celles des régions métalliques 33 qui ne sont pas destinées à être directement connectées à l'extérieur, à savoir les nias 5 et les pistes 9 dans cet exemple. En revanche, la couche 35 est ouverte en regard des régions métalliques destinées à être connectées à l'extérieur, à savoir les plages 3 et 7 dans cet exemple. La figure 2E illustre une étape de formation, à la surface des plages 3 et 7 non recouvertes par la couche 35, d'une couche conductrice 37 spécifiquement adaptée à recevoir des éléments de connexion. La couche 37 est un empilement de plusieurs métaux, couramment désigné dans la technique par le sigle UBM, de l'anglais "Under Bump Metallization". Il s'agit généralement d'un empilement d'une couche de titane, d'une couche de nickel, d'une couche de cuivre et d'une couche d'or. Un tel empilement présente en particulier une bonne adhérence avec le cuivre 33 et avec des billes de connexion à base d'étain, non visibles sur la figure. En pratique, les couches de l'empilement UBM sont successivement formées par dépôt physique en phase vapeur. Le dépôt est non localisé, c'est-à-dire que les couches recouvrent la totalité de la face arrière de la puce. Après la formation de l'empilement 37, un masque 39 est placé en regard des plages 3 et 7. Les régions de l'empilement 37 non- B10694 - 10-GR3-223FR01
protégées par le masque 39 sont alors éliminées par gravure comme cela apparaît sur la figure 2F. La figure 2F illustre une étape au cours de laquelle une bille conductrice 41 est fixée sur la plage 3 en vue d'une 5 connexion ultérieure à un dispositif extérieur. La bille 41 est par exemple en un matériau à base d'étain. Une fois la bille 41 positionnée sur la plage 3, l'ensemble est chauffé de façon réunir la bille et la plage par brasure. Un inconvénient d'un tel procédé est que la formation des métallisations UBM 37 est particulièrement longue et coûteuse. Elle comprend notamment plusieurs étapes successives de dépôt physique en phase vapeur, et une étape de gravure complexe des couches successives de l'empilement. De plus, les matériaux de l'empilement 37 sont couteux.
Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'une puce de circuit intégré comprenant, du côté de sa face arrière, des plages métalliques destinées à assurer des connexions vers l'extérieur, ce procédé palliant au moins en partie certains des inconvénients des solutions connues. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé plus simple, et notamment plus rapide et/ou moins onéreux à mettre en oeuvre, que les procédés usuels. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé ne comprenant pas la formation de métallisations d'interface constituées d'un empilement UBM.
Un autre objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé permettant de réaliser des puces dans lesquelles les plages métalliques destinées à assurer des connexions vers l'extérieur sont susceptibles de résister à l'oxydation en cas de séjour prolongé, avant assemblage, dans une atmosphère comprenant de l'oxygène.
B10694 - 10-GR3-223FR01
6 Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'une puce de circuit intégré comprenant, du côté de sa face arrière, des plages métalliques destinées à assurer des connexions vers l'extérieur, ce procédé comportant les étapes suivantes : a) former lesdites plages par dépôt électrolytique localisé de cuivre ; et b) revêtir au moins certaines desdites plages, par dépôt électrolytique localisé, d'une couche en un métal non oxydable du groupe comprenant le nickel, les alliages à base d'étain et d'argent, et l'or.
Selon un mode de réalisation de la présente invention, un même masque est utilisé pour délimiter les zones de dépôt de cuivre et dudit métal non oxydable aux étapes a) et b). Selon un mode de réalisation de la présente invention, un premier masque est utilisé pour délimiter les zones de dépôt de cuivre à l'étape a), et un second masque différent du premier masque, est utilisé pour délimiter les zones de dépôt dudit métal non oxydable à l'étape b). Selon un mode de réalisation de la présente invention, à l'étape a), sont aussi formées, sur la face arrière de la puce, des pistes et nias conducteurs pour relier les plages métalliques entre elles ou à la face avant de la puce. Selon un mode de réalisation de la présente invention, les plages métalliques comprennent des premières plages destinées à recevoir des billes de connexion, et des secondes plages destinées à recevoir une colle conductrice de connexion. Selon un mode de réalisation de la présente invention, l'épaisseur de cuivre déposée à l'étape a) est comprise entre 2 et 10 pm. Selon un mode de réalisation de la présente invention, 30 l'épaisseur du métal non oxydable déposée à l'étape b) est comprise entre 0,5 et 5 pm. Selon un mode de réalisation de la présente invention, le métal non oxydable est un alliage à base d'étain et d'argent.
B10694 - 10-GR3-223FR01
7 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est une vue de dessous représentant de façon schématique une puce de circuit intégré sur la face arrière de laquelle sont formées des plages métalliques destinées à assurer des connexions vers l'exté- rieur ; les figures 2A à 2F, précédemment décrites, sont des vues en coupe illustrant de façon schématique des étapes d'un exemple d'un procédé de fabrication d'une puce de circuit intégré du type décrit en relation avec la figure 1 ; les figures 3A à 3C sont des vues en coupe illustrant de façon schématique des étapes d'un mode de réalisation d'un procédé de fabrication d'une puce de circuit intégré sur la face arrière de laquelle sont formées des plages métalliques destinées à assurer des connexions vers l'extérieur ; et les figures 4A à 4D sont des vues en coupe illustrant de façon schématique des étapes d'une variante de réalisation d'un procédé de fabrication d'une puce de circuit intégré sur la face arrière de laquelle sont formées des plages métalliques destinées à assurer des connexions vers l'extérieur.
Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références sur les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Pour simplifier les procédés de fabrication de puces de circuit intégré du type décrit en relation avec les figures 2A à 2F, on pourrait imaginer de se passer des étapes de formation de l'empilement UBM (métallisations 37 de la figure 2F) qui fait habituellement interface entre les plages en cuivre B10694 - 10-GR3-223FR01
8 et les éléments de connexion à des dispositifs extérieurs. Des essais on montré que l'adhérence de billes de connexion à base d'étain, directement sur des plages en cuivre, s'avère satisfaisante. De même, les colles conductrices habituellement utilisées pour relier des plages métalliques de la puce à un boîtier de protection externe peuvent être utilisées directement sur du cuivre. Plus généralement, la plupart des dispositifs de connexion utilisés pour connecter une puce à un dispositif extérieur, sont adaptés à venir contacter directement des plages en cuivre. Toutefois, les inventeurs ont remarqué que le retrait pur et simple de l'empilement UBM pose un problème. En effet, il peut se passer un certain temps, après la fabrication de la puce, avant que des éléments de connexion ne soient appliqués sur ses plages métalliques. A titre d'exemple, dans le cas d'une puce du type décrit en relation avec la figure 1, après la fabrication de la puce, il peut se passer plusieurs jours avant que des billes de connexion ne soient brasées sur les plages 3, et plusieurs semaines avant qu'une colle conductrice ne soit appliquée sur les plages 7. Pendant ce temps, les plages de cuivre tendent à s'oxyder si elles ne sont pas revêtues de l'empilement UBM. Une telle oxydation conduit à fragiliser les connexions ultérieurement réalisées, et à dégrader leurs performances électriques.
On propose ici de supprimer l'empilement UBM, mais de revêtir d'une couche protectrice les plages de cuivre susceptibles de rester à nu pendant une durée prolongée. La couche protectrice est en un matériau conducteur choisi pour être résistant à l'oxydation et compatible avec un procédé de dépôt localisé tel qu'un dépôt électrolytique. Elle est par exemple en un métal inerte, ou non oxydable, du groupe comprenant le nickel, un alliage d'étain et d'argent, et l'or, et tout autre métal adapté. La prévision d'une telle couche permet d'éviter l'oxydation des plages métalliques.
B10694 - 10-GR3-223FR01
9 Les figures 3A à 3C sont des vues en coupe illustrant de façon schématique des étapes d'un mode de réalisation d'un procédé de fabrication d'une puce de circuit intégré 1 sur la face arrière de laquelle sont formées des plages métalliques destinées à assurer des connexions vers l'extérieur. La puce 1 des figures 3A à 3C est du même type que celle décrite en relation avec les figures 1 et 2A à 2F. Elle comprend notamment, sur sa face arrière, des vias 5, des plages métalliques 3 et 7, et des pistes conductrices 9. Certaines étapes de fabrication communes ne seront pas décrites à nouveau en détail ici. Comme dans l'exemple décrit en relation avec les figures 2A et 2B, après l'ouverture des vias 5, une mince couche de cuivre 29 est formée sur toute la face arrière de la puce et sur les parois latérales des vias. Ensuite, une couche de cuivre 33 est formée par dépôt électrolytique localisé, délimité par un masque de résine 31. La couche 33 constitue l'épaisseur conductrice principale des plages 3 et 7, des pistes 9, et des vias 5. A titre d'exemple, la couche 29 a une épaisseur de l'ordre de 1 à 2 pm, et la couche 33 a une épaisseur de l'ordre de 2 à 10 pm. Une couche isolante ainsi qu'une couche barrière intermédiaire comprenant par exemple du nitrure de titane (non représentées), peuvent être prévues entre le substrat 21 et la couche 29. La couche barrière a par exemple une épaisseur de l'ordre de 0,2 à 0,7 pm.
La figure 3A illustre une étape de formation, par dépôt électrolytique localisé, d'une couche métallique protectrice 51 revêtant la couche de cuivre 33. L'électrolyse est réalisée dans une solution différente de celle utilisée pour la croissance de la couche de cuivre 33, mais en utilisant le même masque 31 de délimitation. Ainsi, toutes les régions de cuivre 33 de la puce, à savoir les vias 5, les plages 3 et 7, et les pistes 9 dans cet exemple, sont recouvertes par la couche 51. La couche 51 est en un métal conducteur peu oxydable et déposable par électrolyse, tel que du nickel, un alliage à base d'étain et d'argent, ou de l'or. L'épaisseur de la couche 51 est par B10694 - 10-GR3-223FR01
10 exemple comprise entre 0,5 et 5 pm. Dans un mode de réalisation préféré, la couche 51 est en un alliage à base d'étain et d'argent et son épaisseur est comprise entre 0,5 et 5 pm. On notera qu'une telle épaisseur est trop faible pour servir directement de brasure. Un dispositif de connexion supplémentaire doit être prévu, tel qu'une bille de connexion. La couche 51 a ici uniquement un rôle de protection de la plage métallique contre l'oxydation. Après la formation de la couche 51, le masque 31 est retiré et les zones de la couche 29 non-recouvertes par les couches 33 et 51 sont éliminées par gravure. Pour éviter la prévision d'un masque supplémentaire, on peut ne pas protéger la couche 51 pendant la gravure de la couche 29. On utilise alors de préférence une solution de gravure n'attaquant pas ou peu le métal de la couche 51. Toutefois si la gravure de la couche 29 entraîne un amincissement de la couche 51, il convient d'en tenir compte lors de la formation de la couche 51. On peut ainsi prévoir une légère surépaisseur de la couche 51 par rapport à l'épaisseur réellement visée, pour compenser cet amincissement.
La figure 3B illustre une étape de formation d'une couche protectrice isolante 35, dite de passivation, revêtant la face arrière de la puce 1. La couche 35 permet notamment d'isoler les régions métalliques qui ne sont pas destinées à être directement connectées à l'extérieur, à savoir les nias 5 et les pistes 9 dans cet exemple. La couche 35 est ouverte en regard des régions métalliques destinées à être connectées à l'extérieur, c'est-à-dire les plages 3 et 7 dans cet exemple. La figure 3C illustre une étape au cours de laquelle une bille conductrice 41 est fixée à la plage 3, en vue d'une connexion ultérieure à un dispositif extérieur. La bille 41 est par exemple en un alliage comprenant essentiellement de l'étain, et 1 à 2% d'argent, 0,2 à 1% de cuivre, et 0,001 à 0,1% de nickel. Une fois la bille 41 positionnée sur la plage 3, l'ensemble est chauffé de façon réunir la bille et la plage par brasure.
B10694 - 10-GR3-223FR01
11 Un avantage d'un tel procédé est qu'il est particulièrement simple à mettre en oeuvre. Il permet de se passer des étapes longues et coûteuses de formation des métallisations en un matériau UBM. Les plages métalliques de la puce ainsi formées ne s'oxydent pas, même en cas de séjour prolongé dans une atmosphère comprenant de l'oxygène. Ce procédé comprend une seule étape de dépôt électrolytique supplémentaire par rapport aux procédés du type décrit en relation avec les figures 2A à 2F, et le masque en résine utilisé pour ce dépôt est le même que celui prévu à l'étape précédente de formation des plages, pistes et vias de cuivre. On notera que les métaux mentionnés ci-dessus pour la formation de la couche protectrice 51 sont tout à fait compatibles avec les éléments de connexion usuels, à savoir des billes, des colles conductrices, etc. Les figures 4A à 4D sont des vues en coupe illustrant de façon schématique des étapes d'une variante de réalisation du procédé décrit en relation avec les figures 3A à 3C. La figure 4A correspond à la figure 2B, ou à l'étape précédant le dépôt de la couche de protection 51 sur la figure 3C. Une mince couche de cuivre 29 recouvre la face arrière de la puce. Une couche de cuivre 33, réalisée par dépôt électrolytique localisé délimité par un masque de résine 31, forme l'épaisseur principale des plages 3 et 7, des pistes 9, et des vias 5.
La figure 4B illustre une étape au cours de laquelle le masque de résine 31 est retiré. Un nouveau masque 61, par exemple un film de résine, est ensuite placé sur la face arrière de la puce 1. Le masque 61 est ouvert seulement en regard de celles des régions de cuivre 33 que l'on souhaite revêtir d'une couche protectrice. Dans l'exemple représenté, le masque 61 est ouvert en regard des plages métalliques 3 et 7, qui sont susceptibles de séjourner à l'air libre ou sous une atmosphère comprenant de l'oxygène pendant une durée prolongée. En revanche, le masque 61 n'est pas ouvert en regard des vias 5 et des pistes 9, qui seront protégées par une couche isolante de B10694 - 10-GR3-223FR01
12 passivation. Les portions de la couche 33 non-recouvertes par le masque 61 sont revêtues d'une couche métallique de protection 51, par dépôt électrolytique localisé tel que décrit en relation avec la figure 3A.
La figure 4C illustre une étape de retrait du masque 61. Les régions de la couche 29 non-recouvertes par la couche 33 sont alors éliminées par gravure. Une couche protectrice isolante 35, dite de passivation, est alors formée, revêtant la face arrière de la puce. La couche 35 est ouverte en regard des régions métalliques destinées à être connectées à l'extérieur, c'est-à-dire les plages 3 et 7 dans cet exemple. La figure 4D illustre une étape au cours de laquelle une bille conductrice 41 est fixée à la plage 3, en vue d'une connexion ultérieure à un dispositif extérieur.
Un avantage du procédé décrit en relation avec les figures 4A à 4D est qu'il permet de sélectionner les zones de la couche 33 que l'on souhaite recouvrir de la couche 51. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'homme de l'art saura adapter le procédé proposé à d'autres types de puces que celle représentée en relation avec la figure 1. A titre d'exemple, l'homme de l'art saura adapter le procédé proposé au cas où les plages métalliques destinées à assurer des connexions vers l'extérieur sont en fait des piliers de cuivre. En outre, l'invention ne se restreint pas aux exemples numériques, et notamment aux épaisseurs et aux compositions d'alliages mentionnées dans la présente description.

Claims (8)

  1. REVENDICATIONS1. Procédé de fabrication d'une puce (1) de circuit intégré comprenant, du côté de sa face arrière, des plages métalliques (3, 7) destinées à assurer des connexions vers l'extérieur, ce procédé comportant les étapes suivantes : a) former lesdites plages par dépôt électrolytique localisé de cuivre (33) ; et b) revêtir au moins certaines (3, 7) desdites plages, par dépôt électrolytique localisé, d'une couche (51) en un métal non oxydable du groupe comprenant le nickel, les alliages à base d'étain et d'argent, et l'or.
  2. 2. Procédé selon la revendication 1, dans lequel un même masque (31) est utilisé pour délimiter les zones de dépôt de cuivre (33) et dudit métal non oxydable (51) aux étapes a) et b).
  3. 3. Procédé selon la revendication 1, dans lequel un premier masque (31) est utilisé pour délimiter les zones de dépôt de cuivre (33) à l'étape a), et un second masque (61) différent du premier masque, est utilisé pour délimiter les zones de dépôt dudit métal non oxydable (51) à l'étape b).
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel, à l'étape a), sont aussi formées, sur la face arrière de la puce, des pistes (9) et nias (5) conducteurs pour relier les plages métalliques (3, 7) entre elles ou à la face avant de la puce.
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel lesdites plages métalliques comprennent des premières plages (3) destinées à recevoir des billes de connexion, et des secondes plages (7) destinées à recevoir une colle conductrice de connexion.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel l'épaisseur de cuivre (33) déposée à l'étape a) est comprise entre 2 et 10 pm. 20 25 30B10694 - 10-GR3-223FR01 14
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel l'épaisseur dudit métal non oxydable (51) déposée à l'étape b) est comprise entre 0,5 et 5 pm.
  8. 8. Procédé selon l'une quelconque des revendications 1 5 à 7, dans lequel ledit métal non oxydable est un alliage à base d'étain et d'argent.
FR1061329A 2010-12-29 2010-12-29 Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière Expired - Fee Related FR2970117B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1061329A FR2970117B1 (fr) 2010-12-29 2010-12-29 Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1061329A FR2970117B1 (fr) 2010-12-29 2010-12-29 Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière

Publications (2)

Publication Number Publication Date
FR2970117A1 true FR2970117A1 (fr) 2012-07-06
FR2970117B1 FR2970117B1 (fr) 2013-09-20

Family

ID=44484949

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1061329A Expired - Fee Related FR2970117B1 (fr) 2010-12-29 2010-12-29 Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière

Country Status (1)

Country Link
FR (1) FR2970117B1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230160348A (ko) 2021-03-22 2023-11-23 시므라이즈 아게 액체 세제 조성물

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214294A1 (en) * 2005-03-28 2006-09-28 Fujitsu Limited Semiconductor device and a semiconductor device manufacturing method
US20070045780A1 (en) * 2005-09-01 2007-03-01 Salman Akram Methods of forming blind wafer interconnects, and related structures and assemblies
US20090283305A1 (en) * 2008-05-15 2009-11-19 Interplex Industries, Inc. Tin-silver compound coating on printed circuit boards
US20090309218A1 (en) * 2008-06-17 2009-12-17 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20100276787A1 (en) * 2009-04-30 2010-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer Backside Structures Having Copper Pillars

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214294A1 (en) * 2005-03-28 2006-09-28 Fujitsu Limited Semiconductor device and a semiconductor device manufacturing method
US20070045780A1 (en) * 2005-09-01 2007-03-01 Salman Akram Methods of forming blind wafer interconnects, and related structures and assemblies
US20090283305A1 (en) * 2008-05-15 2009-11-19 Interplex Industries, Inc. Tin-silver compound coating on printed circuit boards
US20090309218A1 (en) * 2008-06-17 2009-12-17 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20100276787A1 (en) * 2009-04-30 2010-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer Backside Structures Having Copper Pillars

Also Published As

Publication number Publication date
FR2970117B1 (fr) 2013-09-20

Similar Documents

Publication Publication Date Title
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
WO2008074688A1 (fr) Procede de fabrication de capteur d'image a haute densite d'integration
EP2727144B1 (fr) Procédé d'hybridation d'un composant muni d'inserts creux
EP2162907B1 (fr) Dispositif comportant des composants encastrés dans des cavités d'une plaquette d'accueil et procédé correspondant
FR2707797A1 (fr) Procédé de fabrication de bosses pour puces.
FR3009429A1 (fr) Procede de fabrication d'un patin de liaison pour une liaison par thermo-compression et patin obtenu
WO2021099713A1 (fr) Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires
FR2715002A1 (fr) Détecteur de rayonnement électromagnétique et son procédé de fabrication.
EP1421624B1 (fr) Procede de fabrication de capteur d'image couleur avec ouvertures de contact creusees avant amincissement
FR2575332A1 (fr) Dispositif semi-conducteur ayant une couche metallisee de plusieurs epaisseurs et procede pour sa fabrication
FR2970117A1 (fr) Procédé de fabrication d'une puce de circuit intégré a connexion par la face arrière
EP3501042A1 (fr) Procédé de connection intercomposants à densité optimisée
EP2092564A1 (fr) Structure de plots de connexion pour capteur d'image sur substrat aminci
FR2477772A1 (fr) Procede pour faire adherer une couche de passivation sur des zones dorees d'un semi-conducteur
EP1964176B1 (fr) Capteur d'image aminci a plots de contact isoles par tranchee
JP2013089756A (ja) 半導体素子、撮像素子、撮像モジュール、撮像装置、並びに、製造装置および方法
EP3037810B1 (fr) Capteur d'humidite ameliore
FR2940521A1 (fr) Procede de fabrication collective de modules electroniques pour montage en surface
EP3913657A2 (fr) Procédé de traitement d'un circuit électronique pour un collage moléculaire hybride
FR2922682A1 (fr) Procede de fabrication d'un micromodule de capture d'images
WO2006131427A2 (fr) Capteur d'image a substrat semiconducteur aminci avec metallisation arriere
FR3037720A1 (fr) Composant electronique et son procede de fabrication
WO2018002368A1 (fr) Dispositif electronique ayant une banque integree de composants passifs
FR2864342A1 (fr) Procede d'interconnexion de composants electroniques sans apport de brasure et dispositif electronique obtenu par un tel procede
WO2015147620A1 (fr) Procédé de métallisation en cuivre destiné à la fabrication d'un circuit intégré en utilisant la technologie wafer level packaging 3d

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20140829