FR2969817A1 - Method for forming through-hole in silicon substrate for electronic integrated circuit, involves removing portions of insulating and conductive layers formed on main surface of substrate by mechanochemical polishing - Google Patents
Method for forming through-hole in silicon substrate for electronic integrated circuit, involves removing portions of insulating and conductive layers formed on main surface of substrate by mechanochemical polishing Download PDFInfo
- Publication number
- FR2969817A1 FR2969817A1 FR1061119A FR1061119A FR2969817A1 FR 2969817 A1 FR2969817 A1 FR 2969817A1 FR 1061119 A FR1061119 A FR 1061119A FR 1061119 A FR1061119 A FR 1061119A FR 2969817 A1 FR2969817 A1 FR 2969817A1
- Authority
- FR
- France
- Prior art keywords
- layer
- amorphous carbon
- carbon layer
- integrated circuit
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 title claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 7
- 239000010703 silicon Substances 0.000 title claims abstract description 7
- 238000005498 polishing Methods 0.000 title abstract description 12
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 abstract description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052799 carbon Inorganic materials 0.000 abstract description 3
- 230000004888 barrier function Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 8
- 238000001465 metallisation Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
B10372 - 10-GR4-138 - DD12151 VR 1 RÉALISATION DE VIAS DANS UN CIRCUIT INTÉGRÉ B10372 - 10-GR4-138 - DD12151 VR 1 REALIZING VIAS IN AN INTEGRATED CIRCUIT
Domaine de l'invention La présente invention concerne le domaine des circuits intégrés et notamment un circuit intégré comprenant un via traversant et son procédé de fabrication. FIELD OF THE INVENTION The present invention relates to the field of integrated circuits and in particular to an integrated circuit comprising a via via and its method of manufacture.
Exposé de l'art antérieur Les figures 1A et 1B sont des vues en coupe représentant une portion d'un circuit intégré classique à deux étapes de sa fabrication. A l'étape illustrée en figure 1A, on a formé dans la surface supérieure d'un substrat semiconducteur 1, couramment en silicium, des composants électroniques. On a représenté à titre d'exemple un transistor MOS 3 délimité, de son côté droit sur la figure, par une région isolante 5, couramment désignée dans la technique par le sigle STI de l'anglais "shallow trench isolation". Sur cette structure, on a formé une première couche isolante 7, généralement constituée d'un empilement multicouche de plusieurs couches isolantes de caractéristiques différentes, par exemple successivement une couche d'oxyde de silicium non dopé et des couches d'oxyde de silicium dopé au bore et au phosphore. Ceci ne constitue bien entendu qu'un exemple des multicouches isolants utilisés de façon courante. DESCRIPTION OF THE PRIOR ART FIGS. 1A and 1B are sectional views showing a portion of a conventional integrated circuit with two stages of its manufacture. In the step illustrated in FIG. 1A, electronic components have been formed in the upper surface of a semiconductor substrate 1, which is currently made of silicon. There is shown by way of example a MOS transistor 3 delimited, on its right side in the figure, by an insulating region 5, commonly referred to in the art as the acronym STI "shallow trench isolation". On this structure, a first insulating layer 7 has been formed, generally consisting of a multilayer stack of several insulating layers of different characteristics, for example successively an undoped silicon oxide layer and layers of silicon oxide doped with boron and phosphorus. This is of course only one example of insulating multilayers commonly used.
B10372 - 10-GR4-138 - DD12151 VR 2 Ensuite, pour réaliser des contacts sur des parties choisies des composants électroniques, par exemple ici sur le drain 9 du transistor 3, on ménage dans le multicouche 7 une ouverture de contact 11. B10372 - 10-GR4-138 - DD12151 VR 2 Then, to make contacts on selected parts of the electronic components, for example here on the drain 9 of the transistor 3, the multilayer 7 is provided with a contact opening 11.
A l'étape illustrée en figure 1B, on a d'abord déposé dans l'ouverture une couche barrière 13 puis l'ouverture a été remplie d'un métal 14. Après cela, le matériau de la couche barrière 13 et le métal 14 ont été éliminés de la surface supérieure de la structure par polissage mécano-chimique. In the step illustrated in FIG. 1B, a barrier layer 13 was first deposited in the opening and then the opening was filled with a metal 14. After that, the material of the barrier layer 13 and the metal 14 have been removed from the upper surface of the structure by chemical mechanical polishing.
Ensuite, on a déposé une autre couche ou un autre multicouche isolant 15 sur la structure et on a formé dans ce multicouche des ouvertures ou tranchées 17 dans lesquelles on a également successivement déposé une couche barrière 19 et un métal 20. A des étapes ultérieures, non représentées, on dépose d'autres successions de couches isolantes dans lesquelles on ménage des ouvertures et des tranchées pour réaliser des contacts et des lignes permettant de connecter de façon choisie les divers éléments. Dans une filière technologique donnée, toutes les épaisseurs de couche, natures de couche, distances entre métallisations, sont choisies pour que le dispositif ait des caractéristiques souhaitées et qu'un concepteur puisse prévoir les caractéristiques du circuit qu'il a conçu. Dans certains cas, on veut en outre réaliser des nias 25 traversants dans une structure de circuit intégré. Les figures 2A à 2F sont des vues en coupe illustrant des étapes successives de réalisation d'un circuit intégré tel que celui des figures 1A et 1B et comprenant en plus des nias. On retrouve en figure 2A de mêmes éléments qu'en 30 figures 1A et 1B désignés par de mêmes références. En outre, au-dessus du multicouche 7, on a déposé une couche 21 en carbure de silicium ou autre matériau de grande dureté mécanique qui, comme on le notera ci-après, est destiné à servir d'arrêt de gravure lors d'étapes de polissage mécano-chimique. Subsequently, another layer or insulating multilayer 15 is deposited on the structure and openings or trenches 17 have been formed in this multilayer in which a barrier layer 19 and a metal 20 have also been successively deposited. At later stages, not depicted, other successions of insulating layers are deposited in which openings and trenches are made to make contacts and lines making it possible to connect the various elements in a chosen manner. In a given technological sector, all the layer thicknesses, layer types, distances between metallizations, are chosen so that the device has desired characteristics and that a designer can predict the characteristics of the circuit he has designed. In some cases, it is further desired to make pass-through nits in an integrated circuit structure. FIGS. 2A to 2F are cross-sectional views illustrating successive steps for producing an integrated circuit such as that of FIGS. 1A and 1B and further comprising niases. FIG. 2A shows the same elements as in FIGS. 1A and 1B designated by the same references. In addition, above the multilayer 7, there is deposited a layer 21 of silicon carbide or other material of great mechanical hardness which, as will be noted hereinafter, is intended to serve as an etching stop during steps chemical mechanical polishing.
B10372 - 10-GR4-138 - DD12151 VR 3 A l'étape illustrée en figure 2B, on a déposé sur la structure un masque 23 muni d'ouvertures 25 aux emplacements où on veut établir des contacts, par exemple avec le drain 9 du transistor 3. In the step illustrated in FIG. 2B, a mask 23 provided with openings 25 has been deposited on the structure at the places where it is desired to establish contacts, for example with the drain 9 of the FIG. 2B. transistor 3.
A l'étape illustrée en figure 2C, après élimination du masque 23, on a rempli l'ouverture 25 en déposant d'abord une couche barrière 27 puis une couche d'un métal de remplissage 29, par exemple du tungstène. Pendant ce remplissage une couche du matériau de la couche barrière 27 et une couche de tungstène se sont déposées sur la surface supérieure de la structure. Pour arriver à la structure illustrée en figure 2C, ces couches ont été éliminées de la surface supérieure de la structure par polissage mécano-chimique. A l'étape illustrée en figure 2D, on a déposé un autre masque 31 dans lequel on a ménagé une ouverture 33 et une gravure a été réalisée pour que l'ouverture traverse la couche 21, la région isolante 5 et le multicouche 7 et pénètre dans le substrat 1 à une profondeur choisie, couramment de l'ordre de 20 à 100 }gym. De préférence, on a réalisé l'ouverture 33 de façon à pénétrer dans la zone isolante 5. A l'étape illustrée en figure 2E, on a procédé au dépôt d'une couche d'isolement 34, d'une couche barrière 35 puis d'un métal 37, par exemple du cuivre. Comme précédemment, une fois ces dépôts effectués, il faut éliminer les parties de la couche barrière et de la couche de métal qui recouvrent la structure. Ceci est une opération particulièrement importante du fait que le via doit généralement avoir des dimensions latérales relativement importantes, de l'ordre de 2 à 15 }gym, ce qui implique que la couche de métal 37 est déposée sur une épaisseur de 1 à 5 }gym. L'opération d'arrêt de gravure est donc particulièrement délicate. C'est pourquoi, on a prévu la couche de SiC 21. La figure 2F illustre une étape suivante dans laquelle on a déposé une nouvelle couche isolante 39 dans laquelle on a B10372 - 10-GR4-138 - DD12151 VR 4 formé des ouvertures également tapissées d'une couche barrière 41 et remplies d'un métal 43. Le procédé décrit en relation avec les figures 2A à 2F ne pose pas de problèmes particuliers de réalisation. Toutefois, on notera que, à la fin du processus, la couche 21 de SiC subsiste. Il en résulte que les caractéristiques diélectriques de l'ensemble des isolants formés au-dessus de la tranche semiconductrice et entre les métallisations ne sont plus les mêmes que dans le cas classique des figures 1A et 1B. Cela pose un problème pratique car cela oblige à recalculer l'ensemble des épaisseurs en tenant compte des matériaux constituant les divers isolants si on veut conserver les mêmes caractéristiques que celles d'un circuit intégré classique tel que fabriqué par le procédé des figures 1A et 1B. Or, c'est là un souci que les fabricants de composants semiconducteurs veulent absolument éviter car ils souhaitent que tout nouveau circuit fabriqué n'implique pas d'étapes de reconception de l'ensemble du circuit. Par ailleurs, le fait que le contact 29 soit réalisé à travers une ouverture plus profonde que dans le cas classique tend à modifier également les caractéristiques de ce contact et à rendre sa formation plus difficile. Résumé Ainsi, un objet de modes de réalisation de la présente invention est de prévoir un procédé de fabrication de circuits intégrés comprenant des nias profonds, éventuellement des nias traversants, tel que, à la fin des étapes de réalisation du circuit intégré, celui-ci ait les mêmes caractéristiques que celles d'un circuit intégré ne comprenant pas de nias. Un autre objet de modes de réalisation de la présente invention est de prévoir un tel procédé qui n'implique pas d'étapes ni de matériau nouveau par rapport aux étapes et matériaux couramment utilisés dans la fabrication des circuits intégrés électroniques. In the step illustrated in FIG. 2C, after removal of the mask 23, the opening 25 has been filled by first depositing a barrier layer 27 and then a layer of a filling metal 29, for example tungsten. During this filling a layer of the material of the barrier layer 27 and a layer of tungsten are deposited on the upper surface of the structure. To arrive at the structure illustrated in FIG. 2C, these layers have been removed from the upper surface of the structure by chemical mechanical polishing. In the step illustrated in FIG. 2D, another mask 31 has been deposited in which an opening 33 has been made and etching has been carried out so that the opening passes through the layer 21, the insulating region 5 and the multilayer 7 and penetrates in the substrate 1 at a chosen depth, usually of the order of 20 to 100 μm. Preferably, the opening 33 has been made so as to penetrate into the insulating zone 5. At the step illustrated in FIG. 2E, an isolation layer 34, a barrier layer 35, and a metal 37, for example copper. As before, once these deposits are made, it is necessary to eliminate the parts of the barrier layer and the metal layer that cover the structure. This is a particularly important operation because the via must generally have relatively large lateral dimensions, of the order of 2 to 15 μm, which implies that the metal layer 37 is deposited to a thickness of 1 to 5. Fitness. The engraving stop operation is therefore particularly delicate. This is why the SiC layer 21 is provided. FIG. 2F illustrates a following step in which a new insulating layer 39 has been deposited in which the openings are also formed. coated with a barrier layer 41 and filled with a metal 43. The method described in connection with Figures 2A to 2F does not pose particular problems of implementation. However, it should be noted that at the end of the process, the SiC layer 21 remains. As a result, the dielectric characteristics of all the insulators formed above the semiconductor wafer and between the metallizations are no longer the same as in the conventional case of FIGS. 1A and 1B. This poses a practical problem because it requires to recalculate all the thicknesses taking into account the materials constituting the various insulators if one wants to maintain the same characteristics as those of a conventional integrated circuit as manufactured by the method of Figures 1A and 1B . However, this is a concern that manufacturers of semiconductor components absolutely want to avoid because they wish that any new circuit manufactured does not involve steps of redesign of the entire circuit. Furthermore, the fact that the contact 29 is made through a deeper opening than in the conventional case also tends to modify the characteristics of this contact and to make its formation more difficult. SUMMARY Thus, an object of embodiments of the present invention is to provide a method of manufacturing integrated circuits comprising deep nias, possibly traversing nias, such that, at the end of the steps of realization of the integrated circuit, it has the same characteristics as those of an integrated circuit not including nias. Another object of embodiments of the present invention is to provide such a method which does not involve steps or new material with respect to the steps and materials commonly used in the manufacture of electronic integrated circuits.
B10372 - 10-GR4-138 - DD12151 VR 5 Un autre objet de modes de réalisation de la présente invention est de prévoir un tel procédé qui soit particulièrement simple à mettre en oeuvre. Pour atteindre ces objets, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un via dans une plaquette semiconductrice dans laquelle ont été formés des composants électroniques et dont une face principale est recouverte d'un multicouche isolant traversé localement par des régions de contact conductrices, comprenant les étapes suivantes : déposer une couche de carbone amorphe au dessus dudit multicouche ; former un évidement traversant la couche de carbone amorphe, le multicouche et une partie du substrat de silicium ; déposer une couche isolante et une couche conductrice remplissant ledit évidement ; retirer les parties des couches conductrice et isolante formées sur la face principale par planarisation mécano-chimique en s'arrêtant sur la couche de carbone amorphe ; éliminer la couche de carbone amorphe ; et former des niveaux d'interconnexions. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe a une épaisseur comprise entre 5 et 20 nm. It is another object of embodiments of the present invention to provide such a method which is particularly simple to implement. BRIEF DESCRIPTION OF THE DRAWINGS To achieve these objects, an embodiment of the present invention provides a method of manufacturing a via in a semiconductor wafer in which electronic components have been formed and a main face is covered with an insulating multilayer traversed locally by conductive contact regions, comprising the steps of: depositing an amorphous carbon layer above said multilayer; forming a recess passing through the amorphous carbon layer, the multilayer and a portion of the silicon substrate; depositing an insulating layer and a conductive layer filling said recess; removing the portions of the conductive and insulating layers formed on the main face by mechano-chemical planarization stopping on the amorphous carbon layer; remove the amorphous carbon layer; and form interconnection levels. According to one embodiment of the present invention, the amorphous carbon layer has a thickness of between 5 and 20 nm.
Selon un mode de réalisation de la présente invention, la couche de carbone amorphe a une épaisseur comprise entre 20 et 300 nm. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe est déposée à une température 30 inférieure à 550°C. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe est éliminée par gravure plasma ou gravure humide. Un mode de réalisation de la présente invention 35 prévoit un circuit intégré comprenant un via dans une plaquette B10372 - 10-GR4-138 - DD12151 VR 6 semiconductrice dans laquelle ont été formés des composants électroniques, recouverte d'un multicouche traversé localement par des régions de contact conductrices, dans lequel la partie supérieure du via forme une saillie dans un niveau d'interconnexion supérieur. Selon un mode de réalisation de la présente invention, le diamètre du via est compris entre 2 et 15 }gym et la profondeur du via est comprise entre 20 et 100 }gym. Selon un mode de réalisation de la présente invention, le circuit intégré comprend un via constitué d'un métal différent de celui utilisé pour les parties conductrices en contact avec le substrat de silicium, ledit métal différent contenant de l'aluminium ou du cuivre. Selon un mode de réalisation de la présente invention, 15 le via traverse une région d'oxyde formée dans une partie supérieure du substrat semiconducteur. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 20 de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A et 1B, décrites précédemment, sont des vues en coupe d'un circuit intégré classique à deux étapes de sa fabrication ; 25 les figures 2A à 2F sont des vues en coupe illustrant des étapes de fabrication d'un circuit intégré comprenant des nias traversants selon un procédé connu ; et les figures 3A à 3G sont des vues en coupe illustrant des étapes successives de fabrication d'un circuit intégré selon 30 un exemple d'un procédé selon un mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des B10372 - 10-GR4-138 - DD12151 VR 7 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Un mode de réalisation d'un procédé de formation d'un circuit intégré comprenant des nias traversants va être exposé en relation avec les vues en coupe des figures 3A à 3G. A l'étape illustrée en figure 3A, comme à l'étape illustrée en figure 1A, on a formé dans un substrat 1 un composant électronique 3 et on a formé une ouverture 11 au- dessus d'une zone à contacter 9 de ce composant. Ensuite, de même que cela a été représenté en figure 1B, on a déposé un matériau de couche barrière 13 et on a déposé une couche de matériau conducteur 14. On rappellera que ces ouvertures de contact sont généralement de petites dimensions et ont par exemple, dans les circuits intégrés à haute intégration actuelle des dimensions latérales de l'ordre de 30 à 100 nanomètres et une hauteur, correspondant à l'épaisseur du multicouche 7 de l'ordre de 0,5 à 1 pm. Après remplissage de l'ouverture de contact, on trouvera sur la surface supérieure de la couche 7 une très faible épaisseur de couche barrière et une épaisseur de 20 à 60 nm. Ainsi, comme dans les procédés classiques, ces couches très minces pourront être éliminées sans grande difficulté par polissage mécano-chimique. According to one embodiment of the present invention, the amorphous carbon layer has a thickness of between 20 and 300 nm. According to one embodiment of the present invention, the amorphous carbon layer is deposited at a temperature below 550 ° C. According to one embodiment of the present invention, the amorphous carbon layer is removed by plasma etching or wet etching. An embodiment of the present invention provides an integrated circuit comprising a via in a semiconductor wafer in which electronic components have been formed, covered with a multilayer traversed locally by regions. conductive contact, wherein the upper part of the via forms a protrusion in a higher interconnection level. According to one embodiment of the present invention, the diameter of the via is between 2 and 15 μm and the depth of the via is between 20 and 100 μm. According to one embodiment of the present invention, the integrated circuit comprises a via consisting of a metal different from that used for the conductive parts in contact with the silicon substrate, said different metal containing aluminum or copper. According to one embodiment of the present invention, the via passes through an oxide region formed in an upper portion of the semiconductor substrate. BRIEF DESCRIPTION OF THE DRAWINGS These and other objects, features, and advantages will be set forth in detail in the following description of particular embodiments made in a non-limiting manner in connection with the accompanying figures, in which: FIGS. 1A and 1B , described above, are sectional views of a conventional integrated circuit with two stages of its manufacture; FIGS. 2A-2F are sectional views illustrating steps of manufacturing an integrated circuit comprising through-slots according to a known method; and Figs. 3A-3G are sectional views illustrating successive steps of manufacturing an integrated circuit according to an example of a method according to an embodiment of the present invention. For the sake of clarity, the same elements have been designated with the same references in the various figures and, moreover, as is customary in the representation of the integrated circuits, the various figures are not shown in FIGS. 1 and 2. not drawn to scale. DETAILED DESCRIPTION An embodiment of an integrated circuit forming method comprising traversing niass will be discussed in connection with the sectional views of FIGS. 3A-3G. In the step illustrated in FIG. 3A, as in the step illustrated in FIG. 1A, an electronic component 3 has been formed in a substrate 1 and an opening 11 has been formed above a contact zone 9 of this component. . Then, as has been shown in FIG. 1B, a barrier layer material 13 has been deposited and a layer of conducting material 14 has been deposited. It will be recalled that these contact openings are generally of small size and have, for example, in integrated circuits with high integration current lateral dimensions of the order of 30 to 100 nanometers and a height, corresponding to the thickness of the multilayer 7 of the order of 0.5 to 1 pm. After filling the contact opening, the upper surface of the layer 7 will have a very thin barrier layer thickness and a thickness of 20 to 60 nm. Thus, as in conventional processes, these very thin layers can be removed without great difficulty by mechanical-chemical polishing.
Ainsi, les ouvertures de contact ont exactement les mêmes caractéristiques que celles des circuits classiques telles que décrites en relation avec les figures 1A et 1B. A l'étape illustrée en figure 3B, on a déposé une couche d'arrêt 50 sur la structure. Selon une caractéristique spécifique du procédé décrit ici, cette couche d'arrêt est une couche comprenant du carbone amorphe qui peut avoir une épaisseur de 10 à 300 nm et un oxyde qui peut avoir une épaisseur de 20 à 300 nm situé sur le carbone amorphe servant de protection pendant l'opération de retrait de couches déposées ultérieurement. Thus, the contact openings have exactly the same characteristics as those of the conventional circuits as described in relation to FIGS. 1A and 1B. At the step illustrated in FIG. 3B, a stop layer 50 is deposited on the structure. According to a specific characteristic of the process described here, this barrier layer is a layer comprising amorphous carbon which may have a thickness of 10 to 300 nm and an oxide which may have a thickness of 20 to 300 nm located on the amorphous carbon serving. during the removal operation of subsequently deposited layers.
B10372 - 10-GR4-138 - DD12151 VR 8 A l'étape illustrée en figure 3C, on a déposé sur la structure une couche de masquage 52 dans laquelle on a formé une ouverture 54. Cette ouverture, formée par exemple par gravure plasma anisotrope traverse successivement la couche 50, la couche 7 et, de préférence, une région de STI 5, et pénètre dans le substrat 1 selon une profondeur souhaitée pour former un via profond destiné à constituer un via traversant. Cette ouverture a par exemple une profondeur de 20 à 100 pm. A l'étape illustrée en figure 3D, on a déposé une couche isolante 56 puis une couche d'accrochage et de barrière à la diffusion du cuivre (non représentée), par exemple en Ti, TiN, Ta, TaN, d'une épaisseur de quelques nanomètres, par exemple 10 à 200 nm. Après cela, on a procédé à un dépôt de métal dont une partie 58 remplit l'ouverture et dont une partie 59 recouvre l'ensemble de la structure. La figure 3F représente la structure après réalisation d'une étape de polissage mécano-chimique. Etant donné que la largeur d'un via est couramment de l'ordre de 3 à 15 pm, la couche 59 aura une épaisseur de l'ordre de 1 à 4 pm. Cela exige donc une opération de polissage mécano-chimique particulièrement agressive pour supprimer cette couche. C'est pour cela, que l'on a prévu la couche d'arrêt 50. Les inventeurs ont constaté qu'une couche de carbone amorphe était particulièrement sélective vis-à-vis de l'opération de polissage mécano-chimique du cuivre et l'utilisation de cette propriété de sélectivité du carbone amorphe vis-à-vis du cuivre lors d'opération de polissage mécano-chimique constitue un aspect essentiel du procédé décrit ici. Un avantage supplémentaire d'une telle couche de carbone amorphe est que, une fois dénudée, elle est facilement éliminable par un plasma fluoré, par exemple un plasma de CF4 et d'oxygène, cette attaque étant bien sélective par rapport au métal et par rapport au diélectrique sous-jacent à la couche 50. Le carbone amorphe utilisé est un carbone amorphe hydrogéné déposé par PECVD à une température inférieure à 600°C, B10372 - 10-GR4-138 - DD12151 VR 9 typiquement de l'ordre de 450°C. Les précurseurs utilisés sont par exemple C3H6 OU C2H2. Du carbone déposé à la tournette (Spin On Carbon) pourrait également convenir. La figure 3F représente la structure obtenue après élimination de la couche d'arrêt 50. On notera qu'il résulte du procédé décrit que le métal constituant le via présente une saillie 60 au-dessus du multicouche diélectrique 7. A l'étape illustrée en figure 3G, on a déposé une nouvelle couche isolante 15 dans laquelle on a formé des ouvertures tapissées d'une couche barrière 19 et remplies d'un métal 20 de la même façon que cela avait été illustré en figure 1B. La couche 15 a par exemple une épaisseur de l'ordre de 100 à 600 nm. Son remplissage et l'élimination du métal en excès ne posent donc pas de problème difficile. On notera que lors de l'étape de polissage mécano-chimique destiné à éliminer le métal 20 en excès, le fait que le métal du via 58 présente comme on l'a illustré en figure 3F une saillie fait que, à l'étape de la figure 3G, le métal 20 enserre cette saillie ce qui présente un avantage de robustesse et évite la création de fissures lors de polissage mécano-chimique d'élimination du métal 20 en excès. La présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les diverses épaisseurs et nature des matériaux utilisés seront ajustées en fonction des exigences spécifiques. In the step illustrated in FIG. 3C, a masking layer 52 has been deposited on the structure in which an opening 54 has been formed. This opening, formed for example by anisotropic plasma etching successively passes through the layer 50, the layer 7 and, preferably, an STI 5 region, and enters the substrate 1 at a desired depth to form a deep via intended to constitute a via via. This opening has for example a depth of 20 to 100 pm. In the step illustrated in FIG. 3D, an insulating layer 56 is deposited, followed by a copper diffusion bonding and bonding layer (not shown), for example Ti, TiN, Ta, TaN, of a thickness a few nanometers, for example 10 to 200 nm. After that, a metal deposit has been made, part of which 58 fills the opening and a part 59 of which covers the whole of the structure. Figure 3F shows the structure after completion of a chemical mechanical polishing step. Since the width of a via is commonly of the order of 3 to 15 pm, the layer 59 will have a thickness of the order of 1 to 4 pm. This therefore requires a chemical-mechanical polishing operation particularly aggressive to remove this layer. For this reason, the stop layer 50 has been provided. The inventors have observed that an amorphous carbon layer was particularly selective with respect to the operation of chemical-mechanical polishing of copper and the use of this property of amorphous carbon selectivity towards copper during a chemical mechanical polishing operation constitutes an essential aspect of the process described here. An additional advantage of such an amorphous carbon layer is that, once stripped, it is easily removable by a fluorinated plasma, for example a plasma of CF4 and oxygen, this attack being well selective with respect to the metal and compared with to the dielectric underlying the layer 50. The amorphous carbon used is a hydrogenated amorphous carbon deposited by PECVD at a temperature below 600 ° C, typically about 450 ° C. vs. The precursors used are for example C3H6 OR C2H2. Spin On Carbon could also be suitable. FIG. 3F shows the structure obtained after removal of the barrier layer 50. It will be noted that it follows from the method described that the metal constituting the via has a projection 60 above the dielectric multilayer 7. At the step illustrated in FIG. Figure 3G, a new insulating layer 15 was deposited in which barrier-lined apertures 19 and filled with a metal 20 were formed in the same manner as was illustrated in Figure 1B. The layer 15 has for example a thickness of the order of 100 to 600 nm. Its filling and removal of excess metal do not pose a difficult problem. It should be noted that during the chemical-mechanical polishing step intended to remove the excess metal, the fact that the metal of the via 58 has, as illustrated in FIG. 3F, a protrusion that, at the stage of Figure 3G, the metal 20 encloses this projection which has an advantage of robustness and avoids the creation of cracks during chemical mechanical polishing removal of excess metal 20. The present invention is capable of many variations and modifications which will be apparent to those skilled in the art. In particular, the various thicknesses and nature of the materials used will be adjusted according to the specific requirements.
Un avantage du procédé décrit, est que, en ce qui concerne les contacts et les métallisations des contacts, leur structure est exactement identique à celle des procédés les plus classiques et donc que la réalisation des nias n'affectent pas les paramètres électriques liés à ces contacts. An advantage of the method described is that, with regard to the contacts and metallizations of the contacts, their structure is exactly identical to that of the most conventional processes and therefore the realization of the nias does not affect the electrical parameters related to these contacts. contact.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1061119A FR2969817B1 (en) | 2010-12-23 | 2010-12-23 | REALIZING VIAS IN AN INTEGRATED CIRCUIT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1061119A FR2969817B1 (en) | 2010-12-23 | 2010-12-23 | REALIZING VIAS IN AN INTEGRATED CIRCUIT |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2969817A1 true FR2969817A1 (en) | 2012-06-29 |
| FR2969817B1 FR2969817B1 (en) | 2013-09-27 |
Family
ID=44310228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1061119A Active FR2969817B1 (en) | 2010-12-23 | 2010-12-23 | REALIZING VIAS IN AN INTEGRATED CIRCUIT |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2969817B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103280427A (en) * | 2013-06-13 | 2013-09-04 | 华进半导体封装先导技术研发中心有限公司 | TSV front end portion interconnection process |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070054500A1 (en) * | 2002-03-29 | 2007-03-08 | Applied Materials, Inc. | Removable amorphous carbon cmp stop |
| EP1843397A1 (en) * | 2005-01-18 | 2007-10-10 | Tohoku University | Semiconductor device |
| US20100102454A1 (en) * | 2008-10-27 | 2010-04-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the semiconductor device |
| US20100244247A1 (en) * | 2009-03-27 | 2010-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via structure and via etching process of forming the same |
| US20100283130A1 (en) * | 2008-09-26 | 2010-11-11 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| US20100297844A1 (en) * | 2009-05-21 | 2010-11-25 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system with through silicon via and method of manufacture thereof |
-
2010
- 2010-12-23 FR FR1061119A patent/FR2969817B1/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070054500A1 (en) * | 2002-03-29 | 2007-03-08 | Applied Materials, Inc. | Removable amorphous carbon cmp stop |
| EP1843397A1 (en) * | 2005-01-18 | 2007-10-10 | Tohoku University | Semiconductor device |
| US20100283130A1 (en) * | 2008-09-26 | 2010-11-11 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| US20100102454A1 (en) * | 2008-10-27 | 2010-04-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the semiconductor device |
| US20100244247A1 (en) * | 2009-03-27 | 2010-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via structure and via etching process of forming the same |
| US20100297844A1 (en) * | 2009-05-21 | 2010-11-25 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system with through silicon via and method of manufacture thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103280427A (en) * | 2013-06-13 | 2013-09-04 | 华进半导体封装先导技术研发中心有限公司 | TSV front end portion interconnection process |
| CN103280427B (en) * | 2013-06-13 | 2016-08-10 | 华进半导体封装先导技术研发中心有限公司 | A kind of TSV front side end interconnection process |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2969817B1 (en) | 2013-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1292974B1 (en) | Method for making an electronic component with self-aligned drain and gate, in damascene architecture | |
| KR102472898B1 (en) | Interconnect wires including relatively low resistivity cores | |
| FR3021455A1 (en) | PROCESS FOR FLOWING COPPER-FILLED EVIDENTS | |
| EP1589572B1 (en) | Process of making an integrated circuit comprising hollow trench isolation | |
| EP2840589B1 (en) | Improved separation method between an active area of a substrate and the rear surface thereof or a portion of the rear surface thereof | |
| EP1480266A2 (en) | Process of making integrated electronic circuit with stacked elements and corresponding integrated electronic circuit. | |
| FR3048103A1 (en) | METHOD FOR DETECTING A SLIMMING OF THE SEMICONDUCTOR SUBSTRATE OF AN INTEGRATED CIRCUIT FROM THE BACK SIDE AND THE CORRESPONDING INTEGRATED CIRCUIT | |
| FR3047352A1 (en) | METHOD FOR MANUFACTURING A DOPANT TRANSISTOR LOCATED AT THE GRIT APLOMB | |
| EP1243024A1 (en) | Interconnection structure with insulation comprising cavities | |
| EP2591506B1 (en) | Method of forming a microelectronic device having metal interconnection levels connected by programmable vias | |
| JP5375601B2 (en) | Manufacturing method of semiconductor device | |
| FR2750534A1 (en) | TRANSISTOR AND METHOD FOR PRODUCING A CONTACTS AND SELF-ALIGNED FIELD ISOLATION TRANSISTOR | |
| EP0951067B1 (en) | Integrated circuit with etch stop layer and method of fabrication | |
| FR2969817A1 (en) | Method for forming through-hole in silicon substrate for electronic integrated circuit, involves removing portions of insulating and conductive layers formed on main surface of substrate by mechanochemical polishing | |
| EP2690655B1 (en) | Method for making via holes | |
| EP3104402B1 (en) | Production of self-aligned interconnection elements for 3d integrated circuit | |
| FR3019937A1 (en) | METHOD FOR FORMING ISOLATION TRENCHES | |
| FR3027449A1 (en) | IMPROVED METHOD OF MAKING INTERCONNECTIONS FOR A 3D INTEGRATED CIRCUIT | |
| EP0975018A1 (en) | Method of forming a capacitor within an integrated circuit | |
| FR2958076A1 (en) | METHOD FOR FORMING ELECTRIC VIAS | |
| FR2789803A1 (en) | METHOD OF MAKING A VERTICAL METAL CONNECTION IN AN INTEGRATED CIRCUIT | |
| FR3037716A1 (en) | SUPERPOSED TRANSISTORS WITH ACTIVE ZONE OF SELF-ALIGNED UPPER TRANSISTOR | |
| EP2105959A2 (en) | Method for forming interconnection levels of an integrated circuit | |
| EP1010202B1 (en) | Method for minimising corner effect by densifying the insulating layer | |
| EP4318563A1 (en) | Method for producing an individualization zone of an integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 6 |
|
| PLFP | Fee payment |
Year of fee payment: 7 |
|
| PLFP | Fee payment |
Year of fee payment: 8 |
|
| PLFP | Fee payment |
Year of fee payment: 10 |
|
| PLFP | Fee payment |
Year of fee payment: 11 |
|
| PLFP | Fee payment |
Year of fee payment: 12 |
|
| PLFP | Fee payment |
Year of fee payment: 13 |
|
| PLFP | Fee payment |
Year of fee payment: 14 |