FR2964245A1

FR2964245A1 - Method for planarizing sealing layer of dimensional substrate used in semiconductor industry, involves polishing sacrificial layer and surface irregularities of sealing layer, where sacrificial layer is formed of material

Info

Publication number: FR2964245A1
Application number: FR1056862A
Authority: FR
Inventors: Gregory Riou
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2010-08-30
Filing date: 2010-08-30
Publication date: 2012-03-02

Abstract

The method involves performing conformal deposition of a sacrificial layer (50) on a sealing layer (40) of substrate (30) and polishing i.e. chemical mechanical polishing, of the sacrificial layer and surface irregularities (42) of the sealing layer, where the sacrificial layer is formed of a material such that removal rate of the material of the layer is less than or equal to removal rate of material of the cover layer during polishing. Residues of the sacrificial layer are selectively removed.

Description

DOMAINE TECHNIQUE GENERAL GENERAL TECHNICAL FIELD

La présente invention se rapporte au domaine des substrats tridimensionnels utilisés dans l'industrie des semi-conducteurs. The present invention relates to the field of three-dimensional substrates used in the semiconductor industry.

Plus précisément, elle se rapporte à un procédé d'aplanissement. More specifically, it relates to a planarization process.

ETAT DE L'ART STATE OF THE ART

Les structures semi-conductrices servent de base à l'industrie électronique. Pour améliorer les performances, des méthodes permettant d'augmenter de plus en plus la densité de circuits gravés par unité de surface ont été développées. Cependant, on se rapproche d'une limite physique. C'est pour cela que des méthodes d'intégration en trois dimensions ont vu le jour : au lieu de diminuer toujours la taille des circuits, on les empile en structures 3D et on les relie par des interconnections verticales. Les circuits, qui sont en relief, sont noyés dans une couche de matériau diélectrique. Le problème est que la surface de la couche de diélectrique reste conforme à la topologie initiale du substrat sur laquelle elle est déposée : les pistes des circuits engendrent des pics à la surface du diélectrique. Or, si l'on veut pouvoir coller de façon solide des couches entre elles, ces couches doivent être parfaitement planes. On a représenté sur la figure 1 un substrat 30 comprenant des circuits, dont les pistes forment des irrégularités de surface 32, recouvert d'une couche de recouvrement 40 en matériau diélectrique. Le dépôt de la couche de recouvrement 40 doit donc être suivi d'un aplanissement de la surface par polissage, de nombreuses techniques étant connues de l'homme du métier. Dans un cas idéal, cette étape permet d'obtenir une surface de la couche de recouvrement 40 ne présentant aucune topologie comme représenté sur la figure 2 (surface parfaite 41). La couche de recouvrement 40 peut ainsi être assemblée à un autre substrat par collage moléculaire. 1 Dans les faits, le polissage comporte des limitations. Le document de Xiaolin Xie et al., « Re-Examining the physical basis of pattern density and step height CMP models », MRS 2003 CMP Symposium, met en évidence que même après polissage, il existe toujours une topologie résiduelle. En effet, des simulations numériques montrent que les pics sont initialement polis plus rapidement que les creux, mais que lorsque la topologie diminue, les vitesses de polissage des pics et des creux se rejoignent (la vitesse de polissage des pics étant toujours supérieure à celle des creux), maintenant ainsi une topologie résiduelle. La figure 3 illustre ce phénomène, les profils des topologies sur les plaques étant tracés pour des temps de polissage successifs de 5 secondes. Le contrôle de l'uniformité d'épaisseur de la couche de diélectrique après polissage reste donc très difficile, même au prix de l'enlèvement d'une quantité de matière très importante sur la couche de recouvrement 40. En effet, l'une des seules solutions est de déposer une épaisse couche de recouvrement, et de la polir suffisamment longtemps pour atteindre l'aplanissement souhaité. Une telle méthode est longue et très couteuse puisque des grandes quantités du matériau de la couche de recouvrement 40 sont gâchées. Voire même plus l'enlèvement de matière nécessaire à l'aplanissement de surface est important, pire est l'uniformité en épaisseur de la couche de recouvrement. En outre, la formation des interconnections (ou « vias ») entre des composants formés dans différents niveaux d'intégration se réalise, après assemblage de deux plaques processées et amincissement de l'une d'entre elle, par gravure profonde à travers les couches de collage, et remplissage de ces « vias » ainsi formé par un matériau conducteur, typiquement du cuivre. Afin de permettre la réalisation de ces interconnections de manière fiable sur toute la surface de la plaque, il est primordial que l'épaisseur de la couche de recouvrement soit la plus uniforme possible, par exemple en limitant les variations d'épaisseur de la couche de recouvrement à 15% de son épaisseur moyenne. Semiconductor structures serve as a basis for the electronics industry. To improve performance, methods for increasing the density of engraved circuits per unit area have been developed. However, we are getting closer to a physical limit. This is why three-dimensional integration methods have emerged: instead of always reducing the size of the circuits, they are stacked in 3D structures and connected by vertical interconnections. The circuits, which are in relief, are embedded in a layer of dielectric material. The problem is that the surface of the dielectric layer remains in accordance with the initial topology of the substrate on which it is deposited: the tracks of the circuits generate peaks on the surface of the dielectric. However, if one wants to be able to stick solid layers between them, these layers must be perfectly flat. FIG. 1 shows a substrate 30 comprising circuits, the tracks of which form surface irregularities 32, covered by a covering layer 40 made of dielectric material. The deposition of the covering layer 40 must therefore be followed by a flattening of the surface by polishing, many techniques being known to those skilled in the art. In an ideal case, this step makes it possible to obtain a surface of the covering layer 40 having no topology as shown in FIG. 2 (perfect surface 41). The covering layer 40 can thus be assembled to another substrate by molecular bonding. In fact, polishing has limitations. The Xiaolin Xie et al. Paper, "Re-Examining the Physical Basis of Pattern Density and Step Height CMP Models," MRS 2003 CMP Symposium, highlights that even after polishing, there is still a residual topology. Indeed, numerical simulations show that the peaks are initially polished faster than the hollows, but that when the topology decreases, the polishing rates of the peaks and hollows meet (the polishing speed of the peaks being always greater than that of the poles). hollow), thus maintaining a residual topology. FIG. 3 illustrates this phenomenon, the profiles of the topologies on the plates being plotted for successive polishing times of 5 seconds. The control of the uniformity of thickness of the dielectric layer after polishing thus remains very difficult, even at the cost of the removal of a very large amount of material on the covering layer 40. Indeed, one of the only solutions is to deposit a thick layer of coating, and polish it long enough to achieve the desired leveling. Such a method is long and very expensive since large amounts of the material of the covering layer 40 are wasted. Even more the removal of material necessary for the surface planarization is important, worse is the uniformity in thickness of the covering layer. In addition, the formation of interconnections (or "vias") between components formed in different levels of integration is realized, after assembly of two processed plates and thinning of one of them, by deep etching through the layers bonding, and filling these "vias" thus formed by a conductive material, typically copper. In order to allow the realization of these interconnections reliably over the entire surface of the plate, it is essential that the thickness of the covering layer is as uniform as possible, for example by limiting the thickness variations of the coating layer. covering at 15% of its average thickness.

PRESENTATION DE L'INVENTION PRESENTATION OF THE INVENTION

La présente invention vise à résoudre ces difficultés en proposant un procédé permettant d'obtenir une quasi-uniformité d'épaisseur de la couche diélectrique de recouvrement. Un but annexe de ce procédé est de parvenir à ce résultat avec un enlèvement de matière bien moindre que dans les procédés connus. A cet effet, la présente invention se rapporte à un procédé d'aplanissement d'une couche de recouvrement d'un substrat, la couche de recouvrement présentant des irrégularités de surface correspondant à des irrégularités de surface du substrat, caractérisé en ce qu'il comprend des étapes de : (a) dépôt conforme d'une couche sacrificielle sur la couche de recouvrement ; (b) polissage de la couche sacrificielle et des irrégularités de surface de la couche de recouvrement, la couche sacrificielle étant constituée d'un matériau tel que la vitesse d'enlèvement de matière de la couche sacrificielle est inférieure ou égale à la vitesse d'enlèvement de matière de la couche de recouvrement lors du polissage. The present invention aims to solve these difficulties by proposing a method for obtaining a quasi-uniformity of thickness of the covering dielectric layer. An ancillary purpose of this process is to achieve this result with much less material removal than in the known processes. For this purpose, the present invention relates to a method for flattening a substrate covering layer, the covering layer having surface irregularities corresponding to surface irregularities of the substrate, characterized in that comprises steps of: (a) conformally depositing a sacrificial layer on the cover layer; (b) polishing the sacrificial layer and surface irregularities of the cover layer, the sacrificial layer consisting of a material such that the material removal rate of the sacrificial layer is less than or equal to the speed of removal of material from the covering layer during polishing.

Contrairement aux phénomènes décrits dans le document de Xiaolin Xie et al., « Re-Examining the physical basis of pattern density and step height CMP models », MRS 2003 CMP Symposium, grâce à cette couche sacrificielle, lorsque les irrégularités de surface de la couche de recouvrement sont mises à jour, le polissage devient sélectif : la vitesse de polissage des pics reste inférieure à la vitesse de polissage des creux, remplis du matériau plus résistant qui protège la couche de recouvrement. On obtient une surface très peu rugueuse, avec un enlèvement de matière de la couche de recouvrement minimal, puisque seuls les pics ont été attaqués. 3 Selon d'autres caractéristiques avantageuses et non limitatives : - le polissage effectué à l'étape (b) est un polissage mécano-chimique ; - la vitesse d'enlèvement de matière du polissage est supérieure à 50 A/s pour la couche de recouvrement, et est comprise entre 20 et 40 A/s pour la couche sacrificielle ; - le polissage effectué à l'étape (b) est un polissage partiel, des reliquats de la couche sacrificielle étant laissés dans des creux présents entre les irrégularités de surface de la couche de recouvrement ; - le polissage partiel est effectué jusqu'à ce que la variation de l'épaisseur 10 de la couche de recouvrement soit inférieure à 5% ; - Le procédé comprend en outre une étape (c) d'élimination sélective des reliquats de la couche sacrificielle ; - l'étape (c) consiste en une gravure à l'acide phosphorique ; - la couche de recouvrement est constituée d'un matériau choisi parmi 15 l'un des matériaux suivants : tétraethoxysilane, silane ; - la couche sacrificielle est constituée d'un oxyde, un nitrure ou un oxynitrure, d'aluminium, de silicium ou de hafnium ; - la couche de recouvrement et/ou la couche sacrificielle est déposée par dépôt chimique en phase vapeur assisté par plasma à une température 20 inférieure à 400°C ; - les irrégularités de surface du substrat sont des parties restantes d'une couche conductrice recouvrant initialement le substrat et partiellement éliminée ; - les irrégularités de surface sont constituées de cuivre ; 25 - le substrat est constitué d'un matériau choisi parmi l'un des matériaux suivants : Si, SiC, SiGe, du verre, une céramique, un alliage métallique ; - l'épaisseur de la couche sacrificielle est comprise entre 1 et 3 fois la hauteur des irrégularités de surface du substrat. 30 PRESENTATION DES FIGURES Contrary to the phenomena described in the Xiaolin Xie et al. Paper, "Re-Examining the physical basis of pattern density and step height CMP models", MRS 2003 CMP Symposium, thanks to this sacrificial layer, when the surface irregularities of the layer The polishing rate becomes selective: the polishing speed of the peaks remains lower than the polishing speed of the cavities, filled with the stronger material which protects the covering layer. A very rough surface is obtained, with removal of material from the minimum covering layer, since only the peaks have been etched. According to other advantageous and nonlimiting characteristics: the polishing performed in step (b) is a chemical-mechanical polishing; the material removal rate of the polishing is greater than 50 A / s for the covering layer, and is between 20 and 40 A / s for the sacrificial layer; the polishing carried out in step (b) is a partial polishing, the remainders of the sacrificial layer being left in recesses present between the surface irregularities of the covering layer; the partial polishing is carried out until the variation of the thickness of the covering layer is less than 5%; - The method further comprises a step (c) of selectively removing the remainders of the sacrificial layer; step (c) consists of an etching with phosphoric acid; the covering layer consists of a material chosen from one of the following materials: tetraethoxysilane, silane; the sacrificial layer consists of an oxide, a nitride or an oxynitride, aluminum, silicon or hafnium; the cover layer and / or the sacrificial layer is deposited by plasma-assisted chemical vapor deposition at a temperature below 400 ° C .; - Surface irregularities of the substrate are remaining portions of a conductive layer initially covering the substrate and partially removed; surface irregularities consist of copper; The substrate is made of a material chosen from one of the following materials: Si, SiC, SiGe, glass, a ceramic, a metal alloy; the thickness of the sacrificial layer is between 1 and 3 times the height of the surface irregularities of the substrate. 30 PRESENTATION OF THE FIGURES

D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description qui va suivre d'un mode de réalisation préférentiel. Cette description sera donnée en référence aux dessins annexés dans lesquels : - la figure 1 précédemment décrite est un schéma d'une coupe transversale d'un substrat candidat au procédé d'aplanissement selon l'invention ; - la figure 2 précédemment décrite est un schéma d'une coupe transversale d'un substrat après un polissage théoriquement parfait ; - la figure 3 est un graphique illustrant les topologies d'un substrat mesurées toutes les 5s au cours d'un procédé d'aplanissement connu ; - les figures 4 à 7 sont des schémas de coupes transversales d'un substrat lors des étapes successives d'un mode de réalisation d'un procédé d'aplanissement selon l'invention. Other features and advantages of the present invention will appear on reading the following description of a preferred embodiment. This description will be given with reference to the accompanying drawings in which: - Figure 1 previously described is a diagram of a cross section of a substrate candidate for the planarization process according to the invention; - Figure 2 previously described is a diagram of a cross section of a substrate after polishing theoretically perfect; FIG. 3 is a graph illustrating the topologies of a substrate measured every 5s during a known planarization process; FIGS. 4 to 7 are cross-sectional diagrams of a substrate during the successive steps of an embodiment of a planarization method according to the invention.

DESCRIPTION DETAILLEE Structure du substrat initial DETAILED DESCRIPTION Structure of the initial substrate

Le procédé d'amincissement selon l'invention est destiné à tout substrat semi-conducteur composé d'un substrat 30 recouvert d'une couche de recouvrement 40, le substrat 30 présentant des irrégularités de surface 32, comme décrit précédemment. A titre d'exemple, les irrégularités de surface 32 sont des lignes conductrices qui relient les composants que l'on souhaite intégrer directement à l'intérieur de la structure semi-conductrice. Ce sont ces lignes, légèrement en relief par rapport à la surface 34 du substrat, qui sont la principale contribution à la topologie de la surface du substrat 30. Leur épaisseur va d'une dizaine d'Angstrôms à quelques milliers d'Angstrôms. Le procédé selon l'invention s'applique tout particulièrement pour des 5 épaisseurs d'irrégularités de surface 32 de quelques centaines d'Angstrôms. Ce matériau conducteur, qui est avantageusement du cuivre pour sa très bonne conductivité, est généralement issu d'une couche initiale de cuivre recouvrant le substrat 30 et éliminée partiellement suivant un motif prédéterminé. De nombreuses techniques de gravures sélectives permettant cette élimination partielle sont connues de l'homme du métier. Alternativement, il est possible d'effectuer le dépôt d'une couche superficielle, de la graver sélectivement pour former des cavités, puis les remplir de cuivre, notamment en l'électrodéposant par électrolyse. L'invention n'est toutefois limitée à aucune de ces méthodes. Le substrat 30 peut être constitué de tous les matériaux utilisés habituellement dans l'industrie du semiconducteur, notamment à base de silicium (Si, SiC, SiGe), de verre, de céramique, ou d'un alliage métallique. The thinning process according to the invention is intended for any semiconductor substrate composed of a substrate 30 covered with a covering layer 40, the substrate 30 having surface irregularities 32, as described above. By way of example, the surface irregularities 32 are conductive lines that connect the components that one wishes to integrate directly inside the semiconductor structure. It is these lines, slightly raised in relation to the surface 34 of the substrate, which are the main contribution to the topology of the surface of the substrate 30. Their thickness ranges from about ten Angstroms to a few thousand Angstroms. The process according to the invention is particularly applicable for thicknesses of surface irregularities 32 of a few hundred Angstroms. This conductive material, which is advantageously copper for its very good conductivity, is generally derived from an initial layer of copper covering the substrate 30 and partially removed in a predetermined pattern. Many selective etching techniques allowing this partial elimination are known to those skilled in the art. Alternatively, it is possible to deposit a surface layer, to etch it selectively to form cavities, and then to fill them with copper, in particular by electrodepositing electrolysis. The invention is however not limited to any of these methods. The substrate 30 may consist of all the materials usually used in the semiconductor industry, in particular based on silicon (Si, SiC, SiGe), glass, ceramic, or a metal alloy.

Le choix du matériau pourra se faire en fonction des propriétés électriques voulues (isolant/conducteur) et des matériaux envisagés pour les couches supérieures, à l'appréciation de l'homme de l'art. La couche de recouvrement 40 qui recouvre le substrat 30 et les lignes conductrices qui forment les irrégularités 32, est quant à elle avantageusement isolante. Parmi les matériaux diélectriques, certains sont préférés, comme le tétraethoxysilane (TEOS) ou le silane, pour leurs propriétés physico-chimiques : ils peuvent être avantageusement déposés par PECVD. La PECVD, dépôt chimique en phase vapeur assisté par plasma (le sigle PECVD signifie plasma-enhanced chemical vapor deposition en terminologie anglo-saxonne) est une méthode connue de dépôt d'une fine couche sur un substrat à partir d'un état gazeux qui permet d'obtenir des faibles épaisseurs égales voire inférieures au micron. Ainsi, dans un mode de réalisation particulièrement avantageux, une couche de recouvrement 40 d'oxyde TEOS de 0.5 à 1 micron (selon l'épaisseur des irrégularités de surface) est déposée par PECVD à une température inférieure à 400°C afin de ne pas détériorer les composants recouverts. La diffusion du cuivre peut effectivement se produire à partir de 420°C. Comme expliqué précédemment et représenté sur les figures, les irrégularités de surface 32 engendrent les mêmes irrégularités de surface 5 42 pour la couche de recouvrement 40. The choice of the material can be made according to the desired electrical properties (insulator / conductor) and materials envisaged for the upper layers, to the appreciation of those skilled in the art. The covering layer 40 which covers the substrate 30 and the conductive lines which form the irregularities 32, is advantageously insulating. Of the dielectric materials, some are preferred, such as tetraethoxysilane (TEOS) or silane, for their physicochemical properties: they can be advantageously deposited by PECVD. PECVD, a plasma-enhanced chemical vapor deposition (PECVD), is a known method of depositing a thin layer on a substrate from a gaseous state that allows to obtain small thicknesses equal to or even less than one micron. Thus, in a particularly advantageous embodiment, a 0.5 to 1 micron TEOS oxide coating layer 40 (depending on the thickness of the surface irregularities) is deposited by PECVD at a temperature below 400 ° C. in order not to deteriorate the covered components. Copper diffusion can actually occur from 420 ° C. As previously explained and shown in the figures, the surface irregularities 32 generate the same surface irregularities 42 for the cover layer 40.

Dépôt de la couche sacrificielle Deposit of the sacrificial layer

Le procédé selon l'invention commence par le dépôt conforme d'une 10 couche sacrificielle 50 sur la couche de recouvrement 40. Par conforme, on entend que la surface de la couche sacrificielle 50 suit la topologie de la surface de la couche de recouvrement 40. En d'autres termes, les irrégularités de surface 42 engendrent à leur tour les mêmes irrégularités 52 pour la couche sacrificielle 50, comme représenté sur la figure 4. 15 L'épaisseur de cette couche sacrificielle 50 est avantageusement comprise entre 1 et 3 fois la hauteur des irrégularités de surface 32 du substrat 30, comptée depuis la surface 34. On comprend en effet qu'il faut être sûr d'au moins recouvrir les irrégularités 42 de la couche de recouvrement 40, mais il est inutile qu'elle soit trop épaisse puisque c'est une couche sacrificielle, 20 et donc vouée à être éliminée. Le matériau de la couche sacrificielle 50 doit être de nature différente de celle du matériau de la couche de recouvrement 40, et en particulier être au moins aussi résistante au polissage. Autrement dit, la couche sacrificielle 50 est constituée d'un matériau tel que la vitesse d'enlèvement de matière 25 de la couche sacrificielle 50 est inférieure ou égale à la vitesse d'enlèvement de matière de la couche de recouvrement 40 lors du polissage. Avantageusement, la vitesse d'enlèvement de matière par polissage de la couche sacrificielle 50 est 20% inférieure à la vitesse d'enlèvement de matière par polissage de la couche de recouvrement 40. 30 Cela permet, comme on le verra plus bas, un polissage sélectif très efficace sur les pics. The process according to the invention starts with the conformal deposition of a sacrificial layer 50 on the covering layer 40. By conforming means that the surface of the sacrificial layer 50 follows the topology of the surface of the covering layer 40 In other words, the surface irregularities 42 in turn generate the same irregularities 52 for the sacrificial layer 50, as shown in FIG. 4. The thickness of this sacrificial layer 50 is advantageously between 1 and 3 times the height of the surface irregularities 32 of the substrate 30, counted from the surface 34. It should be understood that it is necessary to be sure of at least covering the irregularities 42 of the covering layer 40, but it is useless for it to be too thick since it is a sacrificial layer, and therefore doomed to be eliminated. The material of the sacrificial layer 50 must be of a different nature from that of the material of the covering layer 40, and in particular be at least as resistant to polishing. In other words, the sacrificial layer 50 is made of a material such that the material removal rate of the sacrificial layer 50 is less than or equal to the material removal rate of the cover layer 40 during polishing. Advantageously, the rate of removal of material by polishing the sacrificial layer 50 is 20% lower than the material removal rate by polishing the covering layer 40. This allows, as will be seen below, a polishing selective very effective on the peaks.

Les matériaux avantageux pour la couche sacrificielle 50 sont des matériaux durs, mais facilement déposables en une couche mince, notamment, les oxydes, les nitrures et les oxynitrures de métaux comme l'aluminium, le silicium, ou encore le hafnium (AI2O3, AIN, Si3N4, SiON, HfO2...). Ces matériaux sont avantageusement déposés par PECVD, de la même manière que pour la couche de recouvrement 40. Ainsi, dans un mode de réalisation particulièrement préféré, la couche sacrificielle est constituée de nitrure de silicium Si3N4 d'une épaisseur voisine de 3000A et déposée par PECVD dans une gamme de température toujours inférieure à 400°C pour également ne pas détériorer les composants enterrés. The materials that are advantageous for the sacrificial layer 50 are hard materials that are easily deposited in a thin layer, in particular oxides, nitrides and oxynitrides of metals such as aluminum, silicon or hafnium (Al 2 O 3, AlN, Si3N4, SiON, HfO2 ...). These materials are advantageously deposited by PECVD, in the same way as for the covering layer 40. Thus, in a particularly preferred embodiment, the sacrificial layer consists of Si3N4 silicon nitride with a thickness of about 3000A and deposited by PECVD in a temperature range always below 400 ° C to also not damage the buried components.

Polissage Après le dépôt de la couche sacrificielle 50, un polissage est mis en oeuvre. Avantageusement ce polissage est un polissage mécano-chimique (CMP). Le polissage CMP, « Chemical-Mechanical Polishing » en terminologie anglo-saxonne consiste en un polissage hybride par la combinaison d'une action chimique et d'une force mécanique. Un tissu, le «pad », est appliqué avec pression sur la surface en rotation du matériau. Une solution chimique, le « slurry », avantageusement contenant des microparticules en suspension, typiquement des colloïdes, est appliquée sur le matériau. Le slurry vient circuler entre la surface et le pad et décuple l'efficacité du polissage. Polishing After the deposition of the sacrificial layer 50, polishing is carried out. Advantageously, this polishing is a chemical mechanical polishing (CMP). Polishing CMP, "Chemical-Mechanical Polishing" in English terminology consists of a hybrid polishing by the combination of a chemical action and a mechanical force. A fabric, the "pad", is applied with pressure to the rotating surface of the material. A chemical solution, "slurry", advantageously containing suspended microparticles, typically colloids, is applied to the material. The slurry circulates between the surface and the pad and increases the effectiveness of polishing.

La technologie CMP permet d'adapter avec précision les vitesses de polissage par le choix du couple slurry/pad en fonction du matériau à polir. En particulier, la vitesse d'enlèvement de matière du polissage mécano-chimique utilisé dans le procédé selon l'invention est avantageusement supérieure à 50 A/s pour la couche de recouvrement 40, et comprise entre 20 et 40 A/s pour la couche sacrificielle 50. Au début de l'étape de polissage, seule la couche sacrificielle 50 est attaquée. Conformément aux phénomènes présentés précédemment, une topologie résiduelle est maintenue au fur et à mesure du polissage, et ce jusqu'à ce que les irrégularités de surface 42 de la couche de recouvrement 40 soient atteintes. Le polissage permet alors un enlèvement de matière au moins aussi important au niveau des pics que des creux puisque les zones 42 sont exposées à l'étape de polissage sans que les zones 44 ne le soient. Cette situation intermédiaire est ainsi schématisée aux figures 5 puis 6. En continuant le polissage dans le cas où la couche de recouvrement 40 est en matériau moins résistant au polissage que celui de la couche sacrificielle 50, un phénomène appelé le «dishing » (de dish, assiette, en terminologie anglo-saxonne) peut survenir : l'enlèvement de matière au niveau des pics devient plus important qu'au niveau des creux, et des cuvettes apparaissent entre des reliquats 54 de la couche sacrificielle 50, comme l'on peut voir sur la figure 7. The CMP technology makes it possible to precisely adjust the polishing speeds by choosing the slurry / pad pair depending on the material to be polished. In particular, the material removal rate of the chemical mechanical polishing used in the process according to the invention is advantageously greater than 50 A / s for the covering layer 40, and between 20 and 40 A / s for the layer. At the beginning of the polishing step, only the sacrificial layer 50 is etched. In accordance with the phenomena presented above, a residual topology is maintained as the polishing proceeds, until the surface irregularities 42 of the covering layer 40 are reached. The polishing then allows a material removal at least as important at the peaks as the hollows since the zones 42 are exposed to the polishing step without the zones 44 are. This intermediate situation is thus schematized in FIGS. 5 and 6. Continuing the polishing in the case where the covering layer 40 is made of a material that is less resistant to polishing than that of the sacrificial layer 50, a phenomenon called the "dishing" (of dish , plate, in English terminology) may occur: the removal of material at the peaks becomes greater than at the level of the hollows, and cuvettes appear between the remains 54 of the sacrificial layer 50, as can be see figure 7.

En fonction du choix du matériau de la couche sacrificielle 50 et de son épaisseur, il est possible de retarder le dishing au maximum, et d'obtenir théoriquement un état de surface parfait lorsque la totalité de la couche superficielle 50 finit d'être éliminée par le polissage. Alternativement, le polissage est partiel. Afin de ne pas affecter et risquer d'endommager la couche de recouvrement 40, il est alors préférable de ne pas continuer le polissage et de s'arrêter alors qu'il reste toujours un reliquat de matière 54 de la couche sacrificielle 50 dans les creux 44 présents entre les irrégularités de surface 42 (qui ont toutefois déjà été éliminées à ce moment). Avantageusement, le polissage est continué jusqu'à ce que l'uniformité, caractérisée par la variation de l'épaisseur de la couche de recouvrement 40, soit en dessous de 5%, voire en dessous de 3%. Depending on the choice of the material of the sacrificial layer 50 and its thickness, it is possible to delay the maximum dishing, and theoretically obtain a perfect surface state when the entire surface layer 50 finishes being eliminated by polishing. Alternatively, the polishing is partial. In order not to affect and risk damaging the covering layer 40, it is then preferable not to continue the polishing and to stop while there is still a remainder of material 54 of the sacrificial layer 50 in the recesses 44 present between the surface irregularities 42 (which have however already been eliminated at this time). Advantageously, the polishing is continued until the uniformity, characterized by the variation of the thickness of the covering layer 40, is below 5%, or even below 3%.

Gravure Dans le cas d'un polissage partiel, on procède ensuite avantageusement à une élimination sélective des reliquats 54 de la couche30 sacrificielle 50, par exemple grâce à une gravure sélective. L'homme du métier saura adapter les chimies utilisées pour cette gravure aux matériaux des couches sacrificielle 50 et de recouvrement 40. Avantageusement, on utilisera de l'acide phosphorique (H3PO4) chaud, tout particulièrement si la couche sacrificielle est en nitrure de silicium. Cette étape permet de retirer les restes de la couche sacrificielle 50 sans affecter la couche de recouvrement 40, dont l'état de surface s'est remarquablement amélioré. Il est possible de réitérer le procédé d'aplanissement selon l'invention autant de fois que l'on souhaite si l'on veut améliorer encore davantage la topologie et atteindre l'état de surface parfait 41 de la figure 2. Avantageusement on réalise en dernier lieu une étape dite de « polissage miroir » (polissage au moyen de tissus souples) qui vise à réduire la micro rugosité à une valeur finale de l'ordre de l'Angstrôm (sur une taille de scan de 2 par 2 microns). Cette étape de polissage de finition conduit à un enlèvement de matière très faible (par exemple 200A) sans détériorer l'uniformité de la couche de recouvrement 40. Engraving In the case of partial polishing, the residues 54 of the sacrificial layer 50 are advantageously selectively removed, for example by means of selective etching. Those skilled in the art will be able to adapt the chemistries used for this etching to the materials of the sacrificial layer 50 and the covering layer 40. Advantageously, use will be made of hot phosphoric acid (H 3 PO 4), especially if the sacrificial layer is made of silicon nitride. This step makes it possible to remove the remains of the sacrificial layer 50 without affecting the covering layer 40, whose surface state has remarkably improved. It is possible to repeat the flattening method according to the invention as many times as desired if it is desired to further improve the topology and reach the perfect surface state 41 of FIG. 2. Advantageously, it is possible to lastly a step called "mirror polishing" (polishing with soft tissue) which aims to reduce the micro roughness to a final value of the order of Angstrom (on a scan size of 2 by 2 microns). This finishing polishing step leads to a very low material removal (for example 200A) without deteriorating the uniformity of the covering layer 40.

Utilisation du substrat aplani Une fois la surface du substrat ainsi préparée, on peut assembler par collage moléculaire ce substrat avec un autre, selon des techniques connues. Un recuit de renforcement de l'interface de collage peut être mis en oeuvre, à une température modérée inférieure à 400°C. L'un des deux substrats peut alors être aminci, mécaniquement et/ou chimiquement. Les étapes de finalisation des composants (formation des vias, interconnections, éventuelles superpositions d'autres couches) peuvent enfin se poursuivre de manière classiquement connue en soi. Use of the Flattened Substrate After the surface of the substrate thus prepared, this substrate can be assembled by molecular bonding with another, according to known techniques. Reinforcement annealing of the bonding interface may be carried out at a moderate temperature of less than 400 ° C. One of the two substrates can then be thinned, mechanically and / or chemically. The steps of finalizing the components (vias formation, interconnections, possible overlays of other layers) can finally continue in a manner conventionally known per se.

Claims

REVENDICATIONS1. A method of flattening a cover layer (40) of a substrate (30), the cover layer (40) having surface irregularities (42) corresponding to surface irregularities (32) of the substrate (30) , characterized in that it comprises steps of: (a) conformally depositing a sacrificial layer (50) on the cover layer (40); (b) polishing the sacrificial layer (50) and surface irregularities (42) of the cover layer (40), the sacrificial layer (50) being made of a material such as the material removal rate of the sacrificial layer (50) is less than or equal to the material removal rate of the cover layer (40) during polishing.

2. Method according to the preceding claim, wherein the polishing performed in step (b) is a chemical mechanical polishing.

3. Method according to one of claims 1 and 2, wherein the material removal rate of the polishing is greater than 50 A / s for the covering layer (40), and is between 20 and 40 A / s For the sacrificial layer (50).

4. Method according to one of the preceding claims, wherein the polishing performed in step (b) is a partial polishing, the remainders (54) of the sacrificial layer (50) being left in recesses 30 (44) present between the surface irregularities (42) of the covering layer (40).

5. Method according to the preceding claim, wherein the partial polishing is performed until the variation of the thickness of the covering layer (40) is less than 5%.

6. Method according to one of claims 4 and 5, further comprising a step (c) of selective removal of the remainders (54) of the sacrificial layer (50).

7. Method according to the preceding claim, wherein step (c) consists of an etching with phosphoric acid.

8. Method according to one of the preceding claims, wherein the covering layer (40) is made of a material selected from one of the following materials: tetraethoxysilane, silane.

9. Method according to one of the preceding claims, wherein the sacrificial layer (50) consists of an oxide, a nitride or an oxynitride, aluminum, silicon or hafnium.

The method according to one of claims 8 and 9, wherein the cover layer (40) and / or the sacrificial layer (50) is deposited by plasma-enhanced chemical vapor deposition at a temperature below 400 ° C. .

The method according to one of the preceding claims, wherein the surface irregularities (32) of the substrate (30) are remaining portions of a conductive layer initially covering the substrate (30) and partially removed.

12. Method according to the preceding claim, wherein the surface irregularities (32) consist of copper. 20 25 30 5

13. Method according to one of the preceding claims, wherein the substrate (30) is made of a material selected from one of the following materials: Si, SiC, SiGe, glass, a ceramic, a metal alloy.

14. Method according to one of the preceding claims, wherein the thickness of the sacrificial layer (50) is between 1 and 3 times the height of the surface irregularities (32) of the substrate (30).