FR2949031A1

FR2949031A1 - Method for synchronization of external event processes on e.g. synchronous time division multiplexing network, involves delaying event process at time during application of phase correction on signal representing event

Info

Publication number: FR2949031A1
Application number: FR0955496A
Authority: FR
Inventors: Du Fretay Tristan Halna; Pascal Rousseau; Kolli Yacine Smail El
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2009-08-04
Filing date: 2009-08-04
Publication date: 2011-02-11
Anticipated expiration: 2029-08-04
Also published as: FR2949031B1

Abstract

The method involves locating an event, and transmitting a signal representing the event and a time measured by a source, to a destination. Compensation of a phase difference between source subnetworks, by a destination subnetwork is measured. Phase correction is applied on the signal representing the event from the source. The destination delays an event process at a time equal to sum of the time measured by the source and the compensation of the phase difference for a source network, during application of the phase correction. Independent claims are also included for the following: (1) a device for synchronization of event processes on a network, comprising a signal transmitting unit (2) a computer program comprising instructions for performing a method for synchronization of event processes on a network (3) an information medium comprising instructions for performing a method for synchronization of event processes on a network.

Description

La présente invention concerne un procédé et un dispositif de synchronisation d'événements externes. Elle s'applique, en particulier, aux réseaux de communications multimédias et plus particulièrement aux réseaux de type TDM (acronyme de Time Division Multiplexing pour multiplexage par division temporelle) synchrones et les réseaux isochrones. On parle de réseaux synchrones lorsque les horloges d'un réseau sont strictement synchronisées en phase et en fréquence avec une horloge de référence. On peut citer à titre d'exemple les réseaux de télécommunication de type SDH (acronyme de Synchronous Digital Hierarchy pour hiérarchie numérique synchrone) ou les réseaux Audio/Vidéo domestiques pour le grand public basés sur l'interconnexion de plusieurs bus tel que définie par le standard IEEE1394.1-2004 appelé Standard for High Performance Serial Bus Bridges (standard pour passerelles de bus série haute performance). Il est à noter que, dans le cas où l'on observe une différence de phase relative constante, on parle de réseau mésochrone ( mesochronous , en anglais) bien que, par abus de langage, on utilise aussi le terme de synchrones . Un réseau de type TDM est un réseau permettant de véhiculer plusieurs canaux virtuels sur un même support de communication, par agrégation de canaux, en utilisant un multiplexage temporel sur les échantillons élémentaires de chacun de ces canaux. Ainsi, le temps est divisé en intervalles de temps ( time slot en anglais) de durée égale et fixe, successivement destinés aux différents canaux, pour transporter un échantillon élémentaire. Un cycle TDM comporte un intervalle de temps par canal virtuel, ou VC (pour virtuel chanel en anglais) véhiculé sur le support de communication. Ainsi, le cycle se répète avec de nouveaux échantillons élémentaires pour chacun des canaux virtuels. The present invention relates to a method and device for synchronizing external events. It applies, in particular, to multimedia communication networks and more particularly synchronous synchronous time division multiplexing (TDM) type networks and isochronous networks. We speak of synchronous networks when the clocks of a network are strictly synchronized in phase and in frequency with a reference clock. Examples of these are SDH-type telecommunication networks (acronym for Synchronous Digital Hierarchy) or home-based audio / video networks for the general public based on the interconnection of several buses as defined by the IEEE1394.1-2004 standard called Standard for High Performance Serial Bus Bridges (standard for high performance serial bus gateways). It should be noted that, in the case where we observe a constant relative phase difference, we speak of mesochronous network (mesochronous, in English) although, by misuse of language, we also use the term synchronous. A TDM type network is a network for conveying several virtual channels on the same communication medium, by channel aggregation, by using time multiplexing on the elementary samples of each of these channels. Thus, the time is divided into time slots (English time slot) of equal and fixed duration, successively intended for different channels, to carry an elementary sample. A TDM cycle comprises a time slot per virtual channel, or VC (for virtual chanel in English) carried on the communication medium. Thus, the cycle is repeated with new elementary samples for each of the virtual channels.

Un réseau de type TDM synchrone bénéficie donc des caractéristiques et propriétés d'un réseau de type TDM et d'un réseau de type synchrone. Un réseau isochrone est un réseau synchrone qui, comme le bus IEEE Standard 1394a-2000, est caractérisé par sa capacité à transmettre des échantillons élémentaires, ayant une taille différente par canal mais fixe dans le temps, à une fréquence appropriée en vue d'obtenir un débit d'information constant. On peut donc voir un réseau TDM synchrone comme un réseau isochrone dont tous les échantillons élémentaires ont la même taille et la même fréquence d'apparition sur le support de communication. La présente invention se rapporte plus particulièrement à un réseau synchrone adapté à la présentation simultanée soit d'une information sur plusieurs terminaux (application de type un-vers-plusieurs ou one-tomany en anglais) soit de plusieurs informations synchrones issues de plusieurs terminaux à destination d'un terminal commun (application de type plusieurs-vers-un ou many-to-one en anglais). La présente invention possède des applications dans les systèmes de capture multi-caméras et d'affichages distribués. Si, d'une manière générale, le domaine de la présente invention est celui des réseaux de communication synchrones, plus précisément, l'invention concerne une technique de présentation synchrone d'un évènement détecté de façon multiple au sein d'une interconnexion de réseaux de type TDM synchrones. Dans le cadre de l'invention, plusieurs sous-réseaux de type TDM synchrones, ou PAN (acronyme de Personal Area Network pour réseau local personnel) sont interconnectés par l'intermédiaire de PBN (acronyme de PAN Bridge Network pour réseau de passerelles PAN), afin de pouvoir établir des connexions et de pouvoir transmettre des données entre les terminaux hébergés par les différents sous-réseaux. A synchronous TDM type network therefore benefits from the characteristics and properties of a TDM type network and a synchronous type network. An isochronous network is a synchronous network which, like the IEEE Standard 1394a-2000 bus, is characterized by its ability to transmit elementary samples, having a different size per channel but fixed in time, at an appropriate frequency in order to obtain a constant flow of information. One can thus see a synchronous TDM network as an isochronous network of which all the elementary samples have the same size and the same frequency of appearance on the communication medium. The present invention relates more particularly to a synchronous network adapted to the simultaneous presentation of information on several terminals (application type one-to-many or one-tomany in English) or several synchronous information from several terminals to destination of a common terminal (application of many-to-one or many-to-one type in English). The present invention has applications in multi-camera capture systems and distributed displays. If, in a general manner, the field of the present invention is that of synchronous communication networks, more precisely, the invention relates to a synchronous presentation technique of a multiple-detected event within a network interconnection. synchronous TDM type. In the context of the invention, several synchronous TDM subnetworks, or PANs (acronym for Personal Area Network for Personal Area Network) are interconnected via PBN (acronym for PAN Bridge Network for PAN gateway network) , in order to establish connections and to be able to transmit data between the terminals hosted by the different subnets.

Chaque sous-réseau étant cadencé par un cycle TDM généré par une horloge qui lui est propre, lors de l'interconnexion, une technique de l'état de la technique consiste à passer par une étape transitoire afin de re- synchroniser les cycles TDM en phase, en asservissant l'horloge du sous-réseau esclave sur l'horloge du sous-réseau maître. Cependant, cette étape transitoire perturbe les cycles des sous-réseaux esclaves, et donc perturbe les échanges de données en cours sur le sous-réseau au moment de l'interconnexion. En effet, un cycle TDM peut être perdu, générant des débordements ou des manques dans les mémoires tampons utilisées pour le transfert. Pour palier cet inconvénient, l'invention se place dans le contexte où les horloges des sous-réseaux esclaves sont asservies sur celle du sous-réseau maître, par exemple en maintenant les décalages entre cycles TDM constants. Chaque cycle TDM de chaque sous-réseau à la même période, mais ils ne commencent pas simultanément. Dans le cadre de l'invention, certains sous-réseaux TDM hébergent une ou plusieurs sources audio/vidéo, et d'autres sous-réseaux TDM hébergent 15 une ou plusieurs destinations audio/vidéo. Par exemple, un ensemble de caméras filment une scène, et certains flux issus de ces caméras sont affichés sur un ou plusieurs écrans. Sur détection simultanée par toutes les caméras d'un évènement commun, on souhaite générer une action synchronisée au niveau des écrans. 20 La présente invention vise, notamment, à résoudre le problème suivant : dans un réseau composé de PAN, hébergeant plusieurs sources et destinations audio/vidéo, interconnectés par le biais d'un réseau fédérateur ( backbone network en anglais), les cycles TDM des PAN hébergeant les sources étant synchronisés en phase constante, et les cycles TDM des PAN 25 hébergeant les destinations étant éventuellement synchronisés en phase nulle, comment déclencher une action simultanée au niveau de plusieurs destinations, par un évènement commun détecté simultanément au niveau de plusieurs sources ? Dans l'état de la technique, la demande de brevet US 2005/0175037 30 décrit un réseau composé de plusieurs modules connectés entre eux par l'intermédiaire de fibres optiques et de communications radio. Les horloges des entrées et des sorties de chaque modules ne sont pas synchronisées, mais l'horloge applicative de sortie de réseau doit être synchronisée en phase nulle avec l'horloge applicative d'entrée du réseau. Pour ce faire, chaque module calcule une valeur de déphasage entre son horloge de sortie et son horloge d'entrée. Ces déphasages sont ensuite cumulés par le module de sortie afin d'alimenter une PLL (acronyme de Phase Loop Locked pour asservissement par verrouillage de phase) qui asservit l'horloge de sortie du réseau sur l'horloge d'entrée du réseau. Cette technique n'est pas applicable au problème à la base de la présente invention car elle ne décrit par comment synchroniser les instants de traitement des notifications d'évènement. Each subnetwork is clocked by a TDM cycle generated by a clock of its own, during interconnection, a technique of the state of the art consists of going through a transitional step to synchronize the TDM cycles in phase, slaving the slave subnetwork clock to the master subnet clock. However, this transient stage disrupts the cycles of the slave subnetworks, and thus disturbs the current data exchanges on the subnetwork at the time of the interconnection. Indeed, a TDM cycle can be lost, generating overflows or gaps in the buffers used for the transfer. To overcome this drawback, the invention is placed in the context where the slave sub-network clocks are slaved to that of the master subnet, for example by maintaining the shifts between constant TDM cycles. Each TDM cycle of each subnet at the same time, but they do not start simultaneously. In the context of the invention, some TDM subnetworks host one or more audio / video sources, and other TDM subnetworks host one or more audio / video destinations. For example, a set of cameras film a scene, and some streams from these cameras are displayed on one or more screens. On simultaneous detection by all cameras of a common event, we want to generate a synchronized action at the screens. The present invention aims, in particular, to solve the following problem: in a network composed of PANs, hosting several sources and audio / video destinations, interconnected via a backbone network (backbone network), the TDM cycles of PAN hosting the sources being synchronized in constant phase, and the TDM cycles of the NAPs hosting the destinations being possibly synchronized in the null phase, how to trigger a simultaneous action at the level of several destinations, by a common event detected simultaneously at the level of several sources? In the state of the art, patent application US 2005/0175037 describes a network composed of several modules connected to one another via optical fibers and radio communications. The clocks of the inputs and outputs of each module are not synchronized, but the network output application clock must be synchronized in zero phase with the network input application clock. To do this, each module calculates a phase shift value between its output clock and its input clock. These phase shifts are then accumulated by the output module to power a PLL (acronym for Phase Loop Locked for locking by phase lock) which slaves the output clock of the network on the input clock of the network. This technique is not applicable to the problem underlying the present invention because it does not describe how to synchronize the instants of processing event notifications.

La présente invention vise à remédier à ces inconvénients. A cet effet, selon un premier aspect, la présente invention vise un procédé de synchronisation de traitements d'événements sur un réseau comportant au moins deux sous-réseaux dit sources hébergeant chacun au moins une source de signal représentatif d'un événement et au moins deux sous-réseaux dit destinations hébergeant chacun au moins une destination dudit signal représentatif d'un événement, lesdits sous-réseaux présentant la même durée de cycle, caractérisé en ce qu'il comporte : - une étape de repérage d'événement, au cours de laquelle chaque source mesure une durée écoulée entre le début d'un cycle du sous-réseau source hébergeant ladite source et la détection d'un événement commun à plusieurs sources, - une étape de transmission, à chaque destination, d'un signal représentatif de l'événement et de ladite durée mesurée par chaque source, - une étape de mesure de compensation de différences de phases entre les sous-réseaux sources, par chaque sous-réseau destination et - à chaque réception, par une destination, d'un signal représentatif d'un événement en provenance d'une source, une étape d'application de correction de phase, au cours de laquelle ladite destination retarde le traitement dudit événement d'une durée égale à la somme - de ladite durée mesurée par ladite source et - de la compensation de différences de phases pour le réseau source hébergeant ladite source. The present invention aims to remedy these disadvantages. For this purpose, according to a first aspect, the present invention aims at a method for synchronizing event processing on a network comprising at least two so-called source subnetworks each hosting at least one signal source representative of an event and at least one two subnetworks said destinations each hosting at least one destination of said signal representative of an event, said subnetworks having the same cycle duration, characterized in that it comprises: - an event tracking step, during from which each source measures a time elapsed between the beginning of a cycle of the source subnet hosting said source and the detection of an event common to several sources, - a step of transmitting, to each destination, a representative signal of the event and of the duration measured by each source, - a phase difference compensation measurement step between the sub-networks es, by each destination subnet and - at each reception, by a destination, a signal representative of an event from a source, a phase correction application step, during which said destination delays processing of said event by a duration equal to the sum of said duration measured by said source and phase difference compensation for the source network hosting said source.

La présente invention offre l'avantage d'être transparente pour l'application finale, c'est-à-dire qu'aucun protocole particulier n'est à implémenter au niveau applicatif. De plus, la mise en oeuvre de la présente invention ne dépend pas du nombre de sous-réseaux connectés ni du nombre de destinations ou de sources. Elle s'adapte aux différentes topologies du réseau. La présente invention, telle qu'elle succinctement exposée ci-dessus s'applique notamment dans le contexte où les cycles des sous-réseaux hébergeant les destinations (cycles destinations) sont synchronisés en phase nulle, mais pas ceux des sous-réseaux hébergeant les sources. Avant de traiter une notification d'évènement reçue, on attend un délai composé d'une compensation des décalages entre les cycles des sources, et du temps séparant le début du cycle de la source et la détection de l'événement. La compensation des décalages entre les cycles des sous-réseaux hébergeant les sources (cycles sources) est calculée par chaque destination à l'initialisation du système. Lorsqu'un évènement est capté par un appareil (source audio/vidéo, par exemple), il est repéré par rapport au début du cycle en cours au moment de la détection. La valeur t d'un compteur, réinitialisé à chaque début de cycle, représente le temps séparant le début de cycle et l'événement. Une notification d'évènement composée de cette valeur t ainsi que du type d'évènement est ensuite insérée dans un ou plusieurs canaux virtuels de contrôle associés au flux de données audio/vidéo. Lors de la réception de cette notification d'évènement, à partir du début de cycle suivant la réception, on diffère le traitement de l'événement du délai précédemment cité. Les débuts de cycle des différents réseaux hébergeant les sources étant décalés, pour un même évènement chaque source mesure une valeur t différente. Ces différences sont équilibrées par l'application des compensations de différences de phases entre les sous-réseaux hébergeant les sources. The present invention offers the advantage of being transparent for the final application, that is to say that no particular protocol is to be implemented at the application level. In addition, the implementation of the present invention does not depend on the number of connected subnets nor the number of destinations or sources. It adapts to different topologies of the network. The present invention, as briefly described above, applies in particular in the context where the cycles of the subnetworks hosting the destinations (destination cycles) are synchronized in zero phase, but not those of the subnetworks hosting the sources. . Before processing a received event notification, a delay consisting of compensation for the offsets between the cycles of the sources, and the time between the beginning of the cycle of the source and the detection of the event is expected. Offset compensation between the cycles of the subnets hosting the sources (source cycles) is calculated by each destination at the initialization of the system. When an event is picked up by a device (audio / video source, for example), it is marked relative to the beginning of the current cycle at the time of detection. The value of a counter, reset at the beginning of each cycle, represents the time between the beginning of the cycle and the event. An event notification composed of this value t as well as the type of event is then inserted into one or more virtual control channels associated with the audio / video data stream. Upon receipt of this event notification, from the beginning of the cycle following the reception, the processing of the event of the aforementioned delay is delayed. The cycle starts of the different networks hosting the sources being shifted, for the same event each source measures a different value t. These differences are balanced by the application of phase difference offsets between the subnets hosting the sources.

Selon des caractéristiques particulières, l'étape de mesure de compensation de différences de phases entre des sous-réseaux hébergeant des sources comporte, pour chaque sous-réseau destination : - une étape de détermination du déphasage entre les fronts montants de cycle d'horloge dudit sous-réseau destination et les fronts montants de chaque sous-réseau source, - une étape d'élection d'un sous-réseau source dit de référence et - une étape de détermination du décalage entre des fronts montants entre le sous-réseau source de référence et chaque autre sous-réseau source. Selon des caractéristiques particulières, au cours de l'étape de transmission de ladite durée mesurée, chaque source effectue une insertion d'informations relatives à l'évènement dans un canal virtuel de contrôle de flux de données dédié, au contrôle de flux de données et suivant le même routage et les mêmes délais de transmission que les canaux virtuels de transmission de flux de données. Grâce à ces dispositions, la mesure est pertinente pour les notifications d'événement. Selon des caractéristiques particulières, le procédé objet de la présente invention, tel que succinctement exposé ci-dessus comporte, lors de la connexion de deux ports, chacun relié à un commutateur de sous-réseau, pour le port, dit esclave dont l'horloge est fournie par l'autre port, dit maître , une étape de génération de signal de synchronisation à destination du commutateur relié audit port esclave, en attendant, après réception par ledit port esclave d'un front montant en provenance dudit port maître, pendant une durée égale à une mesure de la durée entre un front montant d'un signal provenant du port maître et un front montant d'un signal provenant dudit commutateur. Les sous-réseaux sont ainsi synchrones et conservent une différence de phase constante. Selon des caractéristiques particulières, au cours de l'étape de mesure de compensation de différences de phases entre des sous-réseaux sources, chaque port pris dans l'ordre sur un chemin suivi par ledit signal représentatif d'un événement détermine une durée additionnelle à ladite mesure de compensation égale à la latence induite par le décalage des cycles subi lors de la traversée dudit port. La mesure est ainsi réalisée pour tous les ports du chemin suivi par les notifications d'événement. According to particular features, the phase difference compensation measurement step between subnetworks hosting sources comprises, for each destination subnet: a phase of determining the phase difference between the rising edges of the clock cycle of said destination subnetwork and the rising edges of each source subnetwork, - a step of selecting a so-called reference source subnetwork and - a step of determining the offset between rising edges between the source subnetwork of reference and each other source subnet. According to particular features, during the step of transmitting said measured duration, each source performs an insertion of information relating to the event into a dedicated virtual data flow control channel, the data flow control and following the same routing and transmission delays as the virtual data flow channels. Thanks to these provisions, the measure is relevant for event notifications. According to particular features, the method that is the subject of the present invention, as succinctly set forth above, comprises, when two ports are connected, each connected to a sub-network switch, for the port, called a slave whose clock is provided by the other port, said master, a step of generating synchronization signal to the switch connected to said slave port, meanwhile, after reception by said slave port of a rising edge from said master port, during a duration equal to a measurement of the duration between a rising edge of a signal from the master port and a rising edge of a signal from said switch. The subnets are thus synchronous and maintain a constant phase difference. According to particular features, during the step of compensating for phase differences between source subnetworks, each port taken in order on a path followed by said signal representative of an event determines an additional duration to said compensation measure equal to the latency induced by the offset of the cycles undergone during the crossing of said port. The measurement is thus carried out for all the ports of the path followed by the event notifications.

Selon des caractéristiques particulières, au cours de l'étape de mesure de compensation de différences de phases entre des sous-réseaux sources, chaque sous-réseau destination envoie un message de mesure de décalage à chaque sous-réseau source et chaque sous-réseau source envoie une réponse au message de mesure de décalage comportant un champ pour ladite mesure, audit sous-réseau destination sur ledit chemin, chaque port sur ledit chemin effectuant : - une étape de réception d'une réponse du port précédant sur ledit chemin, - une étape de mise à jour de la réponse, par ajout de la durée additionnelle mesurée par ledit port à la valeur déjà présente dans ledit champ et - une étape d'envoi de ladite réponse mise à jour au port suivant sur ledit chemin. Les mesures sont ainsi simultanées et effectuées dans l'ordre des ports rencontrés par une notification d'événement. Selon des caractéristiques particulières, l'étape de mesure de compensation de différences de phases entre des sous-réseaux sources comporte, pour chaque port sur ledit chemin, si le signal de synchronisation dudit port n'est pas en phase avec celui du commutateur auquel ledit port est connecté : - une étape de détermination si la réponse arrive dudit commutateur, - si la réponse n'arrive pas dudit commutateur : - si le décalage entre les cycles du port et dudit commutateur est inférieur à une valeur période du cycle ù intervalle de garde , la durée additionnelle est égale à la valeur d'une période de cycle additionnée à la valeur du décalage entre les cycles du port et du commutateur, - si le décalage entre les cycles du port et dudit commutateur est supérieur ou égal à une valeur période du cycle ù intervalle de garde , la durée additionnelle est égale à la valeur du décalage entre les cycles du port et du commutateur - si la réponse arrive du commutateur : - si le décalage entre les cycles du port et du commutateur est supérieur ou égal à la valeur intervalle de garde , la durée additionnelle est égale à la valeur de deux périodes de cycle moins la valeur du décalage entre les cycles du port et du commutateur et - si le décalage entre les cycles du port et du commutateur est inférieur à la valeur intervalle de garde , la durée additionnelle est égale à la valeur d'une période de cycle moins la valeur du décalage entre les cycles du port et du commutateur. Selon des caractéristiques particulières, le procédé objet de la présente invention, tel que succinctement exposé ci-dessus, comporte, en outre : - une étape de mesure de décalage temporel entre les débuts des cycles des sous-réseaux destinations et - une étape d'ajout dudit décalage à la somme de ladite durée mesurée et de la compensation de différence de phase pour le réseau source hébergeant ladite source pour former un retard mis en oeuvre par chaque destination pour retarder le traitement de l'événement. La présente invention s'applique ainsi aussi au contexte dans lequel les cycles destinations sont aussi synchronisés en phase constante mais non nulle, des compensations supplémentaires palliant les décalages existant entre les débuts des cycles destinations. La détermination, par chaque source, d'une compensation des décalages entre cycles destination, vu depuis une source, fourni un délai appliqué au niveau des destinations, entre le début du cycle de traitement de l'évènement et le traitement lui-même. On garantit ainsi un traitement simultané d'une notification d'événement même dans le cas où les cycles destination ne sont pas synchronisés en phase nulle. According to particular features, during the phase difference compensation measurement step between source subnetworks, each destination subnet sends an offset measurement message to each source subnet and each source subnet. sends a response to the offset measurement message including a field for said measurement, to said destination subnet on said path, each port on said path performing: a step of receiving a response from the preceding port on said path; step of updating the response, by adding the additional duration measured by said port to the value already present in said field and - a step of sending said updated response to the next port on said path. The measurements are thus simultaneous and performed in the order of the ports encountered by an event notification. According to particular features, the phase difference compensation measurement step between source sub-networks comprises, for each port on said path, whether the synchronization signal of said port is not in phase with that of the switch to which said port is connected: - a step of determining if the response arrives from said switch, - if the response does not arrive from said switch: - if the offset between the cycles of the port and said switch is less than a period value of the cycle - interval of guard, the additional duration is equal to the value of a cycle period added to the value of the offset between the cycles of the port and the switch, - if the offset between the cycles of the port and said switch is greater than or equal to a value period of the guard interval cycle, the additional duration is equal to the value of the offset between the port and switch cycles - if the response comes from the switch: - if the offset between the port and switch cycles is greater than or equal to the guard interval value, the additional duration is equal to the value of two cycle periods minus the offset value between the port and switch cycles. switch and - if the offset between the port and switch cycles is less than the guard interval value, the additional duration is equal to the value of one cycle period minus the offset value between the port and switch cycles . According to particular features, the method which is the subject of the present invention, as succinctly set forth above, further comprises: a time offset measurement step between the beginnings of the cycles of the destination sub-networks and a step of adding said offset to the sum of said measured duration and the phase difference compensation for the source network hosting said source to form a delay implemented by each destination to delay the processing of the event. The present invention thus also applies to the context in which the destination cycles are also synchronized in constant but non-zero phase, additional compensations overcoming the discrepancies existing between the beginnings of the destination cycles. The determination, by each source, of a compensation of the offsets between destination cycles, seen from a source, provides a delay applied at the destination level, between the beginning of the treatment cycle of the event and the processing itself. This ensures a simultaneous processing of an event notification even if the destination cycles are not synchronized in zero phase.

Selon des caractéristiques particulières, l'étape de mesure de décalage temporel entre les débuts des cycles des sous-réseaux destinations est effectuée par chaque sous-réseau source et, au cours de l'étape d'ajout, on ajoute ledit décalage mesuré par la source ayant émis le signal représentatif de l'événement. Selon des caractéristiques particulières, au cours de l'étape de mesure de décalage temporel entre les débuts des cycles des sous-réseaux destinations, ladite mesure est déterminée par rapport au décalage temporel le plus important avec le cycle de ladite source. According to particular features, the time offset measurement step between the beginnings of the cycles of the destination subnets is performed by each source subnet and, during the adding step, said offset measured by the source that emitted the signal representative of the event. According to particular characteristics, during the time offset measurement step between the beginnings of the cycles of the destination sub-networks, said measurement is determined with respect to the most important time offset with the cycle of said source.

Ainsi, préférentiellement, on aligne ces compensations sur la plus longue, ce qui réduit le retard appliqué à toutes les notifications d'évènement. Selon des caractéristiques particulières, au cours de l'étape de mesure de décalage temporel entre les débuts des cycles des sous-réseaux destinations : - chaque sous-réseau source émet un message de cumul de décalage vers chaque destination, - chaque port pris dans l'ordre sur un chemin suivi par ledit message de cumul de décalage détermine une durée additionnelle à ladite mesure égale à la latence induite par la traversée dudit port et - à réception du message de cumul de décalage, chaque sous-réseau destination retourne une réponse vers ledit sous-réseau source, ladite réponse contenant le cumul ainsi déterminé. La mesure du cumul est ainsi réalisée pour tous les ports, dans l'ordre du chemin suivi par les notifications d'événement. Thus, preferentially, these compensations are aligned on the longest, which reduces the delay applied to all event notifications. According to particular features, during the time offset measurement step between the beginnings of the cycles of the destination subnets: each source subnet transmits an offset cumulative message to each destination, each port taken in order on a path followed by said shift accumulation message determines a duration additional to said measurement equal to the latency induced by the crossing of said port and - upon receipt of the shift accumulation message, each destination subnet returns a response to said source subnet, said response containing the cumulation thus determined. The cumulation measurement is thus performed for all the ports, in the order of the path followed by the event notifications.

Selon un deuxième aspect, la présente invention vise un dispositif de synchronisation de traitements d'événements sur un réseau comportant au moins deux sous-réseaux dit sources hébergeant chacun au moins une source de signal représentatif d'un événement et au moins deux sous-réseaux dit destinations hébergeant chacun au moins une destination dudit signal 3o représentatif d'un événement, lesdits sous-réseaux présentant la même durée de cycle, caractérisé en ce qu'il comporte : - un moyen de repérage d'événement, au cours de laquelle chaque source mesure une durée écoulée entre le début d'un cycle du sous-réseau source hébergeant ladite source et la détection d'un événement commun à plusieurs sources, - un moyen de transmission, à chaque destination, d'un signal représentatif de l'événement et de ladite durée mesurée par chaque source, - un moyen de mesure de compensation de différences de phases entre les sous-réseaux sources, par chaque sous-réseau destination et - un moyen d'application de corrections de phase adapté, à chaque réception, par une destination, d'un signal représentatif d'un événement en provenance d'une source, à appliquer une correction de phase pour retarder le traitement dudit événement d'une durée égale à la somme - de ladite durée mesurée pour ladite source et - de la compensation de différence de phase pour le réseau source hébergeant ladite source. Selon des caractéristiques particulières, le dispositif objet de la présente invention, tel que succinctement exposé ci-dessus comporte, en outre : - un moyen de mesure de décalage temporel entre les débuts des cycles des sous-réseaux destinations et - un moyen d'ajout dudit décalage à la somme de ladite durée mesurée et de la compensation de différence de phase pour le réseau source hébergeant ladite source pour former un retard mis en oeuvre par chaque destination pour retarder le traitement de l'événement. According to a second aspect, the present invention aims at a device for synchronizing event processing on a network comprising at least two so-called source subnetworks each hosting at least one signal source representative of an event and at least two subnetworks said destinations each hosting at least one destination of said signal 3o representative of an event, said sub-networks having the same cycle duration, characterized in that it comprises: an event tracking means, during which each source measures a time elapsed between the beginning of a cycle of the source subnet hosting said source and the detection of an event common to several sources, - means for transmitting, at each destination, a signal representative of the source event and of said duration measured by each source, - a means for measuring phase difference compensation between the source sub-networks, by each the destination subnetwork; and a means for applying phase corrections adapted, at each reception, by a destination, of a signal representative of an event coming from a source, to apply a phase correction to delay processing said event of a duration equal to the sum of said measured duration for said source and phase difference compensation for the source network hosting said source. According to particular features, the device that is the subject of the present invention, as succinctly set forth above, further comprises: a means for measuring the time shift between the beginnings of the cycles of the destination subnetworks and a means for adding said offset to the sum of said measured duration and the phase difference compensation for the source network hosting said source to form a delay implemented by each destination to delay the processing of the event.

Selon un troisième aspect, la présente invention vise un programme d'ordinateur chargeable dans un système informatique, ledit programme contenant des instructions permettant la mise en oeuvre du procédé objet de la présente invention, tel que succinctement exposé ci-dessus. Selon un quatrième aspect, la présente invention vise un support d'informations lisibles par un ordinateur ou un microprocesseur, amovible ou non, conservant des instructions d'un programme informatique, caractérisé en ce qu'il permet la mise en oeuvre du procédé objet de la présente invention, tel que succinctement exposé ci-dessus. Les avantages, buts et caractéristiques de ce dispositif, de ce programme d'ordinateur et de ce support d'information étant similaires à ceux du procédé objet de la présente invention, tel que succinctement exposé ci- dessus, ils ne sont pas rappelés ici. D'autres avantages, buts et caractéristiques de la présente invention ressortiront de la description qui va suivre, faite, dans un but explicatif et nullement limitatif en regard des dessins annexés, dans lesquels : - la figure 1 représente, schématiquement, une application pour laquelle peut être mise en oeuvre la présente invention, - la figure 2 représente, schématiquement, un mode de réalisation particulier du dispositif objet de la présente invention, dans un commutateur TDM, - les figures 3a et 3b représentent, sous forme de schéma-blocs, un port de communication de type Interconnect , - la figure 4 représente, sous forme d'un logigramme, une initialisation d'un module de gestion de décalages illustré en figure 3a, - les figures 5a et 5b représentent, sous forme de logigrammes, une mesure du décalage et une génération d'un signal SDPC décalé, - les figures 6a et 6b représentent, sous forme de logigrammes, un algorithme de fonctionnement d'une mémoire tampon illustrée en figure 3b, - les figures 7a et 7b représentent, sous forme d'un logigramme, un algorithme de fonctionnement d'une mémoire tampon illustrée en figure 3b, - la figure 8 représente des compensations à effectuer dans le cas où les cycles TDM destinations sont synchronisés en phase nulle, - les figures 9a et 9b représentent, sous forme de logigrammes, un algorithme mis en oeuvre sur un noeud de réseau hébergeant une destination, - la figure 10 représente, sous forme d'un logigramme, un algorithme mis en oeuvre sur des noeuds adaptateurs connectés à des noeuds hébergeant des sources, - la figure 11 représente, sous forme d'un logigramme, des étapes d'un traitement de messages de cumul de décalage par des ports, - la figure 12 représente, sous forme d'un logigramme, des étapes de génération de notification d'événement, - la figure 13 représente, sous forme d'un logigramme, des étapes de transmission des informations d'événement, - la figure 14 représente, sous forme d'un logigramme, une application de compensations calculées, - la figure 15 représente, sous forme d'un logigramme, dans le cas 10 de destinations en phase constante, des étapes de compensation des décalages TDM de noeuds destinations et - la figure 16 représente, sous forme d'un logigramme, dans le cas destinations en phase constante, des étapes de ré-alignement et de compensation des décalages TDM de noeuds sources. 15 La figure 1 présente un exemple d'utilisation de l'invention. Un ensemble de cameras 112 à 116 et de micros 107 à 111 capturent une scène dans laquelle se déplace un sujet 106. Les caméras 112 à 116, synchronisées par un signal de synchronisation 117, sont connectées chacune à un sous-réseau PAN, respectivement 119 à 123 (par l'intermédiaire de noeuds 20 adaptateurs non représentés), eux-mêmes interconnectés, par l'intermédiaire d'un ensemble de PBN 118, afin de pouvoir établir des connexions et de pouvoir transmettre des données entre les terminaux hébergés par les différents sous-réseaux. Sont aussi interconnectés à cet ensemble de PBN, deux PAN 124 et 125 auxquels sont rattachés (par l'intermédiaire de noeuds 25 adaptateurs non représentés) deux écrans 126 et 127. Un ensemble de capteurs 100 à 104 permet de suivre les déplacements d'un sujet 106. En fonction du statut de ces capteurs 100 à 104, les données issues d'un sous-ensemble de deux couples caméra-micro sont routées et affichées sur les deux écrans 126 et 127. 30 Par exemple, lorsque le sujet 106 se trouve entre les capteurs 101 et 102, les données issues de la caméra 113 sont routées vers le PAN 124 et affichées sur l'écran 126, et celles issues de la caméra 114 sont routées vers le PAN 125 et affichées sur l'écran 127. Le passage du sujet 106 vers la zone située entre les capteurs 102 et 103 génère un évènement intercepté par les noeuds adaptateurs connectés aux cameras, notamment les cameras 113 et 114. Chaque noeud adaptateur connecté à une camera émet une notification d'événement qui est transmise, en association avec le contrôle du flux de données audio/vidéo. Les noeuds adaptateurs liés aux écrans 126 et 127 reçoivent donc les notifications d'événement générées par les noeuds adaptateurs liés respectivement aux caméras 113 et 114. Le traitement simultané des ces évènements provoque le routage et l'affichage simultané des données issues des caméras 114 et 115 vers les écrans 126 et 127 respectivement. En référence à la figure 2, nous allons maintenant décrire un dispositif de communication 200 qui implémente la présente invention telle que mise en oeuvre dans les équipements d'interconnexion PBN et les noeuds adaptateurs. Ce dispositif de communication 200 comporte un bus interne 201 permettant l'échange d'information entre des composants référencés 202 à 207. Une unité centrale 202 permet l'exécution des instructions d'un programme sauvegardé dans une mémoire non programmable 204 ou sur un système de mémorisation non volatile 206, comme par exemple un disque dur. Ce programme contient, notamment, des instructions pour exécuter tout ou partie des étapes des organigrammes décrits plus loin. La mémoire non volatile 206 contient aussi les données de configuration qui peuvent être mises à jour par l'utilisateur grâce à une interface 205. Une mémoire vive ( RAM ) 203 est la mémoire principale d'une l'unité centrale 202 qui y exécute les instructions du programme après leur transfert en provenance de la mémoire non programmable 204 ou de la mémoire non volatile 206, après la mise sous tension. Le dispositif de communication 200 dispose d'une interface de connectivité locale 209 adaptée à connecter des équipements audio/vidéo comme, par exemple, une interface HDMI (acronyme de High Definition Multimedia Interface pour, en français, Interface Multimédia Haute Définition). According to a third aspect, the present invention is directed to a computer program that can be loaded into a computer system, said program containing instructions for implementing the method that is the subject of the present invention, as briefly described above. According to a fourth aspect, the present invention aims at a support of information readable by a computer or a microprocessor, removable or not, retaining instructions of a computer program, characterized in that it allows the implementation of the method object of the present invention as succinctly set forth above. Since the advantages, aims and characteristics of this device, of this computer program and of this information carrier are similar to those of the method that is the subject of the present invention, as briefly described above, they are not recalled here. Other advantages, aims and features of the present invention will emerge from the description which follows, made for an explanatory and non-limiting purpose with reference to the appended drawings, in which: FIG. 1 represents, schematically, an application for which 2 is a schematic representation of a particular embodiment of the device that is the subject of the present invention, in a TDM switch; FIGS. 3a and 3b represent, in block diagram form, an interconnect type communication port; FIG. 4 represents, in the form of a logic diagram, an initialization of an offset management module illustrated in FIG. 3a; FIGS. 5a and 5b represent, in the form of logic diagrams, a measurement of the offset and generation of an offset SDPC signal; FIGS. 6a and 6b represent, in the form of logic diagrams, an operating algorithm of a memory 3b, FIGS. 7a and 7b represent, in the form of a logic diagram, an operating algorithm of a buffer memory illustrated in FIG. 3b; FIG. 8 represents compensations to be made in the case where the FIG. TDM cycles destinations are synchronized in zero phase, - Figures 9a and 9b represent, in the form of logic, an algorithm implemented on a network node hosting a destination, - Figure 10 represents, in the form of a logic diagram, a algorithm implemented on adapter nodes connected to nodes hosting sources; FIG. 11 represents, in the form of a logic diagram, steps of processing of accumulated shift messages by ports; FIG. , in the form of a logic diagram, steps of generation of event notification, - FIG. 13 represents, in the form of a logic diagram, stages of transmission of the event information, - FIG. represents, in the form of a logic diagram, an application of calculated compensations; - FIG. 15 represents, in the form of a logic diagram, in the case of destinations in constant phase, steps of compensation of the TDM offsets of destination nodes and - FIG. 16 represents, in the form of a logic diagram, in the case of constant phase destinations, steps of re-alignment and compensation of TDM offsets of source nodes. Figure 1 shows an example of use of the invention. A set of cameras 112 to 116 and microphones 107 to 111 capture a scene in which a subject 106 moves. Cameras 112 to 116, synchronized by a synchronization signal 117, are each connected to a PAN subarray 119, respectively. 123 (via not shown adapters nodes), themselves interconnected, via a set of PBN 118, in order to establish connections and to be able to transmit data between the terminals hosted by them. different subnets. Also interconnected to this set of PBN, two PAN 124 and 125 which are attached (via not shown adapter nodes) two screens 126 and 127. A set of sensors 100 to 104 can track the movements of a As a function of the status of these sensors 100 to 104, data from a subset of two camera-microphone pairs are routed and displayed on both screens 126 and 127. For example, when subject 106 located between the sensors 101 and 102, the data from the camera 113 is routed to the PAN 124 and displayed on the screen 126, and those from the camera 114 are routed to the PAN 125 and displayed on the screen 127. The passage of the subject 106 to the area between the sensors 102 and 103 generates an event intercepted by the adapter nodes connected to the cameras, in particular the cameras 113 and 114. Each adapter node connected to a camera issues a notification of which is transmitted, in combination with the control of the audio / video data flow. The adapter nodes linked to the screens 126 and 127 thus receive the event notifications generated by the adapter nodes respectively linked to the cameras 113 and 114. The simultaneous processing of these events causes the routing and the simultaneous display of the data coming from the cameras 114 and 115 to the screens 126 and 127 respectively. With reference to FIG. 2, we will now describe a communication device 200 that implements the present invention as implemented in the PBN interconnection equipment and the adapter nodes. This communication device 200 includes an internal bus 201 enabling the exchange of information between components referenced 202 to 207. A central unit 202 allows the execution of the instructions of a program stored in a non-programmable memory 204 or on a system nonvolatile storage 206, such as a hard disk. This program contains, in particular, instructions for executing all or part of the steps of the flowcharts described below. The nonvolatile memory 206 also contains the configuration data that can be updated by the user through an interface 205. A random access memory (RAM) 203 is the main memory of a central processing unit 202 which executes thereon. program instructions after their transfer from the non-programmable memory 204 or the non-volatile memory 206, after turning on the power. The communication device 200 has a local connectivity interface 209 adapted to connect audio / video equipment such as, for example, an HDMI interface (acronym for High Definition Multimedia Interface for, in French, High Definition Multimedia Interface).

Le dispositif de communication 200 dispose aussi d'une connectivité étendue vers un réseau TDM par l'intermédiaire d'un module d'interface 208 qui met en forme les informations devant être échangées entre le bus interne (en provenance ou à destination d'une application s'exécutant sur l'unité centrale 202) ou l'interface de connectivité locale et les ports de communication 210, 211 et 212 avec le réseau TDM. Le module de commutation 207 réalise notamment des opérations de filtrage et d'établissement de circuits ( routage ) entre les ports de communication 210, 211 et 212 et le module d'interface 208. Le module de commutation 207 est configurable par l'unité centrale 202, par l'intermédiaire du bus interne 206. Le module d'interface 208 est un port de communication qui permet l'adaptation de trafic (par exemple en effectuant des opérations de segmentation et de ré-assemblage) avec les applications, alors que les ports de communication 210, 211 et 212 se limitent à émettre et recevoir les informations de manière adéquate sur un médium. Le nombre de ports de communication ainsi que le nombre de modules d'interface 208 dans la présente description, respectivement fixés à 3 et 1, ne sont en aucune manière limitatives et sont, au contraire, dimensionnés en fonction des caractéristiques du système. Dans la suite de la description, on utilise indifféremment les termes de commutateur ou de dispositif de communication de type commutateur tel que décrit au regard de la figure 2. Le schéma-bloc de la figure 3a représente un exemple de port de communication 210 qui permet de réaliser une liaison d'interconnexion série (appelée aussi Interconnect ). Une liaison d'interconnexion est obtenue en reliant, en point à point, deux ports de communication à l'aide d'un câble qui transporte des signaux 320 à 326. Les données issues du commutateur 207 sont, dans un premier temps, stockées dans une mémoire tampon 314 avant d'être encapsulées par un bloc fonctionnel 301, pour former une trame de données, et avant d'être sérialisées et encodées par un bloc fonctionnel 302. Les données ainsi mises en forme sont ensuite transférées dans une mémoire tampon ( buffer ) d'émission LVDS (acronyme de Low Voltage Differential Signaling pour signalisation par faible tension différentielle) 305 offrant une transmission haut débit par l'intermédiaire d'un signal Data_out 321. The communication device 200 also has extended connectivity to a TDM network via an interface module 208 which formats the information to be exchanged between the internal bus (from or to a destination). application running on the CPU 202) or the local connectivity interface and the communication ports 210, 211 and 212 with the TDM network. The switching module 207 performs notably filtering and circuit establishment (routing) operations between the communication ports 210, 211 and 212 and the interface module 208. The switching module 207 is configurable by the central unit 202, via the internal bus 206. The interface module 208 is a communication port that allows the adaptation of traffic (for example by performing segmentation and re-assembly operations) with the applications, while the communication ports 210, 211 and 212 are limited to transmitting and receiving the information adequately on a medium. The number of communication ports as well as the number of interface modules 208 in the present description, respectively set at 3 and 1, are in no way limiting and are, on the contrary, sized according to the characteristics of the system. In the remainder of the description, the terms commutator or switch-type communication device are used interchangeably as described with reference to FIG. 2. The block diagram of FIG. 3a represents an example of communication port 210 which allows to make a serial interconnection link (also called Interconnect). An interconnection link is obtained by connecting, in point-to-point, two communication ports by means of a cable which carries signals 320 to 326. The data coming from the switch 207 is, initially, stored in a buffer memory 314 before being encapsulated by a function block 301, to form a data frame, and before being serialized and encoded by a function block 302. The data thus formatted are then transferred to a buffer memory ( LVDS (Low Voltage Differential Signaling) 305 providing high speed transmission via a Data_out signal 321.

La chaîne de réception de ce port de communication 210 réalise les opérations successives inverses, à savoir la réception de données à travers le signal Data_in 322 dans la mémoire tampon ( buffer ) de réception LVDS 305, une opération inverse dite de dé-sérialisation et de décodage, par un bloc fonctionnel 304, et finalement extraction des données par un bloc fonctionnel 303. Ces données sont ensuite remises, par l'intermédiaire d'une mémoire tampon 315, au commutateur 207 suivant les mécanismes tels que décrit au regard de la figure 3b. On note que le signal CLK p/n 320 relié à la mémoire tampon LVDS 305 est l'horloge bit (horloge de cadencement des données par bit de données) des données émises ou reçues sur les signaux 321 et 322. Le signal 320 est configurable en entrée ou en sortie, en fonction de la distribution d'horloge configurée par l'utilisateur. Ce port de communication possède un module de signalisation 310 permettant d'échanger des informations de contrôle avec le port distant, ou maître, de l'Interconnect. Un bloc fonctionnel 311 applique une sérialisation avant émission sur le signal CTL_OUT 323. En réception, on réalise l'opération inverse de dé-sérialisation 312 sur le signal CTL_IN 324, pour traitement par le module de signalisation 310. Ce module de signalisation 310 contribue, notamment, à la diffusion de l'information pour la distribution de l'horloge dans le réseau, et à la vérification que la liaison entre les deux ports de communication connectés en point à point est toujours active. Le port de communication 210 permet, par l'intermédiaire du module de gestion de décalage TDM 313, la délivrance du signal d'horloge de référence du cycle TDM issue du commutateur 207 sous forme d'un signal de sortie SDPC_OUT 326. Il permet aussi la délivrance, à ce même commutateur 207, du signal d'horloge de référence du cycle TDM reçu du commutateur distant (par l'intermédiaire de l'Interconnect) sous forme d'un signal SDPC_IN 325. En fonction de la distribution d'horloge configurée par l'utilisateur, un seul de ces deux signaux est pris comme référence. Le schéma-bloc de la figure 3b présente plus en détails le fonctionnent des mémoires tampons 314 et 315 et du module de gestion de décalage TDM 313. Ces éléments permettent la transmission des données, malgré le décalage pouvant exister entre les signaux SDPC provenant du commutateur 207 et ceux provenant du port distant, ou maître, de l'Interconnect. Dans le cas où le commutateur 207 fournit l'horloge TDM à l'Interconnect par le port courant de l'Interconnect, le signal SDPC_décalés 338 vaut faux , ce qui signifie qu'il n'existe pas de décalage entre les signaux SDPC du commutateur connecté au port courant de l'Interconnect et ceux de l'Interconnect. Les données sont alors échangées entre les modules d'encapsulation et de dé-encapsulation 301 et 303, d'une part, et le commutateur 207, d'autre part, sans passer par les mémoires tampons 314 et 315. De même, les signaux SDPC_IN 325 et In_SDPC 337 ne sont pas modifiés par le module de gestion de décalage TDM 313. Dans les cas où l'horloge TDM est fournie à l'Interconnect par le port distant, ou maître, de l'Interconnect, un décalage existe entre le signal SDPC reçu par le port depuis l'Interconnect et le signal reçu par le port depuis le commutateur (connecté au port local, ou esclave, de l'Interconnect). Le signal SDPC_décalés 338 vaut alors vrai . Le signal In_SDPC 336 à destination du commutateur est donc généré par un bloc fonctionnel 333 selon l'algorithme détaillé en regard de la figure 5b, sur la base du signal SDPC IN 325 et du décalage mesuré par un bloc fonctionnel 334. Le signal SDPC_OUT 326 reçoit une copie du signal IN_SDPC 325. De plus, la mémoire tampon 314 reçoit et stocke une trame TDM en provenance du commutateur 207 à chaque front montant du signal In_SDPC 336 correspondant au cycle TDM du commutateur 207. Une 3o trame TDM est constituée de l'agrégation des canaux virtuels de données destinées à être transmises du commutateur vers le port considéré pendant un cycle TDM (et vice versa, c'est-à-dire qu'il y a une trame TDM par sens de communication). Cette même trame TDM est ensuite délivrée au module 301 sur le front montant du signal SDPC_IN 325 correspondant au cycle TDM de l'Interconnect. De même, la mémoire tampon 315 reçoit et stocke une trame TDM en provenance de l'Interconnect à chaque front montant du signal SDPC_IN 325 correspondant au cycle TDM de l'Interconnect. Cette même trame TDM est ensuite délivrée au commutateur sur le front montant du signal In_SDPC 336 correspondant au cycle TDM du commutateur. Les mémoires tampons 314 et 315 fonctionnent suivant l'algorithme détaillé en regard des figures 6 et 7. Le multiplexeur 330 permet d'envoyer vers le module d'encapsulation 301 les données en provenance soit du commutateur 207 si le signal SDPC_décalés 338 vaut faux, soit de la mémoire tampon 314 sinon. The reception chain of this communication port 210 carries out the inverse successive operations, namely the reception of data through the Data_in signal 322 in the LVDS reception buffer buffer 305, an inverse operation called de-serialization and de-serialization. decoding, by a function block 304, and finally extraction of the data by a functional block 303. These data are then delivered, via a buffer memory 315, to the switch 207 according to the mechanisms as described with reference to FIG. 3b. Note that the CLK p / n 320 signal connected to the LVDS buffer 305 is the bit clock (data bit clock of data) of the data transmitted or received on the signals 321 and 322. The signal 320 is configurable input or output, depending on the user-configured clock distribution. This communication port has a signaling module 310 for exchanging control information with the remote or master port of the Interconnect. A functional block 311 applies a serialization before transmission on the CTL_OUT signal 323. In reception, the reverse de-serialization operation 312 is carried out on the CTL_IN signal 324, for processing by the signaling module 310. This signaling module 310 contributes in particular, the dissemination of information for the distribution of the clock in the network, and the verification that the connection between the two communication ports connected in point-to-point is still active. The communication port 210 allows, via the TDM shift management module 313, the delivery of the reference clock signal of the TDM cycle from the switch 207 as an output signal SDPC_OUT 326. It also allows delivering, to this same switch 207, the reference clock signal of the TDM cycle received from the remote switch (via the Interconnect) in the form of a signal SDPC_IN 325. As a function of the clock distribution configured by the user, only one of these two signals is taken as a reference. The block diagram of FIG. 3b shows in more detail the operation of the buffers 314 and 315 and the TDM shift management module 313. These elements allow the transmission of the data, despite the difference that may exist between the SDPC signals coming from the switch. 207 and those from the remote port, or master, of the Interconnect. In the case where the switch 207 provides the TDM clock to the Interconnect through the current port of the Interconnect, the signal SDPC_decaled 338 is false, which means that there is no offset between the SDPC signals of the switch. connected to the current port of the Interconnect and those of the Interconnect. The data is then exchanged between the encapsulation and de-encapsulation modules 301 and 303, on the one hand, and the switch 207, on the other hand, without passing through the buffers 314 and 315. Similarly, the signals SDPC_IN 325 and In_SDPC 337 are not modified by the TDM 313 offset management module. In cases where the TDM clock is supplied to the Interconnect by the remote or master port of the Interconnect, there is a discrepancy between the SDPC signal received by the port from the Interconnect and the signal received by the port from the switch (connected to the local or slave port of the Interconnect). The signal SDPC_décalés 338 is then true. The In_SDPC signal 336 to the switch is thus generated by a function block 333 according to the detailed algorithm with reference to FIG. 5b, on the basis of the SDPC signal IN 325 and the offset measured by a functional block 334. The signal SDPC_OUT 326 receives a copy of the signal IN_SDPC 325. In addition, the buffer 314 receives and stores a TDM frame from the switch 207 at each rising edge of the signal In_SDPC 336 corresponding to the TDM cycle of the switch 207. A 3o TDM frame consists of the aggregation of the virtual data channels to be transmitted from the switch to the port under consideration during a TDM cycle (and vice versa, that is, there is one TDM frame per communication direction). This same TDM frame is then delivered to the module 301 on the rising edge of the signal SDPC_IN 325 corresponding to the TDM cycle of the Interconnect. Similarly, the buffer memory 315 receives and stores a TDM frame from the Interconnect at each rising edge of the signal SDPC_IN 325 corresponding to the TDM cycle of the Interconnect. This same TDM frame is then delivered to the switch on the rising edge of the In_SDPC signal 336 corresponding to the TDM cycle of the switch. The buffers 314 and 315 operate according to the algorithm detailed with reference to FIGS. 6 and 7. The multiplexer 330 makes it possible to send to the encapsulation module 301 the data coming from either the switch 207 if the signal SDPC_decaled 338 is false, or buffer 314 otherwise.

Le multiplexeur 331 permet d'envoyer vers le commutateur 207 les données en provenance soit du module de désencapsulation 303 si le signal SDPC_décalés 338 vaut faux, soit de la mémoire tampon 315 sinon. Le multiplexeur 332 permet d'envoyer vers le commutateur 207 et les mémoires tampons 314 et 315 le signal SDPC en provenance soit du signal SDPC_IN 325 de l'Interconnect si le signal SDPC_décalés 338 vaut faux, soit du module générateur SDPC 333 sinon. Le multiplexeur 335 permet d'envoyer vers le signal SDPC_OUT 326 de l'Interconnect le signal SDPC en provenance soit du signal SDPC_IN 325 de l'Interconnect si le signal SDPC_décalés 338 vaut vrai, soit du commutateur 207 sinon. Lors de la connexion d'un câble entre deux ports, les ports qu'il relie sont initialisés comme illustré en regard de la figure 4. Lors d'une étape 401, on vérifie la configuration du port pour déterminer si l'horloge TDM du port est fournie par le commutateur ou par le port distant, ou maître, de l'Interconnect. The multiplexer 331 makes it possible to send to the switch 207 the data coming either from the decapsulation module 303 if the SDPC_decaled signal 338 is false or else from the buffer memory 315 else. The multiplexer 332 makes it possible to send to the switch 207 and the buffers 314 and 315 the signal SDPC from either the signal SDPC_IN 325 of the Interconnect if the signal SDPC_décalés 338 is false or the SDPC generator module 333 otherwise. The multiplexer 335 makes it possible to send to the signal SDPC_OUT 326 of the Interconnect the signal SDPC either from the signal SDPC_IN 325 of the Interconnect if the signal SDPC_décalés 338 is true or the switch 207 otherwise. When connecting a cable between two ports, the ports that it connects are initialized as illustrated with reference to FIG. 4. In a step 401, the port configuration is checked to determine whether the TDM clock of port is provided by the switch or by the remote port, or master, of the Interconnect.

Dans le premier cas, il n'y a pas de décalage entre les cycles TDM du commutateur et du port, il n'y a donc rien de particulier à faire au niveau du port. In the first case, there is no difference between TDM cycles of the switch and the port, so there is nothing special to do at the port.

Dans le second cas, le bloc fonctionnel 334 mesure le décalage selon l'algorithme détaillé en regard de la figure 5a, au cours d'une étape 403. Puis la génération du signal SDPC à destination du commutateur démarre au cours d'une étape 404 suivant l'algorithme détaillé en regard de la figure 5b. In the second case, the function block 334 measures the offset according to the algorithm detailed with reference to FIG. 5a, during a step 403. Then the generation of the signal SDPC to the switch starts during a step 404. following the algorithm detailed with reference to Figure 5b.

Au cours d'une étape 405, on re-paramètre le commutateur, par le biais des registres de configuration, pour que le commutateur prenne le port courant comme référence pour son cycle TDM. La figure 5a illustre la méthode utilisée pour mesurer le décalage existant entre le cycle TDM de l'Interconnect et celui du commutateur 207. Au cours d'une étape 500, on attend un front montant sur le signal SDPC_IN 325 de l'Interconnect. Ce front montant déclenche le démarrage d'un compteur, au cours d'une étape 501. Puis, au cours d'une étape 502, on attend le prochain front montant sur le signal Out_SDPC 337 provenant du commutateur. Ce front montant provoque, au cours d'une étape 503, l'arrêt du compteur, dont la valeur représente alors la valeur du décalage. Au cours d'une étape 504, on détermine si cette valeur est supérieure ou égale à la période du signal SDPC . Si oui, on se trouve dans le cas où les deux signaux SDPC sont très peu décalés (le décalage est inférieur à la période de l'horloge utilisée pour le compteur). Au cours d'une étape 505, on considère alors que la valeur du décalage est de nulle. Si le résultat de l'étape 504 est négatif ou à la suite de l'étape 505, la valeur de décalage mesurée est conservée en mémoire, au cours d'une étape 506, puis un signal prêt 339 est validé, au cours d'une étape 507, pour informer le générateur de signal SDPC 333 qu'il peut démarrer. La figure 5b illustre la méthode utilisée pour générer le signal In_SDPC 336 décalé à destination du commutateur 207. Dans un premier temps, on attend la validation du signal prêt 339, au cours d'une étape 510, puis on attend le prochain front montant sur le signal SDPC_IN 325 de l'Interconnect, au cours d'une étape 511. Une fois ce front montant reçu, on attend, au cours d'une étape 512 un délai égal à la valeur du décalage mesuré (par exemple en utilisant un compteur ayant la même horloge que celle utilisée pour mesurer le décalage). Une fois ce délai passé, on génère, au cours d'une étape 513, un front montant sur le signal In_SDPC 336, avant de se remettre en attente du prochain front montant sur le signal SDPC_IN 325 de l'Interconnect pour recommencer le cycle à l'étape 511. During a step 405, the switch is re-parameterized, through the configuration registers, for the switch to take the current port as a reference for its TDM cycle. FIG. 5a illustrates the method used to measure the gap existing between the TDM cycle of the Interconnect and that of the switch 207. During a step 500, a rising edge is expected on the signal SDPC_IN 325 of the Interconnect. This rising edge triggers the start of a counter during a step 501. Then, during a step 502, the next rising edge is expected on the Out_SDPC signal 337 from the switch. This rising edge causes, during a step 503, the stopping of the counter, the value of which then represents the value of the offset. During a step 504, it is determined whether this value is greater than or equal to the period of the SDPC signal. If yes, we are in the case where the two signals SDPC are very little offset (the offset is less than the period of the clock used for the counter). During a step 505, it is then considered that the offset value is zero. If the result of step 504 is negative or following step 505, the measured offset value is stored in memory, in a step 506, and a ready signal 339 is enabled, in the course of time. a step 507, to inform the SDPC signal generator 333 that it can start. FIG. 5b illustrates the method used to generate the In_SDPC signal 336 shifted to the switch 207. In a first step, the validation of the ready signal 339 is awaited during a step 510, then the next rising edge is waited on. the signal SDPC_IN 325 of the Interconnect, during a step 511. Once this rising edge received, it is expected, during a step 512 a delay equal to the measured offset value (for example using a counter having the same clock as that used to measure the offset). Once this time has passed, during a step 513, a rising edge is generated on the In_SDPC signal 336, before resuming the next rising edge on the signal SDPC_IN 325 of the Interconnect to start the cycle again. step 511.

La figure 6a illustre le processus régissant l'écriture dans la mémoire tampon 315. A l'initialisation, au cours d'une étape 600, un compteur d'indice N est initialisé à 0 . On attend ensuite le prochain front montant sur le signal SDPC_IN 325 de l'Interconnect, au cours d'une étape 601. Ce front montant déclenche l'incrémentation de l'indice N, au cours d'une étape 602, et le début de réception et de mémorisation d'une trame TDM, au cours d'une étape 603. On revient ensuite à l'étape 601. La figure 6b illustre des étapes liées à la lecture des données stockées dans la mémoire tampon 315. On commence par attendre le prochain front montant sur le signal In_SDPC 336 du commutateur 207, au cours d'une étape 610. Dans l'implémentation décrite et représentée, une variation de la période des cycles TDM d'une microseconde est tolérée. Lors de la transmission d'une trame TDM, on ne dispose pas de toute la période du cycle pour transmettre les données. Un intervalle de garde est défini à la fin de chaque cycle pour assurer que toutes les donnés sont correctement transmises malgré les variations de la période TDM. Au cours d'une étape 611, on détermine si le décalage mesuré est supérieur ou égal à la période TDM moins l'intervalle de garde. Si le décalage mesuré entre les cycles TDM est inférieur à période TDM û intervalle de garde , toutes les données d'une trame n'ont peut être pas pu être stockées dans la mémoire tampon au moment du début du cycle TDM du commutateur. On attend alors le cycle suivant. Au cours d'une étape 612, on détermine si N est strictement supérieur à 1. Si non, on retourne à l'étape 610. Si oui, on transmet les données reçues au cours du cycle précédent, d'indice N-1 de l'Interconnect, au cours d'une étape 613. 3o Si le décalage mesuré entre les cycles TDM est supérieur ou égal à période TDM û intervalle de garde , toutes les données d'une trame ont été stockées dans la mémoire tampon au moment du début du cycle TDM du commutateur. On les transmet vers le commutateur, au cours d'une étape 614. La figure 7a illustre des étapes liées à l'écriture dans la mémoire tampon 314. A l'initialisation, au cours d'une étape 700, un compteur d'indice N est initialisé à 0 . On attend ensuite le prochain front montant sur le signal In_SDPC 336 du commutateur 207, au cours d'une étape 701. Ce front montant déclenche l'incrémentation du compteur d'indice N , au cours d'une étape 702 et le début de réception et de mémorisation d'une trame TDM, au cours d'une étape 703. On revient ensuite à l'étape 701. FIG. 6a illustrates the process governing the writing in the buffer memory 315. At initialization, during a step 600, an index counter N is initialized to 0. The next rising edge is then waited on the signal SDPC_IN 325 of the Interconnect, during a step 601. This rising edge triggers the incrementation of the index N, during a step 602, and the beginning of receiving and storing a TDM frame, in a step 603. Then returning to step 601. FIG. 6b illustrates steps related to reading the data stored in the buffer memory 315. We start by waiting the next rising edge on the signal In_SDPC 336 of the switch 207, during a step 610. In the implementation described and shown, a variation of the period of the TDM cycles of a microsecond is tolerated. When transmitting a TDM frame, the entire period of the cycle is not available to transmit the data. A guard interval is defined at the end of each cycle to ensure that all data is correctly transmitted despite variations in the TDM period. During a step 611, it is determined whether the measured offset is greater than or equal to the TDM period minus the guard interval. If the offset measured between the TDM cycles is less than the guard interval TDM period, all data in a frame may not have been stored in the buffer at the beginning of the TDM cycle of the switch. We then wait for the next cycle. During a step 612, it is determined if N is strictly greater than 1. If no, we return to step 610. If yes, we transmit the data received during the previous cycle, N-1 index of Interconnect, in a step 613. 3o If the measured offset between the TDM cycles is greater than or equal to TDM period-guard interval, all the data of a frame was stored in the buffer at the time of the start of the TDM cycle of the switch. They are transmitted to the switch during a step 614. FIG. 7a illustrates steps related to the writing in the buffer memory 314. At the initialization, during a step 700, an index counter N is initialized to 0. The next rising edge is then waited on the In_SDPC signal 336 of the switch 207 during a step 701. This rising edge triggers the incrementation of the index counter N during a step 702 and the start of reception. and storing a TDM frame during a step 703. Next, returning to step 701.

La figure 7b illustre des étapes liées à la lecture des données stockées dans la mémoire tampon 314. On commence par attendre le prochain front montant sur le signal SDPC_IN 325 de l'Interconnect, au cours d'une étape 710. Au cours d'une étape 711, on détermine si le décalage est strictement inférieur à l'intervalle de garde. En effet, dans le cas de cette mémoire tampon, les données viennent du commutateur et sont transmises vers l'Interconnect. Pour que toutes les données transmises au cours d'un cycle du commutateur aient été correctement stockées dans la mémoire tampon, il faut que le décalage entre les cycles soit inférieur à l'intervalle de garde. Si le résultat de l'étape 711 est positif, les données reçues au cours du cycle courant du commutateur sont transmises à l'Interconnect, au cours d'une étape 714. Sinon, on transmet les données correspondant au cycle précédent au cours d'une étape 713. On décrit maintenant la figure 8 qui concerne des compensations à 25 effectuer dans le cas où les cycles TDM destinations sont synchronisés en phase nulle. Lorsqu'un ensemble de flux de données audio/vidéo est transmis par un ensemble de sources vers un ensemble de destinations, les différents chemins empruntés par ces flux engendrent des différences de temps de 3o transport (différences de latences) et donc des instants de présentation, pour des données émises à un même instant, différents sur les destinations. Dans le cas où tous les PAN sont synchronisés en phase nulle, ces différences de latences s'expriment en nombre entier de cycle TDM. L'utilisation d'une topologie appropriée, avec le même nombre de PBN et les mêmes latences d'Interconnect sur tous les chemins, permet de résoudre ce problème simple. Dans le cas présent, les décalages existants entre les cycles TDM des différents PAN et les mécanismes qu'ils impliquent induisent de la latence supplémentaire, propre à chaque chemin. Pour un chemin particulier, cette latence supplémentaire est la somme des décalages de cycles subis lors de la traversée des différentes interfaces port/commutateur rencontrées sur le chemin, pour lesquelles on observe un décalage entre les signaux SDPC du commutateur et du port. Elle peut se décomposer sous la forme a*période TDM + b, formule dans laquelle : - a est un entier représentant le nombre de cycles entiers TDM de latence induite par les traitements précédemment cités, et - b représente la latence due au décalage existant entre les cycles TDM de la source et ceux de la destination. La valeur de b est donc inférieure à la période d'un cycle TDM. Pour assurer une présentation simultanée des notifications d'évènements aux différentes applications, on calcule et on applique une compensation supplémentaire différente pour chaque flux, plus précise que la période TDM, au niveau des noeuds adaptateurs destinations, pour palier les différences entre les latences supplémentaires des différents chemins. Dans un premier temps, supposons que les cycles TDM des sous-réseaux hébergeant les destinations (cycles TDM destinations ) sont synchronisés en phase nulle, mais pas ceux des sous-réseaux hébergeant les sources. Avant de traiter une notification d'évènement reçue, il faut attendre un délai composé : - d'une compensation des décalages entre les cycles TDM des sources, et - d'un intervalle de temps séparant le début du cycle TDM de la source et la détection de l'événement. FIG. 7b illustrates steps related to the reading of the data stored in the buffer memory 314. It begins by waiting for the next rising edge on the signal SDPC_IN 325 of the Interconnect, during a step 710. During a step 711, it is determined whether the offset is strictly less than the guard interval. Indeed, in the case of this buffer, the data comes from the switch and is transmitted to the Interconnect. To ensure that all data transmitted during a switch cycle has been correctly stored in the buffer, the offset between cycles must be less than the guard interval. If the result of step 711 is positive, the data received during the current cycle of the switch is transmitted to the Interconnect, in a step 714. Otherwise, the data corresponding to the previous cycle is transmitted in the course of step 714. Step 713. Figure 8 is now described which relates to compensations to be made in the case where the destination TDM cycles are synchronized in zero phase. When a set of audio / video data streams is transmitted by a set of sources to a set of destinations, the different paths taken by these streams generate time differences of 3o transport (latency differences) and therefore presentation times. , for data transmitted at the same time, different on the destinations. In the case where all the PANs are synchronized in zero phase, these latency differences are expressed as a whole number of TDM cycles. The use of an appropriate topology, with the same number of PBNs and the same latencies of Interconnect on all paths, solves this simple problem. In the present case, the existing offsets between the TDM cycles of the different PANs and the mechanisms they imply induce additional latency, specific to each path. For a particular path, this additional latency is the sum of the cycle offsets experienced during the crossing of the different port / switch interfaces encountered on the path, for which there is an offset between the SDPC signals of the switch and the port. It can be decomposed in the form a * TDM + b period, in which formula: - a is an integer representing the number of TDM whole cycles of latency induced by the previously mentioned treatments, and - b represents the latency due to the difference between TDM cycles of the source and those of the destination. The value of b is therefore less than the period of a TDM cycle. To ensure simultaneous presentation of the event notifications to the different applications, a different additional compensation for each stream, more accurate than the TDM period, is calculated and applied at the destination adapter nodes to compensate for the differences between the additional latencies of the different paths. As a first step, suppose that the TDM cycles of the subnetworks hosting the destinations (TDM destinations cycles) are synchronized in the null phase, but not those of the subnetworks hosting the sources. Before processing a received event notification, it is necessary to wait for a compound delay: - a compensation of the offsets between the TDM cycles of the sources, and - a time interval separating the start of the TDM cycle from the source and the detection of the event.

La figure 8 présente une illustration de cette compensation. L'axe temporel 800 correspond aux évènements relatifs aux PAN hébergeant les destinations. On note que, en figure 8, un seul axe suffit car, dans un premier temps, les cycles TDM des destinations sont synchrones. Les axes temporels 801, 802, et 803 correspondent aux évènements relatifs à trois PAN hébergeant des sources, appelés PAN 1 , PAN 2 et PAN 3 . L'évènement 809 correspond au début du cycle de départ virtuel des données des applications sources dans le cas où tous les cycles TDM auraient été en phase. L'évènement 810 correspond au début du cycle de départ réel (c'est-à-dire, en prenant en compte le décalage entre les cycles TDM) des données de la source connectée au PAN 1 . L'évènement 811 correspond au début du cycle de départ réel des données de la source connectée au PAN 2 . L'évènement 812 correspond au début du cycle de départ réel des données de la source connectée au PAN 3 . Les différentes valeurs de latence supplémentaire correspondantes sont représentées respectivement par les durées 804, 805 et 806. Le principe de calcul des compensations de décalage des cycles TDM sources consiste à mesurer, par la méthode décrite par la suite, dans un premier temps, les latences induites par les décalages de cycles TDM entre les sources et les destinations. Ces mesures sont faites par chaque destination, pour chaque source. Les cycles TDM destinations étant synchrones, les résultats obtenus sont identiques. Ceci permet de sélectionner la source pour laquelle le décalage cumulé des cycles TDM sur le chemin (aussi appelé le décalage cumulé de chemin par la suite) est la plus grande, comme source de référence . Les notifications d'évènements générés par cette source n'ont pas besoin de se voir appliquer de compensation. En revanche, ceux issus des autres sources devront se voir appliquer une compensation pour ajuster leurs instants de traitement sur celui des notifications d'évènement générées par la source de référence. Figure 8 shows an illustration of this compensation. The time axis 800 corresponds to the events relating to the PANs hosting the destinations. Note that in Figure 8, a single axis is sufficient because, at first, TDM cycles destinations are synchronous. The time axes 801, 802, and 803 correspond to the events relating to three PANs hosting sources, called PAN 1, PAN 2 and PAN 3. Event 809 corresponds to the start of the virtual start cycle of source application data in the event that all TDM cycles were in phase. Event 810 corresponds to the start of the actual start cycle (i.e., taking into account the offset between TDM cycles) of the source data connected to PAN 1. Event 811 corresponds to the start of the actual data start cycle of the source connected to PAN 2. Event 812 corresponds to the start of the actual data start cycle of the source connected to PAN 3. The different corresponding additional latency values are respectively represented by the durations 804, 805 and 806. The principle of calculating the offset compensations of the source TDM cycles consists in measuring, by the method described hereinafter, in a first step, the latencies induced by TDM cycle offsets between sources and destinations. These measurements are made by each destination, for each source. The TDM destinations cycles being synchronous, the results obtained are identical. This makes it possible to select the source for which the cumulative offset of TDM cycles on the path (also called cumulative path offset thereafter) is the largest, as a reference source. Event notifications generated by this source do not need to be compensated. On the other hand, those from the other sources will have to be compensated to adjust their processing times to that of the event notifications generated by the reference source.

Cette compensation est calculée dans un deuxième temps, comme exposé en regard de la figure 9a, et correspond à la différence entre le décalage cumulé de chemin calculé pour la notification d'événement issue de la source de référence et celui calculé pour la notification d'événement issue de la source concernée. Sur la figure 8, cela donne la durée 807 pour la notification d'événement issue de la source hébergée par le PAN 2 , et la durée 808 pour la notification d'événement issue de la source hébergée par le PAN 3 . This compensation is calculated in a second step, as explained with reference to FIG. 9a, and corresponds to the difference between the computed path offset calculated for the event notification from the reference source and that calculated for the notification of event from the source concerned. In Figure 8, this gives the duration 807 for the event notification from the source hosted by the PAN 2, and the duration 808 for the event notification from the source hosted by the PAN 3.

La figure 9a illustre des étapes du processus mis en oeuvre par les noeuds adaptateurs hébergeant les destinations (aussi appelés noeuds destinations dans la suite de la description). Au cours d'une étape 900, le noeud destination sélectionne une source. Au cours d'une étape 901, le noeud destination construit un message de mesure de décalage pour le noeud adaptateur hébergeant une source sélectionnée et envoie ce message. Les étapes 900 et 901 sont effectuées, de préférence, simultanément (ou avec un faible écart temporel, par exemple de l'ordre de quelques cycles TDM) pour toutes les sources reliées au noeud destination. Au cours d'une étape 902, les réponses à ces messages sont interceptées par chaque port traversé sur leur chemin de retour (donc dans le sens que suivra la notification d'évènement, de la source vers la destination), et chaque port additionne le délai, conséquence des décalages de cycle TDM, subis par les données lors de la traversée de ce port (c'est-à-dire, en fonction du décalage des cycles TDM, plus éventuellement la prise en compte de l'intervalle de garde), à la valeur de cumul déjà contenue dans la réponse. Les réponses, une par noeud hébergeant une source, sont reçues au cours de l'étape 903. Une fois les valeurs de décalage cumulé de chemin pour chaque source extraits de ces réponses, la source correspondant au décalage cumulé de chemin le plus élevé (aussi appelé décalage_ref dans la suite) est élue source de référence au cours d'une étape 904. Pour chaque source, sélectionnée au cours d'une étape 905, la compensation à appliquer est ensuite calculée, au cours d'une étape 906, comme suit : compensation_de_décalage_src_i = décalage_ref ù décalage_src_i. FIG. 9a illustrates steps of the process implemented by the adapter nodes hosting the destinations (also called destination nodes in the remainder of the description). During a step 900, the destination node selects a source. During a step 901, the destination node constructs an offset measurement message for the adapter node hosting a selected source and sends this message. The steps 900 and 901 are preferably performed simultaneously (or with a small time difference, for example of the order of a few TDM cycles) for all the sources connected to the destination node. During a step 902, the responses to these messages are intercepted by each port crossed on their return path (thus in the direction that will follow the event notification, from the source to the destination), and each port adds the delay, as a consequence of the TDM cycle offsets, experienced by the data during the crossing of this port (that is to say, as a function of the offset of the TDM cycles, plus possibly the taking into account of the guard interval) , to the cumulative value already contained in the answer. The responses, one per node hosting a source, are received in step 903. Once the accumulated path offset values for each source are extracted from these responses, the source corresponding to the highest cumulative path offset (also called offset_ref in the following) is elected reference source during a step 904. For each source, selected during a step 905, the compensation to be applied is then calculated, during a step 906, as follows : offset_of_shift_src_i = shift_ref ù shift_src_i.

Dans cette formule, décalage_src_i est la valeur du décalage cumulé de chemin calculée pour la source i en cours (cette valeur vaut zéro pour la source de référence). La valeur compensation_de_décalage_src_i est ensuite mémorisée dans une table 910 des compensations illustrée en figure 9b, au cours d'une étape 907. Chaque entrée de cette table 910 correspond à un flux de données auquel peut être associé une notification d'évènement, repéré par le champ 911 contenant la liste des canaux virtuels (en anglais VC pour Virtual chanel ) par lesquels les notifications d'événement peuvent arriver. Chaque entrée de cette table comporte aussi un champ compensation de décalage 912, qui reçoit la valeur calculée au cours de l'étape 906. La figure 10 représente des étapes d'un traitement déclenché par la réception d'un message de mesure de décalage par un noeud auquel est connectée une source, au cours d'une étape 1000. Un message de réponse au message de mesure de décalage est construit et renvoyé vers la destination, au cours d'une étape 1001. Cette réponse comporte notamment un champ cumul_de_latence , qui est ensuite rempli par les différents ports traversés, au cours de l'étape 902. La figure 11 représente des étapes effectuées par les ports lorsqu'ils interceptent une réponse à un message de mesure de décalage, au cours de l'étape 902. Ces messages sont détectés en fonction du canal virtuel sur lequel ils circulent et en fonction de leur entête. Lorsqu'un de ces messages est intercepté, au cours d'une étape 1100, le port détermine, au cours d'une étape 1101, si le signal SDPC_décalés 338 vaut vrai . Si le signal SDPC_décalés 338 vaut faux (c'est à dire que le signal SDPC du port est en phase avec celui du commutateur auquel il est connecté) il n'y a pas de traitement particulier à faire. Le message est donc transmis vers sa destination au cours d'une étape 1102. Dans le cas contraire, la valeur de cumul de décalage contenue par le message est extraite, au cours d'une étape 1103. Au cours d'une étape 1104, on détermine si le message arrive du commutateur. Si le résultat de l'étape 1104 est négatif, le message arrive du port distant, ou maître, de l'Interconnect, en direction du commutateur. Au cours d'une étape 1105, on détermine si le décalage entre les cycles TDM du port et du commutateur est supérieur ou égal à la valeur période TDM û intervalle de garde . Si le résultat de l'étape 1105 est négatif, au cours d'une étape 1106, à la valeur extraite du message sont ajoutées la valeur d'une période TDM et la valeur du décalage entre les cycles TDM du port et du commutateur. On note que, en figures 6a et 6b, on attend un cycle plus le décalage avant de sortir les données de la mémoire tampon. Puis, la valeur de cumul de latence ainsi calculée est réinsérée dans le message, au cours d'une étape 1108 avant que ce dernier ne soit transmis vers sa destination, au cours de l'étape 1102. In this formula, offset_src_i is the accumulated path offset value calculated for the current i source (this value is zero for the reference source). The compensation_de_décalage_src_i value is then stored in a compensation table 910 illustrated in FIG. 9b, during a step 907. Each entry in this table 910 corresponds to a data stream to which an event notification, identified by the field 911 containing the list of virtual channels (in English VC for Virtual chanel) by which the event notifications can arrive. Each entry of this table also includes an offset compensation field 912, which receives the value calculated in step 906. FIG. 10 represents steps of a process triggered by the reception of an offset measurement message by a node to which a source is connected, during a step 1000. A response message to the offset measurement message is constructed and returned to the destination during a step 1001. This response includes in particular a cumulate field of latency, which is then filled by the different ports traversed, in step 902. Figure 11 shows steps taken by the ports when they intercept a response to an offset measurement message, in step 902. These messages are detected according to the virtual channel on which they circulate and according to their header. When one of these messages is intercepted, during a step 1100, the port determines, during a step 1101, if the signal SDPC_décalés 338 is true. If the signal SDPC_decaled 338 is false (ie the signal SDPC of the port is in phase with that of the switch to which it is connected) there is no particular treatment to be done. The message is therefore transmitted to its destination during a step 1102. In the opposite case, the offset accumulated value contained by the message is extracted, during a step 1103. During a step 1104, it is determined whether the message arrives from the switch. If the result of step 1104 is negative, the message arrives from the remote or master port of the Interconnect in the direction of the switch. During a step 1105, it is determined whether the offset between the TDM cycles of the port and the switch is greater than or equal to the value TDM period - guard interval. If the result of step 1105 is negative, in a step 1106, the value extracted from the message is added the value of a TDM period and the value of the offset between TDM cycles of the port and the switch. Note that in FIGS. 6a and 6b, a cycle plus the offset is expected before outputting the data from the buffer memory. Then, the latency cumulation value thus calculated is reinserted in the message, during a step 1108 before the latter is transmitted to its destination, during step 1102.

Si le résultat de l'étape 1105 est positif, c'est-à-dire si le décalage entre les cycles TDM du port et du commutateur est plus supérieur ou égal à la valeur période TDM û intervalle de garde , à la valeur extraite du message est ajoutée, au cours d'une étape 1109, la valeur du décalage entre les cycles TDM du port et du commutateur. On note que, dans les figures 6a et 6b, on attend le décalage avant de sortir les données de la mémoire tampon. Puis la valeur de décalage cumulé ainsi calculée est réinsérée dans le message, au cours de l'étape 1108 avant que ce dernier ne soit transmis vers sa destination, au cours de l'étape 1102. Si le résultat de l'étape 1104 est positif, c'est-à-dire si le message arrive du commutateur, en direction du port distant, ou maître, de l'Interconnect, au cours d'une étape 1110, on détermine si le décalage entre les cycles TDM du port et du commutateur est inférieur à la valeur de l'intervalle de garde. Si le résultat de l'étape 1110 est négatif, à la valeur extraite du message est ajoutée, au cours d'une étape 1111, la valeur de deux périodes TDM moins la valeur du décalage entre les cycles TDM du port et du commutateur. On note que, dans les figures 7a et 7b, on attend un cycle plus le complément du décalage avant de sortir les données de la mémoire tampon, le décalage étant toujours mesuré entre un front montant du signal SDPC du port et le front montant suivant du signal SDPC du commutateur. Puis la 3o valeur de décalage cumulé ainsi calculée est réinsérée dans le message, au cours de l'étape 1108 avant que ce dernier ne soit transmis vers sa destination, au cours de l'étape 1102. If the result of step 1105 is positive, ie if the offset between the TDM cycles of the port and the switch is greater than or equal to the value TDM period - guard interval, the value extracted from the message is added, in a step 1109, the value of the offset between the TDM cycles of the port and the switch. Note that in Figures 6a and 6b, the offset is expected before outputting the data from the buffer. Then the cumulated offset value thus calculated is reinserted in the message during step 1108 before the latter is transmitted to its destination, in step 1102. If the result of step 1104 is positive , ie if the message arrives from the switch towards the remote port, or master, of the Interconnect, during a step 1110, it is determined whether the offset between the TDM cycles of the port and the switch is less than the value of the guard interval. If the result of step 1110 is negative, the value extracted from the message is added, in a step 1111, the value of two TDM periods minus the value of the offset between TDM cycles of the port and the switch. Note that in FIGS. 7a and 7b, a cycle plus the complement of the offset is expected before outputting the data from the buffer memory, the offset being always measured between a rising edge of the signal SDPC of the port and the next rising edge of the SDPC signal from the switch. Then the cumulative offset value thus computed is re-inserted into the message during step 1108 before the latter is transmitted to its destination during step 1102.

Si le résultat de l'étape 1110 est positif, c'est-à-dire si le décalage entre les cycles TDM du port et du commutateur est inférieur à la valeur de l'intervalle de garde, à la valeur extraite du message est ajoutée, au cours d'une étape 1112, la valeur d'une période TDM moins la valeur du décalage entre les cycles TDM du port et du commutateur. On note que, dans les figures 7a et 7b, on attend le complément du décalage avant de sortir les données de la mémoire tampon, le décalage étant toujours mesuré entre un front montant du signal SDPC du port et le front montant suivant du signal SDPC du commutateur. Puis la valeur de décalage cumulé ainsi calculée est réinsérée dans le message, au cours de l'étape 1108 avant que ce dernier ne soit transmis vers sa destination, au cours de l'étape 1102. La figure 12 représente le traitement fait au niveau des noeuds adaptateurs sources, pour générer une notification d'évènement. Lorsqu'un évènement est capté par un appareil (source audio/vidéo par exemple), il est repéré par rapport au début du cycle TDM en cours au moment de la détection. La valeur t d'un compteur Cpt , réinitialisé à chaque début de cycle TDM, représente la durée séparant le début de cycle TDM et l'événement. Ce compteur est incrémenté sur chaque front montant d'une horloge (appelée horloge compteur ) de période très courte par rapport à la période du cycle TDM, par exemple une horloge compteur de période 30 ns, pour un cycle TDM de période 125 ps. Plus la période de cette horloge compteur est courte, meilleure est la précision du repérage de l'évènement. Lors de l'initialisation du noeud adaptateur, au cours d'une étape 1200, on attend le début du premier cycle TDM pour initialiser la valeur Cpt du compteur à 0 , au cours d'une étape 1202. Puis on attend l'une des détections suivantes, au cours d'une étape 1203. Si un front montant est détecté sur l'horloge compteur au cours d'une étape 1204, on incrémente la valeur Cpt du compteur au cours d'une étape 1205, puis on revient à l'étape 1203. 3o Si un nouveau début de cycle TDM est détecté au cours d'une étape 1201 par le front montant de l'horloge TDM, la valeur Cpt du compteur est réinitialisée à zéro au cours d'une étape 1202, puis on revient à l'étape 1203. If the result of step 1110 is positive, i.e. if the offset between TDM cycles of the port and the switch is less than the value of the guard interval, the value retrieved from the message is added during a step 1112, the value of a TDM period minus the value of the offset between TDM cycles of the port and the switch. Note that, in FIGS. 7a and 7b, the complement of the offset is awaited before outputting the data from the buffer memory, the offset being always measured between a rising edge of the signal SDPC of the port and the next rising edge of the signal SDPC of the switch. Then the accumulated offset value thus calculated is reinserted in the message, in the course of the step 1108, before the latter is transmitted to its destination, during the step 1102. FIG. 12 represents the processing done at the level of the messages. source adapter nodes, to generate an event notification. When an event is picked up by a device (audio / video source for example), it is marked relative to the beginning of the current TDM cycle at the time of detection. The value of a counter Cpt, reset at each start of the TDM cycle, represents the time between the start of the TDM cycle and the event. This counter is incremented on each rising edge of a clock (called counter clock) of very short period with respect to the period of the TDM cycle, for example a counter clock of period 30 ns, for a TDM cycle of period 125 ps. The shorter the period of this counter clock, the better the tracking accuracy of the event. During the initialization of the adapter node, during a step 1200, the beginning of the first TDM cycle is waited for to initialize the value Cpt of the counter at 0, during a step 1202. Then one waits for one of the following detections during a step 1203. If a rising edge is detected on the counter clock during a step 1204, the counter value Cpt is incremented during a step 1205, then it is returned to the counter. If a new start of TDM cycle is detected during a step 1201 by the rising edge of the TDM clock, the counter value Cpt is reset to zero during a step 1202, then returns to step 1203.

Si un évènement est détecté au cours d'une étape 1206, la variable t prend la valeur courante Cpt du compteur au cours d'une étape 1207, et une notification d'évènement composée de la valeur t ainsi que du type d'évènement est insérée dans un ou plusieurs canaux dits virtuels de contrôle associés au flux de données audio/vidéo au cours d'une étape 1208. Puis, on retourne à l'étape 1203. La figure 13 représente la façon dont est organisé le cycle TDM pour la transmission de la notification d'événement, sur un axe temporel 1300. L'ensemble de la bande passante disponible est partagée en canaux virtuels synchrones. Les échantillons de canaux, de taille identique, sont entrelacés dans le temps et forment ainsi une séquence TDM, aussi appelée cycle TDM . La bande passante ainsi allouée à chaque canal virtuel est donc constante et caractérisée par la fréquence d'apparition du cycle TDM et de la taille des échantillons. If an event is detected during a step 1206, the variable t takes the current value Cpt of the counter during a step 1207, and an event notification composed of the value t as well as the type of event is inserted in one or more so-called virtual control channels associated with the audio / video data stream during a step 1208. Then, we return to step 1203. FIG. 13 represents the way in which the TDM cycle is organized for the transmission of the event notification, on a time axis 1300. All the available bandwidth is shared in synchronous virtual channels. The samples of channels, of identical size, are interlaced in time and thus form a TDM sequence, also called TDM cycle. The bandwidth thus allocated to each virtual channel is therefore constant and characterized by the frequency of appearance of the TDM cycle and the size of the samples.

A titre d'exemple, pour une fréquence du cycle TDM de 8 kHz, soit une période de 125 ps, et une taille des échantillons de 48 bits, chaque canal virtuel offre une bande passante de 384 Kbps (kilobits par seconde). Ainsi, un cycle TDM comportant 1024 canaux virtuels offre une bande passante globale de 384 Mbps (mégabits par seconde). For example, for a TDK cycle frequency of 8 kHz, a period of 125 ps, and a sample size of 48 bits, each virtual channel offers a bandwidth of 384 Kbps (kilobits per second). Thus, a TDM cycle comprising 1024 virtual channels offers a global bandwidth of 384 Mbps (megabits per second).

Les signaux SDPC , 1302 et 1303, marquent l'apparition du premier symbole représentatif du premier échantillon du cycle TDM. La période de ce signal est égale à la période du cycle TDM. Des ensembles de canaux virtuels 1304 et 1305 représentent respectivement les canaux virtuels réservés à la transmission des données vidéo et audio d'un flux audio/vidéo. Le positionnement de ces canaux virtuels et leur nombre dépendent de la configuration du réseau et de la bande passante allouée. Un ensemble de canaux virtuels 1306 représente les données de contrôle associées au flux de données formé par les ensembles de canaux virtuels 1304 et 1305. Parmi ces données de contrôle, on trouve la notification d'évènement, par exemple au début des données de contrôle. Elle est composée : - d'un champ drapeau 1307 qui vaut 1 Si une notification d'évènement est présente, et 0 sinon ; - un champ type d'évènement 1308 contenant le type de l'évènement notifié, et - un champ valeur t 1309 contenant la valeur t déterminée comme exposé en regard de la figure 12. Les autres valeurs de contrôle se trouvent à la suite, dans le champ 1310. Les champs 1307 à 1310 sont présents à chaque cycle TDM, La valeur du champ drapeau 1307 indique si les champs type d'évènement et valeur t doivent être pris en compte. Si plusieurs flux audio vidéo sont transmis dans un même cycle TDM, chacun d'eux a son propre ensemble de canaux de contrôle. La figure 14 représente le traitement fait à la réception d'une notification d'évènement par un noeud adaptateur destination. Dans le cas où plusieurs flux sont transmis dans le cycle TDM, ce traitement est fait pour chaque notification d'événement reçue indépendamment les unes des autres. Au cours d'une étape 1400, on détermine si le champ drapeau 1307 correspondant à un flux en cours de réception vaut 1 . Sinon, on retourne à l'étape 1400. Si oui, la valeur t est extraite du champ 1308, puis elle est additionnée à la valeur de compensation (correspondant au flux) contenue dans la table décrite en figure 9b. Cette addition donne la valeur t' , au cours d'une étape 1401. On attend ensuite le début du prochain cycle TDM, au cours d'une étape 1402, puis on attend un délai égal à la durée de t' cycles d'horloge compteur au cours d'une étape 1403, comme illustré en figure 12, avant de traiter l'événement, au cours d'une étape 1404. La nature du traitement dépend du type d'évènement et du scénario d'application. Comme exposé en regard de la figure 8, les moyens décrits jusqu'à présent correspondent au cas où les cycles TDM des sous-réseaux hébergeant les destinations sont synchronisés en phase nulle, mais pas ceux des sous- 3o réseaux hébergeant les sources. The signals SDPC, 1302 and 1303, mark the appearance of the first symbol representative of the first sample of the TDM cycle. The period of this signal is equal to the period of the TDM cycle. Sets of virtual channels 1304 and 1305 respectively represent the virtual channels reserved for the transmission of video and audio data of an audio / video stream. The positioning of these virtual channels and their number depends on the configuration of the network and the allocated bandwidth. A set of virtual channels 1306 represents the control data associated with the data stream formed by the sets of virtual channels 1304 and 1305. Among these control data is the event notification, for example at the beginning of the control data. It is composed of: - a flag field 1307 which is equal to 1 If an event notification is present, and 0 otherwise; an event type field 1308 containing the type of the notified event, and a field value t 1309 containing the value t determined as set out with reference to FIG. 12. The other control values are found subsequently in FIG. Field 1310. Fields 1307 to 1310 are present for each TDM cycle. The value of the flag field 1307 indicates whether the event type and value t fields are to be taken into account. If multiple audio streams are transmitted in the same TDM cycle, each one has its own set of control channels. Figure 14 shows the processing done upon receipt of an event notification by a destination adapter node. In the case where multiple streams are transmitted in the TDM cycle, this processing is done for each event notification received independently of each other. During a step 1400, it is determined whether the flag field 1307 corresponding to a stream being received is 1. Otherwise, return to step 1400. If yes, the value t is extracted from the field 1308, then it is added to the compensation value (corresponding to the flow) contained in the table described in FIG. 9b. This addition gives the value t ', during a step 1401. It then waits for the start of the next cycle TDM, during a step 1402, then waiting for a time equal to the duration of t' clock cycles counter during a step 1403, as illustrated in FIG. 12, before processing the event, during a step 1404. The nature of the processing depends on the type of event and the application scenario. As explained with reference to FIG. 8, the means described until now correspond to the case where the TDM cycles of the subnetworks hosting the destinations are synchronized in the null phase, but not those of the sub-networks containing the sources.

Dans le cas où les cycles TDM destinations sont aussi synchronisés en phases constantes mais non nulles, des compensations supplémentaires pallient les décalages existant entre les débuts des cycles TDM destinations. Un premier traitement consiste à déterminer une compensation des décalages entre cycles TDM destinations, cette détermination étant effectuée par chaque source. Cette première compensation, comme celle décrite précédemment, consiste en un délai, appliqué au niveau des destinations, entre le début du cycle TDM de traitement de l'évènement et le traitement lui-même. Chaque source détermine donc une première valeur de compensation pour chaque destination. Appelons Compl_SRCi_DESTk cette première compensation déterminée par la source i pour la destination k . Elle est appliquée par la destination k aux événements provenant de la source i . En conséquence, à l'application de ces premières compensations, une notification d'évènement générée par une source donnée est traitée au même instant quelle que soit sa destination. Le calcul de cette valeur de compensation est détaillé en regard de la figure 15. Ce calcul est exécuté au niveau de chaque noeud adaptateur source, comme illustré par l'étape 1500. Au cours d'une étape 1501, on détermine, pour chaque destination, le décalage entre les cycles TDM du PAN source et ceux du PAN destination. Cette détermination se fait sur le même principe que celle décrite en regard des figures 9 à 11 : le noeud adaptateur source émet un message de cumul de décalage vers la destination. Chaque port traversé intercepte le message et le traite conformément au processus décrit en regard de la figure 11 (à la différence près que, ici, le traitement est appliqué au message de cumul de décalage lui-même, et non à la réponse à ce message). A réception de ce message, le noeud destination retourne une réponse vers le noeud adaptateur source, contenant le cumul ainsi déterminé. Une fois toutes les réponses reçues, le noeud adaptateur destination ayant le plus important décalage TDM avec le noeud adaptateur source est élu comme destination référence , au cours d'une étape 1502. Pour chaque destination k, comme illustré par une étape 1503, la valeur Compl_SRCi_DESTk est ensuite calculée en soustrayant la valeur de cumul obtenue pour la destination k à la valeur de cumul obtenue pour la destination de référence, au cours d'une étape 1504, avant d'être transmise à la destination, au cours d'une étape 1505, par le biais d'un message. La figure 16 décrit le traitement appliqué au niveau des noeuds adaptateurs destinations. Ce deuxième traitement consiste en un ré-alignement des corrections précédentes sur celle qui est la plus longue. En effet, après application des compensations Compl_SRCi_DESTk , une notification d'évènement générée par une source il donnée sera traitée au même instant dl quelle que soit sa destination, et une notification d'évènement générée par une source i2 donnée sera traitée au même instant d2 quelle que soit sa destination. Le traitement illustré en figure 16 vise à aligner les instants dl et d2 . Ces instants étant communs à toutes les destinations, le réalignement peut se faire sur une unique destination et être ensuite distribué aux autres. La façon dont cette unique destination est choisie n'influe pas sur le procédé, la méthode de choix utilisée est donc libre (choix de l'utilisateur, paramétrage par défaut au moment de l'initialisation, etc....). La figure 16 décrit le traitement appliqué au niveau de ce noeud adaptateur destination k . Après réception de toutes les valeurs Compl_SRCi_DESTk (une par source), comme illustré par des étapes 1600 et 1601, le noeud adaptateur destination calcule la valeur maximum des Compl_SRCj_DESTk correspondant à l'ensemble des sources j , déterminée au cours d'une étape 1602. Puis ce noeud calcule une seconde compensation Comp2_SRCi pour chaque source i , comme illustré par une étape 1603, en soustrayant la valeur Compl_SRCi_DESTk à la valeur maximum des Compl_SRCj_DESTk , au cours d'une étape 1604. En conséquence, à l'application de ces secondes compensations, si les cycles TDM sources étaient en phase, le traitement des notifications d'évènement serait synchrone. Les cycles TDM sources n'étant pas en phase, un dernier point consiste en la détermination d'une compensation des décalages entre cycles TDM source. Cette détermination se fait, au cours d'une étape 1605, en utilisant les mêmes moyens que ceux décris en regard des figures 9 à 11, à la différence près que, ici, elle n'est effectuée que par le seul noeud adaptateur k . In the case where the destination TDM cycles are also synchronized in constant but non-zero phases, additional compensations compensate for the discrepancies existing between the beginning of the destination TDM cycles. A first processing consists in determining a compensation of offsets between TDM cycles destinations, this determination being made by each source. This first compensation, as described above, consists of a delay, applied at the destination level, between the start of the TDM cycle of processing the event and the processing itself. Each source therefore determines a first compensation value for each destination. Call Compl_SRCi_DESTk this first compensation determined by the source i for the destination k. It is applied by destination k to events from source i. Consequently, when these first compensations are applied, an event notification generated by a given source is processed at the same time regardless of its destination. The calculation of this compensation value is detailed with reference to FIG. 15. This calculation is executed at each source adapter node, as illustrated by step 1500. During a step 1501, it is determined, for each destination , the offset between the TDM cycles of the source PAN and those of the destination PAN. This determination is made on the same principle as that described with reference to FIGS. 9 to 11: the source adapter node sends a shift accumulation message to the destination. Each port crossed intercepts the message and processes it in accordance with the process described with reference to FIG. 11 (with the difference that here the processing is applied to the shift accumulation message itself, and not to the response to this message. ). On receipt of this message, the destination node returns a response to the source adapter node, containing the accumulation thus determined. Once all the responses have been received, the destination adapter node having the largest TDM offset with the source adapter node is elected as the reference destination, in a step 1502. For each destination k, as illustrated by a step 1503, the value Compl_SRCi_DESTk is then calculated by subtracting the cumulative value obtained for the destination k from the cumulative value obtained for the reference destination, during a step 1504, before being transmitted to the destination, during a step 1505, through a message. Figure 16 describes the processing applied at the destination adapter nodes. This second treatment consists of a re-alignment of the previous corrections to the one that is the longest. Indeed, after applying Compl_SRCi_DESTk compensation, an event notification generated by a given source it will be processed at the same time dl regardless of its destination, and an event notification generated by a given source i2 will be processed at the same time d2 whatever its destination. The processing illustrated in FIG. 16 aims at aligning the instants d1 and d2. These moments being common to all destinations, the realignment can be done on a single destination and then distributed to others. The way this unique destination is chosen does not affect the process, so the choice method used is free (choice of the user, default setting at the time of initialization, etc ....). Figure 16 depicts the processing applied at this destination adapter node k. After receiving all the Compl_SRCi_DESTk values (one per source), as illustrated by steps 1600 and 1601, the destination adapter node calculates the maximum value of Compl_SRCj_DESTk corresponding to all the sources j, determined during a step 1602. Then this node calculates a second compensation Comp2_SRCi for each source i, as illustrated by a step 1603, subtracting the value Compl_SRCi_DESTk to the maximum value of the Compl_SRCj_DESTk, during a step 1604. Consequently, the application of these seconds offsets, if the source TDM cycles were in phase, event notification processing would be synchronous. Since the source TDM cycles are not in phase, a final point consists in determining a compensation of the offsets between source TDM cycles. This determination is made in a step 1605, using the same means as those described with reference to Figures 9 to 11, with the difference that, here, it is performed only by the single adapter node k.

Enfin, on transmet ces compensations aux autres noeuds adaptateurs, pour les appliquer, au cours d'une étape 1606. Ces compensations sont exprimées en nombres de cycles d'horloge compteur. Chaque noeud PBN, ou adaptateur, intègre un de ces compteurs dont la durée de cycle est classiquement déduite de la fréquence d'un quartz. Les quartz situés sur les différents noeuds ont la même fréquence. L'application de compensation se fait de manière similaire à ce qui est décrit en regard de la figure 14. Après réception d'une notification d'évènement et extraction de la valeur t , on lui additionne les valeurs de compensation Compl_SRCi_DRSTk (correspondant au flux lié à la notification d'évènement), Comp2_SRCi et Comp3_SRCi . On attend ensuite le début du prochain cycle TDM, au cours de l'étape 1402, puis on attend un délai égal à la durée de t' cycles d'horloge compteur, comme exposé en regard de la figure 12, avant de traiter l'événement, au cours de l'étape 1404. La nature du traitement dépend du type d'évènement et du scénario d'application. Finally, these compensations are transmitted to the other adapter nodes, to apply them, during a step 1606. These compensations are expressed in numbers of counter clock cycles. Each PBN node, or adapter, integrates one of these counters whose cycle time is conventionally derived from the frequency of a quartz. The quartz located on the different nodes have the same frequency. The compensation application is done in a manner similar to that described with reference to FIG. 14. After receiving an event notification and extracting the value t, it is added to it the compensation values Compl_SRCi_DRSTk (corresponding to the flow related to event notification), Comp2_SRCi and Comp3_SRCi. The start of the next TDM cycle is then waited for in step 1402, then a delay equal to the duration of the counter clock cycles is expected, as discussed with reference to FIG. 12, before processing. event during step 1404. The nature of the processing depends on the type of event and the application scenario.

Claims

CLAIMS1 - A method of synchronization of event processing on a network (118) comprising at least two subnetworks (119 to 123) said sources each hosting at least one signal source representative of an event and at least two subnetworks (124, 125) said destinations each hosting at least one destination of said signal representative of an event, said sub-networks having the same cycle duration, characterized in that it comprises: a step (1200 to 1207) of identification of event, during which each source measures a time elapsed between the beginning of a cycle of the source subnet hosting said source and the detection of an event common to several sources, - a transmission step (1208), at each destination, a signal representative of the event and of said duration measured by each source, - a step (500 to 506) for compensating for phase differences between the sub-elements. source networks, by each destination subnet and - at each receipt, by a destination, a signal representative of an event from a source, a step (1403) of phase correction application, during wherein said destination delays the processing (1404) of said event by a duration equal to the sum of - said time measured by said source and - the phase difference compensation for the source network hosting said source. 2 - Process according to claim 1, characterized in that the step of compensating for phase differences between subnetworks hosting sources comprises, for each sub-network destination: a step of determining the phase difference between the fronts clock cycle amounts of said destination subnet and the rising edges of each source subnet; - a step of selecting a so-called reference source subnet; and - a step of determining the offset between rising edges. between the reference source subnet and each other source subnet. 3. Process according to claim 1, wherein during the step of transmitting said measured duration, each source performs an insertion of information relating to the event into a virtual channel of Dedicated data flow control, data flow control and the same routing and transmission delays as the virtual data flow channels. 4 - Process according to any one of claims 1 to 3, characterized in that it comprises, when connecting two ports, each connected to a subnetwork switch, for the port, said slave whose clock is provided by the other port, said master, a step of generating synchronization signal to the switch connected to said slave port, meanwhile, after reception by said slave port of a rising edge from said master port, during a duration equal to a measurement of the duration between a rising edge of a signal from the master port and a rising edge of a signal from said switch. 5. Process according to any one of claims 1 to 4, characterized in that, during the phase difference compensation measuring step between source sub-networks, each port taken in order on a path. followed by said signal representative of an event determines a duration additional to said compensation measure equal to the latency induced by the offset of the cycles incurred during the crossing of said port. A method according to claim 5, characterized in that, during the step of compensating for phase differences between source subnets, each destination subnet sends an offset measurement message to each sub-network. source network and each source subnet 3o sends a response to the offset measurement message comprising a field for said measurement, to said destination subnet on said path, each port on said path performing: a step of receiving an answer of the preceding port on said path, - a step of updating the response, by adding the additional duration measured by said port to the value already present in said field and - a step of sending said updated response to the next port on said path. 7. The method according to claim 6, wherein the step of compensating for phase differences between source subnetworks comprises, for each port on said path, whether the synchronization signal of said port is not in effect. phase with that of the switch to which said port is connected: - a step of determining if the response arrives from said switch, - if the response does not arrive from said switch: - if the offset between the cycles of the port and said switch is less than one value cycle period - guard interval, the additional duration is equal to the value of a cycle period added to the value of the offset between the port and switch cycles, - if the offset between the cycles of the port and said switch is greater than or equal to a cycle period value - guard interval, the additional duration equals the offset value between the port and switch cycles - if the response from the switch: - if the offset between the port and switch cycles is greater than or equal to the guard interval value, the additional duration is equal to the value of two cycle periods minus the offset value between the cycles of the switch. port and switch and - if the offset between the port and switch cycles is less than the guard interval value, the additional duration is equal to the value of one cycle period minus the offset value between the port cycles The method according to any one of claims 1 to 7, characterized in that it further comprises: - a time offset measurement step between the beginnings of the cycles of the sub-networks destinations and - a step of adding said offset to the sum of said measured time and the phase difference compensation for the source network hosting said source to form a delay implemented by each destination to delay processing of the event. 9. The method as claimed in claim 8, characterized in that the step of measuring the time shift between the beginnings of the cycles of the destination subnetworks is performed by each source subnet and, during the adding step, said offset measured by the source having emitted the signal representative of the event is added. 10. Process according to claim 9, characterized in that, during the time offset measurement step between the beginnings of the cycles of the destination sub-networks, said measurement is determined with respect to the most important time offset with the cycle. of said source. 11. The method as claimed in claim 9, wherein, during the step of measuring the time shift between the beginnings of the cycles of the destination subnets: each source subnet sends a message cumulative offset to each destination, - each port taken in order on a path followed by said shift accumulate message determines a duration additional to said measurement equal to the latency induced by the crossing of said port and - upon receipt of the message of shift accumulation, each destination subnet returns a response to said source subnet, said response containing the thus determined accumulation. 12 - Device for synchronizing event processing on a network comprising at least two so-called source subnetworks each hosting at least one signal source representative of an event and at least two subnetworks said destinations each hosting at least one destination said signal representative of an event, said sub-networks having the same cycle duration, characterized in that it comprises: - an event tracking means, during which each source measures a time elapsed between the beginning of a cycle of the source subnet hosting said source and the detection of an event common to several sources; means for transmitting, at each destination, a signal representative of the event and of said duration measured by each source; a phase difference compensation measuring means between the source subnetworks, by each destination subnetwork and a means of application of phase corrections adapted, at each reception, by a destination, of a signal representative of an event coming from a source, to apply a phase correction to delay the processing of said event of a duration equal to the sum - said measured time for said source and - phase difference compensation for the source network hosting said source. 13 û Device according to claim 12, characterized in that it further comprises: a time offset measurement means between the beginning of the cycles of the destination sub-networks and a means of adding said offset to the sum of said measured duration and phase difference compensation for the source network hosting said source to form a delay implemented by each destination to delay the processing of the event. 14 - computer program loadable in a computer system, said program containing instructions for carrying out the method according to any one of claims 1 to 11. 15 - Support for information readable by a computer or a microprocessor, removable or not, retaining instructions of a computer program, characterized in that it allows the implementation of the method according to any one of claims 1 to 11.