FR2939950A1

FR2939950A1 - Image capturing matrix pixels controlling method for image sensor, involves controlling conduction of reinitialization transistor of node for selected line transistors by application of gate potential, and sampling potential of conductor

Info

Publication number: FR2939950A1
Application number: FR0806998A
Authority: FR
Inventors: Thierry Ligozat; Nicolas Ferrand
Original assignee: e2v Semiconductors SAS
Current assignee: Teledyne e2v Semiconductors SAS
Priority date: 2008-12-12
Filing date: 2008-12-12
Publication date: 2010-06-18
Anticipated expiration: 2028-12-12
Also published as: FR2939950B1

Abstract

The method involves controlling short conduction of a reinitialization transistor of a storage node by applying a gate potential on a gate of the transistor. Conduction of a transfer transistor is controlled to drain charges (Q, Qs) generated in a photodiode towards the node. Line selection transistors of a line of pixels are made to conduct. Potential of a column conductor is sampled, and conduction of a transistor (T2) of the node is controlled for all the transistors of selected line by application of another gate potential. Potential of the conductor is sampled.

Description

PROCEDE DE COMMANDE DES PIXELS D'UN CAPTEUR D'IMAGE A GRANDE DYNAMIQUE L'invention concerne les capteurs d'image électronique et plus particulièrement ceux qui fonctionnent à partir de pixels actifs en technologie MOS. Plus précisément, l'invention concerne un procédé de commande des différents transistors qui constituent les pixels. The invention relates to electronic image sensors and more particularly those that operate from active pixels in MOS technology. More specifically, the invention relates to a control method of the different transistors that constitute the pixels.

Les pixels actifs comprennent en général une photodiode et trois, quatre ou cinq transistors MOS permettant de contrôler la lecture des charges générées par la lumière dans la photodiode. Les pixels à trois transistors fonctionnent en transférant directement sur un conducteur de colonne le potentiel de la photodiode, potentiel qui varie en fonction de ~o l'éclairement et du temps d'intégration de la lumière. Les pixels à quatre transistors fonctionnent en transférant d'abord de la photodiode vers un noeud de stockage capacitif les charges générées par la lumière, puis en reportant sur un conducteur de colonne le potentiel du noeud de stockage ; un des transistors sert à réinitialiser le potentiel du noeud de stockage avant 15 le transfert de charges de la photodiode vers le noeud de stockage. Les pixels à cinq transistors comportent en outre un transistor de réinitialisation du potentiel de la photodiode. On s'intéresse ici plus particulièrement aux pixels à cinq transistors dont la structure est rappelée à la figure 1. Un tel pixel comporte 20 une photodiode PD, un noeud de stockage capacitif ND (représenté par un simple point sur la figure 1, et réalisé en pratique par une petite diffusion de type N dans un substrat de type P), un transistor de transfert de charges Ti entre la cathode de la photodiode et le noeud de stockage, un transistor T2 de réinitialisation du potentiel du noeud de stockage, un transistor T3 de 25 réinitialisation du potentiel de la cathode de la photodiode, un transistor suiveur T4, un transistor de sélection de ligne T5. La photodiode est en général constituée par une diffusion de type N dans un substrat P, mais cette diffusion est de préférence recouverte d'une région superficielle P+ reliée à la masse, ce qui permet de mieux fixer son 30 potentiel lorsqu'elle est réinitialisée. Le transistor de transfert T1 est en réalité une simple grille isolée G1, au-dessus d'une zone semiconductrice de type P localisée entre la photodiode et le noeud de stockage. Cette grille est commandée par un signal de transfert TG. Le transistor T2 de réinitialisation du noeud de stockage est également une simple grille isolée G2 au-dessus de l'espace séparant le noeud de stockage (qui forme la source du transistor) et un drain de type N relié à un potentiel de réinitialisation VRS (qui, dans l'art antérieur, est souvent le potentiel d'alimentation Vdd). La grille G2 est commandée par un signal de commande de réinitialisation RST. Le transistor T3 de réinitialisation de la photodiode est relié entre la cathode de la photodiode et un potentiel d'alimentation Vdd. Sa grille G3 est commandée par un signal de réinitialisation globale GR. Le transistor suiveur T4 a son drain relié à un potentiel de référence qui peut être l'alimentation Vdd, sa source reliée au transistor de sélection de ligne T5, et sa grille reliée au noeud de stockage ND. Enfin, le transistor de sélection de ligne T5 a sa grille reliée à un conducteur de sélection de ligne LS qui relie tous les transistors de sélection de ligne d'une même ligne de pixels ; cette ligne est commandée par un signal de sélection de ligne SEL propre à cette ligne ; le drain de T5 est relié à la source du transistor suiveur et sa source est reliée à un conducteur de colonne CC commun à tous les pixels d'une même colonne de pixels. Ce conducteur de colonne est relié à un circuit de lecture non représenté, au pied de la colonne. The active pixels generally comprise a photodiode and three, four or five MOS transistors for controlling the reading of the charges generated by the light in the photodiode. The three-transistor pixels operate by transferring directly to a column conductor the potential of the photodiode, which potential varies as a function of ~ o illumination and integration time of the light. The four-transistor pixels operate by first transferring the charges generated by the light from the photodiode to a capacitive storage node and then transferring the potential of the storage node to a column conductor; one of the transistors serves to reset the potential of the storage node prior to charge transfer from the photodiode to the storage node. The five transistor pixels further include a photodiode potential reset transistor. Of particular interest here are the five-transistor pixels whose structure is recalled in FIG. 1. Such a pixel comprises a photodiode PD, a capacitive storage node ND (represented by a single point in FIG. in practice by a small N-type diffusion in a P-type substrate), a charge transfer transistor Ti between the cathode of the photodiode and the storage node, a resetting transistor T2 of the potential of the storage node, a transistor T3 for resetting the cathode potential of the photodiode, a follower transistor T4, a line selection transistor T5. The photodiode is generally constituted by an N-type diffusion in a substrate P, but this diffusion is preferably covered by a ground-connected surface region P +, which makes it possible to better fix its potential when it is reset. The transfer transistor T1 is actually a simple insulated gate G1, above a P-type semiconductor zone located between the photodiode and the storage node. This grid is controlled by a TG transfer signal. The reset transistor T2 of the storage node is also a simple insulated gate G2 above the space separating the storage node (which forms the source of the transistor) and an N-type drain connected to a resetting potential VRS ( which in the prior art is often the supply potential Vdd). Gate G2 is controlled by a reset control signal RST. The resetting transistor T3 of the photodiode is connected between the cathode of the photodiode and a supply potential Vdd. Its gate G3 is controlled by a global reset signal GR. The follower transistor T4 has its drain connected to a reference potential which may be the supply Vdd, its source connected to the line selection transistor T5, and its gate connected to the storage node ND. Finally, the line selection transistor T5 has its gate connected to a line selection conductor LS which connects all the line selection transistors of the same line of pixels; this line is controlled by a line selection signal SEL specific to this line; the drain of T5 is connected to the source of the follower transistor and its source is connected to a column conductor CC common to all the pixels of the same column of pixels. This column conductor is connected to a reading circuit, not shown, at the foot of the column.

Le fonctionnement habituel d'une matrice comprenant de tels pixels à cinq transistors est le suivant. II est décrit en référence au chronogramme de la figure 2. Un créneau temporel GR (pour "global reset", réinitialisation globale) est appliqué à la grille du transistor T3. Sa durée dépend du temps d'intégration désiré pour une image. En effet, tant que ce créneau est actif il empêche toute intégration de charges dans la photodiode. Le temps d'intégration Ti démarre lorsque ce créneau se termine (temps to). A la fin de la durée Ti un créneau TG est appliqué à la grille du transistor de transfert Ti. Ce créneau autorise le déversement dans le noeud de stockage ND de toutes les charges accumulées dans la photodiode. La fin de ce créneau, commun à toute la matrice, marque la fin du temps d'intégration Ti pour toute la matrice. Le transistor de sélection de ligne T5 est alors rendu conducteur par un créneau de sélection de ligne SEL (ligne par ligne) appliqué à la ligne LS. Seul le créneau SEL pour la première ligne de la matrice est représenté. The usual operation of a matrix comprising such five transistor pixels is as follows. It is described with reference to the timing diagram of FIG. 2. A time slot GR (for "global reset", global reset) is applied to the gate of transistor T3. Its duration depends on the desired integration time for an image. Indeed, as long as this slot is active it prevents any integration of charges in the photodiode. The integration time Ti starts when this slot ends (time to). At the end of the duration Ti a slot TG is applied to the gate of the transfer transistor Ti. This slot allows the discharge in the storage node ND of all the charges accumulated in the photodiode. The end of this slot, common to the entire matrix, marks the end of the integration time Ti for the entire matrix. The line selection transistor T5 is then made conductive by a line selection slot SEL (line by line) applied to the line LS. Only the SEL slot for the first row of the matrix is represented.

Les créneaux pour les autres lignes suivent, sans se chevaucher. Pendant tout le créneau SEL, le potentiel présent sur le noeud de stockage ND des transistors de la ligne est reporté par le transistor suiveur T4 sur le conducteur de colonne CC et est lu par un circuit de lecture respectif associé à chaque colonne. Pendant le créneau SEL pour une ligne déterminée, un créneau de commande SHS est appliqué dans le circuit de lecture (non représenté) au pied de la colonne de pixels, pour prendre un premier échantillon du potentiel présent sur le conducteur de colonne. Ce potentiel dépend de la quantité de charges résultant de l'éclairement du pixel pendant la durée d'intégration Ti. Puis, toujours pendant le même créneau SEL, un créneau RSTL est appliqué aux grilles G2 des transistors T2 de tous les pixels de la ligne sélectionnée. Le potentiel du noeud de stockage est réinitialisé à une valeur dictée par la valeur VRS appliquée au drain des transistors T2. Enfin, toujours pendant le même créneau SEL, un créneau SHR est appliqué au circuit de lecture pour prendre un deuxième échantillon du potentiel du conducteur de colonne. Un convertisseur analogique-numérique convertit la différence entre les deux échantillons. Le convertisseur est spécifique à chaque colonne ou bien unique pour toutes les colonnes. The slots for the other lines follow, without overlapping. During the entire slot SEL, the potential present on the storage node ND of the transistors of the line is carried by the follower transistor T4 on the column conductor CC and is read by a respective reading circuit associated with each column. During the SEL slot for a given line, a control slot SHS is applied in the read circuit (not shown) at the foot of the pixel column, to take a first sample of the potential present on the column conductor. This potential depends on the quantity of charges resulting from the illumination of the pixel during the integration time Ti. Then, still during the same slot SEL, a slot RSTL is applied to the gates G2 of the transistors T2 of all the pixels of the selected line. The potential of the storage node is reset to a value dictated by the value VRS applied to the drain of the transistors T2. Finally, still during the same slot SEL, a slot SHR is applied to the reading circuit to take a second sample of the potential of the column conductor. An analog-to-digital converter converts the difference between the two samples. The converter is specific to each column or unique for all columns.

On souhaite que le capteur enregistre des images ayant la plus grande dynamique possible, c'est-à-dire qu'on veut des pixels aussi sensibles que possible pour prendre des images avec peu de lumière, mais des pixels capables aussi de recevoir des images très lumineuses sans saturation. Plusieurs solutions ont été recherchées pour obtenir une grande dynamique. Une solution consiste à utiliser une capture successive de plusieurs images avec des temps d'intégration différents. Si le signal fourni par un pixel ayant subi un temps d'intégration long est saturé, il est remplacé par un signal du même pixel, ayant subi un temps d'intégration court. Cela suppose de prendre plusieurs images successives et le temps d'acquisition globale est long. De plus il faut traiter les images pixel par pixel pour choisir le signal le mieux adapté pour chacun avant de passer à une image suivante. We want the sensor to record images with the greatest possible dynamic, that is to say we want pixels as sensitive as possible to take images with little light, but pixels also able to receive images very bright without saturation. Several solutions have been sought to obtain a great dynamic. One solution is to use a successive capture of several images with different integration times. If the signal provided by a pixel having undergone a long integration time is saturated, it is replaced by a signal of the same pixel, having undergone a short integration time. This supposes taking several successive images and the overall acquisition time is long. In addition it is necessary to process the images pixel by pixel to choose the most suitable signal for each one before moving on to a next image.

Une autre solution consiste à avoir une matrice mixte avec des petits pixels et des grands pixels. Les petits pixels, moins sensibles, servent s'il y a beaucoup de lumière. Il faut un traitement adapté complexe et on réduit la résolution globale de la matrice. Another solution is to have a mixed matrix with small pixels and large pixels. Small pixels, less sensitive, serve if there is a lot of light. Complex adaptive processing is required and the overall resolution of the matrix is reduced.

Une autre solution encore consiste à mesurer le temps que met un pixel pour arriver à saturation pour en déduire une information sur le niveau de lumière en présence d'éclairements saturants. Cela suppose des pixels plus complexes. Des solutions avec des pixels à fonction logarithmique ou linéaire- logarithmique ou à variation de pente de la courbe de réponse ont par ailleurs été proposées pour des pixels à trois transistors. Elles reposent sur une variation du potentiel de la grille du transistor de réinitialisation de la photodiode. Ces solutions sont sensibles à des dispersions technologiques : dispersion de tensions de seuil des transistors des différents pixels et dispersion du potentiel à vide de la photodiode après réinitialisation. L'invention a pour but de proposer un procédé de commande des transistors d'un pixel actif à cinq transistors, qui permet une grande dynamique tout en réduisant les erreurs de conversion lumière/tension dues aux dispersions technologiques et notamment aux dispersions de tension de seuil des transistors de réinitialisation. Yet another solution consists in measuring the time that a pixel takes to reach saturation in order to deduce information on the level of light in the presence of saturating illuminations. This assumes more complex pixels. Solutions with logarithmic or linear-logarithmic or slope-varying pixels of the response curve have also been proposed for three-transistor pixels. They are based on a variation of the potential of the gate of the reset transistor of the photodiode. These solutions are sensitive to technological dispersions: dispersion of threshold voltages of the transistors of the different pixels and dispersion of the vacuum potential of the photodiode after reinitialization. The purpose of the invention is to propose a method for controlling the transistors of a five-transistor active pixel, which allows a great dynamic while reducing the light / voltage conversion errors due to the technological dispersions and in particular to the threshold voltage dispersions. reset transistors.

Selon l'invention, on propose un procédé de commande des pixels d'une matrice de capture d'image dont les pixels comprennent une photodiode, un transistor de réinitialisation du potentiel de la photodiode, un noeud de stockage capacitif pour stocker les charges générées dans la photodiode après une phase d'intégration, un transistor de transfert pour autoriser ou interdire le transfert de charges entre la photodiode et le noeud de stockage, un transistor de réinitialisation du potentiel du noeud de stockage, un transistor suiveur pour reporter sur un conducteur de colonne le potentiel du noeud de stockage, et un transistor de sélection de ligne pour autoriser la connexion entre le transistor suiveur et le conducteur de colonne. Le procédé de commande est caractérisé en ce qu'il comporte les opérations successives suivantes pour un pixel donné de la matrice : - a) commande de mise en conduction du transistor de 35 réinitialisation de la photodiode pour tous les pixels simultanément, la fin de cette commande déterminant le début (to) d'une première durée d'intégration de charges, - b) commande de mise en conduction brève du transistor de réinitialisation du noeud de stockage, par application d'un premier potentiel de grille sur la grille de ce transistor, le potentiel appliqué au drain de ce transistor prenant une première valeur puis une deuxième valeur supérieure à la première pendant cette mise en conduction, - c) commande de mise en conduction du transistor de transfert, cette mise en conduction vidant, de la photodiode vers le noeud de stockage, ~o les charges générées dans la photodiode pendant la première durée d'intégration, cette première durée se terminant à la fin de cette mise en conduction, - d) commande de mise en conduction brève du transistor de réinitialisation du noeud de stockage, par application d'un deuxième potentiel 15 de grille, inférieur au premier potentiel de grille, sur la grille de ce transistor, - e) commande de mise en conduction du transistor de transfert, cette mise en conduction vidant, de la photodiode vers le noeud de stockage, les charges générées dans la photodiode pendant une deuxième durée d'intégration commençant à la fin de l'étape c et se terminant à la fin de cette 20 mise en conduction, - f) mise en conduction des transistors de sélection de ligne d'une ligne de pixels, cette mise en conduction durant jusqu'à l'étape i qui suit, incluse, - g) premier échantillonnage du potentiel du conducteur de 25 colonne, - h) commande de mise en conduction du transistor de réinitialisation du noeud de stockage pour tous les transistors de la ligne sélectionnée, par application du premier potentiel de grille sur la grille de ce transistor, le potentiel appliqué au drain du transistor prenant 30 successivement la première puis la deuxième valeur pendant cette mise en conduction, i) deuxième échantillonnage du potentiel du conducteur de colonne. According to the invention, there is provided a method of controlling the pixels of an image capture matrix whose pixels comprise a photodiode, a resetting transistor of the potential of the photodiode, a capacitive storage node for storing the charges generated in FIG. the photodiode after an integration phase, a transfer transistor for enabling or prohibiting the transfer of charges between the photodiode and the storage node, a resetting transistor for the storage node potential, a follower transistor for reporting to a driver of column the potential of the storage node, and a line selection transistor to allow the connection between the follower transistor and the column driver. The control method is characterized in that it comprises the following successive operations for a given pixel of the matrix: a) conduction control of the reset transistor of the photodiode for all the pixels simultaneously, the end of this command determining the start (to) of a first charge integration time, - b) brief conduction control of the storage node reset transistor, by applying a first gate potential on the gate of this storage node; transistor, the potential applied to the drain of this transistor taking a first value and then a second value greater than the first during this turning on, - c) conduction control of the transfer transistor, this conduction emptying, of the photodiode to the storage node, ~ o the charges generated in the photodiode during the first integration period, this first duration ending at the end of this turning on, - d) briefly turning on the reset transistor of the storage node, by applying a second gate potential, lower than the first gate potential, to the gate of this transistor, - e ) conduction control of the transfer transistor, this conduction emptying, from the photodiode to the storage node, the charges generated in the photodiode during a second integration period beginning at the end of step c and terminating at the end of this turning on, - f) turning on the line selection transistors of a line of pixels, this turning on for up to the following step i, inclusive, - g) first sampling of the potential of the column conductor; h) initiating control of the resetting transistor of the storage node for all the transistors of the selected line, by applying the first gate potential on the gate of this transistor, the potential applied to the drain of the transistor successively taking the first then the second value during this conduction, i) second sampling of the potential of the column conductor.

La durée de l'étape b est de préférence égale à la durée de l'étape h. La durée pendant laquelle le potentiel de drain du transistor de réinitialisation du noeud de stockage prend la deuxième valeur est de préférence la même à l'étape b et à l'étape h. The duration of step b is preferably equal to the duration of step h. The time during which the drain potential of the reset transistor of the storage node takes the second value is preferably the same in step b and in step h.

Dans l'étape b la deuxième valeur de potentiel de drain est de préférence égale au premier potentiel de grille. On notera que l'étape e peut s'étendre sur presque toute la durée de la deuxième intégration, sans cependant démarrer avant la fin de l'étape d. In step b, the second drain potential value is preferably equal to the first gate potential. It will be noted that step e may extend over almost the entire duration of the second integration, without however starting before the end of step d.

Une réinitialisation de la photodiode par mise en conduction du transistor de réinitialisation de la photodiode peut se faire en outre entre les étapes c et e, de préférence immédiatement après l'étape c ; et encore entre les étapes e et g, de préférence immédiatement après l'étape e ; et encore pendant les étapes g, h et i. A reset of the photodiode by turning on the resetting transistor of the photodiode can also be done between steps c and e, preferably immediately after step c; and again between steps e and g, preferably immediately after step e; and again during steps g, h and i.

Les opérations définies aux étapes f, g, h, i sont répétées autant de fois qu'il y a de lignes, avant de procéder à un nouveau cycle d'intégration de charges. Une nouvelle étape a peut commencer après l'étape e, ou bien après l'étape f correspondant à la dernière ligne de la matrice. The operations defined in steps f, g, h, i are repeated as many times as there are rows, before proceeding to a new load integration cycle. A new step a can begin after step e, or after step f corresponding to the last row of the matrix.

Dans ce qui précède on a considéré qu'il y avait deux durées d'intégration, mais on peut envisager aussi qu'il y ait une troisième durée d'intégration qui s'exécute, vis-à-vis de la deuxième intégration, exactement comme la deuxième intégration s'exécute vis-à-vis de la première, et qui utilise un troisième potentiel de grille du transistor de réinitialisation du noeud de stockage, plus petit que le deuxième. In the foregoing it has been considered that there are two integration durations, but it can also be envisaged that there is a third integration duration that executes, with respect to the second integration, exactly as the second integration executes with respect to the first, and which uses a third gate potential of the reset transistor of the storage node, smaller than the second.

D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1, déjà décrite, représente la constitution classique d'un pixel actif CMOS à cinq transistors ; - la figure 2, déjà décrite, représente le chronogramme classique de fonctionnement du pixel de la figure 1 ; - la figure 3 représente le chronogramme de fonctionnement dans 35 le procédé selon l'invention ; - la figure 4 représente des courbes de réponse du pixel en fonction de l'éclairement. Other features and advantages of the invention will appear on reading the detailed description which follows and which is given with reference to the appended drawings in which: FIG. 1, already described, represents the conventional constitution of a CMOS active pixel; five transistors; FIG. 2, already described, represents the conventional operating chronogram of the pixel of FIG. 1; FIG. 3 represents the timing diagram of operation in the method according to the invention; FIG. 4 represents response curves of the pixel as a function of illumination.

Dans ce qui suit, on considérera que les transistors MOS sont des NMOS et que les sens de potentiels sont donc établis en considérant ce choix. Un choix de transistors PMOS pourrait être fait et les potentiels seraient alors établis dans un sens contraire. On considère que le capteur d'image comprend une matrice de pixels au sens large, la matrice étant organisée en lignes et colonnes mais pouvant très bien n'avoir qu'une seule ligne. La représentation des niveaux de potentiel des créneaux sur la figure 3 est arbitraire : les créneaux représentés sur les lignes de chronogrammes GR, TG, SHS, SHR, SEL peuvent très bien avoir tous une amplitude égale au potentiel d'alimentation Vdd. Les potentiels des chronogrammes RST et VRS seront détaillés plus loin et varient au cours d'un cycle. Le procédé selon l'invention peut être appliqué à un pixel à cinq transistors semblable à celui de la figure 1. Un créneau temporel de réinitialisation globale GR est appliqué à la grille du transistor T3. Ce créneau agit pour vider vers le potentiel d'alimentation Vdd les charges stockées dans la photodiode PD. Tant que dure ce créneau, l'intégration de charges dans la photodiode est empêchée. Ce créneau est appliqué à tous les pixels de la matrice simultanément. La photodiode intègre des charges dès la fin de ce créneau et jusqu'à la fin d'un cycle d'intégration de charges, c'est-à-dire jusqu'à l'apparition d'un nouveau créneau de réinitialisation globale. Le créneau GR se termine à un instant to qui définit le début de l'intégration des charges engendrées dans le pixel par la lumière et recueillies par la photodiode. In what follows, it will be considered that the MOS transistors are NMOS and that the potential senses are therefore established by considering this choice. A choice of PMOS transistors could be made and the potentials would then be established in a contrary direction. It is considered that the image sensor comprises a matrix of pixels in the broad sense, the matrix being organized in rows and columns but may very well have only one line. The representation of the potential levels of the slots in FIG. 3 is arbitrary: the slots represented on the chronogram lines GR, TG, SHS, SHR, SEL may very well all have an amplitude equal to the supply potential Vdd. The potentials of the RST and VRS timing diagrams will be detailed later and vary over a cycle. The method according to the invention can be applied to a five-transistor pixel similar to that of FIG. 1. A global reset time slot GR is applied to the gate of transistor T3. This slot acts to empty to the supply potential Vdd the charges stored in the photodiode PD. As long as this slot lasts, the integration of charges in the photodiode is prevented. This slot is applied to all the pixels of the matrix simultaneously. The photodiode integrates loads from the end of this slot and until the end of a load integration cycle, that is to say until the appearance of a new global reset slot. The slot GR ends at a moment to which defines the beginning of the integration of the charges generated in the pixel by the light and collected by the photodiode.

La durée totale d'intégration de charges sera une durée Ti, et cette durée Ti est divisée en une première durée d'intégration Tia suivie par une deuxième durée d'intégration Tib, soit Ti = Ti, + Tib On montrera plus loin que la durée totale pourrait être divisée également en trois durées partielles (ou même, en théorie, plus de trois 35 durées bien que cela ait peu d'intérêt). The total duration of integration of charges will be a duration Ti, and this duration Ti is divided into a first integration duration Tia followed by a second integration duration Tb, ie Ti = Ti, + Tib It will be shown later that The total duration could be divided evenly into three partial durations (or even, in theory, more than three durations, although this is of little interest).

La fin de la première durée d'intégration Tia est définie par le front descendant d'un premier créneau temporel court TGa appliqué à la grille du transistor de transfert T1. Mais avant le début de ce créneau TGa, on applique selon l'invention un premier créneau court de réinitialisation RSTa à la grille du transistor T2. Le niveau de potentiel de ce créneau RSTa est un premier potentiel de grille Vgrsta. De plus, pendant la présence de ce créneau RSTa, on s'arrange pour faire varier le potentiel VRS présent sur le drain du transistor T2 de telle manière que ce potentiel prenne une première valeur VRS1 au début du créneau RSTa et une deuxième valeur VRS2, plus grande que VRS1, à la fin du créneau. Par exemple, le potentiel de drain varie de VRS1 à VRS2 au milieu du créneau. La durée pendant laquelle le potentiel VRS2 est appliquée à la grille est de préférence très bien contrôlée car elle influence le niveau de potentiel que va prendre le noeud de stockage au cours de cette phase de réinitialisation. VRS1 est de préférence inférieur d'environ une tension de seuil (0,6 à 0,7 volts) au potentiel Vgrsta. Le potentiel VRS2 à la fin du créneau est de préférence égal au potentiel Vgrsta appliqué à la grille pendant le créneau RSTa. Dans un exemple, le potentiel VRS2 est égal au potentiel d'alimentation Vdd, et le potentiel Vgrsta appliqué à la grille est aussi égal à Vdd. Une valeur de Vdd égale à 3,3 volts peut typiquement être choisie pour VRS2 et Vgrsta, et une valeur de 2,6 volts pour VRS1, soit VRS1 inférieure d'environ 0,6 à 0,7 volt à VRS2. Le moment où se produit le créneau court RSTa n'est pas critique. 25 Il se produit de préférence vers la fin de la durée d'intégration Tia mais en tout cas avant le début du créneau TGa. Pour résumer ce qui précède, le procédé de commande comprend donc tout d'abord les opérations suivantes, dans l'ordre : - a) commande de mise en conduction du transistor T3 par le créneau 30 GR, - b) ultérieurement, et pendant l'intégration de charges dans la photodiode, commande de mise en conduction brève du transistor T2 pendant le créneau RSTa en appliquant à la grille de T2 un premier potentiel de grille Vgrsta pendant que le drain de T2 prend successivement une première valeur VRS1 puis une deuxième valeur VRS2 supérieure à la première, - c) commande de mise en conduction brève du transistor de transfert T1 après la fin du créneau RSTa, pendant un créneau TGa, la fin de la première durée d'intégration Tia étant définie par la fin du créneau TGa. On reviendra plus loin sur la phase b. Pendant la phase c, les charges de la photodiode se déversent dans le noeud de stockage ND. L'accumulation de charges dans la photodiode ne s'interrompt pas pendant ~o le créneau TGa et continue ensuite pendant la deuxième durée d'intégration Tib. La fin de la deuxième durée d'intégration Tib est définie par le front descendant d'un deuxième créneau temporel court TGb appliqué à la grille du transistor de transfert T1. 15 Mais avant le début de ce créneau TGb on applique un deuxième créneau court de réinitialisation RSTb à la grille du transistor T2. Le niveau de potentiel de ce créneau RSTb est un deuxième potentiel de grille Vgrstb, plus faible que le premier potentiel de grille Vgrsta. Typiquement, Vgrstb est de 20 à 40% plus faible que Vgrsta, de préférence environ 30%. Le réglage 20 de la valeur de cette tension détermine, comme on le verra, le réglage de l'abscisse d'un point de changement de pente de la courbe de réponse du pixel en fonction de l'éclairement. A titre d'exemple, Vgrstb est 2,2 volt pour Vgrsta égal à 3,3 volts mais pourrait être compris entre 1 volt et 3volts. Le potentiel VRS présent sur le drain du transistor T2 reste égal à VRS2 25 pendant ce deuxième créneau de réinitialisation. The end of the first integration duration Tia is defined by the falling edge of a first short time slot TGa applied to the gate of the transfer transistor T1. But before the start of this slot TGa, according to the invention, a first short reset slot RSTa is applied to the gate of transistor T2. The potential level of this RSTa slot is a first Vgrsta gate potential. Moreover, during the presence of this slot RSTa, it is arranged to vary the potential VRS present on the drain of the transistor T2 so that this potential takes a first value VRS1 at the beginning of the slot RSTa and a second value VRS2, larger than VRS1, at the end of the slot. For example, the drain potential varies from VRS1 to VRS2 in the middle of the niche. The time during which the VRS2 potential is applied to the gate is preferably very well controlled because it influences the potential level that the storage node will take during this reset phase. VRS1 is preferably less than about a threshold voltage (0.6 to 0.7 volts) at potential Vgrsta. The VRS2 potential at the end of the slot is preferably equal to the potential Vgrsta applied to the gate during the slot RSTa. In one example, the potential VRS2 is equal to the supply potential Vdd, and the potential Vgrsta applied to the gate is also equal to Vdd. A value of Vdd equal to 3.3 volts can typically be selected for VRS2 and Vgrsta, and a value of 2.6 volts for VRS1, ie VRS1 less than about 0.6 to 0.7 volts at VRS2. The timing of the short RSTa slot is not critical. It occurs preferably towards the end of the integration time Tia but in any case before the start of the slot TGa. To summarize the foregoing, the control method therefore comprises first of all the following operations, in the order: a) control of conduction of the transistor T3 by the slot 30 GR, - b) subsequently, and during the integration of charges in the photodiode, short conduction control of the transistor T2 during the slot RSTa by applying to the gate of T2 a first gate potential Vgrsta while the drain of T2 successively takes a first value VRS1 then a second value VRS2 greater than the first, - c) short conduction control of the transfer transistor T1 after the end of the slot RSTa, during a slot TGa, the end of the first integration period Tia being defined by the end of the slot TGa . We will come back to phase b later. During phase c, the charges of the photodiode are discharged into the storage node ND. The accumulation of charges in the photodiode does not stop during ~ o the slot TGa and then continues during the second integration period Tib. The end of the second integration time Tib is defined by the falling edge of a second short time slot TGb applied to the gate of the transfer transistor T1. But before the start of this slot TGb a second short reset slot RSTb is applied to the gate of transistor T2. The potential level of this slot RSTb is a second gate potential Vgrstb, lower than the first gate potential Vgrsta. Typically, Vgrstb is 20 to 40% lower than Vgrsta, preferably about 30%. The adjustment of the value of this voltage determines, as will be seen, the adjustment of the abscissa of a point of change of slope of the response curve of the pixel as a function of the illumination. For example, Vgrstb is 2.2 volts for Vgrsta equal to 3.3 volts but could be between 1 volt and 3 volts. The potential VRS present on the drain of transistor T2 remains equal to VRS2 during this second reset slot.

Pour résumer ce qui précède, la suite du procédé de commande comprend donc, après les opérations a, b, c, les opérations suivantes, dans l'ordre : 30 - d) commande de mise en conduction brève du transistor T2 pendant le créneau RSTb en appliquant à la grille de T2 un deuxième potentiel de grille Vgrstb plus petit que Vgrsta ; le drain de T2 garde en principe la valeur VRS2, - e) commande de mise en conduction brève du transistor de transfert 35 T1 après la fin du créneau RSTb, pendant un créneau TGb, la fin de la deuxième durée d'intégration Tib étant définie par la fin du créneau TGb ; les charges accumulées par la photodiode pendant la deuxième durée d'intégration Tib se déversent dans le noeud de stockage ND. To summarize the foregoing, the following of the control method thus comprises, after the operations a, b, c, the following operations, in the order: 30 - d) short conduction control of the transistor T2 during the slot RSTb applying to the gate of T2 a second gate potential Vgrstb smaller than Vgrsta; the drain of T2 retains in principle the value VRS2, e) short conduction control of the transfer transistor T1 after the end of the slot RSTb, during a slot TGb, the end of the second integration period Tib being defined by the end of the TGb slot; the charges accumulated by the photodiode during the second integration period Tib flow into the storage node ND.

La phase e est donc un deuxième déversement de charges de la photodiode vers le noeud de stockage et il n'y a pas de lecture de charges entre le premier déversement (phase c) et le deuxième (phase e). Les créneaux RSTa, RSTb, TGa, TGb, sont communs à tous les pixels de la matrice. Les débuts et fins des durées Tia et Tib sont donc les mêmes pour tous les pixels. Phase e is therefore a second discharge of charges from the photodiode to the storage node and there is no charge reading between the first spill (phase c) and the second (phase e). The slots RSTa, RSTb, TGa, TGb, are common to all the pixels of the matrix. The beginnings and ends of the durations Tia and Tib are therefore the same for all the pixels.

On pourrait répéter les phases d et e une autre fois, voire plusieurs, pour définir au moins une troisième durée d'intégration, terminée par un troisième déversement sans lecture de charges entre les différents déversements successifs. La réinitialisation du noeud de stockage ND se fait à chaque fois avant un créneau de transfert qui termine la durée d'intégration partielle correspondante. Le potentiel Vgrst appliqué à la grille du transistor T2 diminue à chaque nouvelle réinitialisation. Le potentiel de drain ne change pas (VRS2). We could repeat the phases d and e another time, or even more, to define at least a third integration time, ended by a third discharge without reading charges between successive successive spills. The reset of the storage node ND is done each time before a transfer slot which ends the corresponding partial integration period. The potential Vgrst applied to the gate of transistor T2 decreases with each new reset. The drain potential does not change (VRS2).

La lecture des charges accumulées dans le noeud de stockage après le dernier de ces différents déversements se fait ligne de pixels par ligne de pixels. Revenant au chronogramme de la figure 3, avec deux déversements seulement, un créneau de sélection SEL est appliqué à la première ligne de pixels, puis un créneau à la deuxième ligne, etc. Toutes les lignes sont lues successivement avant de recommencer un cycle d'intégration de charges. Seule la lecture de la première ligne est représentée sur le chronogramme de la figure 3. Le créneau GR de réinitialisation globale de la photodiode peut recommencer pendant la lecture des lignes (après le dernier créneau de transfert, ici TGb) ou après la lecture de la dernière ligne. De toutes façons c'est la fin de ce créneau qui détermine une nouvelle intégration de charges et la lecture de la dernière ligne doit être terminée avant la fin du nouveau créneau GR. The reading of the accumulated charges in the storage node after the last of these different spills is a row of pixels per row of pixels. Returning to the timing diagram of Figure 3, with only two spills, a SEL selection slot is applied to the first pixel line, then a slot to the second line, and so on. All lines are read successively before restarting a load integration cycle. Only the reading of the first line is represented on the timing diagram of FIG. 3. The reset time slot GR of the photodiode can start again during the reading of the lines (after the last transfer slot, here TGb) or after the reading of the last line. In any case, it is the end of this niche that determines a new integration of loads and the reading of the last line must be completed before the end of the new GR niche.

Le créneau SEL est appliqué à la grille de tous les transistors de sélection T5 des pixels de la ligne considérée. Pendant ce créneau, le potentiel présent sur le noeud de stockage ND est reporté par le transistor T4 sur le conducteur de colonne qui relie tous les pixels d'une même colonne. The slot SEL is applied to the gate of all the selection transistors T5 of the pixels of the line in question. During this slot, the potential present on the storage node ND is carried by the transistor T4 on the column conductor which connects all the pixels of the same column.

L'application du créneau SEL représente l'opération f du procédé de commande, et elle vient après les étapes a, b, c, d, e. Comme on le verra, l'opération f recouvre une durée englobant les étapes g, h, i qu'on va maintenant décrire. L'étape f, avec les opérations g, h, i est renouvelée autant de fois qu'il y a de lignes dans la matrice. The application of the slot SEL represents the operation f of the control method, and it comes after the steps a, b, c, d, e. As will be seen, the operation f covers a duration encompassing the steps g, h, i that will now be described. Step f, with the operations g, h, i is repeated as many times as there are rows in the matrix.

Pour lire les charges stockées dans le noeud de stockage pour une ligne déterminée, on effectue les trois opérations successives suivantes pendant le créneau SEL correspondant à cette ligne, et on répète ces opérations pour chaque ligne ; les opérations se font simultanément pour toutes les colonnes de pixels de la matrice : - g) établissement d'un créneau court SHS commandant le stockage d'un premier échantillon du potentiel présent à cet instant sur le conducteur de colonne ; ce potentiel représente directement une quantité de charges accumulées dans le noeud de stockage après les déversements successifs ; le créneau SHS est appliqué à un échantillonneur-bloqueur situé au pied de la colonne ; - h) après le créneau court SHS, réinitialisation du potentiel du noeud de stockage, par un nouveau créneau court RSTL appliqué à la grille du transistor T2 (mais seulement pour les pixels de la ligne en cours de lecture) ; les conditions de réinitialisation sont les mêmes que celles du créneau RSTa qui précède le premier déversement de charges de la phase b ; la réinitialisation se fait donc avec un potentiel de drain de T2 qui passe de sa première valeur VRS1 à sa deuxième valeur VRS2 pendant le créneau RSTL ; cela suppose bien sûr que le potentiel de drain soit revenu au potentiel VRS1 avant le début du créneau RSTL ; pendant le créneau RSTL, le potentiel de colonne est ramené à une valeur initiale qui dépend de la valeur VRS2 mais aussi de la durée de la portion de créneau RSTL pendant laquelle le potentiel de drain de T2 est au niveau VRS2 ; cette durée est de préférence rigoureusement la même que pendant le premier créneau de réinitialisation RSTa ; - i) après le créneau court RSTL, établissement d'un créneau court SHR commandant le stockage d'un deuxième échantillon du potentiel présent à cet instant sur le conducteur de colonne ; ce potentiel représente directement la valeur de réinitialisation du potentiel du noeud de stockage. To read the loads stored in the storage node for a given line, the following three successive operations are performed during the slot SEL corresponding to this line, and these operations are repeated for each line; the operations are carried out simultaneously for all the columns of pixels of the matrix: - g) establishment of a short slot SHS controlling the storage of a first sample of the potential present at this moment on the column conductor; this potential directly represents a quantity of charges accumulated in the storage node after the successive spills; the SHS slot is applied to a sample-and-hold device located at the foot of the column; h) after the short slot SHS, resetting the potential of the storage node, by a new short slot RSTL applied to the gate of the transistor T2 (but only for the pixels of the line being read); the reset conditions are the same as those of the RSTa slot that precedes the first phase b load spill; the reset is therefore done with a drain potential of T2 which passes from its first value VRS1 to its second value VRS2 during the slot RSTL; this assumes, of course, that the drain potential has returned to the VRS1 potential before the start of the RSTL slot; during the RSTL slot, the column potential is reduced to an initial value which depends on the value VRS2 but also on the duration of the slot portion RSTL during which the drain potential of T2 is at the VRS2 level; this duration is preferably exactly the same as during the first reset slot RSTa; i) after the short slot RSTL, establishing a short slot SHR controlling the storage of a second sample of the potential present at this moment on the column conductor; this potential directly represents the reset value of the potential of the storage node.

Le circuit de lecture en pied de colonne détermine la différence entre les échantillons prélevés pendant la phase SHS et la phase SHR. The reading circuit at the bottom of the column determines the difference between the samples taken during the SHS phase and the SHR phase.

Le créneau de sélection de ligne SEL ne s'interrompt qu'après la phase i correspondant à cette ligne, et un créneau correspondant à une autre ligne peut être appliqué. The line selection slot SEL stops only after the phase i corresponding to this line, and a slot corresponding to another line can be applied.

On va maintenant expliquer pourquoi une grande dynamique 15 d'exposition peut être obtenue avec ce procédé de commande. Dans la phase a, la photodiode ne peut pas intégrer de charges générées par la lumière, celles-ci s'écoulant vers le potentiel d'alimentation haut Vdd à travers le transistor T3. L'intégration de charges dans la photodiode se produit à partir de la fin du créneau GR et dure jusqu'à un 20 nouveau créneau GR. Dans la phase b, on rend conducteur le transistor T2 pour la réinitialisation du potentiel du noeud de stockage. La barrière de potentiel créée par le transistor T2 entre le noeud de stockage et la tension d'alimentation Vdd s'abaisse d'autant plus que la grille du transistor T2 est 25 maintenue à un potentiel positif élevé. Le potentiel choisi ici (Vgrsta) est suffisant pour que toutes les charges éventuellement présentes dans le noeud de stockage se vident vers l'alimentation Vdd, c'est-à-dire qu'il n'y a pas du tout de barrière de potentiel entre le noeud de stockage et l'alimentation Vdd. 30 Après la phase b, une barrière de potentiel est rétablie et le noeud de stockage est isolé du fait de l'état bloqué des transistors T1 et T2. Pendant la phase c, à la fin de la première période d'intégration Tia, les charges de la photodiode sont vidées dans le noeud de stockage. Pendant la phase d, le noeud de stockage est à nouveau 35 réinitialisé en abaissant la barrière de potentiel créée par la grille du transistor T2. Mais cette fois on ne l'abaisse pas autant qu'il faudrait pour vider le noeud de stockage de toutes ses charges. Au contraire, on porte la grille du transistor T2 à un potentiel Vgrstb tel qu'une barrière de potentiel subsiste et puisse maintenir une certaine quantité de charges au plus égale à QO dans le noeud de stockage. Cette quantité QO est d'autant plus forte que le potentiel Vgrstb est plus faible. De deux choses l'une : - ou bien l'éclairement E de la photodiode dans la première période d'intégration était assez faible, aboutissant à une quantité de 1 o charges photogénérées Qa inférieure ou égale à la quantité de charges Q0, - ou bien l'éclairement E était plus fort, supérieur à un seuil EO qui produit au bout du temps Tia la quantité de charges Q0. Dans le premier cas, la quantité de charge Qa reste dans le noeud 15 de stockage à la fin de la deuxième réinitialisation car elle est piégée par la barrière de potentiel qui subsiste ; cette quantité Qa est proportionnelle à l'éclairement E et à la durée Tia ; la barrière de potentiel sous le transistor T2 est ensuite à nouveau relevée pour isoler le noeud de stockage. L'intégration de charges se poursuit pendant la période Tib et produit une charge Qb 20 proportionnelle à l'éclairement E et à la durée Tib ; pendant la phase e, les charges de la photodiode sont à nouveau vidées dans le noeud de stockage et s'ajoutent aux précédentes ; à la fin de la durée Tib, le noeud de stockage contient une charge Qa + Qb proportionnelle à l'éclairement E et à la durée totale Tia+Tib ; cette quantité est lue pendant les phases f, g, h i. 25 II en résulte que lorsque l'éclairement E est inférieur au seuil E0, la charge stockée dans le pixel, et donc le signal de sortie du pixel, est proportionnel à l'éclairement E et à la durée Tia + Tib. La courbe de réponse de la charge totale Q = Qa + Qb en fonction de l'éclairement, représentée à la figure 4, possède une première partie (pour E<EO) linéaire avec une pente 30 déterminée par la durée Tia + Tib. Dans le deuxième cas, si la quantité de charge Qa générée par la photodiode pendant la première durée d'intégration Ti, est supérieure au seuil QO défini par le potentiel de grille Vgrstb, alors l'excédent est vidé au moment du créneau RSTb et seule la valeur de seuil QO subsiste dans le 35 noeud de stockage. Pendant la durée Tib, de nouvelles charges sont intégrées dans la photodiode. La charge Qb est proportionnelle à l'éclairement E et à la durée Tib. II en résulte qu'à la fin de la deuxième durée d'intégration, le noeud de stockage comporte une charge qui est la somme de QO et d'une valeur proportionnelle à l'éclairement E et à Tib. En d'autre mots, la quantité de charges est proportionnelle à EO.Tia + E.Tib, ou encore à E0.(Tia+Tib) + (E-EO).Tib, dans lequel E est l'éclairement, et EO est l'éclairement qui aboutit au seuil de charges QO mentionné ci-dessus. La courbe de réponse au-delà de EO est donc une droite de pente plus faible, dans le rapport Tib/(Tia + Tib), que la pente de la droite en dessous de E0. Au total, la courbe de la quantité de charge totale en fonction de l'éclairement est donc une droite brisée à deux pentes successives. Si on suppose que le noeud de stockage sature pour une quantité de charges Qs, on voit que cette quantité de charges est atteinte pour un éclairement Est plus élevé que si la courbe ne comportait que la première pente. On augmente donc la dynamique, c'est-à-dire la capacité à éviter la saturation du noeud de stockage en cas de fort éclairement sans réduire la sensibilité à faible éclairement. Le point de changement de pente est réglé par la valeur choisie pour Q0, c'est-à-dire par le choix du potentiel de grille Vrstb. La pente de la première courbe est déterminée par la durée d'intégration totale ; la pente de la deuxième courbe est déterminée par la deuxième durée d'intégration. La deuxième durée est de préférence plus courte que la première. On pourra typiquement choisir une deuxième durée d'intégration Tib égale à 5 à 10% de Tia. Sur la figure 4 on a représenté par une droite tiretée la modification de courbe de réponse qui résulterait d'une troisième réinitialisation, avant la lecture du pixel. La troisième réinitialisation serait faite en portant la grille du transistor T2 à un potentiel plus bas que Vgrstb, définissant une barrière de potentiel plus élevée, donc une charge Q'0 plus élevée que QO piégée dans le noeud de stockage pendant la troisième réinitialisation. Cette charge correspond à un seuil d'éclairement E'O qui dépend du troisième potentiel de grille. Au-delà de l'éclairement E'0, et en dessous d'une valeur Es'1 qui saturerait le noeud de stockage, la charge totale présente dans le noeud de stockage à la fin du troisième déversement est proportionnelle à E0.(Tia+Tib+Tic) + (E'0-EO).(Tib + Tic) + (E-E'0).Tib. où Tic est la troisième durée d'intégration. La première pente est définie par la durée totale d'intégration ; la deuxième pente est définie par la durée Tib + Tic ; la troisième pente est définie par la troisième durée d'intégration Tic. On voit sur la courbe en tireté de la figure 4 que la valeur d'éclairement de saturation E's1 peut être plus élevée que la valeur précédente Est , tout en conservant une sensibilité plus élevée dans la portion comprise entre EO et E'0 que si on avait choisi une ~o pente unique directe entre le point E0, QO et le point de saturation E'sl, Qs. Le même raisonnement s'appliquerait pour une quatrième réinitialisation. We will now explain why a large dynamic of exposure can be obtained with this control method. In phase a, the photodiode can not integrate charges generated by the light, these flowing to the high supply potential Vdd through the transistor T3. The charge integration into the photodiode occurs from the end of the GR slot and lasts to a new GR slot. In phase b, transistor T2 is turned on for resetting the potential of the storage node. The potential barrier created by the transistor T2 between the storage node and the supply voltage Vdd drops further as the gate of the transistor T2 is held at a high positive potential. The potential chosen here (Vgrsta) is sufficient for all the charges possibly present in the storage node to empty towards the supply Vdd, that is to say that there is no potential barrier at all. between the storage node and the power supply Vdd. After phase b, a potential barrier is reestablished and the storage node is isolated due to the off state of transistors T1 and T2. During phase c, at the end of the first integration period Tia, the charges of the photodiode are emptied into the storage node. During phase d, the storage node is reset again by lowering the potential barrier created by the gate of transistor T2. But this time we do not lower it as much as it would take to empty the storage node of all its charges. On the contrary, the gate of transistor T2 is carried at a potential Vgrstb such that a potential barrier remains and can maintain a certain amount of charges at most equal to QO in the storage node. This quantity QO is all the stronger as the potential Vgrstb is lower. Of two things one: - or the illumination E of the photodiode in the first integration period was quite low, resulting in a quantity of 1 o photogenerated charges Qa less than or equal to the quantity of charges Q0, - or well the illumination E was stronger, higher than a threshold EO which produces at the end of the time Tia the quantity of charges Q0. In the first case, the amount of charge Qa remains in the storage node at the end of the second reset because it is trapped by the remaining potential barrier; this quantity Qa is proportional to the illumination E and to the duration Tia; the potential barrier under the transistor T2 is then again raised to isolate the storage node. The integration of charges continues during the period Tib and produces a charge Qb 20 proportional to the illumination E and the duration Tib; during phase e, the charges of the photodiode are again emptied into the storage node and are added to the previous ones; at the end of the duration Tib, the storage node contains a charge Qa + Qb proportional to the illumination E and to the total duration Tia + Tib; this quantity is read during the phases f, g, h i. As a result, when the illumination E is less than the threshold E0, the charge stored in the pixel, and therefore the output signal of the pixel, is proportional to the illumination E and to the duration Tia + Tib. The response curve of the total charge Q = Qa + Qb as a function of the illumination, represented in FIG. 4, has a first portion (for E <EO) linear with a slope 30 determined by the duration Tia + Tib. In the second case, if the quantity of charge Qa generated by the photodiode during the first integration period Ti is greater than the threshold QO defined by the gate potential Vgrstb, then the surplus is emptied at the time of the slot RSTb and alone. the threshold value Q0 remains in the storage node. During the duration Tib, new charges are integrated in the photodiode. The charge Qb is proportional to the illumination E and the duration Tib. As a result, at the end of the second integration period, the storage node has a charge which is the sum of QO and a value proportional to the illumination E and to Tib. In other words, the quantity of charges is proportional to EO.Tia + E.Tib, or else to E0. (Tia + Tib) + (E-EO) .Tib, in which E is the illumination, and EO is the illumination that leads to the OO load threshold mentioned above. The response curve beyond EO is therefore a lower slope line, in the ratio Tib / (Tia + Tib), than the slope of the line below E0. In total, the curve of the total amount of charge as a function of the illumination is therefore a broken line with two successive slopes. If we assume that the storage node saturates for a quantity of charges Qs, we see that this quantity of charges is reached for illumination East is higher than if the curve had only the first slope. This increases the dynamics, that is to say the ability to avoid saturation of the storage node in case of strong illumination without reducing sensitivity to low illumination. The point of change of slope is set by the value chosen for Q0, that is to say by the choice of the gate potential Vrstb. The slope of the first curve is determined by the total integration time; the slope of the second curve is determined by the second integration time. The second duration is preferably shorter than the first. It will be possible to choose a second integration time Tib equal to 5 to 10% of Tia. In FIG. 4 is represented by a dashed line the modification of the response curve that would result from a third reset, before reading the pixel. The third reset would be done by raising the gate of transistor T2 to a potential lower than Vgrstb, defining a higher potential barrier, hence a load Q'0 higher than QO trapped in the storage node during the third reset. This charge corresponds to an illumination threshold E'O which depends on the third gate potential. Beyond the illumination E'0, and below a value Es'1 which would saturate the storage node, the total charge present in the storage node at the end of the third spill is proportional to E0. + Tib + Tic) + (E'0-EO). (Tib + Tic) + (E-E'0) .Tib. where Tic is the third integration time. The first slope is defined by the total integration time; the second slope is defined by the duration Tib + Tic; the third slope is defined by the third Tic integration time. It can be seen on the dashed curve of FIG. 4 that the saturation illumination value E s1 may be higher than the previous value Is, while maintaining a higher sensitivity in the portion between E0 and E'0 than if we had chosen a direct single slope between the point E0, QO and the saturation point E'sl, Qs. The same reasoning would apply for a fourth reset.

Quel que soit le nombre de réinitialisations, on s'est aperçu qu'il 15 était particulièrement important - de faire la première réinitialisation du noeud de stockage (par le créneau RSTa) en deux étapes successives telles que dans la première étape la tension de drain du transistor T2 soit inférieure d'au moins 0,6 à 0,7 volts à la tension de grille appliquée au même 20 moment (qui est en pratique la valeur maximale Vdd), et dans la deuxième étape la tension de drain soit portée à un potentiel plus élevé qui est égal à cette tension de grille ; - et de faire la réinitialisation RSTL pendant la lecture exactement de la même manière. 25 C'est ce qui permet de faire en sorte que le potentiel pris par le noeud de stockage pendant ces deux réinitialisations soit exactement le même (et donc éliminé lors de la lecture par différence des échantillons de potentiel), et de faire en sorte que ce potentiel de réinitialisation prenne en compte la valeur de la tension de seuil du transistor T2, évitant ainsi une 30 dispersion de lecture de signal entre les pixels qui serait due à une dispersion des tensions de seuil des transistors T2 des différents pixels. Regardless of the number of resets, it was found that it was particularly important - to make the first reset of the storage node (by the RSTa slot) in two successive steps such as in the first step the drain voltage of the transistor T2 is at least 0.6 to 0.7 volts lower than the applied gate voltage at the same time (which is in practice the maximum value Vdd), and in the second step the drain voltage is raised to a higher potential that is equal to this gate voltage; - and reset RSTL during playback in exactly the same way. This makes it possible to ensure that the potential taken by the storage node during these two resets is exactly the same (and thus eliminated during the difference reading of the potential samples), and to ensure that this reset potential takes into account the value of the threshold voltage of the transistor T2, thus avoiding a signal reading dispersion between the pixels which would be due to a dispersion of the threshold voltages of the transistors T2 of the different pixels.

Dans ce qui précède on a considéré que la réinitialisation de la photodiode se faisait uniquement en début de cycle et ne recommençait pas avant la fin de la lecture de toutes les lignes de la matrice. Cependant, on peut prévoir aussi les dispositions suivantes : - brève réinitialisation de la photodiode après la fin du créneau TGa ; - brève réinitialisation de la photodiode après la fin du créneau TGb ; - nouveau créneau de réinitialisation (pour définir un nouveau cycle d'intégration et lecture) commençant avant ou pendant la lecture des lignes mais bien entendu après le dernier créneau de transfert de charges (TGb) précédant la lecture. De plus, un créneau de transfert de charge de la photodiode vers le noeud de stockage peut s'étendre sur toute la durée séparant un créneau de réinitialisation (RSTb par exemple) et la fin de la durée d'intégration correspondante (Tib), à la condition que ce créneau de transfert ne commence pas avant la fin du créneau de réinitialisation. In the foregoing it was considered that the reset of the photodiode was done only at the beginning of cycle and did not start again before the end of the reading of all the lines of the matrix. However, one can also provide the following provisions: - brief reset of the photodiode after the end of the slot TGa; - brief reset of the photodiode after the end of the slot TGb; - new reset window (to define a new integration and playback cycle) starting before or during the reading of the lines but of course after the last load transfer slot (TGb) preceding the reading. In addition, a charge transfer slot of the photodiode to the storage node may extend over the entire period separating a reset slot (RSTb for example) and the end of the corresponding integration period (Tib), to the condition that this transfer slot does not begin until the end of the reset window.

Claims

REVENDICATIONS1. Method for controlling the pixels of an image capture matrix whose pixels comprise a photodiode (PD), a photodiode potential resetting transistor (T3), a capacitive storage node (ND) for storing the generated charges in the photodiode after an integration phase, a transfer transistor (T1) for enabling or prohibiting the transfer of charges between the photodiode and the storage node, a resetting transistor (T2) of the storage node potential, a transistor follower (T4) for plotting the potential of the storage node on a column conductor (CC), and a line selection transistor (T5) for enabling the connection between the follower transistor and the column conductor, characterized in that it comprises the following successive operations for a given pixel of the matrix: a) conduction control of the transistor (T3) for resetting the photodiode for all the pixels simultaneously, the n of this command determining the start (to) of a first duration (Tia) of integration of charges, - b) short conduction control of the transistor (T2) for resetting the storage node, by application of a first gate potential (Vgrsta) on the gate of this transistor, the potential applied to the drain of this transistor taking a first value (VRS1) then a second value (VRS2) greater than the first during this turning on, - c) command of turning on the transfer transistor (T1), this conduction emptying, from the photodiode to the storage node, the charges generated in the photodiode during the first integration period, this first duration ending at the end of this putting into conduction, - d) short conduction control of the resetting transistor (T2) of the storage node, by applying a second gate potential (Vgrstb), lower than the first gate potential (Vgrs) ta), on the gate 30 of this transistor, - e) conduction control of the transfer transistor (T1), this conduction emptying, from the photodiode to the clearance node, the charges generated in the photodiode during a second integration time (Tib) starting at the end of step c and ending at the end of this turning on, - f) turning on the transistors (T5) of line selection 5 of a line of pixels , this turning on until the following step i, inclusive, - g) first sampling (SHS) of the potential of the column conductor (CC), - h) turning on control of the transistor (T2) of Resetting the storage node for all the transistors of the selected line, by applying the first gate potential Vgrsta) on the gate of this transistor, the potential applied to the drain of the transistor successively taking the first value (VRS1) then the second value (VRS2) during this setting in conduction, i) second sampling (SHR) of the potential of the column conductor.

2. Method according to claim 1, characterized in that the duration of step b is equal to the duration of step h.

3. Method according to claim 2, characterized in that the duration during which the drain potential of the reset transistor of the storage node takes the second value VRS2 is preferably the same in step b and in step h.

4. Method according to one of claims 1 to 3, characterized in that in step b the second drain potential value is equal to the first gate potential. 30

5. Method according to one of claims 1 to 4, characterized in that a step of and a step e 'are added between step e and step f, - d') short conduction control of the resetting transistor (T2) of the storage node, by applying a third gate potential, lower than the second gate potential (Vgrstb), to the gate of this transistor, 20 'e') control of conduction of the transfer transistor (T1), this conduction emptying, from the photodiode to the storage node, the charges generated in the photodiode during a third integration period (Tic) starting at the end of the step c and ending at the end of this turning on.

6. Method according to claim 1, characterized in that step e extends over almost the entire duration of the second integration, without however starting before the end of step d.

7. Method according to claim 1, characterized in that a reset of the photodiode by turning on the resetting transistor of the photodiode is made between steps c and e, preferably immediately after step c.

8. Method according to claim 1, characterized in that a reset of the photodiode by turning on the reset transistor of the photodiode is made between steps e and g, preferably immediately after step e.

9. A method according to claim 1, characterized in that a step of resetting the photodiode by turning on the resetting transistor of the photodiode is made further during steps g, h and i.

10. Method according to one of claims 1 to 9, characterized in that the operations defined in steps f, g, h, i are repeated as many times as there are rows in the matrix before proceeding to a new load integration cycle. 30