FR2922386A1

FR2922386A1 - Generateur d'impulsions.

Info

Publication number: FR2922386A1
Application number: FR0758346A
Authority: FR
Inventors: Benoit Lasbouygues; Sylvain Clerc; Alain Artieri; Thomas Zounes; Francois Jacquet
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2007-10-16
Filing date: 2007-10-16
Publication date: 2009-04-17
Anticipated expiration: 2027-10-16
Also published as: US7876141B2; FR2922386B1; US20090146720A1

Abstract

L'invention concerne un générateur d'impulsions de synchronisation destinées à au moins deux registres, comprenant une première entrée (CK) destinée à recevoir un signal d'horloge et au moins une sortie (CP) destinée à fournir les impulsions sur l'entrée d'horloge desdits registres, caractérisé en ce qu'il comporte au moins une deuxième entrée (SETH) destinée à recevoir un signal de forçage de la sortie, indépendamment du signal d'horloge, pour rendre transparents lesdits registres.

Description

B8506 - 07-GR1-214 1 GÉNÉRATEUR D'IMPULSIONS Domaine de l'invention La présente invention concerne, de façon générale, des circuits intégrés synchrones. Plus particulièrement, la présente invention concerne des circuits intégrés synchronisés sur des signaux fournis par des générateurs d'impulsions. Exposé de l'art antérieur Des circuits intégrés comprenant des lignes de transmission de données peuvent être synchronisés de plusieurs façons. Par exemple, on peut utiliser des bascules comprenant deux registres synchronisés sur un signal d'horloge et son complémentaire. On peut également utiliser un unique registre synchronisé sur un signal fourni par un générateur d'impulsions. La présente demande concerne ce dernier type de circuits intégrés. Un exemple de circuit de ce type est décrit dans le document IEEE ISSCC96, 0-7803-3136-2, FA 8.6, intitulé "A 100 MHz, 0.4 W RISC Processor with 200 MHz Multiply-Adder, using Pulse-Register Technique" de Shinichi Kozu et al. Il serait souhaitable de disposer d'un générateur d'impulsions permettant de rendre transparents des registres synchro- nisés sur le signal fourni par le générateur de façon à diminuer la consommation du circuit intégré.

B8506 - 07-GR1-214

2 Il serait également souhaitable de disposer d'un générateur d'impulsions permettant de bloquer les états des sorties des registres synchronisés sur le signal fourni par le générateur à un instant donné.

Par ailleurs, un inconvénient des circuits connus exploitant la technique des registres synchronisés sur des impulsions est que le générateur d'impulsions associé souffre d'un défaut de fiabilité. En particulier, il est susceptible de générer des impulsions parasites.

Résumé de l'invention Un aspect de la présente invention vise un générateur d'impulsions de synchronisation permettant de rendre transparents des registres synchronisés sur le signal fourni par le générateur lors de la réalisation d'un test fonctionnel d'un circuit intégré. Un mode de réalisation de ce premier aspect vise un générateur d'impulsions permettant de bloquer les états des sorties des registres synchronisés sur le signal fourni par le générateur à un instant donné.

Un autre aspect de la présente invention vise à éviter la génération d'impulsions parasites. Un mode de réalisation vise en outre à diminuer la consommation d'un circuit intégré comprenant des éléments synchronisés par des impulsions.

Pour atteindre tout ou partie de ces objets ainsi que d'autres, il est prévu un générateur d'impulsions de synchronisation destinées à au moins deux registres, comprenant une première entrée destinée à recevoir un signal d'horloge et au moins une sortie destinée à fournir les impulsions sur l'entrée d'horloge desdits registres, caractérisé en ce qu'il comporte au moins une deuxième entrée destinée à recevoir un signal de forçage de la sortie, indépendamment du signal d'horloge, pour rendre transparent lesdits registres. Selon un mode de réalisation, le générateur d'impul-35 sions comprend en outre une troisième entrée destinée à recevoir B8506 -07-GR1-214

3 un signal de forçage de la sortie, indépendamment du signal d'horloge, pour bloquer les états des sorties desdits registres. Selon un mode de réalisation, le générateur d'impulsions comprend : un premier transistor MOS de type P et un deuxième transistor MOS de type N, ces transistors étant connectés en série entre deux bornes d'application d'une tension d'alimentation continue, la grille du premier transistor étant connectée à la première entrée du générateur d'impulsions et la grille du deuxième transistor étant connectée à la sortie du générateur d'impulsions ; une porte NON-ET à deux entrées dont l'une est connectée à la première entrée du générateur d'impulsions et dont l'autre est connectée au point d'interconnexion des premier et deuxième transistors ; un troisième transistor MOS de type P dont la grille est connectée à la deuxième entrée du générateur d'impulsions, le troisième transistor étant connecté entre la première des bornes d'application de la tension continue et la borne d'alimentation de la porte NON-ET ; un quatrième transistor MOS de type N dont la grille est connectée à la deuxième entrée du générateur d'impulsions, le quatrième transistor étant connecté entre la sortie de la porte NON-ET et la seconde borne d'application de la tension continue ; et un inverseur connecté entre la sortie de la porte NON-ET et la sortie du générateur d'impulsions. Selon un mode de réalisation, la porte NON-ET comprend : un cinquième transistor MOS de type P, un sixième transistor MOS de type P et un septième transistor MOS de type N connectés en série entre le troisième transistor et la seconde borne d'application de la tension continue, les grilles des cinquième et sixième transistors étant connectées à la première entrée du générateur d'impulsions, la grille du septième tran- sistor étant connectée au point d'interconnexion des premier et deuxième transistors, le point milieu de la connexion en série des cinquième et sixième transistors étant connecté à l'entrée de l'inverseur ; et un huitième transistor MOS de type P, connecté en parallèle sur le cinquième transistor, dont la B8506 - 07-GR1-214

4 grille est connectée au point d'interconnexion des premier et deuxième transistors. Selon un mode de réalisation, le générateur d'impulsions comprend en outre : un neuvième transistor MOS de type P, connecté entre la première borne d'application de la tension continue et le premier transistor, dont la grille est connectée à la troisième entrée du générateur d'impulsions ; et un dixième transistor MOS de type N, connecté entre le point d'inter-connexion des premier et deuxième transistors et la seconde borne d'application de la tension continue, dont la grille est connectée à la troisième entrée du générateur d'impulsions. Selon un mode de réalisation, le générateur d'impulsions comprend en outre : un onzième transistor MOS de type P, connecté en parallèle sur le sixième transistor, dont la grille est connectée au point d'interconnexion des premier et deuxième transistors ; et un douzième transistor et un treizième transistor MOS de type N, connectés en série entre le point d'inter-connexion des premier et deuxième transistors et la seconde borne d'application de la tension continue, la grille du douzième transistor étant connectée au point d'interconnexion des sixième et septième transistors, la grille du treizième transistor étant connectée à la première entrée du générateur d'impulsions. Un mode de réalisation prévoit un circuit intégré syn- chrone comprenant : au moins un premier ensemble de registres dont des entrées d'horloge respectives sont connectées à la sortie d'un premier générateur d'impulsions, les registres du premier ensemble de registres étant susceptibles de recevoir un forçage de leurs sorties à un état ; et au moins un second ensemble de registres dont des entrées d'horloge respectives sont connectées à la sortie d'un deuxième générateur d'impulsions tel que décrit ci-dessus. Selon un mode de réalisation, le premier générateur d'impulsions comprend une entrée destinée à recevoir un signal B8506 - 07-GR1-214

de forçage de sa sortie pour bloquer les états des sorties des registres du premier ensemble de registres. Selon un mode de réalisation, au moins certains des registres du premier ensemble de registres reçoivent des 5 impulsions provenant de deux générateurs d'impulsions différents selon le mode de fonctionnement, entre un mode de fonctionnement normal et un mode de fonctionnement dans lequel les sorties desdits registres doivent être forcées. Un mode de réalisation prévoit un procédé de réali- sation d'un test fonctionnel d'un circuit intégré de synchronisation comprenant : au moins un premier ensemble de registres dont des entrées d'horloge respectives sont connectées à la sortie d'un premier générateur d'impulsions, les registres du premier ensemble de registres étant susceptibles de recevoir un forçage de leurs sorties ; et au moins un second ensemble de registres dont des entrées d'horloge respectives sont connectées à la sortie d'un deuxième générateur d'impulsions tel que décrit ci-dessus, les sorties des registres du premier ensemble de registres étant forcées à un état et les registres du second ensemble de registres étant rendus transparents. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de mise en oeuvre et de réalisation particuliers faits à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1A est un schéma simplifié d'un générateur d'impulsions connu ; la figure 1B est un schéma électrique plus détaillé du 30 générateur d'impulsions de la figure 1A ; les figures 2A à 2J sont des chronogrammes illustrant le fonctionnement du générateur d'impulsions des figures 1A et 1B ; la figure 3 est un schéma simplifié d'un registre 35 pouvant être synchronisé sur des impulsions ; B8506 -07-GR1-214

6 la figure 4 est un schéma électrique plus détaillé du registre de la figure 3 ; la figure 5A est un schéma électrique détaillé d'un registre pouvant être synchronisé sur des impulsions et dont la 5 sortie peut être forcée ; la figure 5B est un schéma électrique détaillé d'un autre registre pouvant être synchronisé sur des impulsions et dont la sortie peut être forcée ; la figure 6A est un schéma simplifié d'un mode de 10 réalisation d'un générateur d'impulsions selon un premier aspect ; la figure 6B est un schéma électrique plus détaillé du générateur d'impulsions de la figure 6A ; les figures 7 et 8 illustrent un exemple d'architec-15 ture de circuits de synchronisation ; la figure 9 représente un mode de réalisation d'un autre générateur d'impulsions selon le premier aspect ; la figure 10 représente un mode de réalisation d'un générateur d'impulsions selon un autre aspect ; et 20 les figures 11A et 11B sont des chronogrammes illustrant le fonctionnement du générateur d'impulsions de la figure 10. Description détaillée De mêmes éléments ont été désignés par de mêmes réfé- 25 rences aux différentes figures. De plus, pour des raisons de clarté, seuls les étapes et éléments utiles à la compréhension de l'invention ont été représentés et seront décrits. Les figures 1A et 1B représentent, respectivement par un schéma simplifié et par un schéma électrique plus détaillé, 30 un générateur d'impulsions 1 classique. Le générateur d'impulsions 1 comporte une entrée CK destinée à recevoir un signal d'horloge et deux sorties CP et CPN, la sortie CPN étant l'inverse de la sortie CP. Le généra- teur 1 comprend un transistor MOS P11 de type P et un transistor 35 MOS N12 de type N connectés en série entre deux bornes 4 et 5 B8506 - 07-GR1-214

7 d'application d'une tension d'alimentation continue Vcc, la borne 5 étant par exemple connectée à la masse GND. La grille du transistor P11 est connectée à l'entrée d'horloge CK et la grille du transistor N12 est connectée à la sortie CP. On appellera par la suite A le point d'interconnexion entre les transistors P11 et N12. Le circuit comprend une porte NON-ET 3 à deux entrées, la première entrée étant connectée à l'entrée CK et la seconde entrée étant connectée au point A. La sortie de la porte 3 est reliée à la sortie CPN du générateur d'impulsions et à l'entrée d'un inverseur INV1 dont la sortie est connectée à la sortie CP. L'inverseur INV1 est alimenté par la tension Vcc. En figure 1B, la porte NON-ET 3 de la figure 1A est représentée en détail. Un transistor MOS P13 de type P et deux transistors MOS N14 et N15 de type N sont connectés en série entre les bornes 4 et 5. Les grilles des transistors P13 et N14 sont connectées à l'entrée CK et la grille du transistor N15 est connectée au point A. Le point milieu de la connexion en série des transistors P13 et N14 est connecté à la sortie CPN. Un transistor MOS P16 de type P est connecté en parallèle sur le transistor P13, sa grille étant connectée au point A. Les figures 2A à 2J sont des chronogrammes illustrant le fonctionnement du générateur d'impulsions des figures 1A et 1B. Ces figures représentent, respectivement, des exemples d'allures des signaux à l'entrée CK, aux sorties CPN, CP, au point A, et des états des transistors P11 à P16. On suppose ici que les temps de commutation des transistors P11 à P16 sont égaux et qu'ils sont égaux au temps de commutation de l'inverseur INV1. De plus, on néglige les chutes de tension dans les transistors quand ils sont passants.

On part d'un état où l'entrée CK est à l'état bas. Ainsi, les transistors P11 et P13 sont passants (ON) et le transistor N14 est bloqué (OFF). Par l'intermédiaire du transistor P13, la tension Vcc se retrouve sur la sortie CPN et la sortie CP est à l'état bas. Par l'intermédiaire du transistor P11, la tension Vcc se retrouve sur les grilles des transistors N15 et B8506 - 07-GR1-214

8 P16. Le transistor P16 est bloqué et le transistor N15 est passant. La sortie CP étant à l'état bas, le transistor N12 est bloqué. A un instant tl, l'entrée CK passe à l'état haut. A un instant t2 postérieur à l'instant tl, les transistors P11 et P13 se bloquent et le transistor N14 est mis en conduction. Comme le transistor N12 est également bloqué, le point A est dans un état de haute impédance. La sortie CPN est connectée à la masse GND par l'intermédiaire des transistors passants N14 et N15. La sortie CP passe ainsi, à un instant t3 postérieur à l'instant t2, à l'état haut. Le transistor N12 est donc mis en conduction (instant t4), ce qui connecte le point A à la masse. On suppose que, entre les instants t2 et t4, le point A reste à un état (haut) suffisant pour maintenir le transistor P16 bloqué et le transistor N15 passant. Cela suppose que les courants de fuite des capacités de grille des transistors P16 et N15 soient compatibles (suffisamment faibles) avec la durée t4-t2 et que la fuite du transistor N12 ne soit pas trop importante. A l'instant t4, le point A est à l'état bas, ce qui provoque le blocage du transistor N15 et la mise en conduction du transistor P16 (instant t5). La sortie CPN est à l'état haut (Vcc) par l'intermédiaire du transistor P16 et la sortie CP passe à l'état bas à un instant t6. Le transistor N12 se bloque (instant t7), ce qui place de nouveau le point A dans un état de haute impédance. Un front descendant du signal CK (instant t8) provoque la mise en conduction du transistor P13 (instant t9), ce qui permet de conserver la sortie CPN à l'état haut et la sortie CP à l'état bas. La mise en conduction du transistor P11 fait repasser le point A à l'état haut (instant t9). Le passage du point A à l'état haut provoque la mise en conduction du transis- tor N15 et le blocage du transistor P16 à un instant t10. On suppose ici que, entre les instants t7 et t9, le point A reste à l'état bas. Cela suppose que les capacités de grille des transistors N15 et P16 soient suffisantes pour que le point A ne B8506 -07-GR1-214

9 se charge pas à un potentiel non nul par l'intermédiaire des fuites au travers du transistor P11 (fuites qui doivent être faibles). Dans le cas contraire, un passage à l'état haut du potentiel au point A provoquerait la formation d'au moins une autre impulsion sur la sortie CP pendant le cycle d'horloge. Le point A peut également rester à un potentiel intermédiaire conduisant à des courants de court-circuit entre les transistors N14, N15 et P16. Cet état peut perdurer tant que l'horloge est maintenue à l'état haut.

Au cycle d'horloge suivant, le processus recommence et on obtient une nouvelle impulsion sur les sorties CP et CPN. Les impulsions générées par le générateur d'impulsions des figures 1A et 1B ont la même fréquence que celle du signal d'horloge fourni sur l'entrée CK. Leurs largeurs dépendent de la structure des transistors N12 et P16 et de la charge connectée en sortie du générateur d'impulsions (nombre de registres synchronisés par le générateur d'impulsion). En modifiant les longueurs (L) et largeurs (W) de grille des transistors N12 et P16, on modifie donc la largeur des impulsions.

Les figures 3, 4, 5A et 5B illustrent trois types de registres pouvant être synchronisés par une ou deux horloges à impulsions, ces registres étant constitués de portes commandées rebouclées. Les figures 3 et 4 concernent un registre 20 simple, et les figures 5A et 5B concernent des registres 40 et 40' comprenant des éléments permettant de forcer une des sorties des registre à un état désiré (appelé "registres de scan"). En figure 3, une entrée Din d'un signal de données (à synchroniser) du registre 20 est connectée à un interrupteur commandé 21 qui est passant lorsque le signal sur la sortie CP du générateur d'impulsions associé est à l'état haut. La sortie de l'interrupteur 21 est connectée, par un inverseur 22, à une sortie Dout du registre fournissant le signal de données synchronisé. La sortie Dout est connectée à un autre inter- rupteur commandé 23 par un inverseur 24, l'interrupteur 23 étant passant lorsque la sortie CP est à l'état bas. La sortie de B8506 - 07-GR1-214

10 l'interrupteur 23 est connectée à la sortie de l'interrupteur 21. Les inverseurs 22 et 24 sont alimentés par la tension Vcc. Lorsque le signal sur la borne CP est à l'état haut, les données arrivant sur l'entrée Din sont transférées vers la sortie Dout du registre en étant inversées. Lorsque le signal sur la borne CP passe à l'état bas, l'interrupteur 21 s'ouvre tandis que l'interrupteur 23 se ferme, ce qui permet de mémoriser la donnée sur la sortie Dout. La figure 4 est un circuit électrique détaillé d'un registre similaire à celui de la figure 3. Quatre transistors MOS, P25 et P26 de type P et N27 et N28 de type N, sont connectés en série entre deux bornes 4' et 5' d'application de la tension d'alimentation continue Vcc, la borne 5' étant par exemple connectée à la masse GND. Les grilles des transistors P25 et N28 sont connectées à l'entrée Din, la grille du transistor P26 est connectée à la borne CPN et la grille du transistor N27 est connectée à la borne CP. Le point d'inter-connexion B entre les transistors P26 et N27 est connecté, par un inverseur INV2 (correspondant à l'inverseur 22 de la figure 3), à la sortie Dout. Le point B est également connecté à une première entrée d'une porte NON-OU 33, alimentée par la tension Vcc, dont une deuxième entrée signal de remise à zéro. Quatre type P et N31 et N32 de type N 25 les bornes 4' et 5'. Les grilles R est destinée à recevoir un transistors MOS, P29 et P30 de sont connectés en série entre des transistors P29 et N32 sont connectées à la sortie C de la porte 33, la grille du transistor P30 est connectée à la borne CP et la grille du transistor N31 est connectée à la borne CPN. Le point d'interconnexion entre les transistors P30 et N31 est connecté au point B. 30 Lorsque le signal fourni sur l'entrée R est à l'état bas, la porte 33 se comporte comme un inverseur du signal pré-sent au point B. Lorsque le signal fourni sur l'entrée R est à l'état haut, la sortie de la porte 33 est forcée à l'état bas. Ceci force le point C à un état bas, le point B à un état haut 35 et la sortie Dout à un état bas lorsque la borne CP est à un B8506 - 07-GR1-214

11 état bas. Ceci permet, par exemple, de réinitialiser la sortie du registre. A titre de variante, cette fonction de remise à zéro peut ne pas être présente, la porte 33 étant alors remplacée par un inverseur entre les points B et C.

Les impératifs de testabilité des circuits ont conduit à inclure, dans ceux-ci, des registres munis de moyens de forçage en mode test. Dans un tel mode, les registres sont chaînés (en anglais "scan chain"), la sortie d'un registre de la chaîne étant reliée à l'entrée en mode test (TI) du registre suivant. La figure 5A est un circuit électrique d'un registre 40 reprenant les éléments du registre 20 de la figure 4 et comprenant en outre des éléments de forçage de la sortie Dout du registre, indépendamment du signal sur l'entrée Din. Un tran- sistor MOS P34 de type P est connecté entre la borne 4' et le transistor P25, et deux transistors MOS P35 et P36 de type P sont connectés en série entre la borne 4' et le point d'inter- connexion entre les transistors P25 et P26. En outre, un tran- sistor MOS N37 de type N est connecté entre le transistor N28 et la borne 5', et deux transistors MOS N38 et N39 de type N sont connectés en série entre le point d'interconnexion entre les transistors N27 et N28 et la borne 5'. Les grilles des tran- sistors P34 et N38 sont connectées à une borne d'application d'un signal TE. Les grilles des transistors P35 et N39 sont connectées à une borne d'application d'un signal TI. Les grilles des transistors P36 et N37 sont connectées à une borne d'appli- cation d'un signal TEN complémentaire du signal TE. Le signal TE est un signal de sélection du mode de fonctionnement du registre. Lorsque le signal TE est à l'état bas, le registre fonctionne normalement, c'est-à-dire qu'il transfère, de façon synchro- nisée, les données arrivant sur l'entrée Din. Lorsque le signal TE est à l'état haut, le registre est en mode de test fonc- tionnel, c'est-à-dire en mode forcé. Il ignore alors les données arrivant sur l'entrée Din et transfère le signal TI. En étudiant la sortie du registre en fonction des différents états de B8506 - 07-GR1-214

12 l'entrée TI, on réalise un test fonctionnel du circuit contenant le registre pour en vérifier le bon fonctionnement. Une sortie de test TEST (optionnelle) peut être prévue pour dissocier la sortie de la chaîne de registres en mode de test de la sortie en fonctionnement normal. Cette sortie TEST peut être la sortie d'une porte OU 35 (représentée en pointillés), alimentée par la tension Vcc, recevant en entrées le signal TEN et le signal au point C. De la même façon que dans le cas du registre de la figure 4, la fonction de remise à zéro (porte 33) est option- pelle dans ce circuit. La figure 5B est un circuit électrique d'un autre registre à impulsions 40' comprenant des éléments de forçage de sa sortie. Ce registre utilise deux signaux de synchronisation, CPD et CPTI, fournis par deux générateurs d'impulsions distincts, et leurs complémentaires, respectivement CPND et CPNTI. Le premier générateur d'impulsions génère des impulsions (CPD/CPND) dans le mode de fonctionnement normal et le second générateur génère des impulsions (CPTI/ CPNTI) dans le mode de test. Ce circuit a une structure générale similaire à celle de la figure 5A et il reprend notamment les portes 33 et INV2, les transistors P25 et N28 dont les grilles sont connectées à l'entrée de données Din, les transistors P35 et N39 dont les grilles sont connectées à l'entrée de test TI et les transistors P29 et N32 dont les grilles sont connectés au point C (sortie de la porte 33). Il comprend en outre : un transistor MOS P26a de type P, connecté en série avec le transistor P25 entre la borne 4' et le point B, dont la grille est connectée à la borne CPND ; un transistor MOS N27a de type N, connecté en série 30 avec le transistor N28 entre le point B et la borne 5', dont la grille est connectée à la borne CPD ; un transistor MOS P26b de type P, connecté en série avec le transistor P38 entre la borne 4' et le point B, dont la grille est connectée à la borne CPNTI ; B8506 - 07-GR1-214

13 un transistor MOS N27b de type N, connecté en série avec le transistor N29 entre le point B et la borne 5', dont la grille est connectée à la borne CPTI ; un transistor MOS P31 de type P, connecté en série 5 avec le transistor P30 entre la borne 4' et le point B, dont la grille est connectée à la borne CPTI ; et un transistor MOS N30 de type N, connecté en série avec le transistor N31 entre le point B et la borne 5', dont la grille est connectée à la borne CPNTI. 10 La grille du transistor P30 est connectée à la borne CPD et la grille du transistor N31 est connectée à la borne CPND. En fonctionnement normal, des impulsions sont générées par le premier générateur d'impulsions (CPD/CPND) pour syn- 15 chroniser le signal Din en sortie du registre. En mode de test, c'est le second générateur d'impulsions (CPTI/CPNTI) qui génère des impulsions pour synchroniser le signal TI en sortie du registre. Par rapport au registre de la figure 5A, le registre de la figure 5B a l'avantage de réaliser le forçage en mode de 20 test avec un étage de transistor en moins en entrée du registre, ce qui permet d'augmenter la vitesse de commutation du point B et donc du registre. De plus, la réduction du nombre de transistors entre les bornes d'alimentation permet une alimentation par une tension plus faible ou une excursion plus grande au 25 point B. Par rapport au circuit de la figure 5A, on doit prévoir deux générateurs d'impulsions au lieu d'un. Les figures 6A et 6B illustrent un mode de réalisation d'un générateur d'impulsions selon le premier aspect. La figure 6A reprend des éléments de la figure 1A, et la figure 6B des 30 éléments de la figure 1B. Par rapport à ces figures, le générateur d'impulsions comprend en outre une deuxième entrée SETH connectée à la grille de deux transistors MOS, P50 de type P, et N51 de type N. Le transistor P50 est connecté entre la borne 4 (Vcc) et la borne d'alimentation de la porte NON-ET 3 (figure 35 6A), ou entre la borne 4 et les transistors P16 et P13 (figure B8506 -07-GR1-214

14 6B). Le transistor N51 est connecté entre la sortie CPN et la borne 5 (GND). Lorsque le signal sur l'entrée SETH est à l'état bas, le transistor P50 est passant et le transistor N51 est bloqué.

Le générateur d'impulsions fonctionne alors de la même façon que cela a été décrit en relation avec les figures 2A à 2J. Lorsque le signal sur l'entrée SETH est à l'état haut, le transistor P50 est bloqué et il inhibe les transistors P16 et P13. Le transistor N51 (passant) force la sortie CPN à l'état bas, donc la sortie CP à l'état haut. Les registres qui ont leurs entrées d'horloge connectées sur la sortie CP sont alors rendus "transparents". Par "transparent", on entend ici un registre dont la sortie suit l'entrée, indépendamment de toute synchronisation et donc sans effet de mémoire. En effet, lorsque la sortie CP est à l'état haut, l'interrupteur 21 (figure 3) du registre est fermé et l'interrupteur 23 est ouvert. Les données vont de l'entrée Din vers la sortie Dout en étant inversées mais sans mise en mémoire. Rendre les registres transparents peut servir, par exemple, lors d'un test fonctionnel d'un circuit intégré. Les figures 7 et 8 illustrent un exemple d'architecture d'un circuit exploitant cet aspect. La figure 7 représente de façon très schématique un exemple de lignes de transmission de données d'un circuit.

La figure 8 illustre un exemple d'association des registres de la figure 7 avec deux générateurs d'impulsions différents. En figure 7, on considère un circuit intégré comprenant une première ligne de transmission de données L1 qui corn- prend quatre registres 52 à 55 (REG1, REG2, REG3 et REG4) et trois blocs logiques 56 à 58 (LOGIC1, LOGIC2 et LOGIC3). Les blocs logiques 56 à 58 sont formés d'éléments purement combinatoires, chaque bloc étant intercalé entre la sortie d'un registre et l'entrée de données du registre suivant. Une sortie de test S est prévue en sortie du bloc logique 58.

B8506 - 07-GR1-214

15 Les registres 52 et 55 sont, par exemple, du type de celui de la figure 5A, c'est-à-dire que leurs sorties peuvent être forcées par leurs entrées de sélection TE1 et leurs entrées de test TI1 et TI4. Ils sont synchronisés sur la sortie CP1 d'un premier générateur d'impulsions, ce générateur d'impulsions pouvant être un générateur quelconque (par exemple celui des figures 1A et 1B ou 6A et 6B). Les registres 53 et 54 sont, par exemple, du type de celui de la figure 4 et ne comprennent pas d'éléments de forçage de leurs sorties. Ils sont synchronisés sur la sortie CP2 d'un second générateur d'impulsions comprenant une entrée de forçage de la sortie CP2 à l'état haut (par exemple, le générateur des figures 6A et 6B). Les deux générateurs d'impulsions reçoivent un même signal d'horloge sur leurs entrées CK.

En fonctionnement normal, le signal de sélection TE1 est fixé pour que les données fournies sur les entrées de données respectives DATAI et DATA4 des registres 52 et 55 soient synchronisées en sortie de ces registres. Les registres 53 et 54 sont, dans ce cas, synchronisés sur des impulsions provenant du second générateur d'impulsions. En mode de test fonctionnel, les sorties des registres 52 et 55 sont forcées à un état par le signal de sélection TE1 et les signaux de test TI1 et TI4. Puisque ce n'est pas un flux de données mais un état fixé que l'on envoie sur la ligne L1, aucune synchronisation n'est nécessaire sur les registres 53 et 54. On rend alors transparents ces registres en forçant la sortie CP2 du second générateur d'impulsions à l'état haut, par l'envoi, sur son entrée SETH, d'un signal à l'état haut. On économise ainsi de l'énergie en évitant des commutations non néces- saires au sein des registres 53 et 54. Comme cela est illustré en pointillés en figure 7, le circuit intégré peut également inclure d'autres lignes, par exemple une ligne L2 et une ligne LN. La ligne L2 comprend un registre 59 (REGS) du même type que les registres 52 et 55, synchronisé sur la sortie CP1 du premier générateur d'impul- B8506 -07-GR1-214

16 sions. En sortie du registre 59 est connecté un bloc logique 60 (LOGIC4) dont la sortie est fournie sur l'entrée de données d'un registre 61 (REG6) du même type que les registres 53 et 54, synchronisé sur la sortie CP2 du second générateur d'impulsions.

La sortie du registre 61 est utilisée par le bloc logique 57 de la première ligne L1. La ligne LN comprend un registre 62 (REG7) du même type que les registres 52, 55 et 59. La sortie du registre 62 est utilisée par le bloc logique 58 de la première ligne L1.

En mode de test, les sorties des registres 59 et 62 sont forcées à des états fixés sur des entrées de test TI5 et TI7 grâce à l'entrée de sélection TE1, et on étudie, dans les différentes configurations, l'état de la sortie S. Comme les registres 53 et 54, le registre 61 est rendu transparent dans ce mode de fonctionnement. La figure 8 illustre la vectorisation des différents registres de la figure 7. Le premier générateur d'impulsions (PULSE GEN 1, 63) a sa sortie CP1 connectée aux entrées d'horloge des registres 52, 55, 59 et 62. Le second générateur d'impulsions (PULSE GEN 2, 64) a sa sortie CP2 connectée aux entrées d'horloge des registres 53, 55 et 61. Le nombre de registres partageant un même générateur d'impulsions est choisi en fonction de la puissance de sortie du générateur d'impulsions de façon à optimiser la consommation. On notera que les registres 52, 55, 59 et 62 peuvent être du type du registre de la figure 5B, ces registres étant connectés à des générateurs d'impulsions adaptés. La vectorisation permet de connecter, en sortie d'un même générateur d'impulsions, un groupe de registres de même type. On peut, par exemple, rendre transparents tous les registres de ce groupe en même temps en forçant à l'état haut la sortie d'un générateur d'impulsions qu'ils partagent. Les registres de ce type peuvent être des registres ne comportant pas d'éléments permettant le test fonctionnel du circuit intégré (figures 3 et 4). Ceci permet la diminution du coût du circuit intégré et une B8506 - 07-GR1-214

17 économie de surface. De plus, ceci est obtenu en ne modifiant que faiblement (ajout de deux transistors et d'une entrée) la structure du générateur d'impulsions. La figure 9 représente une variante du générateur d'impulsions de la figure 6B. Une troisième entrée EN est destinée à recevoir un signal permettant de bloquer l'état de la sortie du ou des registres synchronisés sur le signal de la sortie CP, indépendamment du signal sur l'entrée CK. L'entrée EN est connectée aux grilles d'un transistor MOS P52 de type P connecté entre la borne 4 et le transistor P11 et d'un transistor MOS N53 de type N connecté en parallèle sur le transistor N12. Lorsque le signal EN est à l'état bas, le transistor P52 est passant et le transistor N53 est bloqué. Ainsi, le géné- rateur d'impulsions fonctionne de la même façon que celui des figures 6A et 6B. Lorsque le signal EN est à l'état haut, le transistor P52 est bloqué, ce qui inhibe le fonctionnement du transistor P11. Comme le transistor N53 est passant, le transistor P16 est forcé à l'état passant. Dans le cas normal où le signal d'entrée SETH est à l'état bas, la sortie CPN est ainsi connectée à la borne 4, et la sortie CP est à l'état bas. On force donc la sortie du générateur d'impulsions à l'état bas lorsque l'entrée EN est à l'état haut. Ceci permet d'éviter des changements des états des sorties des registres synchronisés par le générateur d'impulsions (interrupteur 21, figures 3 et 4, ouvert). La troisième entrée EN sert, par exemple, dans le cas où, à certaines périodes, des registres synchronisés par un même générateur d'impulsions ne participent pas au fonctionnement du circuit. Dans ce cas, l'envoi d'un signal adapté sur l'entrée EN de ce générateur permet de bloquer les états des sorties de ces registres, ce qui évite des commutations inutiles et réduit la consommation. La figure 10 illustre un générateur d'impulsions selon 35 le second aspect. Ce générateur d'impulsions reprend les élé- B8506 -07-GR1-214

18 ments du générateur d'impulsions de la figure 6B. Il comprend en outre trois transistors MOS, P54, N55 et N56. Le transistor P54 est de type P, sa grille est connectée au point A et il est connecté en parallèle sur le transistor N14. Les transistors N55 et N56 sont de type N et ils sont connectés en série entre le point A et la borne 5 (GND). La grille du transistor N55 est connectée au point d'interconnexion des transistors N14 et N15 et la grille du transistor N56 est connectée à l'entrée CK. Les figures 11A et 11B sont des chronograitunes illustrant le fonctionnement du générateur de la figure 10. La figure 11A illustre l'état de l'entrée CK et la figure 11B illustre le potentiel correspondant au point A. Les instants référencés dans ces chronogrammes correspondent à ceux des figures 2A à 2J. On a vu précédemment que, lorsque le circuit des figu- res 6A et 6B fonctionne normalement, c'est-à-dire que l'entrée SETH est à l'état bas, le point A est dans un état de haute impédance entre les instants t7 et t9 (voir figures 2D). Les trois transistors supplémentaires P54, N55 et N56 permettent de fixer le potentiel du point A à l'état bas pendant cet inter- valle de temps. Ceci évite la formation d'impulsions parasites sur la sortie CP qui seraient provoquées par les courants de fuite des transistors N15, P16 et P11. Cet avantage est obtenu en n'augmentant que faiblement la complexité du générateur d'impulsions (trois transistors supplémentaires).

L'état de haute impédance du point A entre les instants t2 et t4 présente moins de risque car cet intervalle est en pratique plus court que celui entre les instants t7 et t9. Les capacités de grille des transistors N15 et P16 et drain-source du transistor N12 sont donc suffisantes pour éviter des commutations parasites. En effet, la durée entre t2 et t4 dépend du temps de traversée de portes logiques. La durée entre t7 et t9, quant à elle, dépend de la durée pendant laquelle le signal d'horloge demeure à l'état haut. Dans certains cas de fonctionnement où l'horloge est arrêtée, pendant le test ou en fonction des circuits, le rapport entre ces deux durées peut B8506 - 07-GR1-214

19 être de l'ordre de 1000 ou plus (par exemple 0,1 ns par rapport à 100 ns). Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les variantes des figures 9 (ajout de l'entrée EN et des transistors P52 et N53) et 10 (ajout des transistors P54, N55 et N56) peuvent être appliquées à un générateur d'impulsions du type des figures 1A et 1B. De plus, on pourra prévoir un générateur d'impulsions comprenant à la fois les éléments des variantes des figures 9 et 10, c'est-à-dire un générateur d'impulsions dont la génération d'une seule impulsion par cycle d'horloge est assurée, ce générateur d'impulsions comprenant une entrée de forçage de la sortie CP à l'état haut (SETH) et une entrée de forçage de la sortie CP à l'état bas (EN). En outre, bien que l'invention ait été décrite en relation avec une tension d'alimentation Vcc positive, elle se transpose sans difficulté à une tension d'alimentation négative, les niveaux (haut-bas) devant être interprétés relativement l'un par rapport à l'autre. Enfin, la transposition de l'invention à des transistors de type inverse (remplacement des MOS P par des MOS N et inversement) est possible en adaptant les niveaux d'alimentation et les signaux d'entrée.

Claims

REVENDICATIONS

1. Générateur d'impulsions de synchronisation destinées à au moins deux registres, comprenant une première entrée (CK) destinée à recevoir un signal d'horloge et au moins une sortie (CP) destinée à fournir les impulsions sur l'entrée d'horloge desdits registres, caractérisé en ce qu'il comporte au moins une deuxième entrée (SETH) destinée à recevoir un signal de forçage de la sortie, indépendamment du signal d'horloge, pour rendre transparents lesdits registres.

2. Générateur d'impulsions selon la revendication 1, comprenant en outre une troisième entrée (EN) destinée à recevoir un signal de forçage de la sortie (CP), indépendamment du signal d'horloge, pour bloquer les états des sorties desdits registres.

3. Générateur d'impulsions selon la revendication 1 ou 15 2, comprenant : un premier transistor MOS (P11) de type P et un deuxième transistor MOS (N12) de type N, ces transistors étant connectés en série entre deux bornes (4, 5) d'application d'une tension d'alimentation continue, la grille du premier transistor 20 étant connectée à la première entrée (CK) du générateur d'impulsions et la grille du deuxième transistor étant connectée à la sortie (CP) du générateur d'impulsions ; une porte NON-ET à deux entrées (3) dont l'une est connectée à la première entrée (CK) du générateur d'impulsions 25 et dont l'autre est connectée au point d'interconnexion (A) des premier et deuxième transistors ; un troisième transistor MOS (P50) de type P dont la grille est connectée à la deuxième entrée (SETH) du générateur d'impulsions, le troisième transistor étant connecté entre la 30 première des bornes (4) d'application de la tension continue et la borne d'alimentation de la porte NON-ET ; un quatrième transistor MOS (N51) de type N dont la grille est connectée à la deuxième entrée (SETH) du générateur d'impulsions, le quatrième transistor étant connecté entre laB8506 - 07-GR1-214 21 sortie de la porte NON-ET et la seconde borne (5) d'application de la tension continue ; et un inverseur (INV1) connecté entre la sortie de la porte NON-ET et la sortie (CP) du générateur d'impulsions.

4. Générateur d'impulsions selon la revendication 3, dans lequel la porte NON-ET (3) comprend : un cinquième transistor MOS (P13) de type P, un sixième transistor MOS (N14) de type P et un septième transistor MOS de type N (N15) connectés en série entre le troisième transistor (P50) et la seconde borne (5) d'application de la tension continue, les grilles des cinquième et sixième transistors étant connectées à la première entrée (CK) du générateur d'impulsions, la grille du septième transistor étant connectée au point d'interconnexion (A) des premier (P11) et deuxième (N12) transistors, le point milieu de la connexion en série des cinquième et sixième transistors étant connecté à l'entrée de l'inverseur (INV1) ; et un huitième transistor MOS de type P (P16), connecté en parallèle sur le cinquième transistor, dont la grille est connectée au point d'interconnexion des premier et deuxième transistors.

5. Générateur d'impulsions selon l'une quelconque des revendications 2 à 4, comprenant en outre : un neuvième transistor MOS (P52) de type P, connecté entre la première borne (4) d'application de la tension continue et le premier transistor (P11), dont la grille est connectée à la troisième entrée (EN) du générateur d'impulsions ; et un dixième transistor MOS (N53) de type N, connecté entre le point d'interconnexion (A) des premier et deuxième transistors et la seconde borne (5) d'application de la tension continue, dont la grille est connectée à la troisième entrée (EN) du générateur d'impulsions.

6. Générateur d'impulsions selon la revendication 4 ou 5, comprenant en outre :B8506 - 07-GR1-214 22 un onzième transistor MOS (P54) de type P, connecté en parallèle sur le sixième transistor (N14), dont la grille est connectée au point d'interconnexion (A) des premier (P11) et deuxième (N12) transistors ; et un douzième transistor (N55) et un treizième transistor (N56) MOS de type N, connectés en série entre le point d'interconnexion des premier et deuxième transistors et la seconde borne (5) d'application de la tension continue, la grille du douzième transistor étant connectée au point d'inter- connexion des sixième (N14) et septième (N15) transistors, la grille du treizième transistor étant connectée à la première entrée (CK) du générateur d'impulsions.

7. Circuit intégré synchrone comprenant : au moins un premier ensemble de registres (52, 55, 59, 62) dont des entrées d'horloge respectives sont connectées à la sortie (CP1) d'un premier générateur d'impulsions (63), les registres du premier ensemble de registres étant susceptibles de recevoir un forçage de leurs sorties à un état ; et au moins un second ensemble de registres (53, 54, 61) dont des entrées d'horloge respectives sont connectées à la sortie (CP2) d'un deuxième générateur d'impulsions (64) conforme à l'une quelconque des revendications 1 à 6.

8. Circuit intégré selon la revendication 7, dans lequel le premier générateur d'impulsions (63) comprend une entrée (EN) destinée à recevoir un signal de forçage de sa sortie (CP) pour bloquer les états des sorties des registres du premier ensemble de registres.

9. Circuit intégré selon la revendication 7 ou 8, dans lequel au moins certains des registres du premier ensemble de registres reçoivent des impulsions provenant de deux générateurs d'impulsions différents selon le mode de fonctionnement, entre un mode de fonctionnement normal et un mode de fonctionnement dans lequel les sorties desdits registres doivent être forcées.

10. Procédé de réalisation d'un test fonctionnel d'un circuit intégré de synchronisation comprenant :B8506 - 07-GR1-214 23 au moins un premier ensemble de registres (52, 55, 59, 62) dont des entrées d'horloge respectives sont connectées à la sortie (CP1) d'un premier générateur d'impulsions (63), les registres du premier ensemble de registres étant susceptibles de recevoir un forçage de leurs sorties ; et au moins un second ensemble de registres (53, 54, 61) dont des entrées d'horloge respectives sont connectées à la sortie (CP2) d'un deuxième générateur d'impulsions conforme à l'une quelconque des revendications 1 à 6, les sorties des registres (52, 55, 59, 62) du premier ensemble de registres étant forcées à un état et les registres (53, 54, 61) du second ensemble de registres étant rendus transparents.