FR2917533A1 - Substrate for e.g. flash memory in camera, has dielectric layers, charge storage layer, conducting layer and support layer that are stacked on active layer, and another dielectric layer placed between conducting and support layers - Google Patents

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Abstract

The substrate (100) has dielectric layers (104, 108), electrical charge storage layer (106), conducting layer (110) and support layer (116) that are stacked on an active layer (118). A dielectric layer (112) is placed between the layers (110, 116). The layer (110) is made of unique/composite amorphous/polycrystalline semiconductor. The active layer is made of monocrystalline and/or stressed semi-conductor. The support layer is made of semiconductor, glass, quartz, sapphire or diamond. The dielectric layers (104, 108, 112) are made of silicon oxide. The storage layer is made of silicon nitride. An independent claim is also included for a method for realizing a substrate.

Description

SUBSTRAT A COUCHE DE STOCKAGE DE CHARGES ELECTRIQUES ENTERREE ET PROCEDEELECTRIC LOAD STORAGE LAYER SUBSTRATE AND METHOD

DE REALISATIONOF REALIZATION

DESCRIPTION 5 DOMAINE TECHNIQUE La présente invention concerne le domaine des substrats utilisés notamment pour la réalisation de mémoires non-volatiles à base de semi-conducteur. Ces mémoires peuvent être utilisées notamment dans des 10 dispositifs électroniques dits nomades , tels que les téléphones cellulaires, appareils photos numériques, dispositifs de stockage de données, lecteurs multimédia ou encore des systèmes de navigation. 15 ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les mémoires à base de semi-conducteur peuvent être classées en deux catégories : les mémoires volatiles et les mémoires non-volatiles. Les mémoires volatiles, très rapides, ont pour inconvénient majeur 20 que les données ne sont mémorisées que lorsque cette mémoire est alimentée électriquement. Les mémoires non-volatiles, une fois programmées, peuvent mémoriser les données même lorsqu'elles ne sont pas alimentées. De plus, ces mémoires, volatiles ou non, peuvent être re- 25 programmables, c'est-à-dire que l'état d'une cellule mémoire, qui est représentatif de la donnée qui y est stockée, peut être modifié plusieurs fois lors d'un cycle d'écriture. Cet état mémorisé peut être ensuite déterminé lors d'un cycle de lecture.  TECHNICAL FIELD The present invention relates to the field of substrates used in particular for producing non-volatile memories based on semiconductor. These memories can be used in particular in so-called nomadic electronic devices, such as cell phones, digital cameras, data storage devices, multimedia players or even navigation systems. STATE OF THE PRIOR ART Semiconductor-based memories can be classified into two categories: volatile memories and non-volatile memories. The volatile memories, very fast, have the major disadvantage that the data are stored only when this memory is electrically powered. Non-volatile memories, once programmed, can store data even when they are not powered. In addition, these memories, volatile or otherwise, may be programmable, that is to say that the state of a memory cell, which is representative of the data stored in it, may be modified several times during a write cycle. This stored state can then be determined during a read cycle.

Les circuits intégrés contenant des mémoires non-volatiles doivent répondre à des critères de taille, de rapidité de fonctionnement, de consommation électrique et de durée de stockage sans aucun apport extérieur d'énergie (par exemple pendant une durée de 10 ans). Dans le cas d'une mémoire non-volatile à base de semi-conducteur, la modification de l'état d'une telle cellule mémoire correspond à la modification de paramètres électriques, et plus particulièrement de la tension de seuil d'un transistor faisant partie de cette cellule mémoire. De façon générale, la morphologie d'un dispositif mémoire unitaire que comporte une cellule mémoire dite mémoire Flash est proche de celle d'un transistor MOS, avec en plus une grille flottante et un diélectrique tunnel, la grille flottante pouvant se charger en électrons en présence d'un champ électrique suffisamment fort dans le canal et le diélectrique tunnel. Cette charge induit un décalage de la tension de seuil du dispositif mémoire qui est proportionnel à la charge stockée dans la grille flottante, correspondant au stockage d'une information par le dispositif.  Integrated circuits containing non-volatile memories must meet criteria of size, speed of operation, power consumption and storage time without any external input of energy (for example for a period of 10 years). In the case of a semiconductor-based non-volatile memory, the modification of the state of such a memory cell corresponds to the modification of electrical parameters, and more particularly of the threshold voltage of a transistor making part of this memory cell. In general, the morphology of a unitary memory device that comprises a memory cell called Flash memory is close to that of a MOS transistor, with in addition a floating gate and a tunnel dielectric, the floating gate can be charged electrons in presence of a sufficiently strong electric field in the channel and the tunnel dielectric. This charge induces an offset of the threshold voltage of the memory device which is proportional to the charge stored in the floating gate, corresponding to the storage of information by the device.

Il existe également des dispositifs mémoires dits à piégeage discret , dans lesquels la grille flottante est remplacée par un empilement de type ONO (oxyde-nitrure-oxyde), chaque couche d'oxyde pouvant être formée par un empilement de plusieurs oxydes différents. Un tel dispositif mémoire 1 est représenté sur la figure 1. Dans ce type de dispositif mémoire, une couche très fine de nitrure de silicium 2, disposée entre une couche d'oxyde de contrôle 4 et une couche d'oxyde tunnel 6, joue le rôle de couche de piégeage de charges électriques, c'est-à-dire de couche de mémorisation de donnée ou couche de stockage de charges électriques. Ces trois couches 2, 4 et 6 forment un empilement ONO. L'empilement ONO sépare une grille de contrôle 8, en polysilicium, d'un canal 10 réalisé dans le substrat 12 de silicium. La présence de charges dans la couche de nitrure 2 (avec une densité de charges par exemple comprise entre environ 1012 et 1013 cm-2) change la tension de seuil du dispositif mémoire 1, ce qui correspond au stockage d'une information par le dispositif mémoire 1. Les charges sont introduites dans la couche de nitrure 2 par effet tunnel en polarisant la grille de contrôle 8. Les dispositifs mémoires à piégeage discret ont des dimensions inférieures à celles des dispositifs mémoires à grille flottante. Par rapport aux dispositifs mémoires à grille flottante, les dispositifs mémoires à piégeage discret permettent d'obtenir un couplage capacitif négligeable entre les cellules mémoires voisines et de simplifier leur réalisation. Dans ce type de dispositif mémoire, afin qu'un fonctionnement correct soit assuré, les épaisseurs de chaque couche ne doivent pas dépasser certaines limites hautes et basses. Par exemple, on ne peut pas réduire les épaisseurs des couches d'oxyde sans compromettre les propriétés de mémorisation (rétention de charges, fuites, etc.). La réduction de l'épaisseur de la couche d'oxyde tunnel constitue la limitation principale à la réduction des dimensions d'un tel dispositif mémoire. La réduction de l'épaisseur de la couche d'oxyde tunnel permet de raccourcir la longueur de grille, mais cela pénalise la durée de rétention des charges. La limite intrinsèque de l'épaisseur de l'oxyde tunnel est d'environ 5 nm ou 6 nm, limite en dessous de laquelle les fuites d'électrons de la grille peuvent empêcher une rétention suffisante des charges, et donc une mémorisation correcte. Il est également connu de ne pas placer l'empilement ONO entre la grille de contrôle et le canal, mais de l'enterrer sous le canal. Un tel dispositif mémoire 20 est représenté sur la figure 2.  There are also so-called discrete trap memory devices, in which the floating gate is replaced by an ONO (oxide-nitride-oxide) type stack, each oxide layer being able to be formed by a stack of several different oxides. Such a memory device 1 is shown in FIG. 1. In this type of memory device, a very thin layer of silicon nitride 2, disposed between a control oxide layer 4 and a tunnel oxide layer 6, plays the role of electric charge trapping layer, that is to say data storage layer or electric charge storage layer. These three layers 2, 4 and 6 form an ONO stack. The ONO stack separates a polysilicon control gate 8 from a channel 10 made in the silicon substrate 12. The presence of charges in the nitride layer 2 (with a charge density for example between approximately 1012 and 1013 cm-2) changes the threshold voltage of the memory device 1, which corresponds to the storage of an information by the device memory 1. The charges are introduced into the nitride layer 2 by tunnel effect by polarizing the control gate 8. The discrete trap memory devices have dimensions smaller than those of the floating gate memory devices. Compared with floating gate memory devices, the discrete trapping memory devices make it possible to obtain a negligible capacitive coupling between the neighboring memory cells and to simplify their production. In this type of memory device, in order to ensure correct operation, the thicknesses of each layer must not exceed certain high and low limits. For example, the thicknesses of the oxide layers can not be reduced without compromising the storage properties (charge retention, leakage, etc.). Reducing the thickness of the tunnel oxide layer is the main limitation to reducing the size of such a memory device. Reducing the thickness of the tunnel oxide layer makes it possible to shorten the gate length, but this penalizes the charge retention time. The intrinsic limit of the thickness of the tunnel oxide is about 5 nm or 6 nm, the limit below which electron leakage from the gate can prevent sufficient charge retention, and thus proper storage. It is also known not to place the ONO stack between the control grid and the channel, but to bury it under the channel. Such a memory device 20 is shown in FIG.

Ce dispositif mémoire 20 comporte un empilement ONO formé par une couche mémoire de nitrure de silicium 22 disposée entre une couche d'oxyde de contrôle 24 et une couche d'oxyde tunnel 26. Cet empilement ONO est disposé sous un canal 30 de la cellule 20. Une grille de contrôle 28 est disposée sous l'empilement ONO. Enfin, une couche d'oxyde de lecture 34 est disposée entre une grille de lecture 32 et le canal 30, au dessus du canal 30. Par rapport au dispositif mémoire 1 de la figure 1, le principe de fonctionnement du dispositif mémoire 20 à empilement ONO enterré reste le même, les charges étant piégées dans la couche de nitrure 22. Grâce à cette solution, le transistor réalisé sur la couche de silicium supérieure du dispositif mémoire 20 peut être un transistor MOS classique (canal + drain + source + grille + oxyde de grille).  This memory device 20 comprises an ONO stack formed by a silicon nitride memory layer 22 arranged between a control oxide layer 24 and a tunnel oxide layer 26. This ONO stack is arranged under a channel 30 of the cell 20 A control gate 28 is disposed beneath the ONO stack. Finally, a read oxide layer 34 is disposed between a read gate 32 and the channel 30, above the channel 30. With respect to the memory device 1 of FIG. 1, the operating principle of the stacked memory device 20 Buried ONO remains the same, the charges being trapped in the nitride layer 22. With this solution, the transistor made on the upper silicon layer of the memory device 20 can be a conventional MOS transistor (channel + drain + source + gate + gate oxide).

Cette solution permet également une miniaturisation plus aisée du dispositif mémoire 20 du fait de l'indépendance relative entre la zone de stockage de l'information formée par l'empilement ONO et le transistor associé réalisé sur la couche de silicium supérieure du dispositif mémoire 20. Le dispositif mémoire 20 est réalisé à partir d'un substrat, appelé substrat à empilement ONO enterré, dont la fabrication est détaillée ci-dessous.  This solution also makes it easier to miniaturize the memory device 20 because of the relative independence between the information storage zone formed by the ONO stack and the associated transistor formed on the upper silicon layer of the memory device 20. The memory device 20 is made from a substrate, called the buried ONO stack substrate, whose manufacture is detailed below.

On réalise tout d'abord un substrat donneur 37 comportant une couche 36 à base de silicium de type P sur laquelle est disposé un empilement ONO 38 de type SiO2/Si3N4/SiO2. Cet empilement ONO 38 est obtenu par exemple par oxydation thermique et par dépôt. On forme également un substrat support 39 comportant une couche de silicium 40 dopé N++, destinée à former la grille de contrôle du dispositif mémoire 20, sur laquelle est formée par croissance une couche d'oxyde thermique 42. On réalise alors une implantation ionique dans le substrat donneur 37, formant une zone fragilisée dans la couche de silicium 36 (voir figure 3A). Comme représenté sur la figure 3B, le substrat donneur 37 et le substrat support 39 sont ensuite assemblés par un collage moléculaire, par l'intermédiaire de la couche d'oxyde thermique 42 et d'une des couches d'oxyde de l'empilement ONO 38, à température ambiante. L'interface de collage est donc ici formée par deux couches d'oxyde. On réalise enfin une fracture au niveau de la zone fragilisée par l'implantation d'ions dans la couche de silicium 36 afin de ne conserver qu'une fine couche de silicium 44 de type P sur l'empilement ONO 38 (voir figure 3C). On obtient ainsi un substrat à partir duquel le dispositif mémoire 20 peut être réalisé par des techniques CMOS classiques, comportant par exemple des étapes de lithographie optique ou par faisceau d'électrons. Toutefois, le substrat ainsi obtenu a notamment pour inconvénient de pouvoir comporter beaucoup de défauts au niveau de l'interface de collage formée par les deux couches d'oxyde dont l'épaisseur totale est faible (typiquement inférieure à environ 50 nm). Etant donné que ces couches d'oxyde forment la couche d'oxyde de contrôle du dispositif mémoire, ces défauts peuvent perturber le fonctionnement électrique du dispositif mémoire. De plus, le nombre de ces défauts augmente lorsque l'on réduit l'épaisseur des couches d'oxyde servant d'interfaces de collage, ce qui est un inconvénient majeur lorsque l'on souhaite réaliser des dispositifs mémoires occupant le moins de place possible, par exemple lorsque l'on souhaite obtenir une couche d'oxyde de contrôle d'épaisseur égale à environ 30 nm. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un nouveau substrat, et un procédé de réalisation d'un tel substrat, à partir duquel il soit possible de fabriquer des dispositifs semi-conducteurs classiques, par exemple des transistors MOS, et comportant également un empilement couche diélectrique - couche de stockage de charges électriques - couche diélectrique, appelé dans la suite du document empilement de stockage de charges électriques, permettant notamment la réalisation de dispositifs mémoires à partir de cet empilement enterré dont les propriétés et capacités de stockage soient indépendantes de la technologie de fabrication des dispositifs MOS classiques. Un autre but de la présente invention est également de proposer un substrat à empilement de stockage de charges électriques enterré comportant le moins de défauts possible, autorisant ainsi une réduction des dimensions des dispositifs mémoires réalisés sur ce substrat par rapport à ceux de l'art antérieur. Pour cela, la présente invention propose un substrat comportant au moins une première couche active à base d'au moins un semi-conducteur sur laquelle sont empilés dans cet ordre : -un empilement de stockage de charges électriques, - une couche à base d'au moins un matériau électriquement conducteur, - une couche support distincte de la couche 25 à base du matériau électriquement conducteur. La présente invention propose également un substrat comportant au moins une couche active, appelée première couche active, à base d'au moins un semi-conducteur sur laquelle sont empilées, dans cet ordre : 30 - une couche diélectrique, appelée seconde couche, - une couche de stockage de charges électriques, appelée troisième couche, - une couche diélectrique, appelée quatrième couche, - une couche à base d'au moins un matériau électriquement conducteur, appelée cinquième couche, - une couche support distincte de la cinquième couche à base du matériau électriquement conducteur.  First of all, a donor substrate 37 is provided comprising a P-type silicon-based layer 36 on which an ONO 38 stack of SiO 2 / Si 3 N 4 / SiO 2 type is placed. This ONO stack 38 is obtained for example by thermal oxidation and by deposition. A support substrate 39 is also formed comprising an N + doped silicon layer 40, intended to form the control gate of the memory device 20, on which a thermal oxide layer 42 is formed by growth. An ion implantation is then carried out in the donor substrate 37, forming a weakened zone in the silicon layer 36 (see FIG. 3A). As shown in FIG. 3B, the donor substrate 37 and the support substrate 39 are then assembled by molecular bonding, via the thermal oxide layer 42 and one of the oxide layers of the ONO stack. 38, at room temperature. The bonding interface is here formed by two oxide layers. Finally, a fracture is made at the weakened zone by the implantation of ions in the silicon layer 36 in order to keep only a thin layer of P-type silicon 44 on the ONO stack 38 (see FIG. 3C). . A substrate is thus obtained from which the memory device 20 can be produced by conventional CMOS techniques, for example comprising optical or electron beam lithography steps. However, the substrate thus obtained has the drawback of being able to include many defects in the bonding interface formed by the two oxide layers whose total thickness is low (typically less than about 50 nm). Since these oxide layers form the control oxide layer of the memory device, these defects can disrupt the electrical operation of the memory device. In addition, the number of these defects increases when the thickness of the oxide layers serving as bonding interfaces is reduced, which is a major drawback when it is desired to make memory devices occupying as little space as possible. for example when it is desired to obtain a control oxide layer with a thickness of about 30 nm. SUMMARY OF THE INVENTION An object of the present invention is to propose a new substrate, and a method for producing such a substrate, from which it is possible to manufacture conventional semiconductor devices, for example MOS transistors, and also comprising a dielectric layer - electrical charge storage layer - dielectric layer layer, hereinafter referred to as the electric charge storage stack, which allows the production of memory devices from this buried stack, the properties and capabilities of which storage are independent of the manufacturing technology of conventional MOS devices. Another object of the present invention is also to provide a buried electric charge storage stack substrate with the least possible defects, thus allowing a reduction of the dimensions of the memory devices made on this substrate compared to those of the prior art. . For this purpose, the present invention proposes a substrate comprising at least a first active layer based on at least one semiconductor on which are stacked in this order: a stack for storing electrical charges, a layer based on at least one electrically conductive material; - a support layer distinct from the layer 25 based on the electrically conductive material. The present invention also provides a substrate comprising at least one active layer, called the first active layer, based on at least one semiconductor on which are stacked, in this order: a dielectric layer, called a second layer; electric charge storage layer, called third layer; - a dielectric layer, called a fourth layer; - a layer based on at least one electrically conductive material, called a fifth layer; - a support layer distinct from the fifth layer based on electrically conductive material.

On entend par matériau électriquement conducteur tout matériau apte à former une couche pouvant réaliser, lorsque celle-ci est polarisée, un transfert de charges électriques dans la couche de stockage de charges. Ce matériau électriquement conducteur peut notamment être à base d'un métal et/ou d'un alliage métallique, par exemple du siliciure, et/ou d'un semi-conducteur polycristallin ou amorphe, unique ou composite, et/ou avoir une résistivité inférieure à environ 1000 Q/carré ou comprise entre environ 10 Q/carré et environ 500 Q/carré. Chacune de ces couches peut être formée par un seul matériau, ou par un empilement de plusieurs matériaux. Par exemple, une ou chacune des couches diélectriques peut être formée par un empilement de plusieurs matériaux diélectriques différents. La couche à base du matériau électriquement conducteur disposée contre l'empilement de stockage de charges électriques, c'est-à-dire l'empilement formé par les seconde, troisième et quatrième couches, sépare cet empilement de la couche support. Ainsi, l'empilement de stockage de charges électriques de ce substrat est protégé lors des étapes de collage et de transfert mises en oeuvre pour la réalisation de ce substrat. La couche à base du matériau électriquement conducteur peut notamment être utilisée pour la réalisation d'une grille arrière, ou grille de contrôle, d'un dispositif mémoire à empilement de stockage de charges électriques enterré. Ce substrat permet donc la fabrication de dispositifs mémoires sur des lignes de conception MOS sans changer les règles de design existantes car aucun empilement de grille particulier n'est nécessaire pour la réalisation d'un dispositif mémoire sur un tel substrat.  The term "electrically conductive material" means any material capable of forming a layer capable of producing, when the latter is polarized, a transfer of electric charges in the charge storage layer. This electrically conductive material may especially be based on a metal and / or a metal alloy, for example silicide, and / or a polycrystalline or amorphous semiconductor, single or composite, and / or have a resistivity less than about 1000 Q / square or between about 10 Q / square and about 500 Q / square. Each of these layers can be formed by a single material, or by a stack of several materials. For example, one or each of the dielectric layers may be formed by a stack of several different dielectric materials. The layer based on the electrically conductive material disposed against the electric charge storage stack, that is to say the stack formed by the second, third and fourth layers, separates this stack from the support layer. Thus, the electric charge storage stack of this substrate is protected during the bonding and transfer steps used for the production of this substrate. The layer based on the electrically conductive material may in particular be used for producing a rear gate, or control gate, of a buried electric charge storage stack memory device. This substrate therefore allows the manufacture of memory devices on MOS design lines without changing the existing design rules because no particular gate stack is necessary for the realization of a memory device on such a substrate.

Enfin, un tel substrat permet de choisir les caractéristiques de l'empilement de stockage de charges électriques (épaisseurs des couches, techniques de dépôts utilisés pour sa réalisation) indépendamment de la technologie de fabrication des dispositifs semi- conducteurs réalisés ultérieurement sur ce substrat. Toute amélioration de fabrication des dispositifs MOS (miniaturisation, changement de matériaux, etc.) peut être introduite sans modifier la nature de l'empilement de stockage de charges électriques. La technologie utilisée pour la réalisation des dispositifs mémoires peut donc profiter de toutes les améliorations de la technologie MOS. La couche support peut être à base d'au moins un semi-conducteur et/ou de verre et/ou de quartz 30 et/ou de saphir et/ou de diamant.  Finally, such a substrate makes it possible to choose the characteristics of the electric charge storage stack (layer thicknesses, deposit techniques used for its realization) independently of the manufacturing technology of the semiconductor devices subsequently produced on this substrate. Any manufacturing improvement of the MOS devices (miniaturization, material change, etc.) can be introduced without changing the nature of the electric charge storage stack. The technology used for the realization of the memory devices can thus benefit from all the improvements of the MOS technology. The support layer may be based on at least one semiconductor and / or glass and / or quartz and / or sapphire and / or diamond.

La première couche active et/ou la couche à base du matériau électriquement conducteur et/ou la couche support peuvent être à base de silicium. La première couche active peut être à base d'au moins un semi-conducteur monocristallin et/ou contraint. L'empilement de stockage de charges électriques peut comporter au moins : - une seconde couche diélectrique, - une troisième couche de stockage de charges électriques, -une quatrième couche diélectrique, la couche à base du matériau électriquement conducteur pouvant être appelée cinquième couche.  The first active layer and / or the layer based on the electrically conductive material and / or the support layer may be based on silicon. The first active layer may be based on at least one monocrystalline and / or constrained semiconductor. The electric charge storage stack may comprise at least: - a second dielectric layer, - a third electric charge storage layer, - a fourth dielectric layer, the layer based on the electrically conductive material may be called fifth layer.

La seconde couche diélectrique et/ou la quatrième couche diélectrique peuvent être à base d'au moins un oxyde tel que de l'oxyde de silicium et/ou un diélectrique à forte permittivité ( high-k ), tel que du HfO2r notamment lorsque la première couche active est à base de germanium. La troisième couche de stockage de charges électriques peut être à base d'au moins un nitrure tel que du nitrure de silicium SiXNy. Le substrat peut comporter en outre au moins une couche diélectrique, appelée sixième couche, disposée entre la couche à base du matériau électriquement conducteur et la couche support. La sixième couche diélectrique peut être à base d'au moins un oxyde, tel que de l'oxyde de silicium.  The second dielectric layer and / or the fourth dielectric layer may be based on at least one oxide such as silicon oxide and / or a high-k dielectric, such as HfO 2, especially when the first active layer is based on germanium. The third electric charge storage layer may be based on at least one nitride such as SiXNy silicon nitride. The substrate may further comprise at least one dielectric layer, called the sixth layer, disposed between the layer based on the electrically conductive material and the support layer. The sixth dielectric layer may be based on at least one oxide, such as silicon oxide.

La présente invention concerne également un dispositif mémoire comportant au moins : - un substrat tel que décrit précédemment, - une grille de contrôle formée par au moins une partie de la couche à base du matériau électriquement conducteur du substrat, - un canal et des zones de source et de drain formés au moins dans la première couche active du substrat, -une grille et un oxyde de grille réalisés sur la première couche active, au-dessus du canal. Le dispositif mémoire peut également comporter : - une couche d'oxyde de contrôle formée par 15 au moins une partie de la quatrième couche diélectrique du substrat, - une couche mémoire formée par au moins une partie de la troisième couche de stockage de charges électriques du substrat, 20 - une couche d'oxyde tunnel formée par au moins une partie de la seconde couche diélectrique du substrat. La présence de la cinquième couche à base du matériau électriquement conducteur, servant de 25 grille de contrôle du dispositif mémoire, facilite la reprise de contacts ultérieure sur celle-ci par rapport à une grille de contrôle à base de silicium dopé formée par une couche support ou une partie d'une couche support.  The present invention also relates to a memory device comprising at least: a substrate as described previously, a control gate formed by at least a part of the layer based on the electrically conductive material of the substrate, a channel and zones of source and drain formed at least in the first active layer of the substrate, a grid and a gate oxide formed on the first active layer, above the channel. The memory device may also comprise: a control oxide layer formed by at least a portion of the fourth dielectric layer of the substrate, a memory layer formed by at least a part of the third electrical charge storage layer of the substrate, a tunnel oxide layer formed by at least a portion of the second dielectric layer of the substrate. The presence of the fifth layer based on the electrically conductive material, serving as the control gate of the memory device, facilitates the subsequent resumption of contacts thereon with respect to a doped silicon-based control gate formed by a support layer. or a portion of a support layer.

La présente invention propose également un procédé de réalisation d'un substrat comportant au moins les étapes suivantes . a) réalisation d'un empilement de stockage 5 de charges électriques sur une première couche active à base d'au moins un semi-conducteur, b) dépôt d'une couche à base d'au moins un matériau électriquement conducteur sur l'empilement de stockage de charges électriques, 10 c) collage moléculaire d'une couche support sur la couche à base du matériau électriquement conducteur, au moins une partie de la première couche à base de semi-conducteur formant une première couche 15 active du substrat. La présente invention propose aussi un procédé de réalisation d'un substrat comportant au moins les étapes suivantes . 1) réalisation d'une seconde couche 20 diélectrique sur une première couche à base d'au moins un semi-conducteur, 2) dépôt d'une troisième couche de stockage de charges électriques sur la seconde couche diélectrique, 25 3) réalisation d'une quatrième couche diélectrique sur la troisième couche de stockage de charges électriques, 4) dépôt d'une cinquième couche à base d'au moins un matériau électriquement conducteur sur la 30 quatrième couche diélectrique, 5) implantation ionique dans la première couche à travers les autres couches du substrat, créant une zone fragilisée dans la première couche, 6) collage moléculaire d'une couche support sur la cinquième couche, 7) fracture au niveau de la zone fragilisée dans la première couche, une partie restante de la première couche solidaire de la seconde couche formant une première couche active du substrat.  The present invention also provides a method for producing a substrate comprising at least the following steps. a) making a storage stack 5 of electrical charges on a first active layer based on at least one semiconductor, b) depositing a layer based on at least one electrically conductive material on the stack c) molecular bonding of a support layer to the electrically conductive material-based layer, at least a portion of the first semiconductor-based layer forming a first active layer of the substrate. The present invention also provides a method for producing a substrate comprising at least the following steps. 1) making a second dielectric layer on a first layer based on at least one semiconductor, 2) depositing a third electric charge storage layer on the second dielectric layer, 3) producing a a fourth dielectric layer on the third electric charge storage layer, 4) depositing a fifth layer based on at least one electrically conductive material on the fourth dielectric layer, and 5) ion implantation in the first layer through the other layers of the substrate, creating a weakened zone in the first layer, 6) molecular bonding of a support layer on the fifth layer, 7) fracture at the weakened zone in the first layer, a remaining portion of the first integral layer the second layer forming a first active layer of the substrate.

Ce procédé permet d'éloigner l'interface de collage de la première couche active de semi-conducteur, destinée à recevoir une zone active de composant, et de l'empilement de stockage de charges électriques enterré. Le collage moléculaire et une étape de séparation, par exemple un recuit, peuvent donc être réalisés sans modifier la qualité de l'empilement de stockages de charges électriques (en termes de capacité de piégeage des charges). Le procédé peut comporter en outre, après l'étape de fracture, une étape de traitement de finition de la première couche active, supprimant ou atténuant la rugosité en surface de la première couche active. Cette étape de traitement de finition peut par exemple être une planarisation mécano-chimique.  This method makes it possible to move the bonding interface away from the first active semiconductor layer, intended to receive an active component zone, and from the buried electric charge storage stack. Molecular bonding and a separation step, for example an annealing, can therefore be performed without modifying the quality of the stack of electrical charge storage (in terms of charge trapping capacity). The method may further comprise, after the fracture step, a finishing treatment step of the first active layer, removing or attenuating the surface roughness of the first active layer. This finishing treatment step may for example be a chemical mechanical planarization.

Le procédé peut également comporter, après l'étape de fracture, une étape de traitement thermique renforçant la tenue des interfaces de collage entre les différentes couches. L'empilement de stockage de charges électriques peut être obtenu par la mise en oeuvre des étapes suivantes .  The method may also comprise, after the fracture step, a heat treatment step reinforcing the strength of the bonding interfaces between the different layers. The electric charge storage stack can be obtained by carrying out the following steps.

- réalisation d'une seconde couche diélectrique sur la première couche, -dépôt d'une troisième couche de stockage de charges électriques sur la seconde couche diélectrique, - réalisation d'une quatrième couche diélectrique sur la troisième couche de stockage de charges électriques, la couche à base du matériau électriquement conducteur étant appelée cinquième couche. La seconde couche diélectrique peut être obtenue au moins par une oxydation de la première couche. La quatrième couche diélectrique peut être obtenue au moins par une oxydation de la troisième couche de stockage de charges électriques. Le procédé peut comporter en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étape d'implantation ionique dans la première couche à travers la cinquième couche à base du matériau électriquement conducteur et l'empilement de stockage de charges électriques, créant une zone fragilisée dans la première couche. Le procédé peut comporter en outre après l'étape c) de collage moléculaire, une étape de recuit séparant, au niveau de la zone fragilisée, une partie de la première couche active du reste du substrat, une partie restante de la première couche formant la première couche active.  producing a second dielectric layer on the first layer, depositing a third electric charge storage layer on the second dielectric layer, producing a fourth dielectric layer on the third electric charge storage layer, and layer based on the electrically conductive material being called the fifth layer. The second dielectric layer can be obtained at least by oxidation of the first layer. The fourth dielectric layer can be obtained at least by oxidation of the third electric charge storage layer. The method may furthermore comprise, between the deposition step b) and the molecular bonding step c), an ion implantation step in the first layer through the fifth layer based on the electrically conductive material and the stacking storage of electrical charges, creating a weakened zone in the first layer. The method may further comprise, after step c) of molecular bonding, an annealing step separating, at the level of the weakened zone, a part of the first active layer from the remainder of the substrate, a remaining part of the first layer forming the first active layer.

L'étape c) de collage moléculaire peut être réalisée par l'intermédiaire d'au moins une couche diélectrique, appelée sixième couche, disposée entre la couche à base du matériau électriquement conducteur et la couche support. Cette sixième couche diélectrique, disposée sur la cinquième couche de matériau électriquement conducteur, facilite le collage moléculaire entre la cinquième couche de matériau électriquement conducteur et la couche support, par exemple à base de semi-conducteur. De plus, cette sixième couche servant de couche de collage permet également d'absorber les espèces gazeuses ou liquides présents lors de l'étape de collage. Le procédé peut comporter en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étape de réalisation de la sixième couche diélectrique sur la couche support et/ou sur la cinquième couche à base du matériau électriquement conducteur. L'étape de réalisation de la sixième couche diélectrique sur la couche support et/ou sur la cinquième couche à base du matériau électriquement conducteur peut être obtenue respectivement par au moins un traitement, par exemple thermique, d'oxydation de la couche support et/ou de la cinquième couche à base du matériau électriquement conducteur, ou au moins un dépôt sur la couche support et/ou sur la cinquième couche à base du matériau électriquement conducteur ou au moins un traitement d'activation de surface tel qu'une planarisation mécano-chimique et/ou un traitement plasma en atmosphère oxygénée (02 RIE (RIE : gravure ionique réactive), 02 ICP (ICP : gravure plasma à couplage inductif), etc.).  The molecular bonding step c) can be carried out via at least one dielectric layer, called the sixth layer, placed between the layer based on the electrically conductive material and the support layer. This sixth dielectric layer, disposed on the fifth layer of electrically conductive material, facilitates the molecular bonding between the fifth layer of electrically conductive material and the support layer, for example based on semiconductor. In addition, this sixth layer serving as a bonding layer also makes it possible to absorb the gaseous or liquid species present during the bonding step. The method may further comprise, between the deposition step b) and the molecular bonding step c), a step of producing the sixth dielectric layer on the support layer and / or on the fifth layer based on the electrically bonded material. driver. The step of producing the sixth dielectric layer on the support layer and / or on the fifth layer based on the electrically conductive material may be obtained respectively by at least one treatment, for example thermal, oxidation of the support layer and / or the fifth layer based on the electrically conductive material, or at least one deposit on the support layer and / or on the fifth layer based on the electrically conductive material or at least one surface activation treatment such as a mechanical planarization -chemical and / or plasma treatment in oxygenated atmosphere (02 RIE (RIE: reactive ion etching), 02 ICP (ICP: inductively coupled plasma etching), etc.).

Enfin, la présente invention concerne un procédé de réalisation d'un dispositif mémoire comportant au moins les étapes suivantes: - mise en oeuvre d'un procédé de réalisation d'un substrat tel que décrit précédemment, - dopage de la première couche active du substrat, formant un canal du dispositif mémoire, - dépôt d'une couche d'oxyde de grille sur la première couche active du substrat, - dépôt d'une couche à base d'un matériau de grille sur la couche d'oxyde de grille, - photolithographie et gravure de la couche à base du matériau de grille et de la couche d'oxyde de grille, formant au moins une grille du dispositif mémoire, réalisation de zones de source et de drain du dispositif mémoire dans la première couche du substrat. Ainsi, le dispositif mémoire peut comporter en outre une grille de contrôle formée par au moins une partie de la cinquième couche à base du matériau électriquement conducteur du substrat, une couche d'oxyde de contrôle formée par au moins une partie de la quatrième couche diélectrique du substrat, une couche mémoire formée par au moins une partie de la troisième couche de stockage de charges électriques du substrat, et une couche d'oxyde tunnel formée par au moins une partie de la seconde couche diélectrique du substrat.  Finally, the present invention relates to a method for producing a memory device comprising at least the following steps: - implementation of a method for producing a substrate as described above, - doping of the first active layer of the substrate forming a channel of the memory device; depositing a gate oxide layer on the first active layer of the substrate; depositing a layer based on a gate material on the gate oxide layer; photolithography and etching of the layer based on the gate material and the gate oxide layer, forming at least one gate of the memory device, producing source and drain zones of the memory device in the first layer of the substrate. Thus, the memory device may further comprise a control gate formed by at least a portion of the fifth layer based on the electrically conductive material of the substrate, a control oxide layer formed by at least a portion of the fourth dielectric layer. substrate, a memory layer formed by at least a portion of the third electric charge storage layer of the substrate, and a tunnel oxide layer formed by at least a portion of the second dielectric layer of the substrate.

BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente une cellule mémoire à empilement ONO selon l'art antérieur, - la figure 2 représente une cellule mémoire à empilement ONO enterré selon l'art antérieur, - les figures 3A à 3C représentent des étapes d'un procédé de réalisation d'un substrat à empilement ONO selon l'art antérieur, - les figures 4A à 4E représentent des étapes d'un procédé de réalisation d'un substrat à empilement de stockage de charges électriques enterré selon un premier mode de réalisation de la présente invention, - les figures 5A à 5E représentent des étapes d'un procédé de réalisation d'un substrat à empilement de stockage de charges électriques enterré selon un second mode de réalisation de la présente invention, - la figure 6 représente un dispositif mémoire réalisé sur un substrat à empilement de stockage de charges électriques enterré selon un mode de réalisation particulier de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.  BRIEF DESCRIPTION OF THE DRAWINGS The present invention will be better understood on reading the description of exemplary embodiments given purely by way of indication and in no way limiting, with reference to the appended drawings, in which: FIG. 1 represents an ONO stack memory cell according to FIG. FIG. 2 represents a buried ONO stack memory cell according to the prior art; FIGS. 3A to 3C show steps of a method for producing an ONO stacking substrate according to the prior art; FIGS. 4A to 4E show steps of a method for producing a buried electric charge storage stack substrate according to a first embodiment of the present invention, FIGS. 5A to 5E represent steps of FIG. a method for producing a buried electric charge storage stack substrate according to a second embodiment of the present invention. FIG. 6 shows a memory device made on a buried electric charge storage stack substrate according to a particular embodiment of the present invention. Identical, similar or equivalent parts of the different figures described below bear the same numerical references so as to facilitate the passage from one figure to another.

Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.  The different parts shown in the figures are not necessarily in a uniform scale, to make the figures more readable.

Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord aux figures 4A à 4E qui représentent les étapes d'un procédé de réalisation d'un substrat 100 à empilement de stockage de charges électriques enterré selon un premier mode de réalisation.  The different possibilities (variants and embodiments) must be understood as not being exclusive of each other and can be combined with one another. DETAILED DESCRIPTION OF PARTICULAR EMBODIMENTS Reference is first made to FIGS. 4A to 4E, which represent the steps of a method for producing a buried electric charge storage stack substrate 100 according to a first embodiment.

Comme représenté sur la figure 4A, on réalise tout d'abord un empilement de stockage de charges électriques, ici un empilement ONO, sur une première couche 102 à base d'au moins un semi-conducteur, par exemple du silicium monocristallin.  As represented in FIG. 4A, an electric charge storage stack, here an ONO stack, is first produced on a first layer 102 based on at least one semiconductor, for example monocrystalline silicon.

Pour cela, on réalise tout d'abord une seconde couche diélectrique 104, par exemple à base d'oxyde de silicium, sur la première couche de silicium 102, par exemple par une oxydation thermique de la première couche 102. Cette oxydation peut par exemple être réalisée sur une épaisseur comprise entre environ 2 nm et 20 nm. Dans une variante, la seconde couche diélectrique 104 peut également être formée par un dépôt sur la première couche 102. On réalise ensuite le dépôt, par exemple de type LPCVD (dépôt chimique en phase vapeur à basse pression), d'une troisième couche de stockage de charges électriques 106, c'est-à-dire apte à stocker des charges électriques, par exemple à base de nitrure de silicium (Si3N4 par exemple, ou plus généralement SixNy), d'épaisseur comprise entre environ 3 nm et 50 nm, sur la seconde couche diélectrique 104. Enfin, l'empilement ONO est achevé par un dépôt d'une quatrième couche diélectrique 108, par exemple à base d'oxyde de silicium, sur la troisième couche de nitrure 106, par exemple de type CVD (dépôt chimique en phase vapeur), LPCVD ou encore HDP CVD (dépôt chimique en phase vapeur à haute densité de plasma). Ce dépôt peut également être suivi par une étape de recuit de densification. Cette couche 108 a typiquement une épaisseur comprise entre environ 5 nm et 50 nm. On dépose alors une cinquième couche 110 à base d'au moins un matériau électriquement conducteur, par exemple une couche métallique, ou à base d'un alliage métallique tel que du siliciure, ou encore à base de semi-conducteur de type amorphe ou polycristallin tel que du silicium, sur la quatrième couche diélectrique 108. Dans le cas d'une cinquième couche 110 à base de silicium polycristallin, celle-ci peut être déposée par LPCVD. On dépose ensuite une sixième couche diélectrique 112 sur la cinquième couche 110. Dans une variante, cette sixième couche 112, par exemple à base de SiO2, peut être formée par un traitement thermique d'oxydation d'une partie de la cinquième couche 110 (voir figure 4B) lorsque celle-ci est à base de semi-conducteur.  For this purpose, a second dielectric layer 104, for example based on silicon oxide, is firstly produced on the first silicon layer 102, for example by a thermal oxidation of the first layer 102. This oxidation may, for example be made to a thickness of between about 2 nm and 20 nm. In a variant, the second dielectric layer 104 may also be formed by a deposit on the first layer 102. Next, the deposition, for example of LPCVD type (low pressure chemical vapor deposition), of a third layer of storage of electrical charges 106, that is to say able to store electrical charges, for example based on silicon nitride (Si3N4 for example, or more generally SixNy), with a thickness between about 3 nm and 50 nm on the second dielectric layer 104. Finally, the ONO stack is completed by depositing a fourth dielectric layer 108, for example based on silicon oxide, on the third nitride layer 106, for example of the CVD type. (Chemical Vapor Deposition), LPCVD or HDP CVD (High Density Plasma Chemical Vapor Deposition). This deposit can also be followed by a densification annealing step. This layer 108 typically has a thickness between about 5 nm and 50 nm. A fifth layer 110 is then deposited based on at least one electrically conductive material, for example a metal layer, or based on a metal alloy such as silicide, or based on an amorphous or polycrystalline type semiconductor. such as silicon, on the fourth dielectric layer 108. In the case of a fifth layer 110 based on polycrystalline silicon, it can be deposited by LPCVD. A sixth dielectric layer 112 is then deposited on the fifth layer 110. In a variant, this sixth layer 112, for example based on SiO 2, may be formed by an oxidation heat treatment of a part of the fifth layer 110 ( see Figure 4B) when it is based on semiconductor.

On réalise ensuite une implantation ionique, par exemple d'ions H2, dans la première couche 102, à travers les autres couches 104 à 112 du substrat, créant ainsi une zone fragilisée 114 délimitant une première partie 118 de la première couche 102 liée à la seconde couche diélectrique 104 et une seconde partie 120 de la première couche 102 (voir figure 4C). Dans cet exemple de réalisation, l'implantation ionique est réalisée telle que la première partie 118 de la première couche 102 ait une épaisseur comprise entre environ 100 nm et 600 nm. Ensuite, on réalise un collage moléculaire d'une couche support 116 par exemple à base d'au moins un semi-conducteur, ici du silicium, sur la sixième couche 112. Ce collage moléculaire est de type hydrophile (voir figure 4D). La couche support 116 peut également être à base d'au moins un autre matériau tel que du verre et/ou du quartz et/ou du saphir et/ou du diamant.  Ion implantation, for example of H 2 ions, is then carried out in the first layer 102, through the other layers 104 to 112 of the substrate, thus creating a weakened zone 114 delimiting a first portion 118 of the first layer 102 bonded to the second dielectric layer 104 and a second portion 120 of the first layer 102 (see Figure 4C). In this embodiment, the ion implantation is performed such that the first portion 118 of the first layer 102 has a thickness between about 100 nm and 600 nm. Then, a molecular bonding of a support layer 116 for example based on at least one semiconductor, in this case silicon, is carried out on the sixth layer 112. This molecular bonding is of hydrophilic type (see FIG. 4D). The support layer 116 may also be based on at least one other material such as glass and / or quartz and / or sapphire and / or diamond.

Dans une variante de réalisation, lorsque la couche support 116 est à base de semi-conducteur, celle-ci peut être, en surface, à base d'au moins un oxyde. La couche d'oxyde formée en surface de la couche support 116facilite le collage moléculaire réalisé entre la sixième couche diélectrique 112 et la couche support 116. Comme représenté sur la figure 4E, on effectue un recuit, appelé recuit de fracture, séparant, au niveau de la zone fragilisée 114, la seconde partie 120 de la première couche 102 du reste du substrat 100. Dans ce mode de réalisation, le recuit est réalisé à une température égale à environ 400 C, mais peut également être réalisé à une température comprise entre environ 200 C et 600 C en fonction des conditions d'implantation et d'éventuels traitements thermiques effectués lors de la préparation des surfaces pour le collage pouvant induire une fragilisation supplémentaire avant collage. La réalisation du substrat 100 est enfin achevée par des étapes de finition de la première partie 118 de la première couche de silicium 102, par exemple un nettoyage RCA, un recuit de stabilisation du collage (par exemple pendant une durée de 2 heures à 1100 C), un polissage mécano-chimique, un amincissement thermique et un nettoyage final. Après ces étapes de finition, la première partie 118 de la première couche de silicium 102 a par exemple une épaisseur comprise entre environ 10 nm et 200 nm, et forme une couche active 118 du substrat 100 sur laquelle peuvent être réalisés des dispositifs actifs (transistors, ...).  In an alternative embodiment, when the support layer 116 is semiconductor-based, it may be, on the surface, based on at least one oxide. The oxide layer formed at the surface of the support layer 116 facilitates the molecular bonding made between the sixth dielectric layer 112 and the support layer 116. As shown in FIG. 4E, an annealing, called fracture annealing, separating at the of the weakened zone 114, the second portion 120 of the first layer 102 of the rest of the substrate 100. In this embodiment, the annealing is carried out at a temperature of about 400 ° C., but can also be carried out at a temperature between about 200 ° C. and 600 ° C. depending on the implantation conditions and any heat treatments carried out during the preparation of the surfaces for bonding that may induce additional embrittlement before bonding. The production of the substrate 100 is finally completed by finishing steps of the first portion 118 of the first silicon layer 102, for example an RCA cleaning, a bond stabilization annealing (for example for a period of 2 hours at 1100 ° C. ), chemical mechanical polishing, thermal thinning and final cleaning. After these finishing steps, the first portion 118 of the first silicon layer 102 has for example a thickness of between about 10 nm and 200 nm, and forms an active layer 118 of the substrate 100 on which active devices (transistors) can be made. , ...).

On obtient ainsi un substrat 100 prêt pour servir de support à la réalisation d'un dispositif mémoire tel qu'un dispositif mémoire à empilement de stockage de charges électriques enterré. On se réfère maintenant aux figures 5A à 5E qui représentent les étapes d'un procédé de réalisation du substrat 100 à empilement de stockage de charges électriques enterré selon un second mode de réalisation. Comme pour le premier mode de réalisation décrit précédemment, on réalise tout d'abord un empilement de stockage de charges électriques, ici un empilement ONO, formé par la seconde couche diélectrique 104 de SiO2, la troisième couche de stockage de charges 106 de Si3N4 et la quatrième couche diélectrique 108 de SiO2, sur la première couche 102 de silicium (voir figure 5A). Cet empilement ONO peut être réalisé de manière similaire à celle décrite pour le premier mode de réalisation. On dépose ensuite la cinquième couche 110 de matériau électriquement conducteur, par exemple du semi-conducteur amorphe ou polycristallin, sur la quatrième couche diélectrique 108 (voir figure 5B). On réalise ensuite une implantation ionique, par exemple d'ions H2, dans la première couche 102, à travers les autres couches 104 à 110 du substrat, créant ainsi une zone fragilisée 114 délimitant une première partie 118 de la première couche 102 liée à la seconde couche diélectrique 104 et une seconde partie 120 de la première couche 102 (voir figure 5C).  A substrate 100 is thus obtained ready to serve as a support for the production of a memory device such as a buried electric charge storage stack memory device. Reference is now made to FIGS. 5A to 5E, which represent the steps of a method for producing buried electric charge storage substrate 100 according to a second embodiment. As for the first embodiment described above, an electrical charge storage stack, here an ONO stack, formed by the second SiO2 dielectric layer 104, the third Si3N4 charge storage layer 106, and the fourth dielectric layer 108 of SiO2, on the first silicon layer 102 (see FIG. 5A). This ONO stack can be made in a manner similar to that described for the first embodiment. The fifth layer 110 of electrically conductive material, for example amorphous or polycrystalline semiconductor, is then deposited on the fourth dielectric layer 108 (see FIG. 5B). An ion implantation, for example of H 2 ions, is then carried out in the first layer 102, through the other layers 104 to 110 of the substrate, thus creating a weakened zone 114 delimiting a first portion 118 of the first layer 102 bonded to the second dielectric layer 104 and a second portion 120 of the first layer 102 (see FIG. 5C).

On réalise ensuite la couche diélectrique 112 à base de SiO2, sur la couche support 116, par exemple à base de silicium. Cette couche diélectrique 112 peut être déposée sur la couche de silicium 116 ou bien être obtenu en oxydant la couche de silicium 116.  The SiO2-based dielectric layer 112 is then made on the support layer 116, for example based on silicon. This dielectric layer 112 may be deposited on the silicon layer 116 or may be obtained by oxidizing the silicon layer 116.

Ces deux couches sont ensuite collées avec le reste du substrat déjà réalisé par un collage moléculaire entre la couche diélectrique 112, appelée sixième couche diélectrique 112, et la cinquième couche 110 à base du matériau électriquement conducteur (figure 5D).  These two layers are then bonded with the rest of the substrate already made by molecular bonding between the dielectric layer 112, called the sixth dielectric layer 112, and the fifth layer 110 based on the electrically conductive material (Figure 5D).

En variante, il est possible qu'une partie de la couche diélectrique 112 soit réalisée sur la cinquième couche 110 à base du matériau électriquement conducteur, par exemple par un dépôt basse température (par exemple à une température quasi ambiante) par pulvérisation, ou un dépôt PECVD (dépôt chimique en phase vapeur assisté par plasma) à une température par exemple égale à environ 280 C (dans ce cas, on pourra prendre en compte la fragilisation supplémentaire dans la zone 114 induite par le dépôt), ou une oxydation lorsque la cinquième couche 110 est à base de semi- conducteur, après l'étape d'implantation dans la première couche 102. Enfin, comme pour le premier mode de réalisation, on effectue un recuit de fracture, séparant, au niveau de la zone fragilisée 114, la seconde partie 120 de la première couche 102 du reste du substrat 100. La réalisation du substrat 100 est achevée par les étapes de finition de la première partie 118 de la première couche de silicium 102 qui forme alors une couche active 118 du substrat 100.  As a variant, it is possible for a part of the dielectric layer 112 to be made on the fifth layer 110 based on the electrically conductive material, for example by a low-temperature deposition (for example at a quasi-ambient temperature) by sputtering, or a deposit PECVD (plasma enhanced chemical vapor deposition) at a temperature for example equal to about 280 C (in this case, we can take into account the additional embrittlement in the area 114 induced by the deposit), or oxidation when the fifth layer 110 is semiconductor-based, after the step of implantation in the first layer 102. Finally, as for the first embodiment, a fracture annealing is carried out, separating, at the level of the weakened zone 114 the second portion 120 of the first layer 102 of the remainder of the substrate 100. The production of the substrate 100 is completed by the finishing steps of the first portion 118 of the first e silicon layer 102 which then forms an active layer 118 of the substrate 100.

Selon le mode de réalisation du substrat 100, le collage entre la couche support 116 et la cinquième couche 110 à base de matériau électriquement conducteur peut donc être effectué soit entre deux couches diélectriques lorsque des couches de diélectrique sont prévues sur les couches 110 et 116, soit entre la couche diélectrique 112 et la cinquième couche 110 de matériau électriquement conducteur lorsque la couche diélectrique 112 est réalisée sur la couche support 116, ou soit entre la couche support 116 et une couche diélectrique si celle-ci est prévue sur la cinquième couche 110 de matériau électriquement conducteur, ou encore directement entre la cinquième couche 110 de matériau électriquement conducteur et la couche support 116 si aucune couche diélectrique n'est prévue.  According to the embodiment of the substrate 100, the bonding between the support layer 116 and the fifth layer 110 based on electrically conductive material can therefore be performed either between two dielectric layers when dielectric layers are provided on the layers 110 and 116, either between the dielectric layer 112 and the fifth layer 110 of electrically conductive material when the dielectric layer 112 is formed on the support layer 116, or between the support layer 116 and a dielectric layer if it is provided on the fifth layer 110 of electrically conductive material, or directly between the fifth layer 110 of electrically conductive material and the support layer 116 if no dielectric layer is provided.

Le substrat 100 obtenu est prêt pour servir de support à la réalisation d'un dispositif mémoire tel qu'un dispositif mémoire à empilement ONO enterré. La figure 6 représente un exemple de dispositif mémoire 200 réalisé sur un substrat à empilement ONO enterré, par exemple similaire au substrat 100 décrit précédemment. Le dispositif mémoire 200 comporte un empilement ONO formé par la troisième couche 106 de Si3N4, formant une couche mémoire, disposée entre les deux couches diélectriques 104 et 108 de SiO2, formant respectivement les couches d'oxyde tunnel et d'oxyde de contrôle. Cet empilement ONO est disposé sous un canal 202, réalisé dans la couche active 118, entre des zones de source et de drain 204. Une grille de contrôle est disposée sous l'empilement ONO, formée par la cinquième couche 110 de matériau électriquement conducteur. Enfin, une couche d'oxyde de lecture 206 est disposée entre une grille de lecture 208 et le canal 202. Ce dispositif 200 peut notamment être obtenu par la mise en oeuvre d'étapes de réalisation classique d'un transistor MOS sur le substrat 100 à empilement de stockage de charges électriques enterré.  The substrate 100 obtained is ready to serve as a support for the production of a memory device such as a buried ONO stack memory device. FIG. 6 represents an example of a memory device 200 made on a buried ONO stack substrate, for example similar to the substrate 100 described above. The memory device 200 comprises an ONO stack formed by the third layer 106 of Si3N4, forming a memory layer, disposed between the two dielectric layers 104 and 108 of SiO2, respectively forming the tunnel oxide and control oxide layers. This ONO stack is arranged under a channel 202, made in the active layer 118, between source and drain zones 204. A control gate is disposed beneath the ONO stack, formed by the fifth layer 110 of electrically conductive material. Finally, a read oxide layer 206 is disposed between a read gate 208 and the channel 202. This device 200 can in particular be obtained by implementing steps of conventional realization of a MOS transistor on the substrate 100 stacked electric charge storage buried.

On réalise tout d'abord un dopage de la couche active 118 du substrat 100, formant un canal 202 du dispositif mémoire. On dépose ensuite une couche d'oxyde de grille 206 sur la couche active 118 du substrat 100, puis une couche 208 à base d'un matériau de grille sur cette couche d'oxyde de grille 206. Ensuite, on réalise une photolithographie et une gravure de la couche à base du matériau de grille et de la couche d'oxyde de grille, formant au moins une grille du dispositif mémoire 200. Des espaceurs sont alors réalisés autour de la grille. Enfin, on réalise les zones de source et de drain 204 du dispositif mémoire 200 dans la couche active 118 du substrat 100 par dopage.  First, the active layer 118 of the substrate 100 is doped, forming a channel 202 of the memory device. A gate oxide layer 206 is then deposited on the active layer 118 of the substrate 100, then a layer 208 based on a gate material on this gate oxide layer 206. Next, a photolithography and a photolithography are carried out. etching the layer based on the gate material and the gate oxide layer, forming at least one gate of the memory device 200. Spacers are then made around the gate. Finally, the source and drain zones 204 of the memory device 200 are made in the active layer 118 of the substrate 100 by doping.

Claims (21)

REVENDICATIONS 1. Substrat (100) comportant au moins une première couche active (118) à base d'au moins un semi- conducteur sur laquelle sont empilés dans cet ordre : - un empilement de stockage de charges électriques (104, 106, 108), - une couche (110) à base d'au moins un matériau électriquement conducteur, - une couche support (116) distincte de la couche (110) à base du matériau électriquement conducteur.  1. Substrate (100) comprising at least a first active layer (118) based on at least one semiconductor on which are stacked in this order: an electric charge storage stack (104, 106, 108), - a layer (110) based on at least one electrically conductive material, - a support layer (116) separate from the layer (110) based on the electrically conductive material. 2. Substrat (100) selon la revendication 1, la première couche active (118) et/ou la couche (110) à base du matériau électriquement conducteur et/ou la couche support (116) étant à base de silicium.  2. Substrate (100) according to claim 1, the first active layer (118) and / or the layer (110) based on the electrically conductive material and / or the support layer (116) being based on silicon. 3. Substrat (100) selon l'une des revendications précédentes, la première couche active (118) étant à base d'au moins un semi-conducteur monocristallin et/ou contraint.  3. Substrate (100) according to one of the preceding claims, the first active layer (118) being based on at least one monocrystalline semiconductor and / or constrained. 4. Substrat (100) selon l'une des revendications précédentes, le matériau électriquement conducteur étant à base d'un semi-conducteur amorphe ou polycristallin, unique ou composite.  4. Substrate (100) according to one of the preceding claims, the electrically conductive material being based on an amorphous or polycrystalline semiconductor, single or composite. 5. Substrat (100) selon l'une des revendications précédentes, la couche support (116)étant à base d'au moins un semi-conducteur et/ou de verre et/ou de quartz et/ou de saphir et/ou de diamant.  5. Substrate (100) according to one of the preceding claims, the support layer (116) being based on at least one semiconductor and / or glass and / or quartz and / or sapphire and / or diamond. 6. Substrat (100) selon l'une des revendications précédentes, l'empilement de stockage de charges électriques comportant au moins : - une seconde couche (104) diélectrique, - une troisième couche (106) de stockage de charges électriques, - une quatrième couche (108) diélectrique, la couche (110) à base du matériau électriquement conducteur étant appelée cinquième couche.  6. Substrate (100) according to one of the preceding claims, the electric charge storage stack comprising at least: - a second layer (104) dielectric, - a third layer (106) for storing electrical charges, - a fourth dielectric layer (108), the layer (110) based on the electrically conductive material being called the fifth layer. 7. Substrat (100) selon la revendication 6, la seconde couche diélectrique (104) et/ou la quatrième couche diélectrique (108) étant à base d'au moins un oxyde, tel que de l'oxyde de silicium.  7. Substrate (100) according to claim 6, the second dielectric layer (104) and / or the fourth dielectric layer (108) being based on at least one oxide, such as silicon oxide. 8. Substrat (100) selon l'une des revendications 6 ou 7, la troisième couche de stockage de charges électriques (106) étant à base d'au moins un nitrure, tel que du nitrure de silicium.  8. Substrate (100) according to one of claims 6 or 7, the third electric charge storage layer (106) being based on at least one nitride, such as silicon nitride. 9. Substrat (100) selon l'une des revendications précédentes, comportant en outre au moins une couche diélectrique (112), appelée sixième couche, disposée entre la couche (110) à base du matériau électriquement conducteur et la couche support (116).  9. Substrate (100) according to one of the preceding claims, further comprising at least one dielectric layer (112), called sixth layer, disposed between the layer (110) based on the electrically conductive material and the support layer (116). . 10. Substrat (100) selon la revendication 9, la sixième couche diélectrique (112) étant à base d'au moins un oxyde, tel que de l'oxyde de silicium.  10. Substrate (100) according to claim 9, the sixth dielectric layer (112) being based on at least one oxide, such as silicon oxide. 11. Dispositif mémoire (200) comportant au moins . - un substrat (100) selon l'une des revendications 1 à 10, - une grille de contrôle formée par au moins une partie de la couche (110) à base du matériau électriquement conducteur du substrat (100), - un canal (202) et des zones de source et de drain (204) formés au moins dans la première couche active (118) du substrat (100), - une grille (208) et un oxyde de grille (206) réalisés sur la première couche active (118), au-dessus du canal (202).  Memory device (200) having at least one. - a substrate (100) according to one of claims 1 to 10, - a control gate formed by at least a portion of the layer (110) based on the electrically conductive material of the substrate (100), - a channel (202) ) and source and drain regions (204) formed at least in the first active layer (118) of the substrate (100), - a gate (208) and a gate oxide (206) formed on the first active layer ( 118), above the channel (202). 12. Procédé de réalisation d'un substrat (100) comportant au moins les étapes suivantes : a) réalisation d'un empilement de stockage de charges électriques (104, 106, 108) sur une première couche (102) à base d'au moins un semi-conducteur, b) dépôt d'une couche (110) à base d'au moins un matériau électriquement conducteur sur l'empilement de stockage de charges électriques (104, 106, 108), c) collage moléculaire d'une couche support (116) sur la couche (110) à base du matériau électriquement conducteur,au moins une partie (118) de la première couche (102) à base de semi-conducteur formant une première couche active (118) du substrat (100).  12. A method of producing a substrate (100) comprising at least the following steps: a) producing an electric charge storage stack (104, 106, 108) on a first layer (102) based on a minus one semiconductor, b) deposition of a layer (110) based on at least one electrically conductive material on the electric charge storage stack (104, 106, 108), c) molecular bonding of a support layer (116) on the electrically conductive material layer (110), at least a portion (118) of the first semiconductor-based layer (102) forming a first active layer (118) of the substrate (100); ). 13. Procédé selon la revendication 12, l'empilement de stockage de charges électriques étant obtenu par la mise en oeuvre des étapes suivantes : -réalisation d'une seconde couche (104) diélectrique sur la première couche (102), - dépôt d'une troisième couche (106) de stockage de charges électriques sur la seconde couche diélectrique (104), - réalisation d'une quatrième couche (108) diélectrique sur la troisième couche de stockage de charges électriques (106), la couche (110) à base du matériau électriquement conducteur étant appelée cinquième couche (110).  13. The method of claim 12, the electric charge storage stack being obtained by the implementation of the following steps: - realization of a second dielectric layer (104) on the first layer (102), - deposition of a third layer (106) for storing electrical charges on the second dielectric layer (104), - producing a fourth dielectric layer (108) on the third electric charge storage layer (106), the layer (110) for base of the electrically conductive material being called the fifth layer (110). 14. Procédé selon la revendication 13, la seconde couche diélectrique (104) étant obtenue au moins par une oxydation de la première couche (102).  14. The method of claim 13, the second dielectric layer (104) being obtained at least by oxidation of the first layer (102). 15. Procédé selon l'une des revendications 13 ou 14, la quatrième couche diélectrique (108) étant obtenue au moins par une oxydation de la troisième couche de stockage de charges électriques (106).  15. Method according to one of claims 13 or 14, the fourth dielectric layer (108) being obtained at least by oxidation of the third electric charge storage layer (106). 16. Procédé selon l'une des revendications 12 à 15, comportant en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étaped'implantation ionique dans la première couche (102) à travers la cinquième couche (110) à base du matériau électriquement conducteur et l'empilement de stockage de charges électriques (104, 106, 108), créant une zone fragilisée (114) dans la première couche (102).  The method according to one of claims 12 to 15, further comprising, between the deposition step b) and the molecular bonding step c), an ion implantation step in the first layer (102) through the fifth layer (110) based on the electrically conductive material and the electric charge storage stack (104, 106, 108), creating a weakened zone (114) in the first layer (102). 17. Procédé selon la revendication 16, comportant en outre après l'étape c) de collage moléculaire, une étape de recuit séparant, au niveau de la zone fragilisée (114), une partie (120) de la première couche (102) du reste du substrat (100), une partie restante (118) de la première couche (102) formant la première couche active (118).  17. The method of claim 16, further comprising after step c) of molecular bonding, an annealing step separating, at the level of the weakened zone (114), a portion (120) of the first layer (102) of the the remainder of the substrate (100), a remaining portion (118) of the first layer (102) forming the first active layer (118). 18. Procédé selon l'une des revendications 12 à 17, l'étape c) de collage moléculaire étant réalisée par l'intermédiaire d'au moins une couche diélectrique (112), appelée sixième couche, disposée entre la cinquième couche (110) à base du matériau électriquement conducteur et la couche support (116).  18. Method according to one of claims 12 to 17, the molecular bonding step c) being carried out via at least one dielectric layer (112), called the sixth layer, disposed between the fifth layer (110). based on the electrically conductive material and the support layer (116). 19. Procédé selon la revendication 18, comportant en outre, entre l'étape b) de dépôt et l'étape c) de collage moléculaire, une étape de réalisation de la sixième couche diélectrique (112) sur la couche support (116) et/ou sur la cinquième couche (110) à base du matériau électriquement conducteur.  19. The method of claim 18, further comprising, between the step b) of deposition and the molecular bonding step c), a step of producing the sixth dielectric layer (112) on the support layer (116) and or on the fifth layer (110) based on the electrically conductive material. 20. Procédé selon la revendication 19, l'étape de réalisation de la sixième couchediélectrique (112) sur la couche support (116) et/ou sur la cinquième couche (110) à base du matériau électriquement conducteur étant obtenue respectivement par au moins un traitement d'oxydation de la couche support (116) et/ou de la cinquième couche (110) à base du matériau électriquement conducteur, ou au moins un dépôt sur la couche support (116) et/ou sur la cinquième couche (110) à base du matériau électriquement conducteur, ou au moins un traitement d'activation de surface.  20. The method of claim 19, the step of producing the sixth couchediectrique (112) on the support layer (116) and / or on the fifth layer (110) based on the electrically conductive material being obtained respectively by at least one oxidation treatment of the support layer (116) and / or the fifth layer (110) based on the electrically conductive material, or at least one deposit on the support layer (116) and / or on the fifth layer (110) based on the electrically conductive material, or at least one surface activation treatment. 21. Procédé de réalisation d'un dispositif mémoire (200) comportant au moins les étapes suivantes: - mise en oeuvre d'un procédé de réalisation d'un substrat (100) selon l'une des revendications 12 à 20, - dopage de la première couche active (118) du substrat (100), formant un canal (202) du dispositif mémoire (200), - dépôt d'une couche d'oxyde de grille (206) sur la première couche active (118) du substrat (100), - dépôt d'une couche à base d'un matériau de grille (208) sur la couche d'oxyde de grille (206), - photolithographie et gravure de la couche à base du matériau de grille (208) et de la couche d'oxyde de grille (206), formant au moins une grille du dispositif mémoire (200), - réalisation de zones de source et de drain (204) du dispositif mémoire (200) dans la première couche active (118) du substrat (100).  21. A method of producing a memory device (200) comprising at least the following steps: - implementation of a method for producing a substrate (100) according to one of claims 12 to 20, - doping of the first active layer (118) of the substrate (100), forming a channel (202) of the memory device (200), - depositing a gate oxide layer (206) on the first active layer (118) of the substrate (100), - depositing a gate material-based layer (208) on the gate oxide layer (206), - photolithography and etching of the gate material-based layer (208), and of the gate oxide layer (206), forming at least one gate of the memory device (200), - providing source and drain areas (204) of the memory device (200) in the first active layer (118) substrate (100).
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