WO2006070154A1 - Improved semiconductor thin-film transistor structure - Google Patents

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WO2006070154A1
WO2006070154A1 PCT/FR2005/051119 FR2005051119W WO2006070154A1 WO 2006070154 A1 WO2006070154 A1 WO 2006070154A1 FR 2005051119 W FR2005051119 W FR 2005051119W WO 2006070154 A1 WO2006070154 A1 WO 2006070154A1
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semiconductor
microelectronic device
block
semiconductor material
gate
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PCT/FR2005/051119
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French (fr)
Inventor
Thomas Ernst
Olivier Weber
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Commissariat A L'energie Atomique
Centre National De La Recherche Scientifique
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Definitions

  • the invention relates to a microelectronic device and in particular to an improved transistor structure, for example in CMOS technology
  • CMOS Complementary Metal-oxide Semiconductor or Complementary Metal Oxide Semiconductor
  • sloping-edge semiconductor blocks capable of serving as a source region or a drain region are separated by an opening at enlarged mouth in which is made a grid.
  • These blocks are based on a thin semiconductor layer, for example the upper layer of a semiconductor-on-insulator type substrate, in which a channel is formed at the bottom of said opening.
  • the invention can be applied to the formation of improved transistors in terms of consumption and speed. It can notably enable the formation of gate-type transistors and access resistors between source and channel and / or between improved drain and channel, as well as the formation of thin-film semiconductor film transistors of very small dimension.
  • the invention also relates to a method for producing such a microelectronic device.
  • a thin or ultrathin semiconductor film for example of thickness less than 20 nanometers or less than 10 nanometers , in particular to obtain improved electrostatic control of the conduction channel by the gate, and to reduce the so-called "short channel” effects.
  • a disadvantage related to the formation of thin or ultrathin semiconductor film transistors, in particular on insulators, is that these transistors generally comprise, in particular in a region located under the spacers ("spacers" according to the English terminology "). , an access resistance between the channel and the source region or between the relatively high drain region and the channel.
  • Such a transistor structure is illustrated in FIG. 1 and comprises, first of all, a substrate 2 of SOI type (SOI for "silicon on insulator” or “silicon on insulator”) provided on the surface with a first semiconductor layer 4 based on silicon, in which a transistor channel 6 is formed.
  • a gate 8 resting on a gate dielectric 10 made on the first half layer 4 is surrounded on either side by first insulating zones of spacings 12 or first spacers ("spacers" according to the English terminology) formed on the sides of the grid 8 and resting on the first semi-circular layer.
  • the gate 10 and the channel 6 are lowered relative to the source 14 and drain 16 regions of the transistor 1. These source 14 and drain 16 regions have been made in a second semiconductor layer 18.
  • Second spacers 20 designed around the first spacers 12, after growth of the second semiconductor layer 18, for their part to a thickness of this second semi-conductive layer 18.
  • the base of these second spacers 20 is thus raised relative to that of the first spacers 12, so as to form, under these second spacers 20, a first access zone 22 between the source region 14 and the channel 10, and a second access zone 24 between the drain region 16 and the channel 10, each thicker than the first semiconductor layer 4 in which represents the channel 10.
  • the present invention aims to provide a microelectronic device comprising one or more transistors formed on a film of small thickness ⁇ semi conductive or very low, for example less than 20 nanometers and 10 nanometers.
  • These transistors are provided with a structure giving them improved performances in terms of speed and consumption, in particular in terms of resistance of access between the source and the source regions. drain and channel, as well as in terms of gate resistance.
  • the present invention relates to a microelectronic device comprising:
  • At least one first block and at least one second block made of a second semiconductor material formed on either side of the gate and each resting on the first semiconductor layer, the first block and the second block being respectively endowed with at least a first inclined flank and at least one second inclined flank located opposite the grid, the inclined flanks forming a non - zero angle with a normal to the main plane of the substrate or the first semiconductor layer.
  • the microelectronic device may also further comprise at least one source region of said transistor formed at least partially in the first semiconductor block and at least one drain region of said transistor formed at least partially in the second semiconductor block.
  • the minimum distance or critical dimension between the inclined flanks of the first and second semiconductor blocks may be smaller than the critical dimensions usually obtained by photolithography methods.
  • the inclined flanks of said first block and said second block can realize with the first semiconductor layer, a bevel-shaped opening having a bottom revealing the first semiconductor material and a mouth wider than the bottom or having a critical dimension greater than that of the bottom.
  • the minimum dimension of an etched zone or block of a thin layer or of a stack of thin layers measured in a plane parallel to the main plane of this thin layer or thin film stack, or the minimum dimension, of a zone or a block resulting from a thin layer or a stack of thin layers, measured in a plane parallel to the main plane of this thin layer or this stack of thin layers.
  • the first semiconductor material and the second semiconductor material may be different.
  • the first semiconductor material may be chosen for its electrical properties, and may be a material in which the charge carrier mobility is good even when the thickness of the material is thin or ultra thin, for example less than 10 nanometers.
  • the first semiconductor material may be SiGe or Ge.
  • the second semiconductor material may be an easy-to-model material such as Si.
  • Said first sidewall and said second sidewall can realize a non-zero angle with respect to main plane of the substrate or the first semiconductor layer.
  • the angle ⁇ may be 54.72 °.
  • said first sidewall and said second sidewall may be parallel to the crystallographic plane (111) of the second semiconductor material.
  • the grid may be formed of a block having a base located opposite the first semiconductor layer and parallel to the main plane of the latter or to a main plane of the substrate and an apex opposite the base, whose critical dimension or minimum coast is greater than the critical dimension or the minimum coast of the base.
  • the grid may be provided with at least one first lateral flank joining the top and the base of the gate block and at least one second lateral flank opposite the first flank and forming a non-zero angle with the first flank.
  • the first lateral flank and the second lateral flank of the gate may have a curved shape.
  • This curved shape can possibly follow the form of insulating spacers provided for the transistors.
  • the microelectronic device may further comprise: at least a first insulating zone or a first insulating spacer, located between the first inclined flank of said first semiconductor block and the gate dielectric, and at least one second insulating zone or a second insulating spacer, located between the second inclined flank of said second semiconductor block and the gate dielectric.
  • the invention also implements a method for producing a microelectronic device comprising the steps of: a) providing a substrate covered with at least a first semiconductor layer based on a first semiconductor material, in which at least one transistor channel is capable of being formed, and at least one second semiconductor layer on the first semiconductor layer, based on a second semiconductor material, b) realize in the second semiconductor material a bevel-shaped opening having a bottom revealing the first semiconductor material and a mouth of critical dimension greater than the critical dimension of the bottom, c) producing at least one gate on the first semi-layer -conductive in the bevel-shaped opening.
  • the bevel-shaped opening can separate at least one first semiconductor block in which at least one drain region is capable of being formed and at least one second semiconductor block in which at least one source region is capable of to be formed.
  • the first block and the second block may be respectively provided with at least one inclined first side and at least one second inclined side opposite one another and the gate, the first inclined side and the second side. tilted forming a non-zero angle to a normal to a main plane of the first semiconductor layer.
  • the method according to the invention can allow the formation of source regions and drains with improved shape, and also the formation of channels of transistors of shorter length than the critical dimensions that are usually obtained by photolithography.
  • the walls of the bevel-shaped opening can make an angle of about 54.72 ° with a plane parallel to the main plane of the substrate or be parallel to the crystallographic plane (111) of the second material semiconductor.
  • the method may further comprise, prior to step b): a step of doping the second semiconductor material. This doping step when it is performed at the beginning of the process may make it possible to avoid making the first semiconductor material amorphous, or to use the formation of a replacement grid. After doping the second semiconductor material ⁇ conductor, a silicidation step of the second semiconductor layer to complete the formation of drain and source regions of transistor regions.
  • the method may comprise, between step a) and step b):
  • the latter can be made with a base located opposite the first semiconductor layer and a top, opposite the base, having a critical dimension greater than the critical dimension from the base.
  • the method may further comprise the production of spacers prior to step c) of forming the grid.
  • the formation of the spacers may comprise: a deposition step of at least a thickness e 3 of dielectric material in the bevel-shaped opening, such that e 3 is chosen for etching to be substantially equal to: (e 2 / tan ( at ) ) ,
  • the spacers can be made, by at least one oxidation of the second semiconductor material, or by preferential oxidation of the second semiconductor material vis-à-vis the first material, in the bevel-shaped opening .
  • the first semiconductor material and the second semiconductor material may be different. This may make it possible, for example, to use the semiconductor layer based on the first semiconductor material as a stop layer when making the bevel-shaped opening, and to obtain a transistor channel produced in a semi-conductor film of both low and very low thickness, and precisely controlled.
  • the first semiconductor material may be a semiconductor material retaining good electrical properties, even at low thickness, such as SiGe or Ge.
  • the second semiconductor material can be a material that can be easily modeled, such as Si.
  • FIG. 1 already described, represents an example of a microelectronic device according to the known art
  • FIGS. 2 and 3 illustrate an exemplary microelectronic device according to the invention
  • FIGS. 4A-4G illustrate an exemplary method of producing a microelectronic device according to the invention
  • FIGS. 5A-5B show an alternative method of producing a microelectronic device according to the invention
  • FIG. 2 represents a semiconductor-on-insulator substrate formed of a support 100 based on a semiconductor material, for example silicon, covered with an insulating layer 104, for example based on SiO 2 , itself covered by a first semiconductor layer, based on a first semiconductor material 108, such as for example Ge, or SiGe.
  • the first semiconductor layer 108 may have a thickness of between 1 nanometer and 30 nanometers, for example of the order of 10 nanometers.
  • Semiconductor zones or blocks 113 and 114 cover the upper face of the first semiconductor layer.
  • the second semiconductor material 112 may be different from the first semiconductor material 108, for example Si.
  • the semiconductor blocks 113 and 114 are also provided with sloping flanks and comprise in particular respectively at least one inclined first flank 115 and at least one second inclined flank 116 situated opposite the first flank 115.
  • Each of the flanks 115 and 116 forms an angle non-zero with a normal n to the main plane of the substrate 100 or the main plane of the layer 108, or an angle ⁇ different from 90 ° with a plane parallel to the main plane of the substrate 100 or the main plane of the layer 108 (the plane principal of the substrate 100 being a plane belonging to the latter and parallel to the plane [O; i; k] of an orthogonal reference [O; i; j; k] defined in FIG. 2).
  • each of the flanks 115 and 116 and the main plane of the substrate 100 may be such that: 0 ° ⁇ a ⁇ 90 °, and preferably between 20 ° ⁇ a ⁇ 70 °.
  • each of the flanks 115 and 116 can make an angle (X with the main plane of the substrate 100, of the order of 54.72 ° or have a direction parallel to the crystalline plane (111) of the second material semiconductor 112.
  • the inclined flanks 115 and 116 form, with the upper face of the layer based on the first semiconductor material 108, an enlarged aperture 117, in the form of a bevel, the bottom 118 of which has a critical dimension or a minimum dimension less than that from its mouth 119.
  • the microelectronic device according to the invention can for example be made in CMOS (CMOS for "complementary metal-oxide semiconductor” or “complementary metal oxide semiconductor”) technology and comprise at least one transistor Ti, having a channel 110, formed in the first semiconductor material 108, opposite the bottom of the bevel-shaped opening.
  • the channel 110 may have a length L (measured in a direction parallel to the vector i of an orthogonal reference mark [O; i; j; k] defined in FIG. 3) equal to or substantially equal to the critical dimension of the background of the aperture in the form of bevel, or the minimum length separating the semiconductor blocks 113 and 114.
  • the length of the channel L can be less than critical dimensions that can be obtained by a conventional method of photolithography and for example between 1 and 20 nanometers, for example of the order of 10 nanometers.
  • the semiconductor blocks 113 and 114 can themselves be doped so that they belong to, or form, respectively, a drain region and a source region of the transistor Ti.
  • the blocks 113 and 114 may for example be N-doped, and belong respectively to a drain region and a source region of a NMOS type transistor T 1 .
  • the blocks 113 and 114 may be P-doped and belong to, or form, respectively, a drain region and a source region of a PMOS type transistor T 1 .
  • the drain and source regions of the transistor T 1 may possibly extend into the first semiconductor material 108.
  • regions of the layer based on the first semiconductor material 108, lying in the extension in an orthogonal direction. at the main plane of the substrate 100 (parallel to the vector j of the orthogonal reference [0; i; j; k]) semiconductor blocks 113 and 114 may optionally be also doped.
  • the semiconductor blocks 113 and 114 are also covered with an insulating material.
  • each of the semiconductor blocks 113 and 114 On an upper face and parallel to a main plane of the substrate 100, each of the semiconductor blocks 113 and 114, notably rests an insulating material, for example based on HTO type silicon oxide (HTO for "High Temperature Oxide” or "high temperature oxide") of an insulating layer 120.
  • HTO High Temperature Oxide
  • the insulating layer 120 is perforated and in particular provided with at least one hole, in the extension of the bevel-shaped opening. This hole may have walls orthogonal to the main plane of the substrate 100 (the main plane of the substrate 100 being a plane belonging to the latter and parallel to the plane [O; i; k] defined in FIG. 4).
  • the walls of the hole, and the walls of the bevel-shaped opening realize an angle different from 180 °, and for example of the order of 145 °.
  • the inclined flanks 115 and 116 of the semiconductor blocks 113 and 114, and the sides noted 123 and 124 of the insulating layer 120 achieve an angle other than 180 °.
  • the hole and the bevel-shaped opening in its extension form an orifice, in which there is a gate 130 of the transistor Ti.
  • the gate 130 rests on a region of the first semiconductor layer located at the bottom of the bevel-shaped opening, between the semiconductor blocks 113 and 114.
  • This gate 130 is formed of a block based on a gate material 134, for example based on a semiconductor such as polysilicon or germanium polysilicide, or a metal such as molybdenum or TiN, or the TaN.
  • the block of gate material 134 has a bottom face or a base 135 facing the first semiconductor material 108, and of critical width or dimension di, and an upper face or an apex 136 opposite the base 135, of width or critical dimension d 2 greater than di.
  • the critical dimension or minimum dimension di base 135, may be for example of the order of 10 nanometers, or between 5 nm and 100 nm, while the critical dimension or minimum side d 2 of the summit 136, may be for example of the order of 30 nanometers, or between 15 nm and 300 nm (the critical dimensions di and d 2 are each defined in a direction parallel to the vector i orthogonal reference [O; i; j; k]).
  • the grid material block 130 also has opposite side flanks 137 and 138, joining the base 135 and the apex 136, and forming at least one non-zero angle ⁇ between them.
  • the lateral flanks 137 and 138 of the grid material block 134 may furthermore (as illustrated in FIG. 3) each have a curved shape, and give the grid 130 a flared shape or shape.
  • the critical dimension di of the base 135 can be possibly much smaller than the critical dimension d 2 of the peak 136, for example so that d 2 > 2 * di or / and for example so that from the top 136 to the base 135, the grid 130 provides a pointed shape.
  • the base 135 and the lateral flanks 137 and 138 of the grid material block 134 are furthermore coated with a gate-based dielectric layer 132, for example SiO 2 or a material of high dielectric constant ("high-k").
  • a gate-based dielectric layer 132 for example SiO 2 or a material of high dielectric constant ("high-k").
  • high-k high dielectric constant
  • Insulating spacing zones 140 commonly called “spacers"("spacers according to the Anglo-Saxon terminology) can also be made around the grid 130.
  • the spacers 140 may be formed first of a thickness, which may be fine and conformal, based on a first dielectric material 142, for example SiO 2 , resting on the inclined sides 115 and 116 of the semi-circular zones. Conductors 113 and 114 and optionally on the panels 123 and 124 of the insulating layer 120.
  • the spacers 140 may also comprise blocks based on a second dielectric material 144, located between the first dielectric material 142 and the gate dielectric 132. According to the etching method used, the blocks based on the second dielectric material 144 may optionally have a curved shape, which matches the flared shape of the grid 130.
  • the first semiconductor material 108 in which the channel 110 is formed has a thin thickness, which in particular makes it possible to reduce the short channel effects.
  • the thickness of the semiconductor material 108 located under the gate 130 is moreover controlled or adjusted precisely. With regard to the distance between the drain and source regions of the transistor due to the inclination of the sidewalls 117 and 118 of the semiconductor blocks, this distance may be smaller than the critical dimensions between the drain region and the region. of source, which is usually obtained using conventional photolithography processes. Of similarly, the base 135 of the grid 130 has a minimum or critical dimension smaller than the critical dimensions usually obtained by photolithography.
  • regions 160 and 162 respectively of access between the drain region and the channel and between the source region and the channel, located under the spacers 140 have an improved sharp shape, which gives the transistor structure Ti channel-to-drain and channel-source access resistances, reduced compared to those of the structures of the prior art.
  • the base 135 has a critical dimension di smaller than d 2 of the top 136, the access resistance between the gate 130 and channel is also improved. This may make it possible to give the transistor Ti an increased switching speed.
  • the starting material of this process may be a semiconductor-on-insulator substrate formed of a semiconductor substrate 200, for example based on silicon, covered with an insulating layer 204, for example based on SiO 2 , itself covered with a first semiconductor layer, of fine and controlled thickness, for example between 5 and 10 nanometers and based on a first semiconductor material ⁇ conductor 208, e.g., Ge, or SiGe.
  • a semiconductor substrate 200 for example based on silicon
  • an insulating layer 204 for example based on SiO 2
  • a first semiconductor layer of fine and controlled thickness, for example between 5 and 10 nanometers and based on a first semiconductor material ⁇ conductor 208, e.g., Ge, or SiGe.
  • the first semiconductor material 208 is intended to be formed at least one transistor channel.
  • the second semiconductor material 212 may be different from the first semiconductor material 208, for example Si.
  • the second semiconductor material 212 may optionally be formed by transfer or bonding to the support 200, same time as the first semiconductor material 208, or using, for example, an epitaxy ( Figure 4A).
  • one or more doping steps of the second semiconductor material 212 may or may to be carried out, for example by implantation or by diffusion.
  • the doping can be carried out by implantation of regions located on the surface or in the upper part of the layer based on the second semiconductor material 212 in order to produce at least source region 213 and at least one drain region. 214 in the latter.
  • a doping of the entire thickness of the layer based on the second semiconductor material 212 may be performed (the regions 213 and 214 being delimited by discontinuous lines in FIG. 4B).
  • the doping can be carried out so that the doping species do not diffuse or diffuse little in the first semiconductor material 208.
  • an insitu doping, performed during an epitaxial formation step second semiconductor material 212 can be performed.
  • the doping of the second semiconductor material 212 can be specifically carried out at the beginning of the process in order to avoid making amorphous the first semiconductor material 208 or having to form a replacement grid.
  • the microelectronic device, which one wishes to achieve may be intended to include components in CMOS technology.
  • At least one N type doping step of the second semiconductor material 212 can be performed, for example through masking (not shown in FIG. 4B), to form source regions and NMOS transistors drain regions in predetermined areas of this material.
  • At least one other P-type doping step for example through another masking (not shown in FIG. 4B), may be also planned for the realization of regions of drains and sources of PMOS transistors.
  • the concentration of charged impurities introduced during the doping may be chosen to be less than a predetermined threshold, for example of the order of 10 19. cm "3 .
  • a silicidation step of the latter can then be performed.
  • This siliciding can be carried out by depositing a material such as, for example, Ni or Ti or Co on the second semiconductor material 212 on top of the source and drain regions.
  • isolation zones are produced in the layer based on the second semiconductor 212 and in the layer based on the first semiconductor 208. ) by means of a conventional insulation method, for example of STI (STI for Shallow Trench Isolation) or LOCOS type for local oxidation of silicon), or by producing zones of MESA type insulations.
  • STI Shallow Trench Isolation
  • LOCOS LOCOS type for local oxidation of silicon
  • a layer 220 based on an insulating material for example a silicon oxide HTO (HTO for "High Temperature Oxide” or high temperature oxide), of thickness which can be for example between 10 nanometers and 100 nanometers, for example of the order of 30 nanometers.
  • HTO silicon oxide
  • HTO High Temperature Oxide
  • holes 221 are formed in the insulating layer 220, revealing the second semiconductor material 212.
  • the holes 221 may be provided with walls 223 and 224 which are orthogonal to the plane of the substrate 200 and have a minimum or critical dimension noted Lt, for example between 20 nanometers and 40 nanometers, for example of the order of 30 nanometers (the main plane of the substrate and the critical dimension Lt being respectively defined on the 4C, by a plane belonging to the substrate 100 and parallel to a plane [O; i; k] of an orthogonal reference [O; i; j; k], and by a dimension measured in a direction parallel to a vector i landmark
  • Anisotropic etching of the second semiconductor material 212 is then carried out in the extension of the holes 221, so as to make openings 225 whose bottom 230 unveils the first semiconductor material 208, and to form semiconductor blocks 226. and 227 separated by the apertures 225.
  • the layer based on the first semiconductor material 208 may serve as a barrier layer during this etching step.
  • the etching of the second semiconductor material 212 is moreover carried out so that the openings 225 comprise a mouthpiece (not referenced), having a critical dimension or a minimum edge Lt higher than the critical dimension or the minimum Lc of their bottom 230.
  • the walls 223 and 224 of the holes 221 form an angle different from 180 ° with those of the openings 225.
  • the semiconductor blocks 226 and 227 respectively comprise at least one first side 228 and at least one second side 229 forming a different angle. 180 ° with the walls 223 and 224 of the holes 221.
  • the flanks 228 and 229 of the semiconductor blocks 226 and 227 are located opposite one another and each realize an angle of inclination a with a parallel plane. at the main plane of the substrate 200 or with the upper face of the layer based on the first semiconductor material 208, such that: 0 ° ⁇ a ⁇ 90 °, preferably such that a is between 20 ° and 70 °.
  • flanks 228 and 229 Due to the inclination of the flanks 228 and 229, relative to the bottom 230 of the openings 225, the latter have a shape called "bevel".
  • the etching of the second semiconductor material 212 may be carried out in the direction of the crystalline plane (111), so that the angle ⁇ is substantially equal to 54.73 °.
  • the openings 225 in the form of bevel can be achieved by means chemical etching, for example using TMAH (TMAH for tetra-methylammonium hydroxyl).
  • the critical dimension Lc being defined in FIG. dimension measured in a direction parallel to the vector i of the reference
  • the critical dimension Lc of the bottom 230 of the openings 225 may be modulated as a function in particular of the thickness e 2 of the second semiconductor material 212 and be such that:
  • the critical dimension Lc of the openings 225 can be between 2 nanometers and 20 nanometers, or be for example of the order of 10 nanometers.
  • the semiconductor blocks 226 and 227 may respectively form or be respectively comprised in a source region and a drain region of a transistor. These source and drain regions may, depending on the manner in which the semiconductor layers 208 and 212 have been doped, possibly extend into regions of the semiconductor layer 208 facing the semiconductor blocks 226 and 227.
  • the location of a channel 232 of the transistor is in turn provided in a region of the first semiconductor material 208, located opposite the bottom 230 of the openings 225. This channel 232 may have a length substantially equal to the critical dimension Lc separating the flanks 228 and 229 of the semiconductor blocks 226 and 227.
  • the bottom 230 of each of the openings 225 made in the second semiconductor material 212 further defines a location for a gate to be subsequently formed on the first semiconductor material 208.
  • spacing insulating zones or "spacers" 244 may be realized, in particular to avoid forming parasitic capacitances between the source region and the future. grid and / or between the drain region and the future grid.
  • these spacers 244 first of all the conformal deposition of a thin layer of thickness of the order of several nanometers, for example of the order of 3 nanometers, based on a first dielectric material 240, for example a silicon oxide HTO, so as to cover the upper face of the insulating layer 220, as well as the walls of the holes 221 and openings 225, and the bottom 230 of the latter.
  • a first dielectric material 240 for example a silicon oxide HTO
  • a layer based on a second dielectric material 242, for example Si3N 4 , on the first dielectric material 240 may be consistent and of thickness noted ⁇ 3, chosen according to the angle of inclination of walls of the apertures 225 bevel-shaped ( Figure 4E).
  • the thickness e 3 of the second dielectric material 242 is chosen to be close to, or substantially equal to, or equal to e 2 / tan ⁇
  • the thickness e 3 of the layer based on the second dielectric material 242 may for example be order of 10 nanometers.
  • An anisotropic etching step of the second dielectric material 242 for example by dry etching, for example anisotropic plasma etching, is then performed.
  • This etching can be carried out using a RIE (RIE for "Reactive Ion Etching” or "reactive ion etching") method, so as to remove the second dielectric material 242 from the top of the insulating layer 220, and from the bottom 230 apertures 225 in the form of a bevel.
  • RIE reactive Ion Etching
  • ion etching reactive ion etching
  • the etching of the second dielectric material 242 can be made, so that the flanks 228 and 229 of the semiconductor blocks 226 and 227 are not exposed or the second dielectric material 242 is preserved against the inclined sides 228 and 229.
  • the etching of the second Dielectric material 242 can also be made, so that the bottom of the bevel-shaped opening is unveiled or the second dielectric material 242 is not kept at the bottom of this opening
  • the first and second conditions can be followed in particular by choosing the thickness e 3 ⁇ e 2 / tan ⁇ of the second dielectric material.
  • an etching of the first dielectric material 240 can then be performed, so as to remove this material from the bottom 230 of the apertures 225 shaped bevel.
  • This etching may be, for example a wet etching using hydrofluoric acid (HF), selective both vis-à-vis the second dielectric material 242 and the first semiconductor material 208.
  • HF hydrofluoric acid
  • the hole and the bevel-shaped opening have walls covered with dielectric material, which form a flared orifice 246.
  • the spacers 244 made against the flanks 228 and 229 of the semiconductor blocks 226 and 227 may have a curved shape.
  • the flared orifice 246 may have curved walls.
  • the orifices 246 are also provided with a mouth 247 of critical dimension close to the critical dimension Lt and a bottom 248 of critical dimension smaller than that of the mouth 247 and close to the critical dimension Lc ( Figure 4F).
  • a step of cleaning the bottom 248 of the orifices 246 can be carried out for example using hydrofluoric acid.
  • a conformal deposition of a dielectric material 252 of a grid for example based on SiO 2 , or a high dielectric constant material ("high-k”), such as HfO 2 , or ZrO 2 , or Al 2 O 3 , or La 2 O 3 , on the walls and at the bottom 248 of the orifices 246.
  • high-k high dielectric constant material
  • Another deposit is then made in order to fill the orifices 246 with a material 254 of a grid, for example based on a semiconductor such as polysilicon or poly-SiGe or a metallic material such as TiN or such as a refractory metal.
  • the deposition of the gate material 254 may be made so that this material 254 protrudes from the mouth 247 of the orifices 246 and covers the upper face of the insulating layer 220.
  • a mechano-chemical planarization step CMP for "Chemical Mechanical Planarization" can be performed in order to conserve the material of grid 254 only up to the level of the mouth 247 of the orifices 246.
  • Contacts for the source and drain regions, and possibly for the grid 250 can then be produced by deposition of an insulating layer on the assembly and then by photolithography and etching of holes, facing the source regions, drain, and possibly for the grid 250, implantation steps through the holes, optionally siliciding, then deposition of a conductive material can then be performed.
  • the formation of the spacers 234 described with reference to FIGS. 4E-4F can be carried out after formation of the openings 225 in the second semiconductor material 212 by oxidation of the first and second semiconductor material.
  • An oxide layer 260 is thus formed, in particular on the inclined sides of the semiconductor blocks 226 and 227 (FIG. 5A).
  • the oxidation may be a preferential oxidation of the second semiconductor material 208 in relation to the first semiconductor material 212.
  • the oxide formed on the layer based on the first semiconductor material 208 is very volatile and removed with the aid of an appropriate cleaning (FIG. 5B).
  • the formation of the source and drain zones, and in particular the silicidation step described above in connection with FIG. 4B, can be carried out after the formation of the grid 230.
  • the insulating layer 220 covering the second semiconductor material 212 and surrounding the spacers 120 can be removed, so as to reveal the second semiconductor material 212.
  • a Ni-based layer can then be deposited on parts unveiled second semiconductor material 212 to perform this silicidation.
  • the method which has just been described makes it possible to unveil the first semiconductor material 208 only during the production of the grid.
  • the first semiconductor material 208 can be protected by the second semiconductor material 212 cleaning solutions used during possible steps of silicidation of source and drain regions, and making contacts sources and drain.
  • the first semiconductor material 208 being protected or encapsulated by the second material 212, during a possible siliciding, only the material 212 is silicided.
  • the layer based on the second material 212 once doped and activated can serve as a conduction layer for the source and drain regions.

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Abstract

The invention concerns a microelectronic device comprising: a substrate (100) coated with at least one first semiconductor film based on a first semiconductor material (108) wherein is formed at least one channel (110) of a transistor (T1) and whereon is mounted at least one grid (130) of said transistor (T1); at least one first block (113) and at least one second block (114) made of a second semiconductor material (112), mounted on the first semiconductor film, formed on either side of the grid (130), the first block (113) and the second block (114) being respectively provided with at least one first inclined flank (115) opposite the grid and with at least one second inclined flank (116) opposite the grid, the inclined flanks forming a non-null angle with a normal (n) to the main plane of the substrate (100).

Description

STRUCTtJRE AMELIOREE DE TRANSISTOR StJR FILM MINCE IMPROVED STRUCTURE OF TRANSISTOR STJR THIN FILM
SEMI-CONDUCTEtJRSEMI-CONDUCTEtJR
DESCRIPTIONDESCRIPTION
DOMAINE TECHNIQUE ET ART ANTERIEURTECHNICAL FIELD AND PRIOR ART
L'invention concerne un dispositif microélectronique et en particulier une structure de transistor améliorée, par exemple en technologie CMOSThe invention relates to a microelectronic device and in particular to an improved transistor structure, for example in CMOS technology
(CMOS pour « complementary metal-oxide semiconductor » ou semi-conducteur à oxyde de métal complémentaire) , dans laquelle des blocs semi-conducteurs à flancs inclinés susceptibles de servir de région de source ou de région de drain, sont séparés par une ouverture à embouchure élargie dans laquelle est réalisée une grille. Ces blocs reposent sur une fine couche semi-conductrice, par exemple la couche supérieure d'un substrat de type semi-conducteur sur isolant, dans laquelle est formée un canal au fond de ladite ouverture. L'invention peut s'appliquer à la formation de transistors améliorés en termes de consommation et de rapidité. Elle peut permettre notamment la formation de transistors à forme de grille et à résistances d'accès entre source et canal et/ou entre drain et canal améliorées, ainsi que la formation de canaux de transistors sur film semi-conducteur mince de très faible dimension.(CMOS for Complementary Metal-oxide Semiconductor or Complementary Metal Oxide Semiconductor), in which sloping-edge semiconductor blocks capable of serving as a source region or a drain region are separated by an opening at enlarged mouth in which is made a grid. These blocks are based on a thin semiconductor layer, for example the upper layer of a semiconductor-on-insulator type substrate, in which a channel is formed at the bottom of said opening. The invention can be applied to the formation of improved transistors in terms of consumption and speed. It can notably enable the formation of gate-type transistors and access resistors between source and channel and / or between improved drain and channel, as well as the formation of thin-film semiconductor film transistors of very small dimension.
L'invention concerne également un procédé de réalisation d'un tel dispositif microélectronique. Dans le but d' améliorer les performances des transistors, et en particulier des transistors MOS ou CMOS, il est connu de former ces derniers sur un film semi-conducteur mince ou ultramince par exemple d'épaisseur inférieure à 20 nanomètres ou inférieure à 10 nanomètres, afin notamment d'obtenir un contrôle électrostatique amélioré du canal de conduction par la grille, et de réduire les effets dits « de canal court ». Un inconvénient lié à la formation de transistors sur film semi-conducteur mince ou ultramince, en particulier sur isolant, est que ces transistors comportent généralement, en particulier dans une région située sous les espaceurs (« spacers » selon la terminologie anglo-saxonne ») , une résistance d'accès entre le canal et la région source ou entre la région de drain et le canal relativement élevées.The invention also relates to a method for producing such a microelectronic device. In order to improve the performance of the transistors, and in particular MOS or CMOS transistors, it is known to form them on a thin or ultrathin semiconductor film, for example of thickness less than 20 nanometers or less than 10 nanometers , in particular to obtain improved electrostatic control of the conduction channel by the gate, and to reduce the so-called "short channel" effects. A disadvantage related to the formation of thin or ultrathin semiconductor film transistors, in particular on insulators, is that these transistors generally comprise, in particular in a region located under the spacers ("spacers" according to the English terminology "). , an access resistance between the channel and the source region or between the relatively high drain region and the channel.
Le document « Double Raised Source/Drain transistor with 50 nm gâte length on 17 nm UTF-SOI for 1,1 μm2 Embedded SRAM technology, C. B. Oh, IEDM 2003, p 31-34 » propose une structure de transistor sur film semi-conducteur mince, dotée d'une amélioration, vis-à-vis du problème des résistance d'accès évoqué ci-dessus .The document "Double Raised Source / Drain transistor with 50 nm gat length on 17 nm UTF-SOI for 1.1 μm 2 embedded SRAM technology, CB Oh, IEDM 2003, p 31-34" proposes a semiconductor film transistor structure. thin conductor, with an improvement, vis-à-vis the access resistance problem mentioned above.
Une telle structure de transistor est illustrée sur la figure 1 et comprend tout d'abord un substrat 2 de type SOI (SOI pour « silicon on insulator » ou « silicium sur isolant ») doté en surface d'une première couche semi-conductrice 4 à base de silicium, dans laquelle est formée un canal 6 de transistor. Une grille 8 reposant sur un diélectrique 10 de grille réalisée sur la première couche semi- conductrice 4, est entourée de part et d'autre de premières zones isolantes d'espacements 12 ou de premiers espaceurs (« spacers » selon la terminologie anglo-saxonne) formés sur les flancs de la grille 8 et reposant sur la première couche semi-conductrice 4. La grille 10 ainsi que le canal 6, sont abaissées par rapport à des régions de source 14 et de drain 16 du transistor 1. Ces régions de source 14 et de drain 16 ont été réalisées dans une deuxième couche semi-conductrice 18 à base de silicium, formée après la grille 10 par reprise d'épitaxie sur la première couche semi-conductrice 4. Des seconds espaceurs 20 conçus autour des premiers espaceurs 12, après croissance de la deuxième couche semi-conductrice 18, reposent quant à eux sur une épaisseur de cette deuxième couche semi- conductrice 18. La base de ces seconds espaceurs 20 est ainsi surélevée par rapport à celle des premiers espaceurs 12, de manière à former sous ces seconds espaceurs 20, une première zone d'accès 22 entre la région de source 14 et le canal 10, ainsi qu'une deuxième zone d'accès 24 entre la région de drain 16 et le canal 10, chacune plus épaisse que la première couche semi-conductrice 4 dans laquelle figure le canal 10. Ces zones 20 et 22 permettent de diminuer les résistances d'accès entre le région de source et le canal d'une part et entre la région de drain et le canal d'autre part.Such a transistor structure is illustrated in FIG. 1 and comprises, first of all, a substrate 2 of SOI type (SOI for "silicon on insulator" or "silicon on insulator") provided on the surface with a first semiconductor layer 4 based on silicon, in which a transistor channel 6 is formed. A gate 8 resting on a gate dielectric 10 made on the first half layer 4, is surrounded on either side by first insulating zones of spacings 12 or first spacers ("spacers" according to the English terminology) formed on the sides of the grid 8 and resting on the first semi-circular layer. The gate 10 and the channel 6 are lowered relative to the source 14 and drain 16 regions of the transistor 1. These source 14 and drain 16 regions have been made in a second semiconductor layer 18. based on silicon, formed after the gate 10 by resumption of epitaxy on the first semiconductor layer 4. Second spacers 20 designed around the first spacers 12, after growth of the second semiconductor layer 18, for their part to a thickness of this second semi-conductive layer 18. The base of these second spacers 20 is thus raised relative to that of the first spacers 12, so as to form, under these second spacers 20, a first access zone 22 between the source region 14 and the channel 10, and a second access zone 24 between the drain region 16 and the channel 10, each thicker than the first semiconductor layer 4 in which represents the channel 10. These zones 20 and 22 make it possible to reduce the access resistances between the source region and the channel on the one hand and between the drain region and the channel on the other hand.
La mise en œuvre d'une telle architecture est cependant délicate, dans la mesure où elle implique notamment de réaliser des étapes de reprise d'épitaxie sélective sur film ultramince, par exemple à base de silicium et d'épaisseur inférieure à 10 nanomètres, pour former la deuxième couche semi-conductrice 18 ainsi que de dopage de cette deuxième couche semi- conductrice 18, le tout après avoir formé la grille 8. Une telle épitaxie peut poser des problèmes notamment d' agglomération du film ultra-mince et de manque d'homogénéité de l'épaisseur de la couche formée par épitaxie. Une telle étape de dopage est quant à elle délicate à réaliser, dans la mesure où, la première couche semi-conductrice ayant une faible épaisseur, le risque de rendre cette couche amorphe par le dopage est important .The implementation of such an architecture is however delicate, insofar as it involves in particular performing steps of selective epitaxy recovery on ultrathin film, for example based on silicon and thickness less than 10 nanometers, to form the second semiconductor layer 18 and doping of the second semiconductor layer 18, all after forming the gate 8. Such an epitaxy can cause problems including d agglomeration of the ultra-thin film and inhomogeneity of the thickness of the layer formed by epitaxy. Such a doping step is tricky to achieve, insofar as, the first semiconductor layer having a small thickness, the risk of making this amorphous layer by doping is important.
Il se pose le problème de trouver une nouvelle structure de transistor sur film semi- conducteur mince, dans laquelle les résistances d'accès entre régions de source et canal et entre région de drain et canal sont spécifiquement optimisées, ainsi qu'un procédé amélioré de réalisation d'une telle structure.There is the problem of finding a new thin semiconductor film transistor structure, wherein the access resistors between source and channel regions and between drain and channel regions are specifically optimized, as well as an improved method of realization of such a structure.
EXPOSÉ DE L'INVENTIONSTATEMENT OF THE INVENTION
La présente invention a pour but de proposer un dispositif microélectronique comprenant un ou plusieurs transistors réalisés sur un film semi¬ conducteur d'épaisseur faible ou très faible, par exemple inférieure à 20 nanomètres ou à 10 nanomètres.The present invention aims to provide a microelectronic device comprising one or more transistors formed on a film of small thickness ¬ semi conductive or very low, for example less than 20 nanometers and 10 nanometers.
Ces transistors sont dotés d'une structure leur conférant des performances améliorées en termes de vitesse et de consommation, en particulier en termes de résistance d' accès entre les régions de source et de drain et le canal, ainsi qu'en termes de résistance de grille.These transistors are provided with a structure giving them improved performances in terms of speed and consumption, in particular in terms of resistance of access between the source and the source regions. drain and channel, as well as in terms of gate resistance.
Pour atteindre ces buts, la présente invention concerne un dispositif microélectronique comprenant :To achieve these objects, the present invention relates to a microelectronic device comprising:
- un substrat recouvert d' au moins une première couche semi-conductrice à base d'un premier matériau semi-conducteur dans laquelle est formée au moins un canal d'un transistor et sur laquelle repose au moins une grille dudit transistor,a substrate coated with at least a first semiconductor layer based on a first semiconductor material in which at least one channel of a transistor is formed and on which at least one gate of said transistor rests,
- au moins un premier bloc et au moins un deuxième bloc en un deuxième matériau semi-conducteur formés de part et d' autre de la grille et reposant chacun sur la première couche semi-conductrice, le premier bloc et le deuxième bloc étant dotés respectivement d' au moins un premier flanc incliné et d' au moins un deuxième flanc incliné situés en regard de la grille, les flancs inclinés réalisant un angle non nul avec une normale au plan principal du substrat ou de la première couche semi-conductrice.at least one first block and at least one second block made of a second semiconductor material formed on either side of the gate and each resting on the first semiconductor layer, the first block and the second block being respectively endowed with at least a first inclined flank and at least one second inclined flank located opposite the grid, the inclined flanks forming a non - zero angle with a normal to the main plane of the substrate or the first semiconductor layer.
Le dispositif microélectronique peut également comprendre en outre au moins une région de source dudit transistor formée au moins partiellement dans le premier bloc semi-conducteur et au moins une région de drain dudit transistor formée au moins partiellement dans le deuxième bloc semi-conducteur.The microelectronic device may also further comprise at least one source region of said transistor formed at least partially in the first semiconductor block and at least one drain region of said transistor formed at least partially in the second semiconductor block.
La distance minimale ou dimension critique entre les flancs inclinés du premier et du deuxième bloc semi-conducteur, peut être inférieure aux dimensions critiques obtenues habituellement à l'aide de procédés de photolithographie. Les flancs inclinés dudit premier bloc et dudit deuxième bloc, peuvent réaliser avec la première couche semi-conductrice, une ouverture en forme de biseau comportant un fond dévoilant le premier matériau semi-conducteur et une embouchure plus large que le fond ou ayant une dimension critique supérieure à celle du fond.The minimum distance or critical dimension between the inclined flanks of the first and second semiconductor blocks may be smaller than the critical dimensions usually obtained by photolithography methods. The inclined flanks of said first block and said second block, can realize with the first semiconductor layer, a bevel-shaped opening having a bottom revealing the first semiconductor material and a mouth wider than the bottom or having a critical dimension greater than that of the bottom.
Par dimension critique, on entendra tout au long de la présente description, la dimension minimale d'une zone ou d'un bloc gravé d'une couche mince ou d'un empilement de couches minces, mesurée dans un plan parallèle au plan principal de cette couche mince ou de cet empilement de couches minces, ou bien la dimension minimale, d'une zone ou d'un bloc issu d'une couche mince ou d'un empilement de couches minces, mesurée dans un plan parallèle au plan principal de cette couche mince ou de cet empilement de couches minces.By critical dimension, throughout the present description, the minimum dimension of an etched zone or block of a thin layer or of a stack of thin layers, measured in a plane parallel to the main plane of this thin layer or thin film stack, or the minimum dimension, of a zone or a block resulting from a thin layer or a stack of thin layers, measured in a plane parallel to the main plane of this thin layer or this stack of thin layers.
Le premier matériau semi-conducteur et le deuxième matériau semi-conducteur peuvent être différents. Le premier matériau semi-conducteur peut être choisi pour ses propriétés électriques, et peut être un matériau dans lequel la mobilité de porteurs de charge est bonne même lorsque l'épaisseur du matériau est mince ou ultra mince, par exemple inférieure à 10 nanomètres. Le premier matériau semi-conducteur peut être du SiGe ou du Ge.The first semiconductor material and the second semiconductor material may be different. The first semiconductor material may be chosen for its electrical properties, and may be a material in which the charge carrier mobility is good even when the thickness of the material is thin or ultra thin, for example less than 10 nanometers. The first semiconductor material may be SiGe or Ge.
Le deuxième matériau semi-conducteur peut être un matériau facile à modeler tel que du Si.The second semiconductor material may be an easy-to-model material such as Si.
Ledit premier flanc et ledit deuxième flanc peuvent réaliser un angle a non nul par rapport au plan principal du substrat ou de la première couche semi-conductrice.Said first sidewall and said second sidewall can realize a non-zero angle with respect to main plane of the substrate or the first semiconductor layer.
Selon un mode de réalisation particulier l'angle a peut être de 54,72°. Ainsi, ledit premier flanc et ledit deuxième flanc peuvent être parallèles au plan cristallographique (111) du deuxième matériau semi-conducteur.According to a particular embodiment, the angle α may be 54.72 °. Thus, said first sidewall and said second sidewall may be parallel to the crystallographic plane (111) of the second semiconductor material.
La grille peut être formée d'un bloc doté d'une base située en regard de la première couche semi-conductrice et parallèle au plan principal de cette dernière ou à un plan principal du substrat et d'un sommet à l'opposé de la base, dont la dimension critique ou côte minimale est supérieure à la dimension critique ou côte minimale de la base. La grille peut être dotée d'au moins un premier flanc latéral joignant le sommet et la base du bloc de grille et d' au moins un deuxième flanc latéral opposé au premier flanc et réalisant un angle non nul avec le premier flanc. Ainsi l'invention, prévoit des transistors à formes de grilles optimisées, pour permettre une densité d'intégration importante. De telles formes de grilles peuvent également permettre de diminuer la résistance d' accès entre la grille et le contact de grille et d'améliorer la vitesse de commutation du ou des transistors possédant de telles grilles .The grid may be formed of a block having a base located opposite the first semiconductor layer and parallel to the main plane of the latter or to a main plane of the substrate and an apex opposite the base, whose critical dimension or minimum coast is greater than the critical dimension or the minimum coast of the base. The grid may be provided with at least one first lateral flank joining the top and the base of the gate block and at least one second lateral flank opposite the first flank and forming a non-zero angle with the first flank. Thus, the invention provides transistors with optimized grid shapes, to allow a high integration density. Such grid shapes may also make it possible to reduce the access resistance between the gate and the gate contact and to improve the switching speed of the transistor or transistors having such gates.
Selon une variante de mise en œuvre du dispositif microélectronique, le premier flanc latéral et le deuxième flanc latéral de la grille peuvent avoir une forme courbe. Cette forme courbe peut éventuellement suivre la forme d'espaceurs isolants prévus pour les transistors.According to an alternative embodiment of the microelectronic device, the first lateral flank and the second lateral flank of the gate may have a curved shape. This curved shape can possibly follow the form of insulating spacers provided for the transistors.
Ainsi, le dispositif microélectronique peut comprendre en outre : au moins une première zone isolante ou un premier espaceur isolant, situé entre le premier flanc incliné dudit premier bloc semi-conducteur et le diélectrique de grille, et au moins une deuxième zone isolante ou un deuxième espaceur isolant, situé entre le deuxième flanc incliné dudit deuxième bloc semi-conducteur et le diélectrique de grille.Thus, the microelectronic device may further comprise: at least a first insulating zone or a first insulating spacer, located between the first inclined flank of said first semiconductor block and the gate dielectric, and at least one second insulating zone or a second insulating spacer, located between the second inclined flank of said second semiconductor block and the gate dielectric.
L'invention met également en œuvre un procédé de réalisation d'un dispositif microélectronique comportant les étapes consistant à: a) fournir un substrat recouvert d'au moins une première couche semi-conductrice à base d'un premier matériau semi-conducteur, dans laquelle au moins un canal de transistor est susceptible d'être formée, et d'au moins une deuxième couche semi-conductrice sur la première couche semi-conductrice, à base d'un deuxième matériau semi-conducteur, b) réaliser dans le deuxième matériau semi-conducteur une ouverture en forme de biseau dotée d'un fond dévoilant le premier matériau semi-conducteur et d'une embouchure de dimension critique supérieure à la dimension critique du fond, c) réaliser au moins une grille sur la première couche semi-conductrice dans l'ouverture en forme de biseau. L'ouverture en forme de biseau peut séparer au moins un premier bloc semi-conducteur dans lequel au moins une région de drain est susceptible d'être formée et au moins un deuxième bloc semi-conducteur dans lequel au moins une région de source est susceptible d'être formée. Le premier bloc et le deuxième bloc peuvent être dotés respectivement d' au moins un premier flanc incliné et d' au moins un deuxième flanc incliné en regard l'un de l'autre et de la grille, le premier flanc incliné et le deuxième flanc incliné réalisant un angle non nul par rapport à une normale à un plan principal de la première couche semi-conductrice. Ainsi, le procédé suivant l'invention peut permettre la formation de régions de source et de drains à forme améliorée, et également la formation de canaux de transistors de longueur inférieure aux dimensions critiques que l'on obtient habituellement par photolithographie.The invention also implements a method for producing a microelectronic device comprising the steps of: a) providing a substrate covered with at least a first semiconductor layer based on a first semiconductor material, in which at least one transistor channel is capable of being formed, and at least one second semiconductor layer on the first semiconductor layer, based on a second semiconductor material, b) realize in the second semiconductor material a bevel-shaped opening having a bottom revealing the first semiconductor material and a mouth of critical dimension greater than the critical dimension of the bottom, c) producing at least one gate on the first semi-layer -conductive in the bevel-shaped opening. The bevel-shaped opening can separate at least one first semiconductor block in which at least one drain region is capable of being formed and at least one second semiconductor block in which at least one source region is capable of to be formed. The first block and the second block may be respectively provided with at least one inclined first side and at least one second inclined side opposite one another and the gate, the first inclined side and the second side. tilted forming a non-zero angle to a normal to a main plane of the first semiconductor layer. Thus, the method according to the invention can allow the formation of source regions and drains with improved shape, and also the formation of channels of transistors of shorter length than the critical dimensions that are usually obtained by photolithography.
Selon une mise en œuvre particulière du procédé, les parois de l'ouverture en forme de biseau peuvent réaliser un angle voisin de 54,72° avec un plan parallèle au plan principal du substrat ou être parallèles au plan cristallographique (111) du deuxième matériau semi-conducteur. Le procédé peut comprendre en outre, préalablement à l'étape b) : une étape de dopage du deuxième matériau semi-conducteur. Cette étape de dopage lorsqu'elle est effectuée en début de procédé peut permettre d'éviter de rendre amorphe le premier matériau semi-conducteur, ou d'avoir recours à la formation d'une grille de remplacement. Après dopage du deuxième matériau semi¬ conducteur, une étape de siliciuration de la deuxième couche semi-conductrice pour compléter la formation de régions de drain et de régions de source de transistors.According to a particular implementation of the method, the walls of the bevel-shaped opening can make an angle of about 54.72 ° with a plane parallel to the main plane of the substrate or be parallel to the crystallographic plane (111) of the second material semiconductor. The method may further comprise, prior to step b): a step of doping the second semiconductor material. This doping step when it is performed at the beginning of the process may make it possible to avoid making the first semiconductor material amorphous, or to use the formation of a replacement grid. After doping the second semiconductor material ¬ conductor, a silicidation step of the second semiconductor layer to complete the formation of drain and source regions of transistor regions.
Le procédé peut comprendre, entre l'étape a) et l'étape b) :The method may comprise, between step a) and step b):
- le dépôt d'une couche isolante sur le deuxième matériau semi-conducteur, - la formation d'un trou dans la dite couche isolante,depositing an insulating layer on the second semiconductor material, forming a hole in said insulating layer,
- la gravure du deuxième matériau semi-conducteur à travers le trou pour former l'ouverture en forme de biseau dans le prolongement du trou.etching the second semiconductor material through the hole to form the bevel-shaped opening in the extension of the hole.
Quant à l'étape de formation de la grille, cette dernière peut être réalisée avec une base située en regard de la première couche semi-conductrice et un sommet, à l'opposé de la base, ayant une dimension critique supérieure à la dimension critique de la base.As for the step of forming the grid, the latter can be made with a base located opposite the first semiconductor layer and a top, opposite the base, having a critical dimension greater than the critical dimension from the base.
Le procédé peut comprendre en outre la réalisation d'espaceurs, préalablement à l'étape c) de formation de la grille.The method may further comprise the production of spacers prior to step c) of forming the grid.
Selon une possibilité de mise en œuvre du procédé, dans lequel l'ouverture en forme de biseau est dotée de parois inclinées selon un angle normal par rapport à un parallèle au plan principal du substrat, et dans lequel la deuxième couche semi-conductrice a une épaisseur e2, la formation des espaceurs peut comprendre : - une étape de dépôt d' au moins une épaisseur e3 de matériau diélectrique dans l'ouverture en forme de biseau, de sorte que e3 est choisie en vue d'une gravure pour être sensiblement égale à : (e2 / tan ( a ) ) ,According to one possibility of implementing the method, wherein the bevel-shaped opening has walls inclined at an angle normal to a parallel to the main plane of the substrate, and wherein the second semiconductor layer has a thickness e 2 , the formation of the spacers may comprise: a deposition step of at least a thickness e 3 of dielectric material in the bevel-shaped opening, such that e 3 is chosen for etching to be substantially equal to: (e 2 / tan ( at ) ) ,
- une étape de gravure du matériau diélectrique .a step of etching the dielectric material.
Selon une autre possibilité, les espaceurs peuvent être réalisés, par au moins une oxydation du deuxième matériau semi-conducteur, ou par oxydation préférentielle du deuxième matériau semi-conducteur vis-à-vis du premier matériau, dans l'ouverture en forme de biseau.According to another possibility, the spacers can be made, by at least one oxidation of the second semiconductor material, or by preferential oxidation of the second semiconductor material vis-à-vis the first material, in the bevel-shaped opening .
Le premier matériau semi-conducteur et le deuxième matériau semi-conducteur peuvent être différents. Cela peut permettre par exemple d'utiliser la couche semi-conductrice à base du premier matériau semi-conducteur comme couche d' arrêt lors de la réalisation de l'ouverture en forme de biseau, et d'obtenir un canal de transistor réalisé dans un film semi-conducteur d'épaisseur à la fois faible ou très faible, et contrôlée de manière précise.The first semiconductor material and the second semiconductor material may be different. This may make it possible, for example, to use the semiconductor layer based on the first semiconductor material as a stop layer when making the bevel-shaped opening, and to obtain a transistor channel produced in a semi-conductor film of both low and very low thickness, and precisely controlled.
Le premier matériau semi-conducteur peut être un matériau semi-conducteur conservant de bonnes propriétés électriques, même à faible épaisseur, tel que du SiGe ou du Ge.The first semiconductor material may be a semiconductor material retaining good electrical properties, even at low thickness, such as SiGe or Ge.
Le deuxième matériau semi-conducteur peut être un matériau que l'on peut modeler aisément, tel que du Si. BREVE DESCRIPTION DES DESSINSThe second semiconductor material can be a material that can be easily modeled, such as Si. BRIEF DESCRIPTION OF THE DRAWINGS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :The present invention will be better understood on reading the description of exemplary embodiments given, purely by way of indication and in no way limiting, with reference to the appended drawings in which:
- la figure 1, déjà décrite, représente un exemple de dispositif microélectronique selon l'art connu; - les figures 2 et 3 illustrent un exemple de dispositif microélectronique selon l'invention;FIG. 1, already described, represents an example of a microelectronic device according to the known art; FIGS. 2 and 3 illustrate an exemplary microelectronic device according to the invention;
- les figures 4A-4G illustrent un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention; - les figures 5A-5B représentent une variante de procédé de réalisation d'un dispositif microélectronique suivant l'invention;FIGS. 4A-4G illustrate an exemplary method of producing a microelectronic device according to the invention; FIGS. 5A-5B show an alternative method of producing a microelectronic device according to the invention;
Des parties identiques, similaires, ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.Identical, similar or equivalent parts of the different figures bear the same numerical references so as to facilitate the passage from one figure to another.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.The different parts shown in the figures are not necessarily in a uniform scale, to make the figures more readable.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERSDETAILED PRESENTATION OF PARTICULAR EMBODIMENTS
Un exemple de dispositif microélectronique suivant l'invention va à présent être décrit en liaison avec les figures 2 et 3. La figure 2 représente un substrat de type semi-conducteur sur isolant formé d'un support 100 à base d'un matériau semi-conducteur, par exemple du silicium, recouvert d'une couche isolante 104, par exemple à base de SiO2, elle-même recouverte par une première couche semi-conductrice, à base d'un premier matériau semi-conducteur 108, tel que par exemple du Ge, ou du SiGe. La première couche semi-conductrice 108 peut avoir une épaisseur comprise entre 1 nanomètres et 30 nanomètres, par exemple de l'ordre de 10 nanomètres.An example of a microelectronic device according to the invention will now be described with reference to FIGS. 2 and 3. FIG. 2 represents a semiconductor-on-insulator substrate formed of a support 100 based on a semiconductor material, for example silicon, covered with an insulating layer 104, for example based on SiO 2 , itself covered by a first semiconductor layer, based on a first semiconductor material 108, such as for example Ge, or SiGe. The first semiconductor layer 108 may have a thickness of between 1 nanometer and 30 nanometers, for example of the order of 10 nanometers.
Des zones ou blocs semi-conducteurs 113 et 114, à base d'un deuxième matériau semi-conducteur 112, recouvrent la face supérieure de la première couche semi-conductrice. Le deuxième matériau semi-conducteur 112 peut être différent du premier matériau semi-conducteur 108, par exemple du Si.Semiconductor zones or blocks 113 and 114, based on a second semiconductor material 112, cover the upper face of the first semiconductor layer. The second semiconductor material 112 may be different from the first semiconductor material 108, for example Si.
Les blocs semi-conducteurs 113 et 114 sont également dotés de flancs inclinés et comprennent notamment respectivement au moins un premier flanc 115 incliné et au moins un deuxième flanc 116 incliné situé en regard du premier flanc 115. Chacun des flancs 115 et 116 réalise un angle non nul avec une normale n au plan principal du substrat 100 ou au plan principal de la couche 108, ou un angle a différent de 90° avec un plan parallèle au plan principal du substrat 100 ou au plan principal de la couche 108 (le plan principal du substrat 100 étant un plan appartenant à ce dernier et parallèle au plan [O; i ; k ] d'un repère orthogonal [O; i ; j ; k ] défini sur la figure 2) . L'angle a entre chacun des flancs 115 et 116 et le plan principal du substrat 100, peut être tel que : 0° < a < 90°, et de préférence compris entre 20° < a < 70° . Selon une mise en œuvre particulière, chacun des flancs 115 et 116 peut réaliser un angle (X avec le plan principal du substrat 100, de l'ordre de 54,72° ou avoir une direction parallèle au plan cristallin (111) du deuxième matériau semi-conducteur 112.The semiconductor blocks 113 and 114 are also provided with sloping flanks and comprise in particular respectively at least one inclined first flank 115 and at least one second inclined flank 116 situated opposite the first flank 115. Each of the flanks 115 and 116 forms an angle non-zero with a normal n to the main plane of the substrate 100 or the main plane of the layer 108, or an angle α different from 90 ° with a plane parallel to the main plane of the substrate 100 or the main plane of the layer 108 (the plane principal of the substrate 100 being a plane belonging to the latter and parallel to the plane [O; i; k] of an orthogonal reference [O; i; j; k] defined in FIG. 2). The angle α between each of the flanks 115 and 116 and the main plane of the substrate 100 may be such that: 0 ° <a <90 °, and preferably between 20 ° <a <70 °. According to one particular embodiment, each of the flanks 115 and 116 can make an angle (X with the main plane of the substrate 100, of the order of 54.72 ° or have a direction parallel to the crystalline plane (111) of the second material semiconductor 112.
Les flancs 115 et 116 inclinés, forment avec la face supérieure de la couche à base du premier matériau semi-conducteur 108, une ouverture 117 élargie, en forme de biseau, dont le fond 118 a une dimension critique ou un côte minimale inférieure à celle de son embouchure 119.The inclined flanks 115 and 116 form, with the upper face of the layer based on the first semiconductor material 108, an enlarged aperture 117, in the form of a bevel, the bottom 118 of which has a critical dimension or a minimum dimension less than that from its mouth 119.
Comme illustré sur la figure 3, le dispositif microélectronique suivant l'invention peut être par exemple réalisé en technologie CMOS (CMOS pour « complémentary metal-oxide semiconductor » ou « semi-conducteur à oxyde de métal complémentaire ») et comprendre au moins un transistor Ti, doté d'un canal 110, formé dans le premier matériau semi-conducteur 108, en regard du fond de l'ouverture en forme de biseau. Le canal 110 peut avoir une longueur L (mesurée dans une direction parallèle au vecteur i d'un repère orthogonal [O; i ; j ; k ] défini sur la figure 3) égale ou sensiblement égale à la dimension critique du fond de l'ouverture en forme de biseau, ou de la longueur minimale séparant les blocs semi-conducteurs 113 et 114. La longueur du canal L peut être inférieure aux dimensions critiques que l'on peut obtenir par un procédé classique de photolithographie et par exemple comprise entre 1 et 20 nanomètres, par exemple de l'ordre de 10 nanomètres. Les blocs semi-conducteurs 113 et 114 peuvent quant à eux être dopés de sorte qu'ils appartiennent à, ou forment, respectivement, une région de drain et une région de source du transistor Ti. Les blocs 113 et 114 peuvent par exemple être dopés N, et appartenir ou former respectivement une région de drain et une région de source d'un transistor T1, de type NMOS. Selon un autre exemple, les blocs 113 et 114 peuvent être dopés P et appartenir à, ou former, respectivement, une région de drain et une région de source d'un transistor T1 de type PMOS.As illustrated in FIG. 3, the microelectronic device according to the invention can for example be made in CMOS (CMOS for "complementary metal-oxide semiconductor" or "complementary metal oxide semiconductor") technology and comprise at least one transistor Ti, having a channel 110, formed in the first semiconductor material 108, opposite the bottom of the bevel-shaped opening. The channel 110 may have a length L (measured in a direction parallel to the vector i of an orthogonal reference mark [O; i; j; k] defined in FIG. 3) equal to or substantially equal to the critical dimension of the background of the aperture in the form of bevel, or the minimum length separating the semiconductor blocks 113 and 114. The length of the channel L can be less than critical dimensions that can be obtained by a conventional method of photolithography and for example between 1 and 20 nanometers, for example of the order of 10 nanometers. The semiconductor blocks 113 and 114 can themselves be doped so that they belong to, or form, respectively, a drain region and a source region of the transistor Ti. The blocks 113 and 114 may for example be N-doped, and belong respectively to a drain region and a source region of a NMOS type transistor T 1 . In another example, the blocks 113 and 114 may be P-doped and belong to, or form, respectively, a drain region and a source region of a PMOS type transistor T 1 .
Les régions de drain et de source du transistor T1 peuvent éventuellement se prolonger jusque dans le premier matériau semi-conducteur 108. Ainsi, des régions de la couche à base du premier matériau semi-conducteur 108, situées dans le prolongement dans une direction orthogonale au plan principal du substrat 100 (parallèle au vecteur j du repère orthogonal [0; i ; j ; k ] ) des blocs semi-conducteurs 113 et 114, peuvent être éventuellement également dopées.The drain and source regions of the transistor T 1 may possibly extend into the first semiconductor material 108. Thus, regions of the layer based on the first semiconductor material 108, lying in the extension in an orthogonal direction. at the main plane of the substrate 100 (parallel to the vector j of the orthogonal reference [0; i; j; k]) semiconductor blocks 113 and 114 may optionally be also doped.
Les blocs semi-conducteurs 113 et 114 sont également recouverts d'un matériau isolant. Sur une face supérieure et parallèle à un plan principal du substrat 100, de chacun des blocs semi-conducteurs 113 et 114, repose notamment un matériau isolant, par exemple à base d' oxyde de silicium de type HTO (HTO pour « High Température Oxide » ou « oxyde haute température ») d'une couche isolante 120. La couche isolante 120 est ajourée et dotée notamment d'au moins un trou, dans le prolongement de l'ouverture en forme de biseau. Ce trou peut avoir des parois orthogonales au plan principal du substrat 100 (le plan principal du substrat 100 étant un plan appartenant à ce dernier et parallèle au plan [O; i ; k ] défini sur la figure 4) . Les parois du trou, et les parois de l'ouverture en forme de biseau, réalisent un angle différent de 180°, et par exemple de l'ordre de 145°. Ainsi, les flancs inclinés 115 et 116 des blocs semi-conducteurs 113 et 114, et des pans notés 123 et 124 de la couche isolante 120, réalisent un angle différent de 180°. Le trou et l'ouverture en forme de biseau située dans son prolongement, forment un orifice, dans lequel figure une grille 130 du transistor Ti. La grille 130 repose sur une région de la première couche semi-conductrice située au fond de l'ouverture en forme de biseau, entre les blocs semi-conducteurs 113 et 114.The semiconductor blocks 113 and 114 are also covered with an insulating material. On an upper face and parallel to a main plane of the substrate 100, each of the semiconductor blocks 113 and 114, notably rests an insulating material, for example based on HTO type silicon oxide (HTO for "High Temperature Oxide" or "high temperature oxide") of an insulating layer 120. The insulating layer 120 is perforated and in particular provided with at least one hole, in the extension of the bevel-shaped opening. This hole may have walls orthogonal to the main plane of the substrate 100 (the main plane of the substrate 100 being a plane belonging to the latter and parallel to the plane [O; i; k] defined in FIG. 4). The walls of the hole, and the walls of the bevel-shaped opening, realize an angle different from 180 °, and for example of the order of 145 °. Thus, the inclined flanks 115 and 116 of the semiconductor blocks 113 and 114, and the sides noted 123 and 124 of the insulating layer 120, achieve an angle other than 180 °. The hole and the bevel-shaped opening in its extension form an orifice, in which there is a gate 130 of the transistor Ti. The gate 130 rests on a region of the first semiconductor layer located at the bottom of the bevel-shaped opening, between the semiconductor blocks 113 and 114.
Cette grille 130 est formée d'un bloc à base de matériau 134 de grille, par exemple à base d'un semi-conducteur tel que le polysilicium ou le polysiliciure de germanium, ou d'un métal tel que le molybdène ou le TiN, ou le TaN. Le bloc de matériau de grille 134 comporte une face inférieure ou une base 135 située en regard du premier matériau semi-conducteur 108, et de largeur ou dimension critique di, ainsi qu'une face supérieure ou un sommet 136 opposé à la base 135, de largeur ou dimension critique d2 supérieure à di. La dimension critique ou côte minimale di de la base 135, peut être par exemple de l'ordre de 10 nanomètres, ou comprise entre 5 nm et 100 nm, tandis que la dimension critique ou côte minimale d2 du sommet 136, peut être par exemple de l'ordre de 30 nanomètres, ou comprise entre 15 nm et 300 nm (les dimensions critiques di et d2 étant définies chacune dans une direction parallèle au vecteur i du repère orthogonal [O; i ; j ; k ] ) . Le bloc de matériau 134 de grille 130 est également doté de flancs latéraux 137 et 138 opposés, joignant la base 135 et le sommet 136, et réalisant entre eux au moins un angle β non nul. Les flancs latéraux 137 et 138 du bloc de matériau 134 de grille peuvent par ailleurs (comme illustré sur la figure 3) avoir chacun une forme courbe, et donner à la grille 130 une allure ou une forme évasée.This gate 130 is formed of a block based on a gate material 134, for example based on a semiconductor such as polysilicon or germanium polysilicide, or a metal such as molybdenum or TiN, or the TaN. The block of gate material 134 has a bottom face or a base 135 facing the first semiconductor material 108, and of critical width or dimension di, and an upper face or an apex 136 opposite the base 135, of width or critical dimension d 2 greater than di. The critical dimension or minimum dimension di base 135, may be for example of the order of 10 nanometers, or between 5 nm and 100 nm, while the critical dimension or minimum side d 2 of the summit 136, may be for example of the order of 30 nanometers, or between 15 nm and 300 nm (the critical dimensions di and d 2 are each defined in a direction parallel to the vector i orthogonal reference [O; i; j; k]). The grid material block 130 also has opposite side flanks 137 and 138, joining the base 135 and the apex 136, and forming at least one non-zero angle β between them. The lateral flanks 137 and 138 of the grid material block 134 may furthermore (as illustrated in FIG. 3) each have a curved shape, and give the grid 130 a flared shape or shape.
Selon une mise en œuvre particulière de la grille 130, la dimension critique di de la base 135 peut être éventuellement très inférieure à la dimension critique d2 du sommet 136, par exemple de sorte que d2 > 2*di ou/et par exemple de sorte que, du sommet 136 vers la base 135, la grille 130 réalise une forme pointue.According to a particular implementation of the gate 130, the critical dimension di of the base 135 can be possibly much smaller than the critical dimension d 2 of the peak 136, for example so that d 2 > 2 * di or / and for example so that from the top 136 to the base 135, the grid 130 provides a pointed shape.
La base 135 et les flancs latéraux 137 et 138, du bloc de matériau 134 de grille sont par ailleurs enrobés par une couche à base de diélectrique 132 de grille, par exemple du SiO2 ou un matériau de constante diélectrique élevée (« high-k » selon la terminologie anglo-saxonne) tel que du HfO2, ou du ZrO2, ou du Al2O3, ou du ZrO2. Des zones isolantes d'espacement 140 communément appelées « espaceurs » (« spacers selon la terminologie anglo-saxonne) peuvent être également réalisés autour de la grille 130.The base 135 and the lateral flanks 137 and 138 of the grid material block 134 are furthermore coated with a gate-based dielectric layer 132, for example SiO 2 or a material of high dielectric constant ("high-k"). According to the English terminology) such as HfO 2 , or ZrO 2 , or Al 2 O 3 , or ZrO 2 . Insulating spacing zones 140 commonly called "spacers"("spacers according to the Anglo-Saxon terminology) can also be made around the grid 130.
Les espaceurs 140 peuvent être formés tout d'abord d'une épaisseur, qui peut être fine et conforme, à base d'un premier matériau diélectrique 142, par exemple du SiO2, reposant sur les flancs 115 et 116 inclinés des zones semi-conductrices 113 et 114 et éventuellement sur les pans 123 et 124 de la couche isolante 120. Les espaceurs 140 peuvent également comprendre des blocs à base d'un deuxième matériau diélectrique 144, situé entre le premier matériau diélectrique 142 et le diélectrique 132 de grille. Selon le procédé de gravure utilisé, les blocs à base du deuxième matériau diélectrique 144 peuvent éventuellement avoir une forme bombée, qui épouse la forme évasée de la grille 130.The spacers 140 may be formed first of a thickness, which may be fine and conformal, based on a first dielectric material 142, for example SiO 2 , resting on the inclined sides 115 and 116 of the semi-circular zones. Conductors 113 and 114 and optionally on the panels 123 and 124 of the insulating layer 120. The spacers 140 may also comprise blocks based on a second dielectric material 144, located between the first dielectric material 142 and the gate dielectric 132. According to the etching method used, the blocks based on the second dielectric material 144 may optionally have a curved shape, which matches the flared shape of the grid 130.
Dans l'architecture de transistor Ti qui vient d'être décrite, le premier matériau semi-conducteur 108 dans lequel le canal 110 est formé a une épaisseur fine, ce qui permet notamment de réduire les effets de canal court. L'épaisseur du matériau semi-conducteur 108 située sous la grille 130 est par ailleurs contrôlée ou ajustée de manière précise. En ce qui concerne, la distance séparant les régions de drain et de source du transistor, du fait de l'inclinaison des flancs 117 et 118 des blocs semi-conducteurs, cette distance peut être inférieure aux dimensions critiques, entre région de drain et région de source, que l'on obtient habituellement à l'aide de procédés de photolithographie classiques. De même, la base 135 de la grille 130, a une côte minimale ou dimension critique inférieure aux dimensions critiques obtenues habituellement par photolithographie. De par l'inclinaison des flancs 117 et 118 des blocs semi-conducteurs 113 et 114, des régions 160 et 162 respectivement d'accès entre la région de drain et le canal et entre la région de source et le canal, situées sous les espaceurs 140, ont une forme pointue améliorée, qui confère à la structure de transistor Ti des résistance d' accès entre canal et drain et entre canal et source, réduite par rapport à celles des structures de l'art antérieur.In the transistor architecture Ti which has just been described, the first semiconductor material 108 in which the channel 110 is formed has a thin thickness, which in particular makes it possible to reduce the short channel effects. The thickness of the semiconductor material 108 located under the gate 130 is moreover controlled or adjusted precisely. With regard to the distance between the drain and source regions of the transistor due to the inclination of the sidewalls 117 and 118 of the semiconductor blocks, this distance may be smaller than the critical dimensions between the drain region and the region. of source, which is usually obtained using conventional photolithography processes. Of similarly, the base 135 of the grid 130 has a minimum or critical dimension smaller than the critical dimensions usually obtained by photolithography. By the inclination of the flanks 117 and 118 of the semiconductor blocks 113 and 114, regions 160 and 162 respectively of access between the drain region and the channel and between the source region and the channel, located under the spacers 140, have an improved sharp shape, which gives the transistor structure Ti channel-to-drain and channel-source access resistances, reduced compared to those of the structures of the prior art.
De par la forme de la grille 130, dont la base 135 a une dimension critique di inférieure à celle d2 de son sommet 136, la résistance d'accès entre grille 130 et canal est également améliorée. Ceci peut permettre de donner au transistor Ti, une vitesse de commutation accrue. Un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention, du type de celui qui vient d'être décrit, va à présent être donné en liaison avec les figures 4A-4G.By the shape of the gate 130, the base 135 has a critical dimension di smaller than d 2 of the top 136, the access resistance between the gate 130 and channel is also improved. This may make it possible to give the transistor Ti an increased switching speed. An exemplary method for producing a microelectronic device according to the invention, of the type just described, will now be given in connection with FIGS. 4A-4G.
Le matériau de départ de ce procédé peut être un substrat de type semi-conducteur sur isolant, formé d'un support 200 semi-conducteur, par exemple à base de silicium, recouvert d'une couche isolante 204, par exemple à base de SiO2, elle-même recouverte d'une première couche semi-conductrice, d'épaisseur fine et contrôlée, par exemple comprise entre 5 et 10 nanomètres et à base d'un premier matériau semi¬ conducteur 208, par exemple du Ge, ou du SiGe.The starting material of this process may be a semiconductor-on-insulator substrate formed of a semiconductor substrate 200, for example based on silicon, covered with an insulating layer 204, for example based on SiO 2 , itself covered with a first semiconductor layer, of fine and controlled thickness, for example between 5 and 10 nanometers and based on a first semiconductor material ¬ conductor 208, e.g., Ge, or SiGe.
Dans le premier matériau semi-conducteur 208 est destiné à être formé au moins un canal de transistor.In the first semiconductor material 208 is intended to be formed at least one transistor channel.
Une deuxième couche semi-conductrice, d'épaisseur e2, par exemple comprise entre 10 et 50 nanomètres, ou par exemple de l'ordre de 15 nanomètres à base d'un deuxième matériau semi-conducteur 212, est ensuite formée sur le premier matériau semi-conducteur 208. Le deuxième matériau semi-conducteur 212 peut être différent du premier matériau semi-conducteur 208, par exemple du Si. Le deuxième matériau semi-conducteur 212 peut être éventuellement formé par report ou collage sur le support 200, en même temps que le premier matériau semi-conducteur 208, ou à l'aide, par exemple, d'une épitaxie (Figure 4A) .A second semiconductor layer, of thickness e 2 , for example between 10 and 50 nanometers, or for example of the order of 15 nanometers based on a second semiconductor material 212, is then formed on the first semiconductor material 208. The second semiconductor material 212 may be different from the first semiconductor material 208, for example Si. The second semiconductor material 212 may optionally be formed by transfer or bonding to the support 200, same time as the first semiconductor material 208, or using, for example, an epitaxy (Figure 4A).
Dans le cadre notamment de la formation de zones actives de transistors, et en particulier de la réalisation de régions drains et de régions de sources de transistors, une ou plusieurs étapes de dopage (s) du deuxième matériau semi-conducteur 212, peut ou peuvent être effectuée (s) , par exemple par implantation ou par diffusion. Selon un premier exemple, le dopage peut être effectué par implantation de régions situées en surface ou dans la partie supérieure de la couche à base du deuxième matériau semi-conducteur 212 afin de réaliser au moins région de source 213 et au moins une région de drain 214 dans cette dernière. Selon un deuxième exemple, un dopage de toute l'épaisseur de la couche à base du deuxième matériau semi-conducteur 212 peut être réalisée (les régions 213 et 214 étant délimitées par des traits discontinus sur la Figure 4B) . Dans le deuxième cas, le dopage peut être réalisé de sorte que les espèces dopantes ne se diffusent pas ou se diffusent peu dans le premier matériau semi-conducteur 208. Pour cela, un dopage insitu, réalisé lors d'une étape de formation par épitaxie du deuxième matériau semi-conducteur 212 peut être effectuée. Pour limiter le dopage du premier matériau semi-conducteur 208, on peut également réaliser des profils d' implantation dans le deuxième matériau semi-conducteur 212. Le dopage du deuxième matériau semi-conducteur 212 peut être spécifiquement réalisé en début de procédé, afin d'éviter de rendre amorphe le premier matériau semi-conducteur 208 ou d'avoir à former une grille de remplacement . Le dispositif microélectronique, que l'on souhaite réaliser peut être destiné à comporter des composants en technologie CMOS. Dans ce cas, au moins une étape de dopage de type N du deuxième matériau semi-conducteur 212, peut être effectuée, par exemple au travers d'un masquage (non représenté sur la figure 4B) , afin de former des régions de source et des régions de drains de transistors NMOS dans des zones prédéterminées de ce matériau. Au moins une autre étape de dopage de type P, par exemple au travers d'un autre masquage (non représenté sur la figure 4B) , peut être également prévue dans le cadre de la réalisation des régions de drains et de sources de transistors PMOS.In particular in the context of the formation of active areas of transistors, and in particular of the production of drain regions and of transistor source regions, one or more doping steps of the second semiconductor material 212 may or may to be carried out, for example by implantation or by diffusion. According to a first example, the doping can be carried out by implantation of regions located on the surface or in the upper part of the layer based on the second semiconductor material 212 in order to produce at least source region 213 and at least one drain region. 214 in the latter. According to a second example, a doping of the entire thickness of the layer based on the second semiconductor material 212 may be performed (the regions 213 and 214 being delimited by discontinuous lines in FIG. 4B). In the second case, the doping can be carried out so that the doping species do not diffuse or diffuse little in the first semiconductor material 208. For this, an insitu doping, performed during an epitaxial formation step second semiconductor material 212 can be performed. To limit the doping of the first semiconductor material 208, it is also possible to produce implantation profiles in the second semiconductor material 212. The doping of the second semiconductor material 212 can be specifically carried out at the beginning of the process in order to avoid making amorphous the first semiconductor material 208 or having to form a replacement grid. The microelectronic device, which one wishes to achieve may be intended to include components in CMOS technology. In this case, at least one N type doping step of the second semiconductor material 212 can be performed, for example through masking (not shown in FIG. 4B), to form source regions and NMOS transistors drain regions in predetermined areas of this material. At least one other P-type doping step, for example through another masking (not shown in FIG. 4B), may be also planned for the realization of regions of drains and sources of PMOS transistors.
Pour qu'une gravure ultérieure de la couche à base du deuxième matériau semi-conducteur 212, soit possible, la concentration d'impuretés chargées introduites lors du dopage, peut être choisie inférieure à un seuil prédéterminé, par exemple de l'ordre 1019 cm"3.For a subsequent etching of the layer based on the second semiconductor material 212 to be possible, the concentration of charged impurities introduced during the doping may be chosen to be less than a predetermined threshold, for example of the order of 10 19. cm "3 .
Afin de compléter la formation des régions de drains et de sources de transistors, une étape de siliciuration de ces dernières peut ensuite être réalisée. Cette siliciuration peut être effectuée par dépôt d'un matériau tel que par exemple du Ni ou du Ti ou du Co sur le deuxième matériau semi-conducteur 212 sur le dessus des régions de source et de drain.In order to complete the formation of the drain regions and transistor sources, a silicidation step of the latter can then be performed. This siliciding can be carried out by depositing a material such as, for example, Ni or Ti or Co on the second semiconductor material 212 on top of the source and drain regions.
Ensuite, afin de délimiter des zones actives et isoler entre elles ces zones actives, on réalise dans la couche à base du deuxième semi-conducteur 212 et dans la couche à base du premier semi-conducteur 208, des zones d'isolation (non représentées) à l'aide d'un procédé classique d'isolation par exemple de type STI (STI pour « Shallow Trench Isolation » ou tranchées d'isolation profondes), ou de type LOCOS (LOCOS pour « local oxidation of silicon » ou oxydation locale du silicium) , ou en réalisant des zones d'isolations de type MESA.Then, in order to delimit active zones and to isolate between them these active zones, isolation zones (not shown) are produced in the layer based on the second semiconductor 212 and in the layer based on the first semiconductor 208. ) by means of a conventional insulation method, for example of STI (STI for Shallow Trench Isolation) or LOCOS type for local oxidation of silicon), or by producing zones of MESA type insulations.
On réalise ensuite sur l'ensemble, le dépôt d'une couche 220 à base d'un matériau isolant, par exemple un oxyde de silicium HTO (HTO pour « High Température Oxide » ou oxyde haute température) , d'épaisseur qui peut être comprise par exemple entre 10 nanomètres et 100 nanomètres, par exemple de l'ordre 30 nanomètres .Then, on the assembly, the deposition of a layer 220 based on an insulating material, for example a silicon oxide HTO (HTO for "High Temperature Oxide" or high temperature oxide), of thickness which can be for example between 10 nanometers and 100 nanometers, for example of the order of 30 nanometers.
Puis, par exemple à l'aide d'un procédé de photolithographie, on forme des trous 221 dans la couche isolante 220, dévoilant le deuxième matériau semi-conducteur 212. Les trous 221, peuvent être dotés de parois 223 et 224 orthogonales au plan principal du substrat 200 et avoir une côte minimale ou dimension critique notée Lt, comprise par exemple entre 20 nanomètres et 40 nanomètres, par exemple de l'ordre de 30 nanomètres (le plan principal du substrat et la dimension critique Lt étant respectivement définis sur la Figure 4C, par un plan appartenant au substrat 100 et parallèle à un plan [O; i ; k ] d'un repère orthogonal [O; i ; j ; k ] , et par une dimension mesurée dans une direction parallèle à un vecteur i du repèreThen, for example by means of a photolithography process, holes 221 are formed in the insulating layer 220, revealing the second semiconductor material 212. The holes 221 may be provided with walls 223 and 224 which are orthogonal to the plane of the substrate 200 and have a minimum or critical dimension noted Lt, for example between 20 nanometers and 40 nanometers, for example of the order of 30 nanometers (the main plane of the substrate and the critical dimension Lt being respectively defined on the 4C, by a plane belonging to the substrate 100 and parallel to a plane [O; i; k] of an orthogonal reference [O; i; j; k], and by a dimension measured in a direction parallel to a vector i landmark
[O;?; j ; k ] ) .[O;?; j; k]).
Une gravure anisotrope du deuxième matériau semi-conducteur 212, est ensuite effectuée dans le prolongement des trous 221, de manière à réaliser des ouvertures 225 dont le fond 230 dévoile le premier matériau semi-conducteur 208, et à former des blocs semi-conducteurs 226 et 227 séparés par les ouvertures 225. La couche à base du premier matériau semi-conducteur 208 peut servir de couche d'arrêt lors de cette étape de gravure. La gravure du deuxième matériau semi-conducteur 212 est par ailleurs effectuée de sorte que les ouvertures 225 comportent une embouchure (non référencée) , ayant une dimension critique ou une côte minimale Lt plus élevée que la dimension critique ou la côte minimale Lc de leur fond 230.Anisotropic etching of the second semiconductor material 212 is then carried out in the extension of the holes 221, so as to make openings 225 whose bottom 230 unveils the first semiconductor material 208, and to form semiconductor blocks 226. and 227 separated by the apertures 225. The layer based on the first semiconductor material 208 may serve as a barrier layer during this etching step. The etching of the second semiconductor material 212 is moreover carried out so that the openings 225 comprise a mouthpiece (not referenced), having a critical dimension or a minimum edge Lt higher than the critical dimension or the minimum Lc of their bottom 230.
Les parois 223 et 224 des trous 221 réalisent un angle différent de 180° avec celles des ouvertures 225. Ainsi, les blocs semi-conducteurs 226 et 227 comportent respectivement au moins un premier flanc 228 et au moins un deuxième flanc 229 formant un angle différent de 180° avec les parois 223 et 224 des trous 221. Les flancs 228 et 229 des blocs semi-conducteurs 226 et 227 sont situés en regard l'un de l'autre et réalisent chacun un angle d'inclinaison a avec un plan parallèle au plan principal du substrat 200 ou avec la face supérieure de la couche à base du premier matériau semi-conducteur 208, tel que : 0° < a < 90°, de préférence tel que a est compris entre 20° et 70°.The walls 223 and 224 of the holes 221 form an angle different from 180 ° with those of the openings 225. Thus, the semiconductor blocks 226 and 227 respectively comprise at least one first side 228 and at least one second side 229 forming a different angle. 180 ° with the walls 223 and 224 of the holes 221. The flanks 228 and 229 of the semiconductor blocks 226 and 227 are located opposite one another and each realize an angle of inclination a with a parallel plane. at the main plane of the substrate 200 or with the upper face of the layer based on the first semiconductor material 208, such that: 0 ° <a <90 °, preferably such that a is between 20 ° and 70 °.
Du fait de l'inclinaison des flancs 228 et 229, par rapport au fond 230 des ouvertures 225, ces dernières ont une forme dite « en biseau ».Due to the inclination of the flanks 228 and 229, relative to the bottom 230 of the openings 225, the latter have a shape called "bevel".
Selon un mise en oeuvre particulière du procédé, la gravure du deuxième matériau semi-conducteur 212 peut être réalisée selon la direction du plan cristallin (111) , de sorte que l'angle α est sensiblement égal à 54,73°. Dans le cas, par exemple, où le deuxième matériau semi-conducteur 212 est à base de silicium et le premier matériau semi-conducteur 208 est à base de germanium ou d'un alliage de silicium et de germanium, les ouvertures 225 en forme de biseau peuvent être réalisées au moyen d'une gravure chimique, par exemple à l'aide de TMAH (TMAH pour Tétra-Méthyl Ammonium Hydroxyle) .According to a particular implementation of the method, the etching of the second semiconductor material 212 may be carried out in the direction of the crystalline plane (111), so that the angle α is substantially equal to 54.73 °. In the case, for example, where the second semiconductor material 212 is based on silicon and the first semiconductor material 208 is based on germanium or an alloy of silicon and germanium, the openings 225 in the form of bevel can be achieved by means chemical etching, for example using TMAH (TMAH for tetra-methylammonium hydroxyl).
En ce qui concerne le fond 230 des ouvertures 225, la dimension critique Lc de ce fond 230 ou la distance minimale Lc séparant les flancs 228 etWith regard to the bottom 230 of the openings 225, the critical dimension Lc of this bottom 230 or the minimum distance Lc separating the flanks 228 and
229 des blocs semi-conducteurs 226 et 227, peut être inférieure aux côtes ou dimensions critiques minimales que l'on peut obtenir à l'aide d'un procédé classique de photolithographie (la dimension critique Lc étant définie sur la figure 4D, par une dimension mesurée dans une direction parallèle au vecteur i du repère229 of the semiconductor blocks 226 and 227 may be smaller than the minimum critical dimensions or dimensions obtainable by a conventional photolithography method (the critical dimension Lc being defined in FIG. dimension measured in a direction parallel to the vector i of the reference
[0; i ; j ; k ] ) . La dimension critique Lc du fond 230 des ouvertures 225 peut être modulée en fonction notamment de l'épaisseur e2 du deuxième matériau semi-conducteur 212 et être telle que :[0; i; j; k]). The critical dimension Lc of the bottom 230 of the openings 225 may be modulated as a function in particular of the thickness e 2 of the second semiconductor material 212 and be such that:
Lc ≈ Lt-2*e2/tan (α) .Lc ≈ Lt-2 * e 2 / tan (α).
La dimension critique Lc des ouvertures 225 peut être comprise entre 2 nanomètres et 20 nanomètres, ou être par exemple de l'ordre de 10 nanomètres. D'un point de vue fonctionnel, les blocs semi-conducteurs 226 et 227 pourront former respectivement, ou être compris respectivement dans, une région de source et une région de drain d'un transistor. Ces régions de source et de drains pourront, suivant la manière dont les couches semi- conductrices 208 et 212 ont été dopées, se prolonger éventuellement dans des régions de la couche semi-conductrice 208 situées en regard des blocs semi-conducteurs 226 et 227. L'emplacement d'un canal 232 du transistor, est quant à lui prévu dans une région du premier matériau semi-conducteur 208, située en regard du fond 230 des ouvertures 225. Ce canal 232 peut avoir une longueur sensiblement égale à la dimension critique Lc séparant les flancs 228 et 229 des blocs semi-conducteurs 226 et 227.The critical dimension Lc of the openings 225 can be between 2 nanometers and 20 nanometers, or be for example of the order of 10 nanometers. From a functional point of view, the semiconductor blocks 226 and 227 may respectively form or be respectively comprised in a source region and a drain region of a transistor. These source and drain regions may, depending on the manner in which the semiconductor layers 208 and 212 have been doped, possibly extend into regions of the semiconductor layer 208 facing the semiconductor blocks 226 and 227. The location of a channel 232 of the transistor, is in turn provided in a region of the first semiconductor material 208, located opposite the bottom 230 of the openings 225. This channel 232 may have a length substantially equal to the critical dimension Lc separating the flanks 228 and 229 of the semiconductor blocks 226 and 227.
Le fond 230 de chacune des ouvertures 225 réalisées dans le deuxième matériau semi-conducteur 212, délimite par ailleurs un emplacement pour une grille destinée à être formée ultérieurement sur le premier matériau semi-conducteur 208.The bottom 230 of each of the openings 225 made in the second semiconductor material 212, further defines a location for a gate to be subsequently formed on the first semiconductor material 208.
Après avoir délimité un emplacement de grille de transistor, on peut réaliser des zones isolantes d'espacement ou « espaceurs » 244 (spacers selon la terminologie anglo-saxonne) , notamment pour éviter de former des capacités parasites entre la région de source et la future grille et/ou entre la région de drain et la future grille.After delimiting a transistor gate location, spacing insulating zones or "spacers" 244 (spacers according to the English terminology) may be realized, in particular to avoid forming parasitic capacitances between the source region and the future. grid and / or between the drain region and the future grid.
Selon une possibilité de mise en œuvre de ces espaceurs 244, on réalise tout d'abord le dépôt conforme d'une fine couche, d'épaisseur de l'ordre de plusieurs nanomètres, par exemple de l'ordre de 3 nanomètres, à base d'un premier matériau diélectrique 240, par exemple un oxyde de silicium HTO, de manière à recouvrir la face supérieure de la couche isolante 220, ainsi que les parois des trous 221 et des ouvertures 225, et le fond 230 de ces dernières.According to one possible implementation of these spacers 244, first of all the conformal deposition of a thin layer of thickness of the order of several nanometers, for example of the order of 3 nanometers, based on a first dielectric material 240, for example a silicon oxide HTO, so as to cover the upper face of the insulating layer 220, as well as the walls of the holes 221 and openings 225, and the bottom 230 of the latter.
Ensuite, on effectue le dépôt d'une couche à base d'un deuxième matériau diélectrique 242, par exemple du Si3N4, sur le premier matériau diélectrique 240. Ce dépôt peut, être conforme et d'épaisseur notée θ3, choisie en fonction de l'angle d'inclinaison des parois des ouvertures 225 en forme de biseau (Figure 4E) .Then, the deposition of a layer based on a second dielectric material 242, for example Si3N 4 , on the first dielectric material 240. This deposit may be consistent and of thickness noted θ3, chosen according to the angle of inclination of walls of the apertures 225 bevel-shaped (Figure 4E).
Selon un mode de réalisation particulier des espaceurs 244, afin que ces derniers, une fois formés, recouvrent, de préférence entièrement, les flancs 228 et 229 des blocs semi-conducteurs 226 et 227, sans être en contact, ou de manière à avoir une très faible zone de contact avec le premier matériau semi-conducteur 208, l'épaisseur e3 du deuxième matériau diélectrique 242 est choisie de façon à être proche, ou sensiblement égale, ou égale, à e2/tanαAccording to a particular embodiment of the spacers 244, so that the latter, once formed, cover, preferably entirely, the flanks 228 and 229 of the semiconductor blocks 226 and 227, without being in contact, or so as to have a very small contact area with the first semiconductor material 208, the thickness e 3 of the second dielectric material 242 is chosen to be close to, or substantially equal to, or equal to e 2 / tanα
(avec e2 l'épaisseur de la couche à base du deuxième matériau semi-conducteur 212 et a l'angle d'inclinaison des flancs 228 et 229 par rapport à la couche 208) .(With e 2 the thickness of the layer based on the second semiconductor material 212 and the angle of inclination of the flanks 228 and 229 with respect to the layer 208).
Dans le cas, par exemple, où le deuxième matériau semi-conducteur 212 a une épaisseur e2 de l'ordre de 15 nanomètres, l'épaisseur e3 de la couche à base du deuxième matériau diélectrique 242 peut être par exemple de l'ordre de 10 nanomètres.In the case, for example, where the second semiconductor material 212 has a thickness e 2 of the order of 15 nanometers, the thickness e 3 of the layer based on the second dielectric material 242 may for example be order of 10 nanometers.
Une étape de gravure anisotrope du deuxième matériau diélectrique 242, par exemple par gravure sèche, par exemple une gravure plasma anisotrope, est ensuite effectuée. Cette gravure peut être réalisée à l'aide d'un procédé RIE (RIE pour « Reactive Ion Etching » ou « gravure ionique réactive ») , de manière à retirer le deuxième matériau diélectrique 242 du dessus de la couche isolante 220, et du fond 230 des ouvertures 225 en forme de biseau. Suivant une première condition, la gravure du deuxième matériau diélectrique 242 peut être réalisée, de manière à ce que les flancs 228 et 229 des blocs semi-conducteurs 226 et 227 ne soient pas dévoilés ou que le deuxième matériau diélectrique 242 soit conservé contre les flancs inclinés 228 et 229. Suivant une deuxième condition, la gravure du deuxième matériau diélectrique 242 peut être également réalisée, de manière à ce que le fond de l'ouverture en forme de biseau soit dévoilé ou que le deuxième matériau diélectrique 242 ne soit pas conservé au fond de cette ouverture.An anisotropic etching step of the second dielectric material 242, for example by dry etching, for example anisotropic plasma etching, is then performed. This etching can be carried out using a RIE (RIE for "Reactive Ion Etching" or "reactive ion etching") method, so as to remove the second dielectric material 242 from the top of the insulating layer 220, and from the bottom 230 apertures 225 in the form of a bevel. According to a first condition, the etching of the second dielectric material 242 can be made, so that the flanks 228 and 229 of the semiconductor blocks 226 and 227 are not exposed or the second dielectric material 242 is preserved against the inclined sides 228 and 229. According to a second condition, the etching of the second Dielectric material 242 can also be made, so that the bottom of the bevel-shaped opening is unveiled or the second dielectric material 242 is not kept at the bottom of this opening.
La première et la deuxième condition peuvent être suivies notamment, grâce au choix de l'épaisseur e3 ≈ e2/tanα du deuxième matériau diélectrique. Pour compléter la formation des espaceursThe first and second conditions can be followed in particular by choosing the thickness e 3 ≈ e 2 / tanα of the second dielectric material. To complete the formation of spacers
244, une gravure du premier matériau diélectrique 240, peut être ensuite effectuée, de manière à retirer ce matériau du fond 230 des ouvertures 225 en forme de biseau. Cette gravure peut être, par exemple une gravure humide à l'aide d'acide fluorhydrique (HF), sélective à la fois vis-à-vis du deuxième matériau diélectrique 242 et du premier matériau semi-conducteur 208. Après gravure du deuxième matériau diélectrique et du premier matériau diélectrique, le trou et l'ouverture en forme de biseau, ont des parois recouvertes de matériau diélectrique, qui forment un orifice 246 évasé. Les espaceurs 244 réalisés contre les flancs 228 et 229 des blocs semi-conducteurs 226 et 227 peuvent avoir une forme bombée. Ainsi, l'orifice 246 évasé peut avoir des parois à forme courbe.244, an etching of the first dielectric material 240, can then be performed, so as to remove this material from the bottom 230 of the apertures 225 shaped bevel. This etching may be, for example a wet etching using hydrofluoric acid (HF), selective both vis-à-vis the second dielectric material 242 and the first semiconductor material 208. After etching the second material dielectric and the first dielectric material, the hole and the bevel-shaped opening, have walls covered with dielectric material, which form a flared orifice 246. The spacers 244 made against the flanks 228 and 229 of the semiconductor blocks 226 and 227 may have a curved shape. Thus, the flared orifice 246 may have curved walls.
Les orifices 246 sont également dotés d'une embouchure 247 de dimension critique proche de la dimension critique Lt et d'un fond 248 de dimension critique inférieure à celle de l'embouchure 247 et proche de la dimension critique Lc (Figure 4F) .The orifices 246 are also provided with a mouth 247 of critical dimension close to the critical dimension Lt and a bottom 248 of critical dimension smaller than that of the mouth 247 and close to the critical dimension Lc (Figure 4F).
Après formation des espaceurs 244, et préalablement à la formation d'une grille 250 une étape de nettoyage du fond 248 des orifices 246, peut être réalisée par exemple à l'aide d'acide fluorhydrique.After formation of the spacers 244, and prior to the formation of a gate 250, a step of cleaning the bottom 248 of the orifices 246 can be carried out for example using hydrofluoric acid.
Ensuite, on effectue un dépôt conforme d'un matériau diélectrique 252 de grille, par exemple à base de SiO2, ou d'un matériau de constante diélectrique élevée (« high-k » selon la terminologie anglo-saxonne) , tel que du HfO2, ou du ZrO2, ou du Al2O3, ou du La2O3, sur les parois et au fond 248 des orifices 246.Subsequently, a conformal deposition of a dielectric material 252 of a grid, for example based on SiO 2 , or a high dielectric constant material ("high-k"), such as HfO 2 , or ZrO 2 , or Al 2 O 3 , or La 2 O 3 , on the walls and at the bottom 248 of the orifices 246.
Un autre dépôt est ensuite réalisé afin de remplir les orifices 246 d'un matériau 254 de grille, par exemple à base d'un semi-conducteur que le polysilicium ou le poly-SiGe ou d'un matériau métallique tel que du TiN ou tel qu'un métal réfractaire. Le dépôt du matériau de grille 254, peut être éventuellement réalisé de sorte que ce matériau 254 dépasse de l'embouchure 247 des orifices 246 et recouvre la face supérieure de la couche isolante 220. Dans ce cas, une étape de planarisation mécano-chimique (CMP pour « Chemical Mechanical Planarisation ») peut être effectuée afin de ne conserver le matériau de grille 254 que jusqu'au niveau de l'embouchure 247 des orifices 246.Another deposit is then made in order to fill the orifices 246 with a material 254 of a grid, for example based on a semiconductor such as polysilicon or poly-SiGe or a metallic material such as TiN or such as a refractory metal. The deposition of the gate material 254 may be made so that this material 254 protrudes from the mouth 247 of the orifices 246 and covers the upper face of the insulating layer 220. In this case, a mechano-chemical planarization step ( CMP for "Chemical Mechanical Planarization") can be performed in order to conserve the material of grid 254 only up to the level of the mouth 247 of the orifices 246.
Des contacts pour les régions de source et de drains, et éventuellement pour la grille 250, peuvent être ensuite réalisés par dépôt d'une couche isolante sur l'ensemble puis formation par photolithographie et gravure de trous, en regard des régions de source, de drain, et éventuellement pour la grille 250, des étapes d'implantation à travers les trous, éventuellement de siliciuration, puis de dépôt d'un matériau conducteur peuvent ensuite être effectuées .Contacts for the source and drain regions, and possibly for the grid 250, can then be produced by deposition of an insulating layer on the assembly and then by photolithography and etching of holes, facing the source regions, drain, and possibly for the grid 250, implantation steps through the holes, optionally siliciding, then deposition of a conductive material can then be performed.
Selon une variante de l'exemple de procédé exposé ci-dessus, la formation des espaceurs 234 décrite en liaison avec les figures 4E-4F, peut être réalisée après formation des ouvertures 225 dans le deuxième matériau semi-conducteur 212, par une oxydation du premier et du deuxième matériau semi-conducteur. On forme ainsi une couche d'oxyde 260, notamment sur les flancs inclinés des blocs semi-conducteurs 226 et 227 (Figure 5A) . Dans le cas, notamment où le deuxième matériau semi-conducteur 212 est à base de Si, et le premier matériau semi-conducteur 208 est à base de SiGe ou de Ge, l'oxydation peut être une oxydation préférentielle du deuxième matériau semi-conducteur 208 vis-à-vis du premier matériau semi-conducteur 212. Dans ce cas, l'oxyde formé sur la couche à base du premier matériau semi-conducteur 208 est très volatile et retiré à l'aide d'un nettoyage approprié (Figure 5B) . Selon une autre variante de l'exemple de procédé décrit précédemment, la formation des zones de sources et de drains et notamment l'étape de siliciuration décrite précédemment en liaison avec la figure 4B, peut être réalisée après la formation de la grille 230.According to a variant of the process example described above, the formation of the spacers 234 described with reference to FIGS. 4E-4F can be carried out after formation of the openings 225 in the second semiconductor material 212 by oxidation of the first and second semiconductor material. An oxide layer 260 is thus formed, in particular on the inclined sides of the semiconductor blocks 226 and 227 (FIG. 5A). In the case, especially where the second semiconductor material 212 is based on Si, and the first semiconductor material 208 is based on SiGe or Ge, the oxidation may be a preferential oxidation of the second semiconductor material 208 in relation to the first semiconductor material 212. In this case, the oxide formed on the layer based on the first semiconductor material 208 is very volatile and removed with the aid of an appropriate cleaning (FIG. 5B). According to another variant of the example of the method described above, the formation of the source and drain zones, and in particular the silicidation step described above in connection with FIG. 4B, can be carried out after the formation of the grid 230.
Pour cela, la couche isolante 220 recouvrant le deuxième matériau semi-conducteur 212 et entourant les espaceurs 120, peut être retirée, de manière à dévoiler le deuxième matériau semi-conducteur 212. Une couche à base de Ni peut être alors déposée sur des parties dévoilées du deuxième matériau semi-conducteur 212 afin d'effectuer cette siliciuration. Le procédé qui vient d'être décrit, permet de ne dévoiler le premier matériau semi-conducteur 208, que lors de la réalisation de la grille. Ainsi, au cours du procédé, le premier matériau semi-conducteur 208 peut être protégé par le deuxième matériau semi- conducteur 212 de solutions de nettoyages utilisés lors d'éventuelles étapes de siliciuration de régions de source et de drain, et de réalisation de contacts de sources et de drain.For this, the insulating layer 220 covering the second semiconductor material 212 and surrounding the spacers 120, can be removed, so as to reveal the second semiconductor material 212. A Ni-based layer can then be deposited on parts unveiled second semiconductor material 212 to perform this silicidation. The method which has just been described makes it possible to unveil the first semiconductor material 208 only during the production of the grid. Thus, during the process, the first semiconductor material 208 can be protected by the second semiconductor material 212 cleaning solutions used during possible steps of silicidation of source and drain regions, and making contacts sources and drain.
Le premier matériau semi-conducteur 208 étant protégé ou encapsulé par le second matériau 212, lors d'une éventuelle siliciuration, seul le matériau 212 est siliciuré. Dans un cas ou l'activation du dopage est plus difficile à réaliser dans le premier matériau 208 que dans le second matériau 212, la couche à base du second matériau 212 une fois dopée et activée peut servir de couche de conduction pour les régions de sources et de drain. The first semiconductor material 208 being protected or encapsulated by the second material 212, during a possible siliciding, only the material 212 is silicided. In a case where the activation of the doping is more difficult to achieve in the first material 208 than in the second material 212, the layer based on the second material 212 once doped and activated can serve as a conduction layer for the source and drain regions.

Claims

REVENDICATIONS
1. Dispositif microélectronique comprenant : - un substrat (100) recouvert d'au moins une première couche semi-conductrice formée d'un premier matériau semi-conducteur (108) à base de SiGe ou de Ge, dans laquelle est formée au moins un canalA microelectronic device comprising: a substrate (100) covered with at least a first semiconductor layer formed of a first semiconductor material (108) based on SiGe or Ge, in which at least one channel
(110) d'un transistor (Tl) et sur laquelle repose au moins une grille (130) dudit transistor (Tl),(110) of a transistor (Tl) and on which rests at least one gate (130) of said transistor (Tl),
- au moins un premier bloc (113) et au moins un deuxième bloc (114) en un deuxième matériau semi-conducteur (112) à base de Si, formés de part et d'autre de la grille (130) et reposant sur la première couche semi-conductrice, le premier bloc (113) et le deuxième bloc (114) étant dotés respectivement d'au moins un premier flanc incliné (115) et d'au moins un deuxième flanc incliné (116) situés en regard de la grille, les flancs inclinés réalisant un angle non nul avec une normale (n ) au plan principal du substrat (100) .at least one first block (113) and at least one second block (114) made of a second semiconductor material (112) based on Si formed on either side of the gate (130) and resting on the first semiconductor layer, the first block (113) and the second block (114) being respectively provided with at least one inclined flank (115) and at least one second inclined flank (116) located opposite the grid, the inclined flanks forming a non-zero angle with a normal ( n ) to the main plane of the substrate (100).
2. Dispositif microélectronique selon la revendication 1, les flancs inclinés (115,116) dudit premier bloc (113) et dudit deuxième bloc (114), réalisant avec la première couche semi-conductrice, une ouverture en forme de biseau dotée d'un fond dévoilant le premier matériau semi-conducteur (108) et d'une embouchure, l'embouchure étant plus large que le fond. 2. Microelectronic device according to claim 1, the inclined sides (115,116) of said first block (113) and said second block (114), making with the first semiconductor layer, a bevel-shaped opening with a revealing bottom. the first semiconductor material (108) and a mouthpiece, the mouth being wider than the bottom.
3. Dispositif microélectronique selon l'une des revendications 1 ou 2, dans lequel la grille (130) est formée d'un bloc doté d'une base (135) situé en regard de la première couche semi-conductrice et d'un sommet (136) à l'opposé de la base (135), la base (135) ayant une dimension critique (di) inférieure à la dimension critique (d2) du sommet (136) .3. microelectronic device according to one of claims 1 or 2, wherein the gate (130) is formed of a block having a base (135) located opposite the first semiconductor layer and a vertex (136) opposite the base (135), the base (135) having a critical dimension (di) smaller than the critical dimension (d 2 ) of the apex (136).
4. Dispositif microélectronique selon l'une des revendications 1 à 3, dans lequel la grille (130) est dotée d'au moins un premier flanc latéral (137) joignant le sommet (136) et la base (135) du bloc de grille (130) et d'au moins un deuxième flanc latéral (138) opposé au premier, le premier flanc (137) latéral et le deuxième flanc (138) latéral réalisant entre eux au moins un angle (β) non nul.4. microelectronic device according to one of claims 1 to 3, wherein the gate (130) is provided with at least a first side flank (137) joining the top (136) and the base (135) of the gate block (130) and at least a second side flank (138) opposite to the first, the first side flank (137) and the second side flank (138) forming between them at least a non-zero angle (β).
5. Dispositif microélectronique selon la revendication 4, le premier flanc latéral (137) et le deuxième flanc latéral (138) ayant une forme courbe.5. Microelectronic device according to claim 4, the first lateral flank (137) and the second lateral flank (138) having a curved shape.
6. Dispositif microélectronique selon l'une des revendications 1 à 5, comprenant en outre : au moins une région de source dudit transistor formée au moins partiellement dans le premier bloc semi-conducteur (113) et au moins une région de drain du transistor formée au moins partiellement dans le deuxième bloc semi-conducteur (114) .The microelectronic device according to one of claims 1 to 5, further comprising: at least one source region of said transistor formed at least partially in the first semiconductor block (113) and at least one drain region of the formed transistor at least partially in the second semiconductor block (114).
7. Dispositif microélectronique selon l'une des revendications 1 à 6, dans lequel la grille est enrobée dans un matériau diélectrique (132) de grille, comprenant en outre : au moins une première zone isolante située entre le premier flanc (115) incliné dudit premier bloc semi-conducteur (113) et le diélectrique (132) de grille, et au moins une deuxième zone isolante entre le deuxième flanc (116) incliné dudit deuxième bloc semi-conducteur (114) et le diélectrique (132) de grille.7. Microelectronic device according to one of claims 1 to 6, wherein the grid is encapsulated in a gate dielectric material (132), further comprising: at least a first insulating area located between the first inclined sidewall (115) of said first semiconductor block (113) and the gate dielectric (132), and minus a second insulating zone between the second inclined flank (116) of said second semiconductor block (114) and the gate dielectric (132).
8. Dispositif microélectronique selon l'une des revendications 1 à 7, ledit premier flanc (115) et ledit deuxième flanc (116) réalisant un angle (a) voisin de 54,72° avec un plan parallèle au plan principal du substrat (100) ou étant parallèles au plan cristallographique ' (Hl)' du deuxième matériau semi¬ conducteur (112) .8. Microelectronic device according to one of claims 1 to 7, said first sidewall (115) and said second sidewall (116) producing an angle (a) of 54.72 ° neighboring a plane parallel to the main plane of the substrate (100). ) or being parallel to the crystallographic plane (Hl) 'of the second semi ¬ conductive material (112).
9. Procédé de réalisation d'un dispositif microélectronique comportant les étapes consistant à: a) fournir un substrat recouvert d'au moins une première couche semi-conductrice en un premier matériau semi-conducteur (208) à base de SiGe ou de Ge dans laquelle au moins un canal de transistor est susceptible d'être formée et sur cette première couche semi-conductrice d'au moins une deuxième couche semi- conductrice en un deuxième matériau semi-conducteur à base de Si, b) réaliser dans le deuxième matériau semi-conducteur une ouverture (225) en forme de biseau dotée d'un fond (230) dévoilant le premier matériau semi-conducteur (208) et d'une embouchure (Lt) de dimension critique supérieure à la dimension critique (LC) du fond, c) réaliser au moins une grille (250) sur la première couche semi-conductrice dans l'ouverture (225) en forme de biseau.9. A method of producing a microelectronic device comprising the steps of: a) providing a substrate covered with at least a first semiconductor layer made of a first semiconductor material (208) based on SiGe or Ge in which at least one transistor channel is capable of being formed and on this first semiconductor layer of at least one second semiconductor layer made of a second semiconductor material based on Si, b) producing in the second material semiconductor a bevel-shaped opening (225) having a bottom (230) revealing the first semiconductor material (208) and a mouthpiece (Lt) of critical size greater than the critical dimension (LC) of the bottom, c) providing at least one gate (250) on the first semiconductor layer in the opening (225) in bevel shape.
10. Procédé de réalisation d'un dispositif microélectronique selon la revendication 9, l'ouverture10. A method of producing a microelectronic device according to claim 9, the opening
(225) en forme de biseau séparant au moins un premier bloc semi-conducteur (226) dans lequel au moins une région de drain est susceptible d'être formée et au moins un deuxième bloc semi-conducteur (227) dans lequel au moins une région de source est susceptible d'être formée, le premier bloc (226) et le deuxième bloc (227) ayant respectivement au moins un premier flanc incliné (228) et au moins un deuxième flanc incliné (229) en regard l'un de l'autre et de la grilleWedge-shaped member (225) separating at least one first semiconductor block (226) in which at least one drain region is capable of being formed and at least one second semiconductor block (227) in which at least one source region is capable of being formed, the first block (226) and the second block (227) respectively having at least one inclined first edge (228) and at least one second inclined edge (229) facing one of the other and the grid
(250), le premier flanc incliné et le deuxième flanc incliné réalisant un angle non nul par rapport à une normale (n) au plan principal de la première couche semi-conductrice.(250), the first inclined flank and the second inclined flank achieving a non-zero angle with respect to a normal (n) in the main plane of the first semiconductor layer.
11. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendication 9 ou 10, les parois de l'ouverture (225) en forme de biseau réalisant un angle (a) voisin de 54,72° avec un plan parallèle au plan principal du substrat (200) ou étant parallèles au plan cristallographique Λ (111) ' du deuxième matériau semi-conducteur (212) . 11. A method of producing a microelectronic device according to one of claims 9 or 10, the walls of the aperture (225) shaped bevel forming an angle (a) of 54.72 ° with a parallel plane to main plane of the substrate (200) or being parallel to the crystallographic plane Λ (111) 'of the second semiconductor material (212).
12. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 9 à 11, comprenant en outre, préalablement à l'étape b) : une étape de dopage du deuxième matériau semi-conducteur (212) .12. A method of producing a microelectronic device according to one of claims 9 to 11, further comprising, prior to step b): a step of doping the second semiconductor material (212).
13. Procédé de réalisation d'un dispositif microélectronique selon la revendication 12, comprenant en outre, après dopage du deuxième matériau semi-conducteur (212) : une étape de siliciuration de la deuxième couche semi-conductrice.13. A method of producing a microelectronic device according to claim 12, further comprising, after doping the second semiconductor material (212): a siliciding step of the second semiconductor layer.
14. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 9 à 13, comprenant, entre l'étape a) et l'étape b) :14. A method of producing a microelectronic device according to one of claims 9 to 13, comprising, between step a) and step b):
- le dépôt d'une couche isolante (220) sur le deuxième matériau semi-conducteur (212),depositing an insulating layer (220) on the second semiconductor material (212),
- la formation d'un trou (221) dans la dite couche isolante (220), - la gravure du deuxième matériau semi-conducteur (212) à travers le trou (221) pour former l'ouverture (225) en forme de biseau dans le prolongement du trou (221) .- forming a hole (221) in said insulating layer (220), - etching the second semiconductor material (212) through the hole (221) to form the bevel-shaped opening (225) in the extension of the hole (221).
15. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 10 à 14, dans lequel la grille (250) est dotée d'une base située en regard de la première couche semi-conductrice et d'un sommet à l'opposé de la base, la base ayant une dimension critique inférieure à la dimension critique du sommet. 15. A method of producing a microelectronic device according to one of claims 10 to 14, wherein the gate (250) is provided with a base located opposite the first semiconductor layer and a top to the top. opposite of the base, the base having a critical dimension smaller than the critical dimension of the vertex.
16. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 9 à 15, comprenant en outre : une étape de réalisation d'espaceurs (244), préalablement à l'étape c) de formation de la grille (250) .16. A method of producing a microelectronic device according to one of claims 9 to 15, further comprising: a step of forming spacers (244), prior to step c) of forming the grid (250) .
17. Procédé de réalisation d'un dispositif microélectronique selon la revendication 16, dans lequel l'ouverture en forme de biseau est dotée de parois inclinées selon un angle OC par rapport à un parallèle au plan principal du substrat, et dans lequel la deuxième couche semi-conductrice a une épaisseur e2, la formation des espaceurs (244) comprenant :A method of making a microelectronic device according to claim 16, wherein the bevel-shaped opening has walls inclined at an angle OC with respect to a parallel to the main plane of the substrate, and wherein the second layer semiconductor has a thickness e 2 , the formation of the spacers (244) comprising:
- une étape de dépôt d' au moins une épaisseur e3 de l'ordre ou sensiblement égale à (e2 / tan(α)) de matériau diélectrique (242) dans l'ouverture en forme de biseau,a deposition step of at least a thickness e 3 of the order or substantially equal to (e 2 / tan (α)) of dielectric material (242) in the bevel-shaped opening,
- une étape de gravure du matériau diélectrique (242),a step of etching the dielectric material (242),
18. Procédé de réalisation d'un dispositif microélectronique selon la revendication 17, les espaceurs (244) étant réalisés par au moins une oxydation du deuxième matériau semi-conducteur (212) dans l'ouverture (225) en forme de biseau. 18. A method of producing a microelectronic device according to claim 17, the spacers (244) being made by at least one oxidation of the second semiconductor material (212) in the aperture (225) beveled.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704840B2 (en) 2006-12-15 2010-04-27 Advanced Micro Devices, Inc. Stress enhanced transistor and methods for its fabrication

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045458A1 (en) * 2007-08-15 2009-02-19 Advanced Micro Devices, Inc. Mos transistors for thin soi integration and methods for fabricating the same
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045597A1 (en) * 1998-06-25 2001-11-29 Kazumi Nishinohara Mis semiconductor device and method of fabricating the same
US20040227187A1 (en) * 2003-02-13 2004-11-18 Zhiyuan Cheng Integrated semiconductor device and method to make same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045597A1 (en) * 1998-06-25 2001-11-29 Kazumi Nishinohara Mis semiconductor device and method of fabricating the same
US20040227187A1 (en) * 2003-02-13 2004-11-18 Zhiyuan Cheng Integrated semiconductor device and method to make same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704840B2 (en) 2006-12-15 2010-04-27 Advanced Micro Devices, Inc. Stress enhanced transistor and methods for its fabrication
US7893496B2 (en) 2006-12-15 2011-02-22 Advanced Micro Devices, Inc. Stress enhanced transistor

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