FR2908925A1 - PROCEDE D'INTEGRATION D'UN COMPOSANT DE TYPE III-N, TEL QUE DU GaN, SUR UN SUBSTRAT DE SILICIUM (001) NOMINAL - Google Patents

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Abstract

Procédé d'intégration d'un composant de type III-N, tel que du GaN, sur un substrat de silicium [001] nominal, ledit procédé comportant les étapes :- disposition d'une texture (10) de zones élémentaires comportant chacune une surface individuelle, ladite texture comportant au moins une zone hôte (102, 103) destinée à accueillir un composant de type III-N ;- mise en place d'une couche de masquage (20) sur les zones non destinées à recevoir un composant de type III-V ; (ou utilisation de celle déjà présente !)- préparation (30) locale de ou des zones hôtes de manière à générer en surface un domaine comportant seul type de terrasse privilégié (= une unique reconstruction 2x1);- croissance (40) par épitaxie EJM (ou EPVOM) sur la ou les zones hôtes d'une couche intermédiaire de type AIN, suivie d'une structure à base de matériau III-N de manière à former une structure mono - cristalline de qualité (410, 420, 430, 440) ;- suppression (50) de la couche de masquage présente sur les zones non destinées à recevoir un composant de type III-V ainsi que des couches polycristallines surjacentes (411, 421,431, 441)- intégration ultérieure de structures MOS/CMOS (60) sur les zones non hôtes.

Description

Procédé d'intégration d'un composant de type III-N, tel que du GaN, sur un
substrat de silicium (001) nominal 5 Domaine technique de l'invention La présente invention concerne les procédés de fabrication micro-électroniques et plus spécifiquement un procédé d'intégration d'un composant de io type III-N, tel que du GaN , sur un substrat de silicium (001) nominal. Etat de la technique Les composants à base de GaN connaissent un essor considérable, résultant de l'intérêt croissant pour les circuits optoélectroniques et notamment les diodes électroluminescentes et diodes lasers qui se répandent sur les marchés. 20 On note par ailleurs le développement considérable de l'électronique de puissance dans laquelle les composants GaN sont appelés à occuper une place significative, et spécifiquement avec le développement des transistors à haute mobilité d'électrons HEMTs AIGaN/GaN (ou High Electron Mobility Transistors dans la littérature anglo-saxonne) . 25 Dans les premiers temps, on a disposé des premiers composants à base d'hétéro structure GaN sur des substrats tels que le saphir (AI2O3), par exemple, ou le carbure de silicium (SIC). Néanmoins, le premier possède une faible conductivité thermique ce qui entraîne une puissance limitée des composants, et le deuxième 30 possède une très bonne conductivité thermique mais est encore très onéreux. ST05-GR3-524 15 2908925 -2 On a alors cherché à leur substituer d'autres matériaux présentant un bon compromis entre coût et conductivité thermique et permettant la fabrication d'un grand nombre de composants discrets.
On s'est naturellement orienté vers le substrat de silicium qui est un substrat de grande taille, bon marché, qui présente une bonne conductivité thermique, et, qui plus est, dont la filière technologique est particulièrement mature ( techniques de dépôt, de gravure,....). io Pour la raison que la phase stable du GaN est hexagonale (wurtzite), les premiers composants à base de GaN, intégrés sur silicium, par Epitaxie par Jets Moléculaires (EJM) ou Epitaxie en Phase Vapeur d'Organométallique (EPVOM) ont été réalisés sur substrat de silicium orienté (111) dont la symétrie de surface hexagonale facilite l'épitaxie de la phase stable des composés III-N (AIN, GaN, 15 AIGaN... ). Le brevet US2003/0136333, intitulé Preparation method of a coatinq of Gallium Nitride , de F. Semond, J.-C. Massies, N.-P. Grandjean, en date du 8 Juin 2001, illustre une technique de croissance du GaN sur substrat de silicium (111). 20 Malheureusement, cette technique, si elle permet la fabrication en série de composants GaN discrets, ne permet pas l'intégration monolithique de ces mêmes composants dans une technologie classique de la filière silicium à côté d'autres composants de type MOS/CMOS, par exemple, qui est basée sur l'orientation (001) du silicium. Aucune intégration réelle avec des circuits microélectroniques 25 MOS/CMOS n'est donc possible avec cette technique, et, l'orientation (111) du silicium en est réduite à servir de support physique à des composants GaN discrets. Le substrat de silicium de type (001) fit ensuite l'objet de recherches poussées pour tenter une vraie intégration des composants GaN dans les 30 méthodes et techniques de la micro-électronique classique. Les recherches les plus récentes ont montré que, si l'intégration d'une structure GaN est possible sur un substrat de type (001), cette intégration reste ST05-GR3-524 2908925 -3-jusqu'à présent limitée aux seuls substrats qui présentent une désorientation significative de l'axe [001] suivant la direction [110]. Le brevet allemand DE 100 06 108 intitulé Verfahren zur Epitaxie 5 einkristalliner Aluminiumnitrid-Schichten de Lebedev V., déposé le 11 Février 2000 illustre ainsi l'intégration d'une hétéroûstructure d'AIN susceptible de servir d'accroche à une structure GaN sur un substrat de silicium (001). Le substrat est volontairement désorienté d'un angle de 4 à 6 degrés de manière à assurer la constitution de terrasses séparées principalement par des marches de hauteur bi- io atomiques et non plus seulement mono atomique, assurant ainsi une unique orientation des liaisons pendantes des atomes de surface du silicium qui est la condition d'une hétero-epitaxie des matériaux III-V de type (Al,Ga)N de qualité. Nous entendons par terrasse, la surface d'un plan du cristal ne comportant pas de marches, ou plus simplement, la surface séparant deux marches. 15 Le brevet US 4,774,205 illustre également l'intégration d'une structure de GaAs sur un substrat de silicium orienté (001) et désorienté de 3 degrés suivant la direction [110]. 20 Le document Metalorganic vapor phase epitaxv qrown InGaN/GaN liqhtemittinq diodes on Si(001) substrate , F. Schulze et al. publié dans APPLIED PHYSICS LETTERS 88, 12114 (2006) montre la réalisation par Epitaxie en Phase Vapeur d'Organo-Métallique d'une structure de diode LED sur un substrat de Silicium (001) désorienté de 4 suivant [110]. 25 Le document GaAs heteroepitaxy on an epitaxial Si surface with a lowtemperature process de Hidefurni Mori et al, publié dans Appl. Phys. Lett. 63 (14), 4 October 1993, décrit une autre méthode connue de croissance de GaAs sur silicium désorienté, mais uniquement de 0.5 , après un traitement préliminaire 30 (croissance Si/Si) destinée à stabiliser les marches bi-atomiques. On ne connaît cependant pas d'application industrielle de ce procédé. Le document Growth of crack-free hexagonal GaN films on Si (100 ) de J. Wan et al, publié dans Appl. Phys. Letter 79, number 10, 3 September 2001, p.1459 ST05-GR3-524 2908925 4 décrit une autre méthode de croissance de GaN sur silicium qui, si elle s'applique à un silicium non désorienté, n'a pas conduit à des applications pratiques et qui, de surcroît, ne permet pas la réalisation d'une couche de GaN présentant une unique orientation cristalline. En particulier, le document ne décrit pas une seule 5 orientation et l'on est conduit à penser que les grains sont particulièrement désorientés les uns par rapport aux autres dans le plan de la croissance en raison des techniques de dépôt utilisées, dont la pulvérisation cathodique. Cette méthode ne permet donc pas la réalisation d'un dispositif de qualité. lo L'utilisation de tels substrats désorientés a permis la réalisation de transistors HEMT ayant des performances proches de celles déjà obtenues sur Si (111). S.Joblot et al, Appl. Phys. Lett. 87, 133505 (2005) / Electronics Letters 42, 117 (2006) / Superlattices and microstructures, Proceeding E-MRS 2006. 15 En revanche, on note que la présence d'une désorientation du substrat de silicium (001) s'avère rédhibitoire pour la réalisation ultérieure de circuits MOS/CMOS suivant les techniques de la micro-électronique, et en particulier pour l'emploi des procédés de photolithographies etc... - lesquels requièrent à l'heure actuelle l'utilisation d'un substrat dit nominal, c'est à dire avec une désorientation 20 minimale, inférieure à 0.5 degrés. Ainsi, les progrès obtenus dans ce que l'on peut appeler la filière silicium ne permettent pas encore la croissance épitaxiale d'une structure III-V de qualité sur un substrat destiné à recevoir ultérieurement des transistors de type MOS/CMOS. Dans l'invention décrite ci-après, on se propose de remédier à cette situation. 25 ST05-GR3-524 2908925 Exposé de l'invention La présente invention a pour but de proposer un procédé d'intégration par 5 épitaxie d'un matériau de type III-V, tel que le GaN ou le GaAs, sur un substrat de silicium (001) nominal, lequel substrat est destiné également à recevoir ultérieurement des composants reliés à la filière silicium, typiquement, de type MOS/CMOS.
Un deuxième but de la présente invention consiste à réaliser un procédé alternatif aux techniques de croissance du GaN sur du silicium désorienté, afin de pallier aux inconvénients desdites techniques, et permettre une intégration sur un substrat complètement compatible avec la technologie MOS/CMOS.
Un troisième but de la présente invention consiste à réaliser une épitaxie de GaN ou GaAs présentant localement une seule orientation cristalline sur un substrat de silicium (001) nominal afin de permettre, lors d'une phase ultérieure, l'intégration de composants MOS et CMOS.
Un quatrième but de la présente invention consiste en la fabrication de circuits optoélectroniques ou d'électronique de puissance sur un substrat de silicium (001).
L'invention réalise ces buts au moyen d'un procédé d'intégration d'un composant de type III-V, et préférentiellement de type III-N, tel que du GaN, sur un substrat de silicium (001) nominal, ledit procédé comportant les étapes : - disposition d'une texture de zones élémentaires comportant chacune une surface 30 individuelle, ladite texture comportant au moins une zone hôte destinée à accueillir un composant de type III-N ; - mise en place d'une couche de masquage, préférentiellement en oxyde, sur les zones non destinées à recevoir un composant de type III-V ; ST05-GR3-524 -5 2908925 6- - préparation locale de ou des zones hôtes de manière à générer en surface du silicium principalement un seul type de terrasse; -croissance par EJM (ou EPVOM : épitaxie en phase vapeur d'organo-métallique) sur la ou les zones hôtes, d'une couche intermédiaire de type AIN, suivie d'une 5 structure à base de matériau III-N, de manière à former une structure mono ù cristalline de qualité; - suppression de la couche de masquage présente sur les zones non destinées à recevoir un composant de type III-N ainsi que des couches de matériau III-N de moins bonne qualité et éventuellement polycristallines surjacentes ; io -intégration ultérieure de structures MOS/CMOS ou basées sur la technologie silicium (inductances,...) sur les zones non hôtes. A noter que, dans un mode de réalisation particulier, le masque d'oxyde peut résulter de l'étape antérieure et peut-être constitué de tout autre matériau (SiN,...) is sous condition de supporter les températures de croissance mises en jeu et d'accepter une étape de lift-off Dans un mode de réalisation préféré, la préparation de la ou des zones hôtes comporte un recuit sous vide à haute température. Alternativement, la préparation comporte une phase de stabilisation de marches bi-atomiques. De préférence, la ou les zones hôtes présente(nt) la forme d'une d'une mésa 25 carrée de 10x10 micromètre ou une mésa rectangulaire dont les dimensions varient de 10x20 jusqu'à 10x100 micromètres . Suivant une autre forme de réalisation, la ou les dites zones hôtes présente(nt) la forme d'une cavité ou d'un creux, préférentiellement d'une surface 3a de l'ordre de 10x100 micromètres. Suivant une troisième forme de réalisation, la ou les dites zones hôtes sont dans un même plan, mais séparées les unes des autres par une tranchée. ST05-GR3-524 20 2908925 -7 Suivant une quatrième forme de réalisation, la ou les dites zones hôtes présente(nt) une désorientation locale de manière à constituer des marches de hauteur bi-atomique.
5 De préférence le ledit composé III-V est du GaN. L'invention permet également la réalisation d'un circuit semi-conducteur basé sur un substrat de silicium (001) ou (100) nominal, ledit circuit comportant : 10 - une texture composée de zones élémentaires de silicium nominal comportant chacune une surface individuelle, ladite texture comportant au moins une zone hôte préparée localement de manière à présenter principalement un seul type de terrasse, chaque zone hôte comportant au moins une couche d'AIN et une hétéro structure de type IIIN servant de base au composant; 15 - des structures MOS/CMOS (ou autres,.. ) sur les zones non hôtes. Les zones hôtes ont fait l'objet d'un recuit sous vide et à haute température ou alternativement, d'une phase de stabilisation de marches de hauteur biatomiques. Les zones hôtes peuvent présenter la forme de mesa ou de creux, préférentiellement de dimensions de l'ordre 10x50 ou 10x100 micromètres. Alternativement, les zones hôtes peuvent être disposées dans un même plan 25 mais séparées par des tranchées. L'invention est particulièrement adaptée à l'intégration de fonctions optoélectroniques ou d'électronique de puissance au sein d'un circuit microélectronique classique comportant, en autre, des structures MOS/CMOS. ST05-GR3-524 20 2908925 Description des dessins D'autres caractéristiques, but et avantages de l'invention apparaîtront à la 5 lecture de la description et des dessins ci-après, donnés uniquement à titre d'exemples non limitatifs. Sur les dessins annexés : Les figures la, lb, 1c et 1d illustrent quatre modes de réalisation d'une texturation conforme au procédé selon la présente invention. La figure 2 illustre la surface d'un substrat de silicium comportant des motifs en creux. Les figures 3a et 3b illustrent deux modes de réalisation de la préparation de 15 surface des zones destinées à recevoir l'hétéro-épitaxie GaN. Les figures 4a et 4b illustrent la croissance du GaN respectivement sur les motifs en forme de mesa et de creux.
20 Les figures 4c et 4d illustrent respectivement la croissance du GaN sur les motifs des profils des figures 1c et 1d. Les figures 5a à 5d illustrent l'opération de retrait des couches polycristallines de GaN (ou de lift-off) sur les zones non préparées. La figure 6 illustre le procédé d'intégration du GaN conforme à la présente invention. ST05-GR3-524 -8- i0 25 30 2908925 -9 Description d'un mode de réalisation préféré La surface d'un substrat de silicium orienté (001) -dit nominal - comporte, en 5 pratique, une désorientation résiduelle. Cette désorientation résiduelle, même lorsqu'elle est faible, entraîne irrémédiablement la présence en surface de plusieurs terrasses séparées par des marches, essentiellement de hauteur mono-atomique, à savoir le quart du paramètre de maille du silicium. Sur ces terrasses, les atomes de silicium forment des dimères dont la liaison est suivant la direction [110] (pour io des terrasses de type TA) ou [1-10] (pour des terrasses de type TB) suivant l'endroit où est arrêté le cristal en surface. Ces deux types de dimères forment ainsi des domaines séparés par des marches de hauteur mono-atomique, et présentent une reconstruction de surface notée 2x1 et 1x2 respectivement.
15 En raison de la présence de ces marches de hauteur mono-atomique, la croissance d'hétérostructures nitrures de types III-N (GaN, AIGaN, InGaN, AlInN, AIN...) conduit alors à un matériau ayant des grains tournés de 90 dans le plan de croissance les uns par rapport aux autres et ainsi à une grande mosaïcité cristalline. Une telle structure ne peut malheureusement servir de base à un composant de 20 qualité du fait de la densité de dislocations traversantes trop importantes (> 10"crn 2 Pour cette raison on se limite, jusqu'alors, comme cela a été évoqué précédemment, à l'emploi d'un substrat (001) présentant une désorientation 25 significative suivant la direction [110] afin de réduire de manière significative le nombre de terrasses présentant une marche de hauteur mono-atomique (au moyen d'une stabilisation de marches de hauteur bi-atomiques) Le procédé conforme à la présente invention permet le traitement d'un 30 substrat de silicium (001), nominal en vue de l'accueil d'une hétérostructure d'un composé III-V, préférentiellement III-N, de qualité, conjointement à des composants microélectroniques classiques de type MOS ou CMOS. STO5-GR3-524 2908925 -i0- On utilise à cet effet, un substrat de silicium (001) ou (100) nominal, se présentant sous la forme d'un " wafer" non désorienté, tel qu'utilisé habituellement dans la technologie silicium de fabrication de circuits MOS ou CMOS. Ce substrat de silicium, s'il est nominal, peut présenter néanmoins une désorientation résiduelle 5 non intentionnelle directement liée à la technique de découpe Ce substrat de silicium (001) fait ensuite l'objet d'un procédé de traitement, illustré dans la figure 6, conduisant à la création de zones ou motifs spécifiquement délimités, dont certaines û dites zones hôtes feront l'objet d'un traitement local io spécifique destiné à former un seul type de terrasse en surface du silicium dans le but d'accueillir une hétéro-epitaxie d'un composant III-V û tel que du GaN par exemple. Le procédé comporte une première phase 10 de traitement du substrat 15 nominal (001), basée sur une texturation locale du substrat de silicium (001) par gravure sèche ou humide, laquelle texturation vise à la réalisation d'un quadrillage de zones ou motifs élémentaires, pouvant présenter des profils variés. Les figures la à 1d illustrent divers exemples de profils pour les zones de la 20 texturation. La figure la illustre une zone hôte sous la forme d'une mésa 102 de forme préférentiellemen carrée de 10x10 micromètre ou encore rectangulaire û de dimension variant de 10x20 jusqu'à 10x100 micromètres. La mésa est localisée à 25 côté d'une surface de silicium 101 et destinée à recevoir ultérieurement un composant de type GaN. Il est à noter que l'épitaxie d'une structure hexagonale peut amener à l'usage d'un motif présentant une forme hexagonale ou encore triangulaire afin des effets de bords et des facettes en zig-zag.
30 La figure lb illustre un second exemple dans lequel la zone hôte destinée à recevoir le composant GaN se présente sous la forme d'une cavité, un caisson ou creux 103 insérée entre deux surfaces adjacentes 101 , le creux présentant lui également une forme carrée ou rectangulaire et une surface de l'ordre de 10x10 (10x100) micromètres. De préférence, les flancs du creux présentent un certain ST05-GR3-524 2908925 -11- angle 0 par rapport à la verticale, ce qui permettra, comme on le verra ci-après, de maintenir un écart suffisant entre les couches GaN et les couches de silicium voisines, limitant ainsi le contact entre les matériaux (avantage de l'angle sur la contraintes et la diffusion des espèce (contamination)).
5 Dans un mode de réalisation, on pourra également envisager la constitution, lors de la phase de texturation, d'un quadrillage complet du substrat de silicium (001) de manière à constituer un pavage de creux û tels que les creux 21 et 22 représentés dans la figure 2 û séparés par des traverses ou jonctions 23. Chaque io creux constituera ainsi une zone hôte destinée à recevoir, le cas échéant, un composant GaN. La figure 1c illustre un troisième mode de réalisation dans lequel les zones hôtes sont toutes situées dans un même plan et séparées les unes des autres par 15 des fossés ou tranchées 105 qui viennent ainsi délimiter complètement les zones les unes par rapport aux autres et, le cas échéant, dessiner un véritable quadrillage plan. Les tranchées présentent une profondeur de l'ordre de 1 micromètre. On observe également que l'existence de tranchées ou fossés facilitera grandement l'opération de lift û off de l'étape 50 et peut s'avérer nécessaire si la croissance du 20 matériaux III-V n'est pas sélective par rapport à la couche de masquage en surface (SiO2, Si3N4,....) La figure 1d illustre un quatrième mode de réalisation dans lequel les zones hôtes sont gravées de manière à présenter une désorientation locale réduite, de 25 l'ordre de 2 degrés, sur le substrat de silicium nominal, qui feront ultérieurement l'objet d'une préparation basée sur un recuit sous vide à haute température lors de l'étape 30 décrite ci-après. Il est à noter que l'étape de texturation du substrat de silicium (001), et des 30 zones hôtes en particulier, est réalisée par gravure sèche ou humide telle que R.I.E. (Reactive Ion Etching ), ou FIB (Focus Ion Beam) par exemple. Le procédé suivant l'invention poursuit ensuite par une étape 20 au cours de laquelle on vient déposer une couche de masquage (SiO2 ou autre,...) sur toutes ST05-GR3-524 2908925 -12- les zones non hôtes, c'est à dire qui ne sont pas destinées à recevoir une hétérostructures de type III-V. La pose d'un oxyde est bien connue d'un homme du métier. II est simplement à noter que cet oxyde (= cette couche) doit être posé de manière à servir, lors d'une étape ultérieure dite de lift-off , pour éliminer les 5 couches polycristallines de composé III-V non présentes sur des zones hôtes. L'on utilise une technique de dépôt telle que PECVD (Plasma Enhanced Chemical Vapor Deposition) opérée à une température basse, typiquement à une valeur inférieure à 400 degrés C. On pourra utiliser le cas échéant la couche d'oxyde utilisée lors de l'étape de texturation si celle-ci convient. 10' Le procédé suivant l'invention poursuit ensuite par une étape 30 de traitement de chacune des zones hôtes devant accueillir une hétéro structure de type GaN pour évacuer les marches de hauteur mono-atomique.
15 Les figures 3a et 3b illustrent deux modes de réalisation alternatifs de cette étape de préparation, respectivement appliquée, dans un souci d'illustration, sur un profil mesa et sur un profil de creux . Dans le profil de la mesa de la figure 3a, on vient traiter la surface 202 de 20 cette mesa au moyen d'une technique de recuit sous vide à haute température (ou croissance homo-épitaxiale Si/Si) afin d'augmenter la taille des terrasses jusqu'à en obtenir, quasiment, plus qu'une seule en surface et donc, par voie de conséquence, un seul type de terrasse. Une telle technique de recuit sous vide à haute température est bien connue d'un homme du métier et ne sera pas développée plus 25 avant. On pourra notamment se reporter, à cette fin, aux enseignements des brevets US 5,840,117 ou US 5,910,339 qui décrivent une telle technique. On trouvera également de plus amples détails dans l'article Fabrication of Arrays of large step-free regions on silicium [001] de So Tanaka, C. C. Umbach, Jack M. Blakely, Ruud M. Tromp and M. Mankos; Appl. Phys. Lett. 69, 1235-1237 (1996).
30 La figure 3b illustre un second traitement de surface qui peut être réalisé sur l'un quelconque des trois profils des figures la à 1c. On considérera en particulier le cas du profil en creux de la figure lb. En profitant de la désorientation résiduelle du substrat d'origine, on vient faire un recuit sous vide à haute température de la ST05-GR3-524 2908925 - 13 - surface 212 de la zone hôte du silicium, ou une croissance silicium sur silicium par épitaxie par jets moléculaire ou CVD (Chemical Vapor Deposition). Cela permet de stabiliser des terrasses possédant des marches de hauteur bi-atomique principalement, sans rechercher forcément l'élimination des terrasses. Les deux 5 techniques - croissance de silicium et recuit à haute température ù peuvent être cumulés pour obtenir un meilleur traitement de surface. La figure 3b illustre ce traitement où l'on voit notamment la zone traitée 212 disposée entre les deux zones adjacentes 211. Le détail 213 illustre la création de lo marche bi-atomiques assurant un seul type de terrasse et pour le dépôt ultérieur du composé III-V une même orientation cristalline sur un domaine entier. II est à noter que cette opération de croissance silicium sur silicium est applicable sur l'un quelconque des motifs des figures la à 1c. On pourra se référer plus particulièrement aux enseignements décrits dans le document Voigtlanger et al, 15 Phys. Rev. Lett. 78, pp2164 (1997)) L'étape 30 de traitement aboutit par conséquent à la présence d'une seule terrasse ou de marches de hauteur bi-atomique et, de fait, d'un type de terrasse privilégié, qui est la condition d'une croissance d'une hétéro épitaxie de GaN de 20 qualité. Le procédé suivant l'invention poursuit ensuite par une étape 40 de croissance par épitaxie EJM ou EPVOM d'une alternance de couches de AIN et GaN sur la surface complète du wafer, comportant les zones hôtes spécifiquement 2:5 préparées et les zones non hôtes. Le matériau AIN sert de matériau tampon (buffer dans la littérature anglo-saxonne) . De manière plus précise, pour réaliser cette croissance épitaxiale, on expose la surface chauffée à l'ammoniac à une température d'environ 600 C. On dépose ensuite une mono couche d'aluminium de manière à réaliser de l'AIN. Cette couche d'AIN sert d'accroche pour l'opération de nucléation. ST05-GR3-524 30 2908925 -14- Dans un mode de réalisation particulière, on réitère la croissance de couche d'AIN et de GaN jusqu'à aboutir à l'épitaxie finale du matériau GaN. Cette hétéro structure de matériaux de types AIXGa(1-X)N (avec 1 <_)(<0) 5 réalisée sur la surface entière du wafer de silicium (001) nominal provoque la juxtaposition de structures monocristallines avec une seule orientation cristalline sur les zones hôtes préparées et, éventuellement, de structures poly cristallines û de mauvaise qualité û sur les zones non hôtes qui n'ont pas été préparées suivant l'étape 30.
10 Les figures 4a, 4b, 4c et 4d illustrent plus spécifiquement cette opération de croissance sur les profils illustrés dans les figures la, 1 b, 1c et 1d, respectivement. La figure 4a illustre une épitaxie de type GaN sur un profil de type mesa, et 15 l'on voit la croissance sur la zone hôte d'une structure monocristallline 410 de GaN, entre deux structures polycristalline 411 disposées sur la couche de masquage 412. La figure 4b illustre une épitaxie de type GaN sur un profil de type creux et l'on voit la croissance sur la zone hôte d'une structure monocristallline 420 de GaN, 20 entre deux structures polycristallines 421 disposées sur la couche de masquage 422 . On observe que l'existence d'un angle 0 entre le flanc et la verticale provoque un effet d'ombre qui permet d'éviter le contact direct entre les parois du silicium et le matériau GaN.
25 La figure 4c illustre une épitaxie de type GaN sur un profil de type illustré dans la figure 1c (tranchée), et l'on voit la croissance sur la zone hôte d'une structure monocristallline 430 de GaN, entre deux structures polycristalline 431 disposées sur la couche d'oxyde 432.
30 La figure 4d illustre une épitaxie de type GaN sur un profil de type désorientation locale , et l'on voit à nouveau la croissance sur la zone hôte d'une structure monocristallline 440 de GaN, entre deux structures polycristallines 441 disposées sur la couche d'oxyde 442. ST05-GR3-524 30 2908925 - 15 - Dans tous les cas qui viennent d'être exposés, on constate par conséquent que l'on parvient à réaliser, localement, une croissance de couches GaN (et plus généralement de couches III-V) de qualité sur un substrat qui est principalement nominal. Le procédé poursuit enfin par une étape 50 comportant un lift off des couches polycristallilnes de GaN présentes sur les zones n'ayant pas fait l'objet de la préparation spécifique de l'étape 20. lo L'opération de lift-off se fait par la suppression de la couche de masquage intermédiaire disposée sous les couches polycristallines de GaN, et ce au moyen d'une attaque chimique suivant des techniques bien connues d'un homme du métier. On pourra se reporter, le cas échéant, à l'enseignement du brevet US 4,910,164 qui montre le traitement d'une couche de GaAs.
15 Les figures 5a à 5d illustrent respectivement le résultat de cette opération de lift-off pour les divers profils des figures la à Id. On observe en particulier que le profil mesa de la figure 5a facilite tout particulièrement cette étape 50 de lift ûoff, en raison de ce que la couche d'oxyde est particulièrement accessible. Le procédé selon l'invention se poursuit enfin par une étape 60 au cours de laquelle on vient intégrer sur le substrat nominal (001) des structures MOS/CMOS classiques suivant les techniques connues de la micro-électronique.
25 Le procédé qui vient d'être décrit présente plusieurs avantages considérables. En premier lieu il permet l'intégration locale de couches de GaN de qualité possédant une unique orientation cristalline et une minorité de grains tournés de 90 dans le plan de croissance. On obtient de cette manière, des composants à base de GaN performants, tout en autorisant l'emploi des structures de microélectroniques classiques pour réaliser des circuits de type MOS/CMOS sur les autres motifs du même substrat. ST05-GR3-524 5 20 2908925 - 16 On réalise ainsi l'intégration de composés GaN au sein de techniques de fabrication des transistors MOS. Le procédé selon l'invention permet de combiner à la fois les meilleures performances en technologie du silicium avec les meilleures performances connues pour les transistors GaN, notamment. Le procédé permet de 5 combiner localement ces techniques à l'emplacement précis où les transistors GaN devront être disposés, rendant ainsi compatibles les méthodes de la microélectronique et les méthodes de fabrication des transistors GaN sur le silicium. En outre, et cela est un avantage considérable du procédé selon l'invention, 10 on observe qu'on limite la courbure du substrat (wafer) et la formation de fissures susceptibles de naître du fait de la différence des coefficients de dilatation thermique du GaN et du silicium. En effet, en raison du désaccord des paramètres de maille et des coefficients de dilatation thermique entre le Si et GaN, les couches de GaN sont naturellement déformées en extension à température ambiante, et ce 15 en dépit de l'existence des couches intercalaires de nitrure d'Aluminium (AIN) dans la couche de GaN. Cette contrainte extensive résiduelle, après refroidissement, provoque lorsque l'épitaxie de GaN est réalisée sur tout le wafer (épitaxie dite pleine plaque ) une courbure importante du substrat entraînant, au delà d'une certaine épaisseur, des risques de fissuration des couches de GaN. On constate 20 que l'épitaxie localisée, limitées aux surfaces et zones préparées des motifs devant recevoir les couches AIN, permet également de réduire la courbure du substrat et de limiter la formation de fissures grâce à la relaxation des contraintes en bord de zone épitaxiée. 2.5 ST05-GR3-524

Claims (15)

Revendications
1. Procédé d'intégration d'un composant de type III-N, tel que du GaN, sur un substrat de silicium [001] ou [100] nominal, ledit procédé comportant les étapes : - disposition d'une texture (10) de zones élémentaires comportant chacune une surface individuelle, ladite texture comportant au moins une zone hôte (102, 103) destinée à accueillir un composant de type III-N ; - mise en place d'une couche de masquage (20) sur les zones non destinées à recevoir un composant de type III-V ; - préparation (30) locale de ou des zones hôtes de manière à générer en surface un domaine comportant un seul type de terrasse privilégié; - croissance (40) par épitaxie EJM (ou EPVOM) sur la ou les zones hôtes d'une couche intermédiaire de type AIN, suivie d'une structure à base de matériau III-N de manière à former une structure mono ù cristalline de qualité (410, 420, 430, 440); - suppression (50) de la couche de masquage présente sur les zones non destinées à recevoir un composant de type III- V ainsi que des couches polycristallines surjacentes (411, 421,431, 441) - intégration ultérieure de structures MOS/CMOS (60) sur les zones non hôtes.
2. Procédé selon la revendication 1 caractérisé en ce que ladite préparation de ou des zones hôtes comporte un recuit sous vide à haute température.
3. Procédé selon la revendication 1 caractérisé en ce que ladite préparation de ou des zones hôtes comporte une phase de stabilisation de marches bi-atomiques.
4. Procédé selon la revendication 1 caractérisé en ce que la ou les zones hôtes présente(nt) la forme d'une mésa carrée de 10x10 micromètre ou une mésa 30 rectangulaire dont les dimensions varient de 10x20 jusqu'à 10x100 micromètres.
5. Procédé selon la revendication 1 caractérisé en ce que la ou les zones hôtes présente(nt) la forme d'une mésa rectangulaire ou hexagonale. ST05-GR3-524 2908925 - 18 -
6. Procédé selon la revendication 1 caractérisé en ce que la ou les dites zones hôtes présente(nt) la forme d'une cavité ou d'un creux.
7. Procédé selon la revendication 6 caractérisé en ce que ledit creux présente une 5 surface de dimension de l'ordre de 10x100 micromètres.
8. Procédé selon la revendication 1 caractérisé en ce que la ou les dites zones hôtes présente(nt) sont dans un même plan, mais séparées les unes des autres par une tranchée.
9. Procédé selon la revendication 1 caractérisé en ce que la ou les dites zones hôtes présente(nt) une désorientation locale de manière à constituer des marches de hauteur bi-atomique. 15
10. Procédé selon l'une des revendication précédente caractérisé en ce que ledit composé III-V est du GaN ou un composé à base de GaN.
11 Circuit semi-conducteur basé sur un substrat de [001] ou [100] nominal, ledit circuit comportant : 20 - une texture composée de zones élémentaires comportant chacune une surface individuelle, ladite texture comportant au moins une zone hôte (102, 103) préparée localement de manière à présenter un seul type de terrasse privilégié, chaque zone hôte comportant au moins une couche AIN et une couche de composant de type III-V formant une hétéro structure ; 2s - des structures MOS/CMOS sur les zones non hôtes.
12. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes ont fait l'objet d'une préparation par un recuit sous vide à haute température.
13. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes ont subi une phase de stabilisation de marches bi-atomiques.
14. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes présente(nt) la forme d'une mésa carrée de 10x100 micromètres. ST05-GR3-524 10 2908925 - 19 - 15. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes présente(nt) la forme d'une mésa rectangulaire ou hexagonale. 5 16. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes présente(nt) la forme d'une cavité ou d'un creux. 17. Circuit selon la revendication 11 caractérisé en ce que ledit creux présente un surface de dimension de l'ordre de 10x100 micromètres. 18. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes présente(nt) sont dans un même plan mais séparées les unes des autres par une tranchée.
15 19. Circuit selon la revendication 11 caractérisé en ce que la ou lesdites zones hôtes présente(nt) une désorientation locale de manière à constituer des marches de hauteur bi-atomique. 20. Circuit selon la revendication 11 caractérisé en ce que ledit composé III-V est du 20 GaN ou composé à base de GaN. 21. Circuit selon l'une des revendications 20 caractérisé en ce que ledit composé GaN réalise une fonction opto-électronique ou d'électronique de puissance. 25 22. Diode Electroluminescente réalisée au moyen d'un substrat de silicium [001] nominal comportant : - une texture composée de zones élémentaires comportant chacune une surface individuelle, ladite texture comportant au moins une zone hôte (102, 103) préparée localement de manière à présenter un seul type de terrasse privilégié, chaque zone 30 hôte comportant au moins une couche AIN et une couche de composant GaN ; - des structures MOS/CMOS sur les zones non hôtes. ST05-GR3-524 10
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