FR2879858A1

FR2879858A1 - METHOD FOR CORRECTING THE PHASE TO BETWEEN TWO ENTRY SIGNALS OF A PHASE LOCKED LOOP AND ASSOCIATED DEVICE

Info

Publication number: FR2879858A1
Application number: FR0413434A
Authority: FR
Inventors: Sebastien Dedieu; Frederic Paillardet; Gerald Provins
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2004-12-16
Filing date: 2004-12-16
Publication date: 2006-06-23
Anticipated expiration: 2024-12-16
Also published as: US20060132245A1; FR2879858B1; US7265636B2

Abstract

Procédé de correction du déphasage entre deux signaux d'entrée (Fref, Fdiv) d'une boucle à verrouillage de phase comprenant une pompe de charge (PC) connectée à un filtre (FI). Préalablement à l'occurrence du premier des deux signaux d'entrée, on réalise une phase d'étalonnage dans laquelle on déconnecte l'entrée du filtre (FI) de la sortie de la pompe de charge (PC), on égalise la tension de sortie de la pompe de charge (PC) avec la tension d'entrée du filtre (FI) à une erreur près, les amplitudes des courants opposés circulant dans la pompe (PC) étant égales, puis lors des deux occurrences respectives des deux signaux d'entrée (Fref' Fdiv), on reconnecte l'entrée du filtre (FI) à la sortie de la pompe de charge (PC), on élabore respectivement deux signaux déphasés retardés (Frefr, Fdivr) par rapport aux signaux d'entrée (Fref, Fdiv), en réponse auxquels on provoque respectivement les coupures successives desdits deux courants opposés, avant de recommencer la phase d'étalonnage.A method of correcting the phase difference between two input signals (Fref, Fdiv) of a phase locked loop comprising a charge pump (PC) connected to a filter (FI). Prior to the occurrence of the first of the two input signals, a calibration phase is performed in which the input of the filter (FI) is disconnected from the output of the charge pump (PC), the voltage is equalized. output of the charge pump (PC) with the input voltage of the filter (FI) to an error, the amplitudes of the opposite currents flowing in the pump (PC) being equal, then at the two respective occurrences of the two signals of input (Fref 'Fdiv), the input of the filter (FI) is reconnected to the output of the charge pump (PC), two delayed phase-shifted signals (Frefr, Fdivr) are respectively produced with respect to the input signals ( Fref, Fdiv), in response to which the successive cuts of said two opposite currents are respectively caused before starting the calibration phase again.

Description

Procédé de correction du déphasage entre deux signaux d'entrée d'uneMethod of correcting the phase difference between two input signals of a

boucle à verrouillage de phase et dispositif associé. phase locked loop and associated device.

L'invention concerne la correction du déphasage entre deux signaux à l'aide d'une boucle à verrouillage de phase. The invention relates to correcting the phase difference between two signals by means of a phase-locked loop.

L'invention est avantageusement mais non limitativement utilisée pour des applications liées à la télévision numérique. The invention is advantageously, but not exclusively, used for applications related to digital television.

Une boucle à verrouillage de phase classique est constituée d'un discriminateur phase/fréquence connecté à une pompe de charge délivrant une tension à un oscillateur contrôlé en tension par l'intermédiaire d'un filtre. La tension de sortie de l'oscillateur est délivrée en entrée du discriminateur phase/fréquence par l'intermédiaire d'une boucle de rétroaction comprenant par exemple un diviseur par N. Le discriminateur phase/fréquence compare la phase d'un signal de référence qu'il reçoit en entrée et la phase du signal de sortie de l'oscillateur contrôlé en tension, dont la fréquence est divisée par le diviseur par N de la boucle de rétroaction. Dans une autre variante, la fréquence du signal de sortie de l'oscillateur peut également être transposée à l'aide d'un mixeur. Le signal de référence peut être par exemple, généré par un quartz ou par une autre boucle à verrouillage de phase. À l'issue de la comparaison, le discriminateur génère des impulsions de courant, dites impulsions positives et négatives , dont la différence est proportionnelle au déphasage. A conventional phase locked loop consists of a phase / frequency discriminator connected to a charge pump delivering a voltage to a voltage controlled oscillator via a filter. The output voltage of the oscillator is delivered at the input of the phase / frequency discriminator by means of a feedback loop comprising, for example, a divider by N. The phase / frequency discriminator compares the phase of a reference signal which it receives as input and the phase of the output signal of the voltage-controlled oscillator whose frequency is divided by the N-divider of the feedback loop. In another variant, the frequency of the output signal of the oscillator can also be transposed using a mixer. The reference signal may be, for example, generated by a quartz crystal or by another phase-locked loop. At the end of the comparison, the discriminator generates current pulses, called positive and negative pulses, the difference of which is proportional to the phase shift.

Quand l'impulsion positive est au niveau logique haut, le courant positif généré par la pompe de charge est délivré à la capacité du filtre connecté entre la pompe de charge et l'oscillateur contrôlé en tension, de manière que la tension de sortie du filtre augmente. When the positive pulse is logic high, the positive current generated by the charge pump is delivered to the capacitance of the filter connected between the charge pump and the voltage controlled oscillator, so that the output voltage of the filter increases.

Au contraire, lorsque l'impulsion négative est au niveau logique haut, le courant négatif de la pompe de charge est récupéré de la capacité du filtre, de manière que la tension de filtre diminue. On the contrary, when the negative pulse is at logic high, the negative current of the charge pump is recovered from the capacitance of the filter, so that the filter voltage decreases.

Lorsque les deux impulsions positives et négatives sont simultanément au niveau haut, les courants positifs et négatifs s'annulent, et aucun courant n'est alors délivré au filtre ni ne circule. Lorsque les deux impulsions positives et négatives sont au niveau logique bas, les sources de courant de la pompe de charge sont alors déconnectées. When both positive and negative pulses are simultaneously high, the positive and negative currents cancel each other out, and no current is delivered to the filter or circulates. When both positive and negative pulses are at the low logic level, the current sources of the charge pump are then disconnected.

Autrement dit, la pompe de charge et le filtre fonctionnent comme un convertisseur numérique/analogique. La pompe de charge produit deux courants de sortie similaires, un courant positif et un courant négatif. La pompe de charge reçoit un courant lorsque l'impulsion négative délivrée par le discriminateur phase/fréquence est à son niveau haut et délivre le même courant lorsque l'impulsion positive délivrée par le discriminateur basse fréquence est active. Aucun courant ne circule si les deux impulsions sont au même niveau logique, c'est-à-dire si les courants négatifs et positifs de la pompe de charge sont strictement égaux. In other words, the charge pump and filter function as a digital-to-analog converter. The charge pump produces two similar output currents, a positive current and a negative current. The charge pump receives a current when the negative pulse delivered by the phase / frequency discriminator is at its high level and delivers the same current when the positive pulse delivered by the low frequency discriminator is active. No current flows if the two pulses are at the same logic level, ie if the negative and positive currents of the charge pump are strictly equal.

Lorsque les fréquences des deux signaux, c'est-à-dire du signal de référence et du signal divisé, tendent à s'égaliser, les pulsations positives et négatives délivrées par le discriminateur deviennent de plus en plus proches et l'intégration réalisée par le filtre réduit la différence de phase à zéro. When the frequencies of the two signals, that is to say the reference signal and the divided signal, tend to equalize, the positive and negative pulses delivered by the discriminator become more and more close and the integration carried out by the filter reduces the phase difference to zero.

À cet instant, aucun signal n'est délivré par le discriminateur, et l'oscillateur contrôlé en tension est effectivement déconnecté. Cette situation est indésirable, puisque le gain total de la boucle à verrouillage de phase est réduit à zéro, et que l'on se retrouve alors dans une zone dite zone morte , à l'intérieur de laquelle la correction du déphasage n'est plus effectuée. At this time, no signal is delivered by the discriminator, and the voltage controlled oscillator is effectively disconnected. This situation is undesirable, since the total gain of the phase-locked loop is reduced to zero, and that one finds oneself then in a zone called dead zone, inside which the correction of the phase-shift is no longer performed.

La situation idéale consiste en une zone morte ponctuelle. Cependant, en pratique ce cas ne se réalise jamais étant donné que les temps de commutation des composants ne sont pas égaux et ont lieu en un temps donné. En réalité, la zone morte se prolonge donc sur une certaine durée. The ideal situation consists of a single dead zone. However, in practice this case is never realized since the switching times of the components are not equal and take place in a given time. In fact, the dead zone is therefore prolonged for a certain duration.

Pour prévenir cette situation critique, une première solution consiste à connecter une résistance de fuite d'une valeur prédéfinie, parallèlement au condensateur d'intégration du filtre. Cependant, une résistance dont la valeur est trop élevée implique un plus fort bruit de tension qui devient un bruit de phase en sortie de l'oscillateur contrôlé en tension. Cette solution n'est donc pas utilisable dans le cas des faibles déphasages entre les signaux d'entrée. To prevent this critical situation, a first solution consists in connecting a leakage resistor of a predefined value, in parallel with the filter integration capacitor. However, a resistor whose value is too high implies a higher voltage noise which becomes a phase noise at the output of the voltage controlled oscillator. This solution is therefore not usable in the case of small phase shifts between the input signals.

D'autre part, une résistance de fuite dont la valeur n'est pas assez importante, entraîne l'apparition de raies parasites de part et d'autre de la fréquence de la porteuse ( spurious , en langue anglaise). En effet, en diminuant la valeur de la résistance, le bruit est effectivement réduit, mais le courant circulant dans cette résistance est plus important. Ce courant intégré par la capacité Cf du filtre induit une modulation de la tension de filtre qui engendre une modulation de fréquence en sortie de l'oscillateur contrôlé en tension. On the other hand, a leakage resistor whose value is not important enough, causes the appearance of stray lines on either side of the frequency of the carrier (spurious, in English). Indeed, by decreasing the value of the resistance, the noise is effectively reduced, but the current flowing in this resistance is more important. This current integrated by the capacitance Cf of the filter induces a modulation of the filter voltage which generates a frequency modulation at the output of the voltage controlled oscillator.

Une autre solution consiste à introduire un retard au sein du discriminateur phase/fréquence. Dans ce cas, le principe consiste à faire basculer au niveau logique haut les impulsions positives et négatives délivrées par la pompe de charge lors des fronts respectifs du signal de référence et du signal divisé. Les impulsions positives et négatives repassent au niveau bas au bout d'un retard prédéterminé. Another solution is to introduce a delay within the phase / frequency discriminator. In this case, the principle consists of switching the positive and negative pulses delivered by the charge pump to the logic level up at the respective edges of the reference signal and the divided signal. The positive and negative pulses return to the low level after a predetermined delay.

Or durant le temps où les impulsions sont au niveau logique haut, les sources de courant de la pompe de charge conduisent. Les sources n'étant jamais exactement appareillées, leur différence génère un faible courant qui induit une modulation de la tension du filtre. De même que précédemment, ce phénomène se convertit en sortie de l'oscillateur contrôlé en tension en modulation de fréquence. However, during the time when the pulses are at the logic high level, the current sources of the charge pump drive. Since the sources are never exactly paired, their difference generates a weak current which induces a modulation of the filter voltage. As before, this phenomenon is converted into output of the controlled oscillator in voltage in frequency modulation.

En outre, chacune des solutions précédentes nécessite une période supplémentaire d'injection et/ou de retrait de courant, de qui engendre un bruit de tension du filtre supplémentaire. In addition, each of the preceding solutions requires an additional period of injection and / or withdrawal of current, which generates an additional filter voltage noise.

L'invention vise à apporter une solution à ces problèmes. The invention aims to provide a solution to these problems.

L'invention vise à améliorer la correction du déphasage entre deux signaux d'entrée d'une boucle à verrouillage de phase, notamment pour de faibles déphasages, tout en limitant les bruits parasites générés par les courants délivrés par la pompe de charge. The aim of the invention is to improve the phase shift correction between two input signals of a phase-locked loop, in particular for small phase-shifts, while limiting the spurious noise generated by the currents delivered by the charge pump.

A cet égard, selon un mode de mise en oeuvre de l'invention, il est proposé un procédé de correction du déphasage entre deux signaux d'entrée d'une boucle à verrouillage de phase comprenant une pompe de charge connectée à un filtre. In this regard, according to one embodiment of the invention, there is provided a method for correcting the phase difference between two input signals of a phase-locked loop comprising a charge pump connected to a filter.

Selon une caractéristique générale de ce mode de mise en oeuvre l'invention, préalablement à l'occurrence du premier des deux signaux d'entrée, on réalise une phase d'étalonnage dans laquelle on déconnecte l'entrée du filtre de la sortie de la pompe de charge, on égalise la tension de sortie de la pompe de charge avec la tension d'entrée du filtre à une erreur près, les amplitudes des courants opposés circulant dans la pompe étant égales, puis lors des deux occurrences respectives des deux signaux d'entrée, on reconnecte l'entrée du filtre à la sortie de la pompe de charge, on élabore respectivement deux signaux retardés par rapport aux signaux d'entrée, en réponse auxquels on provoque respectivement les coupures successives desdits deux courants opposés, avant de recommencer la phase d'étalonnage. According to a general characteristic of this embodiment of the invention, prior to the occurrence of the first of the two input signals, a calibration phase is performed in which the input of the filter of the output of the output is disconnected. charge pump, equalizes the output voltage of the charge pump with the input voltage of the filter to an error, the amplitudes of the opposite currents flowing in the pump being equal, and then at the two respective occurrences of the two signals of In the input, the input of the filter is reconnected to the output of the charge pump, respectively two signals delayed with respect to the input signals are produced, in response to which the successive cuts of the two opposite currents are respectively caused before starting again. the calibration phase.

En d'autres termes, les courants de la pompe de charge prennent une valeur non nulle à une valeur prédéterminée, jusqu'à ce que l'arrivée des deux signaux, le signal de référence et le signal issu du diviseur, provoque les coupures des deux sources de courant. Au contraire dans les solutions existantes de l'art antérieur, les courants sont préalablement nuls puis passent successivement à une valeur non nulle de façon à générer une impulsion. Cependant, étant donné que les valeurs de chaque courant ne peuvent pas être en pratique exactement identiques, la différence de courant engendre un bruit parasite. À l'inverse selon l'invention, comme les courants de la pompe de charge du dispositif prennent une valeur nulle à l'arrivée des deux signaux, le bruit parasite devient quasiment inexistant. In other words, the currents of the charge pump take a non-zero value at a predetermined value, until the arrival of the two signals, the reference signal and the signal from the divider, causes the cuts of the two sources of current. On the contrary, in the existing solutions of the prior art, the currents are previously zero and then pass successively to a non-zero value so as to generate a pulse. However, since the values of each current can not be exactly the same in practice, the difference in current generates a parasitic noise. Conversely according to the invention, as the currents of the charge pump of the device take a zero value at the arrival of the two signals, the parasitic noise becomes almost nonexistent.

Le procédé selon l'invention a pour avantage de limiter le bruit parasite dû à la différence entre les courants positifs et négatifs de la pompe de charge. En effet, les courants de la pompe de charge étant coupés à l'arrivée des signaux de référence et du diviseur, leur amplitude est nulle. En outre, étant donné qu'on n'utilise plus de résistance de fuite, des déphasages très faibles peuvent être corrigés, sans qu'il y ait d'apparition de raies parasites. The method according to the invention has the advantage of limiting the parasitic noise due to the difference between the positive and negative currents of the charge pump. Indeed, the currents of the charge pump being cut at the arrival of the reference signals and the divider, their amplitude is zero. In addition, since no more leakage resistance is used, very small phase shifts can be corrected, without the appearance of stray lines.

Le bruit est particulièrement atténué dans une bande de fréquence d'amplitude deux fois la fréquence de coupure de la pompe de charge, centrée autour de la fréquence porteuse. En d'autres termes le bruit de la pompe de charge est fortement abaissé. Noise is particularly attenuated in a frequency band of amplitude twice the cutoff frequency of the charge pump, centered around the carrier frequency. In other words the noise of the charge pump is greatly lowered.

La déconnexion et la connexion du filtre à la pompe de charge s'effectuent avantageusement progressivement en un temps 'Cr inférieur au retard des signaux déphasés retardés. The disconnection and the connection of the filter to the charge pump is advantageously advantageously progressively in a time Cr less than the delay of the delayed phase-shifted signals.

Cette connexion et déconnexion progressives du filtre à la pompe de charge permettent de limiter l'apparition de raies parasites de part et d'autre de la fréquence porteuse. This progressive connection and disconnection of the filter to the charge pump makes it possible to limit the appearance of stray lines on either side of the carrier frequency.

L'invention propose également selon un mode de réalisation, un dispositif de boucle à verrouillage de phase comprenant deux entrées pour recevoir deux signaux d'entrée, une pompe de charge connectée entre les deux entrées et un filtre. The invention also proposes, according to one embodiment, a phase-locked loop device comprising two inputs for receiving two input signals, a charge pump connected between the two inputs and a filter.

Selon une caractéristique générale de ce mode de réalisation, le dispositif comprend de préférence: des moyens d'étalonnage aptes à être activés par un signal d'activation et désactivés par un signal de désactivation, et aptes à égaliser la tension de sortie de la pompe de charge avec la tension d'entrée du filtre à une erreur près ainsi que les amplitudes des courants opposés circulant dans la pompe, et des moyens de commande comprenant une cellule de retard pour délivrer deux signaux retardés à partir des signaux d'entrée, un bloc de commande apte en présence des deux signaux retardés à délivrer respectivement et successivement deux signaux de coupure à la pompe de charge pour provoquer respectivement les coupures successives des deux courants opposés, un bloc d'activation/désactivation apte à délivrer le signal d'activation préalablement à chaque occurrence du premier des deux signaux et le signal de désactivation après lesdites coupures. According to a general characteristic of this embodiment, the device preferably comprises: calibration means adapted to be activated by an activation signal and deactivated by a deactivation signal, and able to equalize the output voltage of the pump charging with the input voltage of the filter to an error as well as the amplitudes of the opposite currents flowing in the pump, and control means comprising a delay cell for delivering two delayed signals from the input signals, a control block capable, in the presence of the two delayed signals, of respectively respectively and successively delivering two cut-off signals to the charge pump for respectively causing the successive cuts of the two opposite currents, an activation / deactivation block able to deliver the activation signal; prior to each occurrence of the first of the two signals and the deactivation signal after said cuts.

Selon un mode de réalisation, les moyens d'étalonnage sont intégrés à la pompe de charge et comprennent un amplificateur dont les entrées positive et négative sont respectivement reliées au noeud de sortie de la pompe de charge et à l'entrée du filtre, et un interrupteur commandé par le signal d'activation. According to one embodiment, the calibration means are integrated with the charge pump and comprise an amplifier whose positive and negative inputs are respectively connected to the output node of the charge pump and to the input of the filter, and a switch controlled by the activation signal.

Les moyens d'étalonnage comprennent de préférence un interrupteur commandé par le signal de désactivation et un interrupteur commandé par l'un des signaux de coupure, lesdits interrupteurs étant aptes à connecter et déconnecter la sortie de l'amplificateur à l'entrée de commande de la source de courant négative. The calibration means preferably comprise a switch controlled by the deactivation signal and a switch controlled by one of the cut-off signals, said switches being able to connect and disconnect the output of the amplifier to the control input of the source of negative current.

Selon un mode de réalisation, le bloc d'activation/désactivation est connecté de préférence à l'entrée de la pompe de charge et peut comprendre un premier discriminateur phase/fréquence et un module de contrôle des fronts apte à délivrer les signaux d'activation et de désactivation. According to one embodiment, the activation / deactivation block is preferably connected to the input of the charge pump and may comprise a first phase / frequency discriminator and a fronts control module capable of delivering the activation signals. and deactivation.

Selon un mode de réalisation, la pompe de charge comprend un premier transistor monté en source de courant, apte à délivrer le premier courant et connecté entre une tension d'alimentation et la sortie de la pompe de charge, l'entrée de commande du transistor étant reliée par l'intermédiaire d'un premier interrupteur à la tension d'alimentation et d'un deuxième interrupteur à une source de courant commandable, les deux interrupteurs étant commandés par l'un des signaux de coupure. According to one embodiment, the charge pump comprises a first transistor mounted as a current source, capable of delivering the first current and connected between a supply voltage and the output of the charge pump, the control input of the transistor being connected via a first switch to the supply voltage and a second switch to a controllable current source, the two switches being controlled by one of the cut-off signals.

Selon un mode de réalisation, la pompe de charge comprend un deuxième transistor monté en source de courant, apte à délivrer le deuxième courant et connecté entre la sortie de la pompe de charge et la masse, l'entrée de commande étant reliée à la masse par l'intermédiaire d'un interrupteur commandé par l'autre signal de coupure. According to one embodiment, the charge pump comprises a second transistor mounted as a current source, capable of delivering the second current and connected between the output of the charge pump and the ground, the control input being connected to ground. via a switch controlled by the other cut-off signal.

Selon un mode de réalisation, la cellule de retard comprend deux modules distincts aptes à élaborer deux retards différents pour chacun des signaux d'entrée. According to one embodiment, the delay cell comprises two separate modules able to develop two different delays for each of the input signals.

Selon un mode de réalisation, la cellule de retard comprend deux modules distincts aptes à élaborer les retards de chacun des signaux d'entrée, l'un des retards étant fixe et l'autre étant ajustable. According to one embodiment, the delay cell comprises two distinct modules able to develop the delays of each of the input signals, one of the delays being fixed and the other being adjustable.

Selon un mode de réalisation, le premier transistor est de préférence un transistor PMOS. According to one embodiment, the first transistor is preferably a PMOS transistor.

Selon un mode de réalisation, le deuxième transistor est de préférence un transistor NMOS. According to one embodiment, the second transistor is preferably an NMOS transistor.

D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels: - la figure 1 décrit un mode de réalisation de l'invention; - la figure 2 décrit un mode de réalisation d'un moyen de commande selon l'invention; la figure 3 illustre très schématiquement un mode de réalisation d'une pompe de charge selon l'invention, et notamment des moyens d'étalonnage; la figure 4 représente un schéma fonctionnel d'un moyen de commande; -la figure 5 représente un chronogramme du fonctionnement durant les trois premières phases du dispositif selon l'invention; - les figures 6a, 6b, 6c illustrent les différents états de la pompe de charge durant les trois premières phases représentées sur le chronogramme de la figure 5; -la figure 7 illustre le chronogramme de fonctionnement du dispositif selon l'invention durant les dernières phases; - les figures 8a, 8b et 8c illustrent l'état de la pompe de charge durant les dernières phases de fonctionnement du dispositif selon l'invention; - la figure 9 illustre plus en détail le mode de réalisation de l'invention représenté sur la figure 1; - la figure 10 représente le chronogramme de fonctionnement du dispositif selon le mode de réalisation représenté sur la figure 9; -la figure 11 représente un autre mode de réalisation selon l'invention; et la figure 12 représente un autre mode de réalisation de l'invention. Other advantages and characteristics of the invention will appear on examining the detailed description of embodiments and implementations, in no way limiting, and the accompanying drawings, in which: FIG. 1 describes an embodiment of the invention; FIG. 2 describes an embodiment of a control means according to the invention; FIG. 3 very schematically illustrates an embodiment of a charge pump according to the invention, and in particular calibration means; Fig. 4 shows a block diagram of a control means; FIG. 5 represents a chronogram of the operation during the first three phases of the device according to the invention; FIGS. 6a, 6b, 6c illustrate the different states of the charge pump during the first three phases represented on the timing diagram of FIG. 5; FIG. 7 illustrates the operating chronogram of the device according to the invention during the last phases; FIGS. 8a, 8b and 8c illustrate the state of the charge pump during the last phases of operation of the device according to the invention; Figure 9 illustrates in greater detail the embodiment of the invention shown in Figure 1; - Figure 10 shows the timing of operation of the device according to the embodiment shown in Figure 9; FIG. 11 represents another embodiment according to the invention; and Figure 12 shows another embodiment of the invention.

La figure 1 illustre un exemple de réalisation d'un dispositif DIS de correction du déphasage entre deux signaux d'entrée d'une boucle à verrouillage de phase selon l'invention. Le dispositif DIS comprend un moyen de commande MC recevant en entrée une fréquence de référence Fref. La fréquence de référence Fref peut être générée par exemple par un quartz ou encore par une autre boucle à verrouillage de phase connectée en amont du dispositif DIS. FIG. 1 illustrates an exemplary embodiment of a DIS device for correcting the phase shift between two input signals of a phase-locked loop according to the invention. The device DIS comprises a control means MC receiving as input a reference frequency Fref. Fref reference frequency can be generated for example by a quartz or by another phase locked loop connected upstream of the DIS device.

Pour des applications de télévision numérique, Fref peut être par exemple de l'ordre de 2,7MHz. For digital television applications, Fref can be for example of the order of 2.7MHz.

Le moyen de commande MC génère en sortie trois signaux, un d'activation qui est dans cet exemple un signal de commutation Sc., un signal dit positif SP et un signal dit négatif SN. The control means MC generates three output signals, an activation signal which is in this example a switching signal Sc, a so-called positive signal SP and a negative signal SN.

Un inverseur (non représenté) permet d'obtenir à partir du signal SCOm un signal de désactivation Scomqui est le complémentaire du signal Scom. An inverter (not shown) makes it possible to obtain from the signal SCOm a deactivation signal Scom which is the complement of the signal Scom.

Les trois signaux Sc., SP et SN sont délivrés à une pompe de charge PC connectée au moyen de commande MC. La pompe de charge PC délivre alors un courant IPe qui intégré par la capacité Cf du filtre fournit la tension de commande de l'oscillateur VCO. Ce dernier délivre alors un signal de sortie à une fréquence F. L'oscillateur contrôlé en tension VCO est par ailleurs rebouclé sur le moyen de commande MC par l'intermédiaire d'un diviseur par N DIV qui délivre au moyen de commande MC un signal divisé FdiV. The three signals Sc, SP and SN are delivered to a charge pump PC connected to the control means MC. The charge pump PC then delivers a current IPe which integrated by the capacitance Cf of the filter supplies the control voltage of the oscillator VCO. The latter then delivers an output signal at a frequency F. The voltage controlled oscillator VCO is also looped back onto the control means MC via an DIV divider DIV which delivers to the control means MC a signal divided FdiV.

On se réfère à présent à la figure 2, qui décrit plus précisément la structure du moyen de commande MC. Le moyen de commande MC reçoit en entrée le signal de référence Fref ainsi que le signal issu du diviseur par N de la boucle de retour Fd;V. Les deux signaux Fref et Fd;V sont délivrés à un bloc d'activation/désactivation BAD et plus particulièrement à un premier discriminateur phase/fréquence PFD1 inclus dans le bloc d'activation/désactivation BAD. Le bloc d'activation/désactivation BAD délivre en sortie le signal de commutation S.Om. Son fonctionnement sera décrit plus en détail ci-après. Referring now to Figure 2, which more specifically describes the structure of the control means MC. The control means MC receives as input the reference signal Fref and the signal from the divider by N of the feedback loop Fd; V. The two signals Fref and Fd; V are delivered to an activation / deactivation block BAD and more particularly to a first phase / frequency discriminator PFD1 included in the activation / deactivation block BAD. The activation / deactivation block BAD outputs the S.Om switching signal. Its operation will be described in more detail below.

Le moyen de commande MC comprend également une cellule de retard CR qui reçoit en entrée les deux signaux Fref et Fd;V. La cellule de retard CR délivre en sortie deux signaux Frefr et Fdivr correspondant aux deux signaux d'entrée Fref et Fd;V retardés d'un retard prédéterminé 'rd. La détermination de la valeur du retard sera expliquée plus en détail ciaprès. The control means MC also comprises a delay cell CR which receives as input the two signals Fref and Fd; V. The delay cell CR outputs two signals Frefr and Fdivr corresponding to the two input signals Fref and Fd; V delayed by a predetermined delay 'rd. The determination of the value of the delay will be explained in more detail below.

Le moyen de commande MC comprend un bloc de commande PFD2 qui est ici un deuxième discriminateur phase/fréquence recevant en entrée les deux signaux retardés Frefr et Fdivr. À partir de ces deux signaux, le discriminateur PFD2 élabore les deux signaux de commande, respectivement positif SP et négatif SN. Le fonctionnement du discriminateur PFD2 sera décrit plus en détail ci- après. The control means MC comprises a PFD2 control block which is here a second phase / frequency discriminator receiving as input the two delayed signals Frefr and Fdivr. From these two signals, the discriminator PFD2 elaborates the two control signals, respectively positive SP and negative SN. The operation of the PFD2 discriminator will be described in more detail below.

Les signaux de commande SP et SN et le signal de commutation Sc. sont délivrés à la pompe de charge PC représentée sur la figure 3. La pompe de charge comprend deux sources de courant, respectivement positive IDP et négative IDN, aptes à délivrer deux courants opposés. La source de courant positive IDP est formée d'un transistor PMOS dont la source est connectée à une tension continue Vcc et le drain à la source de courant négative IDN. La grille du transistor PMOS IDP est reliée par l'intermédiaire d'un interrupteur Il, à un générateur de courant Gn0 formé dans cet exemple d'une source de courant IO et d'un transistor TGnO. L'interrupteur Il est commandé par le signal de commande positif SP et peut être réalisé à l'aide d'un transistor MOS tout comme les autres interrupteurs cités ci-après. The control signals SP and SN and the switching signal Sc are delivered to the charge pump PC shown in FIG. 3. The charge pump comprises two current sources, respectively positive IDP and negative IDN, capable of delivering two currents. opposed. The positive current source IDP is formed of a PMOS transistor whose source is connected to a DC voltage Vcc and the drain to the source of negative current IDN. The gate of the PMOS transistor IDP is connected via a switch 11, to a current generator Gn0 formed in this example of a current source IO and a transistor TGnO. The switch It is controlled by the positive control signal SP and can be realized using a MOS transistor just like the other switches listed below.

Plus précisément la source de courant IO est ici connectée entre la masse et la source du transistor TGnO, ladite source étant rebouclée sur la grille du transistor TGnO. More precisely the current source IO is here connected between the ground and the source of the transistor TGnO, said source being looped back onto the gate of the transistor TGnO.

La source de tension négative IDN de la pompe de charge PC est réalisée dans cet exemple à l'aide d'un transistor NMOS. Le drain du transistor IDN est connecté au drain du transistor IDP. La tension commune aux deux transistors est notée V1) . Par ailleurs, la source du transistor IDN est reliée à la masse GND. The negative voltage source IDN of the charge pump PC is realized in this example with the aid of an NMOS transistor. The drain of the IDN transistor is connected to the drain of the IDP transistor. The voltage common to the two transistors is denoted V1). Moreover, the source of the IDN transistor is connected to GND ground.

Les sources de courant peuvent également être réalisées en ajoutant une résistance (non représentée) entre la source des transistors IDP et IDN et la tension d'alimentation de façon à diminuer encore le bruit parasite. The current sources can also be realized by adding a resistor (not shown) between the source of the IDP and IDN transistors and the supply voltage so as to further reduce the spurious noise.

Une autre façon connue de l'homme de métier pour réaliser les sources de courant de la pompe de charge consiste à ajouter un transistor MOS (non représenté) entre chaque drain des transistors IDP et IDN ou seulement entre le drain de l'un des deux transistors et le noeud au potentiel Vpc, ce qui ajoute une résistance drain-source supplémentaire. Cependant ce transistor peut limiter la dynamique du potentiel Vp,. La pompe de charge PC comprend également un moyen de calibration Mea,. Celui- ci comprend un amplificateur opérationnel AMP avec un gain A. L'entrée positive de l'amplificateur AMP est connectée à la tension Vp,. L'entrée négative est, quant à elle, reliée à l'entrée du filtre FI. Another way known to one skilled in the art for producing the current sources of the charge pump is to add a MOS transistor (not shown) between each drain of the IDP and IDN transistors or only between the drain of one of the two transistors and the potential node Vpc, which adds additional drain-source resistance. However, this transistor can limit the dynamics of the potential Vp. The PC charge pump also includes Mea calibration means. This includes an AMP operational amplifier with a gain A. The positive input of the amplifier AMP is connected to the voltage Vp. The negative input is, in turn, connected to the input of the IF filter.

La sortie de l'amplificateur opérationnel AMP est reliée à la grille du transistor IDN par l'intermédiaire d'un premier transistor I3 commandé par le complémentaire du signal de commutation Scom, et par un deuxième interrupteur I4 commandé par l'opposé du signal de commande négatif SN. Un condensateur C. est connecté entre les deux interrupteurs I3 et I4 et la masse GND. En outre, un interrupteur I5 commandé par le signal de commande négatif SN et parallèle à la capacité C. relie la grille du transistor IDN à la masse GND. The output of the operational amplifier AMP is connected to the gate of the transistor IDN via a first transistor I3 controlled by the complement of the switching signal Scom, and by a second switch I4 controlled by the opposite of the signal. SN negative control. A capacitor C. is connected between the two switches I3 and I4 and the ground GND. In addition, a switch I5 controlled by the negative control signal SN and parallel to the capacitor C. connects the gate of the IDN transistor GND ground.

Le noeud commun aux deux sources de courant IDP et IDN est relié au filtre FI par l'intermédiaire d'un interrupteur I6 commandé par le signal de commutation Scom. La tension à l'entrée du filtre FI est notée Vf. The node common to the two current sources IDP and IDN is connected to the filter IF via a switch I6 controlled by the switching signal Scom. The voltage at the input of the IF filter is denoted Vf.

On peut schématiser le fonctionnement et l'action du moyen de calibration Mea, par le schéma fonctionne] de la figure 4. La tension d'entrée du filtre FI, Vf est délivrée à un premier comparateur CMP1. The operation and action of the calibration means Mea can be schematized by the functional diagram of FIG. 4. The input voltage of the filter FI, Vf is delivered to a first comparator CMP1.

On y soustrait alors la tension de drain commun des deux sources de courant de la pompe de charge, V1. À la tension résultante obtenue AV, on ajoute un offset E engendré par l'amplificateur AMP. On multiplie alors la valeur OVE par le gain de l'amplificateur A, puis par les caractéristiques de gain Gm et de résistance drain/source rds du transistor IDN, de façon à obtenir la tension Vpc. It then subtracts the common drain voltage of the two current sources of the charge pump, V1. At the resulting voltage obtained AV, an offset E generated by the amplifier AMP is added. One then multiplies the value OVE by the gain of the amplifier A, then by the characteristics of gain Gm and resistance drain / source rds of the transistor IDN, so as to obtain the voltage Vpc.

On se rapporte à présent à la figure 5, dont le chronogramme illustre plus précisément le fonctionnement du moyens de commande MC et de la pompe de charge PC et en particulier du moyen de calibration Mea,. Referring now to FIG. 5, the timing diagram illustrates more precisely the operation of the control means MC and the charge pump PC and in particular the Mea calibration means.

Durant la première phase Pl, les signaux Fref et Fd;V sont délivrés en entrée de la boucle à verrouillage de phase. Dans cet exemple, le signal Fref est en avance par rapport au signal Fd;V. Il existe donc un déphasage 4)e entre les deux signaux d'entrée Fref et Fd;V. During the first phase P1, the signals Fref and Fd; V are delivered at the input of the phase-locked loop. In this example, the signal Fref is in advance with respect to the signal Fd; V. There is therefore a phase shift 4) e between the two input signals Fref and Fd; V.

À la réception du premier signal, ici Fref, on connecte progressivement la pompe de charge PC au filtre FI en fermant l'interrupteur 16 qui était initialement ouvert. Les deux noeuds aux potentiels respectifs Vp, et Vf sont ainsi lentement connectées. Cependant, le courant délivré par la pompe de charge PC ne circule pas dans le filtre FI tant que la connexion n'est pas complètement établie, tel que représenté sur la figure 6a illustrant l'état de la pompe de charge PC durant la phase P1. Les courants IDN et IDP étant égaux, la tension de grille du transistor IDN a préalablement été étalonnée, de façon que la tension VP, soit égale à la tension Vf. De cette façon, on élimine le désappariement entre les deux sources de courant pouvant apparaître lorsque l'interrupteur 16 est fermé, et ce quel que soit la tension Vpe. De plus, pour des fréquences en dessous de la fréquence d'étalonnage, l'étalonnage permet d'égaliser le bruit basse fréquence pour les deux sources de courant. On receipt of the first signal, here Fref, progressively connects the PC charge pump to the IF filter by closing the switch 16 which was initially open. The two nodes at respective potentials Vp, and Vf are thus slowly connected. However, the current delivered by the charge pump PC does not flow in the filter IF until the connection is completely established, as shown in FIG. 6a illustrating the state of the charge pump PC during the phase P1 . Since the IDN and IDP currents are equal, the gate voltage of the IDN transistor has previously been calibrated, so that the voltage VP is equal to the voltage Vf. In this way, it eliminates the mismatch between the two sources of current that can occur when the switch 16 is closed, and whatever the voltage Vpe. In addition, for frequencies below the calibration frequency, the calibration makes it possible to equalize the low frequency noise for the two current sources.

On se rapporte à nouveau à la figure 5 pour la deuxième phase P2. Durant cette phase P2, on déconnecte l'amplificateur AMP en ouvrant l'interrupteur I3. La tension de la grille du transistor IDN est alors stockée dans le condensateur Cm. Ensuite, l'interrupteur 16 permet de faire circuler suffisamment de courant lorsque la tension de commande SCOM de l'interrupteur 16 est supérieure à une tension donnée fonction de la technologie utilisée et notamment la tension de seuil des transistors utilisés. Referring again to Figure 5 for the second phase P2. During this phase P2, the amplifier AMP is disconnected by opening the switch I3. The voltage of the gate of the transistor IDN is then stored in the capacitor Cm. Then, the switch 16 makes it possible to circulate enough current when the control voltage SCOM of the switch 16 is greater than a given voltage depending on the technology used and in particular the threshold voltage of the transistors used.

La connexion entre la sortie de la pompe de charge PC et du filtre FI est alors établie. Étant donné que les tensions VP, et Vf sont égales, aucun courant ne circule à travers l'interrupteur I6, comme indiqué sur la figure 6b illustrant la phase P2. Par ailleurs, les deux sources de courant IDN et IDP étant étalonnées, aucun bruit de fréquence inférieure à la fréquence d'étalonnage n'est injectée dans le filtre FI. The connection between the output of the charge pump PC and the filter IF is then established. Since the voltages VP, and Vf are equal, no current flows through the switch I6, as shown in Figure 6b illustrating the phase P2. Furthermore, since both IDN and IDP current sources are calibrated, no frequency noise below the calibration frequency is injected into the IF filter.

La phase P3, représentée sur la figure 5, démarre à la réception du premier signal retardé, dans cet exemple Frefr. On déconnecte alors la source de courant associée au signal retardé Frefr, c'est-à-dire IDP. Phase P3, shown in FIG. 5, starts on receipt of the first delayed signal, in this example Frefr. The current source associated with the delayed Frefr signal, that is to say IDP, is disconnected.

Comme représenté sur la figure 6c, illustrant la phase P3, le courant circule alors de la pompe de charge PC vers le filtre FI. As shown in FIG. 6c, illustrating the phase P3, the current then flows from the charge pump PC to the filter IF.

On se réfère à présent à la figure 7, dont le chronogramme figure notamment la phase P4 du fonctionnement du dispositif DIF. Cette phase débute à la réception du deuxième signal retardé, dans cet exemple Fd;vr. On déconnecte alors la seconde source de courant, ici IDN, comme on peut le voir sur la figure 8a. Il n'y a alors plus ni courant, ni bruit à la sortie de la pompe de charge PC. Reference is now made to FIG. 7, the chronogram of which notably shows the phase P4 of the operation of the device DIF. This phase starts on receipt of the second delayed signal, in this example Fd; vr. Then disconnects the second current source, here IDN, as can be seen in Figure 8a. There is no current or noise at the output of the PC charge pump.

Comme illustré sur la figure 7, on entame alors l'ouverture de l'interrupteur I6. La déconnexion est effective au début de la phase P5. Durant cette phase, on reconnecte également l'amplificateur AMP au condensateur CM, comme on peut le voir sur la figure 8b illustrant du fonctionnement de la pompe de charge PC à l'étape P5. As illustrated in FIG. 7, the opening of the switch I6 is then started. The disconnection is effective at the beginning of the P5 phase. During this phase, the amplifier AMP is also reconnected to the capacitor CM, as can be seen in FIG. 8b illustrating the operation of the charge pump PC in step P5.

À l'issue de la phase P5, on se retrouve à nouveau dans la phase d'étalonnage P1, telle qu'illustrée sur la figure 8c. On reconnecte alors la grille du transistor TGnO au transistor IDP, ainsi que la grille du transistor IDN à la sortie de l'amplificateur AMP. At the end of the P5 phase, we find ourselves again in the calibration phase P1, as illustrated in FIG. 8c. The gate of the transistor TGnO is then reconnected to the IDP transistor, as is the gate of the IDN transistor at the output of the amplifier AMP.

De façon à éviter les raies parasites ( spurious ) dans le spectre fréquentiel du fait de l'ouverture et de la fermeture de l'interrupteur I6, on élabore le retard 'cd des signaux retardés Frefr et Fdivr, pour minimiser les injections de charge dans le condensateur CF. In order to avoid the spurious lines in the frequency spectrum due to the opening and closing of the switch I6, delay delay cd of the delayed signals Frefr and Fdivr are prepared to minimize the charge injections in the frequency spectrum. the capacitor CF.

Le temps id est calculé de façon que 'Cd=tri-Et. 2r correspond au temps d'ouverture et de fermeture de l'interrupteur I6, et Et correspond à un laps de temps supplémentaire. ir est calculé de manière à minimiser les effets d'injection de charge et à réduire la circulation du courant dans le condensateur Cf par les capacités parasites drain-source et grille-source lorsque les transistors sont bloqués. Le délai Er permet de s'assurer que l'interrupteur 16 est bien fermé lors de la comparaison des signaux retardés Frefr et Fdivr. The time id is calculated so that 'Cd = tri-And. 2r corresponds to the opening and closing time of the switch I6, and And corresponds to an additional period of time. ir is calculated so as to minimize the charge injection effects and to reduce the current flow in the capacitor Cf by the parasitic drain-source and gate-source capacitances when the transistors are off. The delay Er makes it possible to ensure that the switch 16 is closed when comparing the delayed signals Frefr and Fdivr.

Dans cet exemple, le temps ir est calculé à l'aide du rapport des capacités du condensateur de grille du transistor MOS réalisant l'interrupteur 16 et du condensateur Cf du filtre FI, de manière à respecter les contraintes définies ci-dessus. In this example, the time ir is calculated using the capacitance ratio of the gate capacitor of the MOS transistor performing the switch 16 and the capacitor Cf of the IF filter, so as to meet the constraints defined above.

Par exemple, pour une fréquence de référence Fref de 2,7MHz, 'rd est de l'ordre de 20 ns. For example, for a reference frequency Fref of 2.7MHz, rd is of the order of 20 ns.

On se rapporte à présent à la figure 9, qui décrit plus en détail le moyen de commande MC, et plus particulièrement les discriminateurs phase/fréquence PFD1 et PFD2. Referring now to Figure 9, which describes in more detail the control means MC, and more particularly the phase / frequency discriminators PFD1 and PFD2.

Chacun des discriminateurs PFD1 et PFD2 comprend deux bascules, respectivement B11, B12 et B21, B22, dont les sorties sont rebouclées par l'intermédiaire d'une porte logique ET , respectivement PLI et PL2, les sorties desdites portes logiques étant chacune connectées à une cellule de retard, respectivement CRpfdl et CRpfdl. Les cellules de retard CRpfdl et CRpfd2 de chaque discriminateur phase/fréquence sont connectées aux entrées de remise à zéro RS respectives des bascules. Les temps de retard associés aux cellules de retard CRpfdl et CRpfd2 sont respectivement tpfdsw et tpfdud. Each of the PFD1 and PFD2 discriminators comprises two flip-flops, respectively B11, B12 and B21, B22, the outputs of which are looped back via an AND logic gate, PL1 and PL2, respectively, the outputs of said logic gates being each connected to a digital gate. delay cell, respectively CRpfdl and CRpfdl. The delay cells CRpfd1 and CRpfd2 of each phase / frequency discriminator are connected to the respective reset inputs RS of the flip-flops. The delay times associated with the delay cells CRpfd1 and CRpfd2 are respectively tpfdsw and tpfdud.

Les bascules B11 et B12 du discriminateur phase/fréquence PFD1 reçoivent en entrée respectivement les signaux Fref et Fd;V. The flip-flops B11 and B12 of the phase / frequency discriminator PFD1 respectively receive the signals Fref and Fd; V.

Les bascules B21 et B22 du discriminateur PFD2 reçoivent en entrée respectivement les signaux retardés Frefr et Fd;vr, correspondant respectivement aux signaux Fref et Fd;V retardés d'un temps 'td par la cellule de retard CR. Elles délivrent en sortie les signaux de commande SP et SN par l'intermédiaire de deux inverseurs respectivement INV21 et INV22. Flip-flops B21 and B22 of the PFD2 discriminator respectively receive the delayed signals Frefr and Fd; vr, respectively corresponding to the signals Fref and Fd; V delayed by a time td by the delay cell CR. They output the control signals SP and SN via two inverters INV21 and INV22, respectively.

Par ailleurs, le discriminateur phase/fréquence PFD1 comprend un module de contrôle des fronts MCF connecté à la sortie des bascules B11 et B12. Le module de contrôle des fronts MCF permet de délivrer le signal de commutation S. tout en contrôlant les temps de montée et de descente du signal, pour que ces derniers soient égaux à un temps ir. In addition, the phase / frequency discriminator PFD1 comprises an MCF edge control module connected to the output of the flip-flops B11 and B12. The MCF edge control module makes it possible to deliver the switching signal S. while controlling the rise and fall times of the signal, so that the latter are equal to a time ir.

Comme on peut le voir sur le chronogramme de la figure 10, les temps Tr et Td sont déterminés de façon que Td=Tr+Et, et les temps tpfdud et 'pfdsw sont déterminés de façon que td+tpfdud > tir+tpfdswÉ Cette relation permet de garantir que le signal de commutation Sc. soit bien repassé à l'état bas lorsque les signaux de commande SN et SP passent à l'état haut. As can be seen in the timing diagram of FIG. 10, the times Tr and Td are determined so that Td = Tr + Et, and the times tpfdud and 'pfdsw are determined so that td + tpfdud> shot + tpfdswÉ This relation ensures that the switching signal Sc. is well ironed down when the control signals SN and SP go high.

On se réfère à présent à la figure 11, qui représente une variante du mode de réalisation représenté sur la figure 9. Dans cette variante, la cellule de retard CR comprend deux sous-cellules de retard CRI et CR2,respectivement associées aux signaux Fref et Fd;V. Chacune de ces cellules de retard permet de retarder leurs signaux d'entrée d'un retard distinct tid, et td2. Cependant, cette différence de retard peut créer une variation de phase entre les signaux Fref et Fd;V. Cette différence engendre un temps additionnel durant lequel l'interrupteur I6 est fermé, les sources de courant IDN et IDP étant actives. Ce temps additionnel crée du bruit parasite supplémentaire. Referring now to FIG. 11, which represents a variant of the embodiment shown in FIG. 9. In this variant, the delay cell CR comprises two delay subcells CRI and CR2 respectively associated with the signals Fref and fd; V. Each of these delay cells makes it possible to delay their input signals by a distinct delay tid, and td2. However, this delay difference can create a phase variation between the signals Fref and Fd; V. This difference generates an additional time during which the switch I6 is closed, the current sources IDN and IDP being active. This additional time creates additional noise.

La figure 12 illustre une autre variante du mode de réalisation représenté sur la figure 9. La cellule de retard CR comprend deux sous- cellules de retard CRlf et CR2V. Chacune de ces cellules de retard reçoit des signaux KFref et KFd;V correspondant aux signaux Fref et Fdiv multipliés par un coefficient K. Les signaux KFref et KFd;V sont également délivrés à deux diviseurs par K, DIVK11 et DIVK12, délivrant en sortie les signaux de référence Fref et de division Fd;V à destination des bascules B11 et B12 du discriminateur phase/fréquence PFD1. FIG. 12 illustrates another variant of the embodiment shown in FIG. 9. The delay cell CR comprises two delay sub-cells CRlf and CR2V. Each of these delay cells receives signals KFref and KFd; V corresponding to the signals Fref and Fdiv multiplied by a coefficient K. The signals KFref and KFd; V are also delivered to two divisors by K, DIVK11 and DIVK12, outputting the reference signals Fref and division Fd; V to the flip-flops B11 and B12 of the phase / frequency discriminator PFD1.

Chacune des sous-cellules de retard CRlf et CR2, sont associées à des temps de retard distincts, id, et ide, tels que 2d,=1/KxFref, et ide=1/KxFd;v. Ainsi, étant donné que Fd;v est variable, le temps;2 est variable. Par contre, le temps 'td, est fixe. Lorsque la fréquence de référence Fref est égale à la fréquence du diviseur Fd;V, alors 'td, est égal à td2. Il est alors possible d'améliorer la stabilité de la boucle à verrouillage de phase de ce mode de réalisation en ajoutant un retard dans la boucle de rétroaction (non représenté). Each of the CRlf and CR2 delay subcells are associated with distinct delay times, id, and ide, such that 2d, = 1 / KxFref, and ide = 1 / KxFd; v. Thus, since Fd; v is variable, the time; 2 is variable. On the other hand, the time 'td, is fixed. When the reference frequency Fref is equal to the frequency of the divider Fd; V, then 'td, is equal to td2. It is then possible to improve the stability of the phase locked loop of this embodiment by adding a delay in the feedback loop (not shown).

Claims

A method for correcting the phase difference between two input signals (Freight, Fdiv) of a phase-locked loop comprising a charge pump (PC) connected to a filter (FI), characterized in that prior to the the occurrence of the first of the two input signals, a calibration phase is performed in which the filter input (FI) is disconnected from the output of the charge pump (PC), and the output voltage of the charge pump (PC) with the filter input voltage (FI) to one error, the amplitudes of the opposite currents flowing in the pump (PC) being equal, then at the two respective occurrences of the two input signals ( Fref, FdI), the input of the filter (FI) is reconnected to the output of the charge pump (PC), two delayed signals (Frefr, Fd Vr) are respectively developed with respect to the input signals (Freq, Fdiv ), in response to which the successive cuts of said two opposite currents are respectively caused. s, before starting the calibration phase again.

2. Method according to claim 1, characterized in that the disconnection and the connection of the filter (FI) to the charge pump (PC) is carried out progressively in a time 'Cr less than the delay of delayed phase-shifted signals.

A phase-locked loop device comprising two inputs for receiving two input signals (Fref, Fdiv), a charge pump (PC) connected between the two inputs and a filter (FI), characterized in that it comprises calibration means (Mcal) able to be activated by an activation signal (Scom) and deactivated by a deactivation signal (Scom), and able to equalize the output voltage of the charge pump (PC) with the input voltage of the filter (FI) to an error as well as the amplitudes of the opposite currents flowing in the pump (PC), and control means (MC) comprising a delay cell (CR) for delivering two signals delayed (Frefr, FdIvr) from the input signals (Fref, Fdiv), a control block (PFD2) capable, in the presence of the two delayed signals (Frefr, Fdivr), respectively to deliver two successive cut-off signals (SN, SP) to the charge pump (PC) to respectively the successive two currents, an activation / deactivation block (ADB) capable of delivering the activation signal (Scom) before each occurrence of the first of the two signals and the deactivation signal (Scom) after said cuts.

4. Device according to claim 3, characterized in that the calibration means are integrated in the charge pump (PC) and comprise an amplifier (AMP) whose positive and negative inputs are respectively connected to the output node of the charge pump (PC) and at the filter inlet (FI), and a switch (I6) controlled by the activation signal (Scom).

5. Device according to claim 4, characterized in that the calibration means (Mcal) comprises a switch (13) controlled by the deactivation signal (Scom) and a switch (I4) controlled by one of the signals of cutoff (SN), said switches being able to connect and disconnect the output of the amplifier (AMP) to the control input of the negative current source (IDN).

6. Device according to claim 5, characterized in that the activation / deactivation block (BAD) is connected to the input of the charge pump (PC) and comprises a first phase / frequency discriminator (PFD1) and a Fronts control module (MCF) capable of delivering the activation (Scom) and deactivation (Scom) signals.

7. Device according to claim 6, characterized in that the control block is connected to the input of the charge pump (PC) and comprises a second phase / frequency discriminator (PFD2) connected at the output of the delay cell. (CR).

8. Device according to claim 7, characterized in that the charge pump (PC) comprises a first transistor (IDP) mounted as a current source, adapted to deliver the first current and connected between a supply voltage (Vcc). and the output of the charge pump (PC), the control input of the transistor (IDP) being connected via a first switch (I2) to the supply voltage (Vcc) and a second switch (I2) to a controllable current source (I0), both switches being controlled by one of the breaking signals (SP).

9. Device according to claim 8, characterized in that the charge pump (PC) comprises a second transistor (IDN) mounted as a current source, capable of delivering the second current and connected between the output of the charge pump ( PC) and the ground (GND), the control input being connected to ground (GND) via a switch (I5) controlled by the other breaking signal (SN).

10. Device according to any one of claims 3 to 9, characterized in that the delay cell (CR) comprises two modules (CRI, CR2) separate able to develop two different delays (i ,, i2) for each of input signals.

11. Device according to any one of claims 3 to 10, characterized in that the delay cell (CR) comprises two separate modules (CRIE, CR2v) able to develop the delays (Tif, i2v) of each of the signals d one of the delays being fixed and the other being adjustable.

12. Device according to any one of claims 8 to 11, characterized in that the first transistor (IDP) is a PMOS transistor.

13. Device according to any one of claims 9 to 12, characterized in that the second transistor (IDN) is an NMOS transistor.