FR2879014A1 - Dispositif de traitement de l'information comprenant un dispositif de memoire remanente, dispositif de memoire remanente et procedes pour ceux-ci - Google Patents

Abstract

Un dispositif de traitement de l'information (100) comprend un dispositif de mémoire rémanente (120) et met en oeuvre des procédés pour ceux-ci. Le dispositif de mémoire rémanente (120) délivre en sortie un signal indiquant à un dispositif externe si oui ou non une commande suivante peut être exécutée sans interruption de traitement. Le signal peut être basé sur le fait que oui ou non le dispositif de mémoire rémanente (120) est en train d'exécuter une commande lorsque la commande suivante est reçue.

Description

La présente invention concerne de façon générale un dispositif de

traitement de l'information et un procédé pour celui-ci, et, plus particulièrement, un dispositif de traitement de l'information comprenant un dispositif de

mémoire rémanente, un dispositif de mémoire rémanente et des procédés pour ceux-ci.

Des circuits de traitement de l'information comprenant un processeur peuvent avoir besoin d'un code de programme pour fonctionner. Le code de programme peut être mémorisé dans une mémoire. Des types classiques de mémoire qui peuvent mémoriser un code de programme comprennent une mémoire morte (ROM) et une mémoire vive (RAM). Des données peuvent être seulement lues à partir de la mémoire morte, et elles ne peuvent pas être écrites dans la mémoire morte.

Des données peuvent être écrites et/ou lues dans des dispositifs de mémoire vive. Contrairement à une mémoire morte, des données mémorisées dans un dispositif de mémoire vive peuvent être perdues lorsqu'une alimentation de la mémoire vive est interrompue (par exemple, du fait de la mise hors tension du circuit de traitement de l'information) .

Des dispositifs de mémoire rémanente peuvent combiner les avantages de dispositifs de mémoire vive et de dispositifs de mémoire morte, en permettant à des données d'être écrites et/ou lues dans le dispositif de mémoire rémanente, tandis que le dispositif de mémoire rémanente peut également conserver son contenu mémorisé lorsqu'une alimentation est interrompue.

Dans une mémoire rémanente classique (par exemple, une mémoire flash du type NON-OU), une opération de lecture peut durer approximativement 100 nanosecondes, une opération de programmation peut nécessiter plusieurs centaines de microsecondes, et un cycle d'effacement pour un bloc (ou, autrement dit, un secteur) peut durer plusieurs millisecondes.

Un dispositif de traitement de l'information classique peut comprendre un processeur avec une fonction de traitement "pipeline". Il peut être difficile pour le processeur d'achever une tâche lors d'un cycle unique d'un signal d'horloge, parce qu'une opération d'écriture ou d'effacement d'un dispositif de mémoire rémanente, qui peut comprendre un code de programme, peut avoir un temps de traitement plus long que le cycle d'horloge unique. En d'autres termes, un arrêt de traitement pipeline peut se produire lorsque le processeur doit attendre la mémoire d'un dispositif de mémoire (par exemple, un dispositif de mémoire rémanente), contrairement à ce qui se passe lors de la progression dans des instructions "en pipeline" sans arrêt.

Lorsque le processeur nécessite que la mémoire effectue des opérations de lecture ou d'écriture pendant qu'une mémoire exécute une opération d'écriture, un fonctionnement correct du processeur peut ne pas être certain, car la mémoire peut ne pas tenir compte de la demande du processeur. Ces erreurs de traitement peuvent être désignées sous le nom de "détériorations" de données.

Les dispositifs de mémoire classiques peuvent comporter une capacité à effectuer tout à la fois une opération de lecture et d'écriture en même temps, ce qui peut être désigné sous le nom de mode de "lecture pendant l'écriture". Une mémoire comprenant le mode de "lecture pendant l'écriture" peut effectuer une opération de lecture en même temps qu'une operation d'écriture, et le temps requis pour effectuer tout à la fois une opération de lecture et une opération d'écriture peut par conséquent être réduit. La mise en oeuvre du mode de "lecture pendant l'écriture" peut nécessiter différents circuits périphériques incorporés dans le dispositif de mémoire (par exemple, le dispositif de mémoire rémanente), et le motif de configuration du dispositif de mémoire peut nécessiter des modifications (par exemple, pour s'adapter aux circuits périphériques requis). De plus, les circuits périphériques additionnels peuvent nécessiter une puissance additionnelle par rapport aux dispositifs de mémoire sans les circuits périphériques additionnels, et une opération de lecture et/ou une opération d'écriture peut être affectée par du bruit (par exemple, du fait de la puissance additionnelle requise) qui peut interférer avec la fonction de mémoire (augmentant, par exemple, le risque de détériorations de données).

Un exemple de forme de réalisation de la présente invention est un dispositif de mémoire rémanente comprenant un dispositif de commande pour délivrer en sortie au moins un signal à un dispositif externe, le signal au nombre d'au moins un indiquant si un groupement de cellules de mémoire exécutant une première commande est disponible pour exécuter une deuxième commande, la première commande étant une commande d'écriture.

Un autre exemple de forme de réalisation de la présente invention est un dispositif de traitement de l'information comprenant une unité de processeur, un dispositif de mémoire rémanente comprenant un groupement de cellules de mémoire, un générateur d'horloge pour générer un signal d'horloge, la génération du signal d'horloge s'arrêtant en réponse à un signal d'invalidation d'horloge, et un dispositif de commande pour activer le signal d'invalidation d'horloge lorsque le groupement de cellules de mémoire n'est pas disponible pour exécuter une première commande reçue à partir de l'unité de processeur.

Un autre exemple de forme de réalisation de la présente invention est un procédé pour commander un dispositif de mémoire rémanente, comprenant les étapes consistant à recevoir une première commande sur un dispositif de mémoire rémanente et à délivrer en sortie au moins un signal à un dispositif externe, le signal au nombre d'au moins un indiquant que la première commande peut être exécutée lorsque le dispositif de mémoire rémanente n'est pas en train d'exécuter une deuxième commande, et à indiquer que la première commande ne peut pas être exécutée lorsque le dispositif de mémoire rémanente est en train d'exécuter la deuxième commande.

Un autre exemple de forme de réalisation de la présente invention est un procédé pour le traitement, comprenant les étapes consistant à transmettre une première commande à un dispositif de mémoire rémanente à partir d'une unité de processeur avant que le dispositif de mémoire rémanente ait achevé l'exécution d'une opération d'écriture et à interrompre un fonctionnement de l'unité de processeur en réponse à au moins un signal reçu à partir du dispositif de mémoire rémanente, le signal au nombre d'au moins un indiquant que le dispositif de mémoire rémanente ne peut pas exécuter la première commande tant que l'exécution de l'opération d'écriture n'a pas été achevée.

La présente invention apparaîtra de façon plus évidente grâce à la description en détail d'exemples de formes de réalisation de celle-ci en se référant aux dessins joints, dans lesquels: La figure 1 illustre un schéma général d'un dispositif de traitement de l'information selon un exemple de forme de réalisation de la présente invention.

La figure 2 illustre un schéma de circuits d'un exemple 25 de forme de réalisation du dispositif de commande de mode de la figure 1.

La figure 3 illustre un exemple de diagramme de minutage pour le dispositif de traitement de l'information de la figure 1.

La figure 4 illustre un autre exemple de diagramme de minutage de signaux pour le dispositif de traitement de l'information de la figure 1.

La figure 5 illustre un schéma général d'un autre dispositif de traitement de l'information 200 selon un 35 exemple de forme de réalisation de la présente invention.

La figure 6 illustre un organigramme d'un processus selon un exemple de forme de réalisation de la présente invention.

La figure 7 illustre un organigramme d'un autre 5 processus selon un autre exemple de forme de réalisation de la présente invention.

Ci-après, des exemples de formes de réalisation de la présente invention vont être décrits en détail en se référant aux dessins joints.

Dans les figures, les mêmes numéros de référence sont utilisés pour désigner les mêmes éléments dans tous les dessins.

La figure 1 illustre un schéma général d'un dispositif de traitement de l'information 100 selon un exemple de 15 forme de réalisation de la présente invention.

Si l'on se réfère à la figure 1, le dispositif de traitement de l'information 100 peut comprendre une unité de processeur 110 et/ou un dispositif de mémoire rémanente 120.

Dans un autre exemple de forme de réalisation de la présente invention, le dispositif de traitement de l'information 100 peut être réalisé à l'aide d'un quelconque dispositif comprenant une unité de processeur et un dispositif de mémoire rémanente. Par exemple, le dispositif de traitement de l'information 100 peut comprendre un système d'ordinateur, une carte à puce, un assistant numérique personnel (Personal Digital Assistant ou PDA), un téléphone portable, etc. Dans un autre exemple de forme de réalisation de la présente invention, le dispositif de mémoire rémanente 120 peut comprendre une mémoire morte programmable effaçable électriquement (EEPROM), une mémoire morte programmable électriquement (EPROM) et/ou une mémoire flash. Les dispositifs de mémoire rémanente ne peuvent pas perdre les données mémorisées dans la mémoire lorsque l'alimentation électrique délivrée à ceux-ci est interrompue et/ou coupée.

L'unité de processeur 110 peut comprendre une mémoire de code 111, un dispositif de commande de mode 112, un processeur 113, et/ou un générateur d'horloge 114. Chacun parmi la mémoire de code 111, le dispositif de commande de mode 112, le processeur 113 et/ou le générateur d'horloge 114 peuvent être connectés les uns aux autres par l'intermédiaire d'un bus de données et/ou d'un bus d'adresse.

La mémoire de code 111 peut mémoriser un code de programme qui peut être traité dans le processeur 113. Le dispositif de commande de mode 112 peut verrouiller une commande de programme PGM délivrée à partir du processeur 113 en fonction d'un état de fonctionnement (par exemple, en fonction du fait qu'une exécution d'instruction est disponible) du dispositif de mémoire rémanente 120.

Dans un autre exemple de forme de réalisation de la présente invention, bien que le dispositif de commande de mode 112 ait été décrit ci-dessus comme verrouillant la commande de programme PGM, il peut également verrouiller des ordres de commande de mémoire (par exemple, une commande d'effacement) qui peuvent être exécutés à l'intérieur d'un cycle d'horloge.

La figure 2 illustre un schéma de circuits d'un exemple de forme de réalisation du dispositif de commande de mode 25 112 de la figure 1.

Si l'on se réfère à la figure 2, le dispositif de commande de mode 112 peut comprendre des premier et deuxième circuits de bascule 150 et 151, un circuit logique 152, et une porte ET 153. La porte ET 153 peut recevoir un signal d'horloge CLK, un signal d'occupation WBUSY, un signal d'écriture BWRITE, et un signal de commande M CTRL, et peut délivrer en sortie un signal d'horloge M_CLK. Le premier circuit de bascule 150 peut verrouiller un signal de commande de programme P_PGM venant du processeur 113 en réponse au signal d'horloge M_CLK. Le premier circuit de bascule 150 peut être remis à zéro en réponse à un signal de remise à zéro RESET. Le circuit logique 152 peut délivrer en sortie un signal d'impulsion en réponse au signal d'horloge CLK, au signal d'occupation WBUSY, au signal d'écriture BWRITE, et/ou au signal de commande M_CTRL. Le signal de commande M_CTRL peut être activé lorsque le dispositif de commande de mode 112 est sélectionné par le processeur 113. Le deuxième circuit de bascule 151 peut verrouiller une sortie du premier circuit de bascule 150 en réponse au signal d'impulsion délivré en sortie du circuit logique 152, et peut délivrer en sortie un signal de commande de programme PGM. Le circuit de bascule 151 peut être remis à zéro lors d'un front descendant du signal d'occupation WBUSY qui peut être reçu à partir du dispositif de mémoire rémanente 120. Le signal de commande de programme PGM reçu à partir du dispositif de commande de mode 112 peut être délivré en sortie au dispositif de mémoire rémanente 120.

Dans un autre exemple de forme de réalisation de la présente invention, si l'on se réfère à la figure 1, le processeur 113 peut lire et exécuter en séquence un code de programme mémorisé dans la mémoire de code 111. Le générateur d'horloge 114 peut générer un signal d'horloge CLK qui peut être utilisé par la mémoire de code 111, le dispositif de commande de mode 112, le processeur 113, et/ou tout autre dispositif auquel il est connecté. Le générateur d'horloge 114 peut arrêter la génération du signal d'horloge CLK lorsqu'un signal d'invalidation d'horloge CLK_DSAB venant du dispositif de mémoire rémanente 102 est activé (ou, autrement dit, établi à un premier niveau logique). Le générateur d'horloge 114 peut régénérer le signal d'horloge CLK lorsqu'un signal de réveil d'horloge CLK_WK est activé.

Dans un autre exemple de forme de réalisation de la présente invention, le processeur 110 peut délivrer en sortie des signaux de commande PGM, ERA (effacement), BWRITE, le signal d'horloge CLK, et/ou un signal de sélection de pastille CS au dispositif de mémoire rémanente 120.

Dans un autre exemple de forme de réalisation de la présente invention, le dispositif de mémoire rémanente 120 peut exécuter des opérations de lecture/écriture/effacement en fonction d'un signal de commande (par exemple, le signal de commande de programme PGM, une commande d'effacement ERA, le signal d'horloge CLK, le signal de sélection de pastille CS, le signal d'écriture BWRITE, un signal de données DAT, un signal d'adresse ADR venant de l'unité de processeur 110, etc.).

Bien que le dispositif de mémoire rémanente décrit 120 puisse comprendre deux bancs de mémoire 121 et 122, on doit comprendre que le nombre des bancs n'est pas limité à deux bancs de mémoire, et qu'au contraire, n'importe quel nombre de bancs de mémoire peut être inclus dans d'autres exemples de formes de réalisation de la présente invention.

Dans un autre exemple de forme de réalisation de la présente invention, si l'on se réfère à la figure 1, chacun des bancs de mémoire 121 et 122 peut comprendre des données, et des cellules de mémoire qui sont agencées en rangées et en colonnes. Le dispositif de mémoire rémanente 120 peut comprendre un premier décodeur X 128 pour sélectionner des rangées du banc-0 121, un premier décodeur Y 123 pour sélectionner des colonnes de celui-ci, et un premier amplificateur de détection 125 pour détecter et amplifier des données mémorisées dans une cellule de mémoire du banc-0 121 (appelé, d'une autre façon, "mémoire de données 121" et/ou "banc de mémoire 121") qui peut être sélectionnée par les premiers décodeurs X et Y 128 et 125. Le dispositif de mémoire rémanente 120 peut également comprendre un deuxième décodeur X 131 pour sélectionner des rangées du banc-1 122 (appelé, d'une autre façon, "mémoire de données 122" et/ou "banc de mémoire 122"), un deuxième décodeur Y 124 pour sélectionner des colonnes de celui-ci, et un deuxième amplificateur de détection 127 pour détecter et amplifier des données mémorisées dans une cellule de mémoire du banc-1 122 sélectionnée par les deuxièmes décodeurs X et Y 131 et 127.

Dans un autre exemple de forme de réalisation de la présente invention, un générateur de haute tension 130 peut générer et délivrer en sortie des tensions plus élevées (par exemple, supérieures à un seuil requis pour des opérations telles que l'écriture de données, la lecture de données, l'effacement de données, etc.) vers ou à partir des bancs 121 et 122. Une mémoire tampon d'écriture 126 peut mémoriser temporairement des données devant être écrites dans les bancs 121 et 122. Un générateur de haute tension et une mémoire tampon d'écriture peuvent être inclus dans le dispositif de mémoire rémanente 102, de telle sorte que les bancs 121 et 122 puissent utiliser tout à la fois le générateur de haute tension et la mémoire tampon d'écriture.

Dans un autre exemple de forme de réalisation de la présente invention, un premier dispositif de commande 129 peut commander des premier et deuxième décodeurs X et Y 128 et 123, la mémoire tampon d'écriture 126, et le générateur de haute tension 130, en réponse à un signal de commande venant d'un dispositif de commande de séquence d'écriture 139 et/ou à un signal d'adresse venant d'un premier sélecteur d'adresse 133, de telle sorte que des données DAT venant de l'unité de processeur 110 puissent être mémorisées dans le banc-0 121. Un deuxième dispositif de commande 132 peut commander les premiers décodeurs X et Y 131 et 124, la mémoire tampon d'écriture 126, et le générateur de haute tension 130, de telle sorte que, en réponse à un signal de commande venant d'un dispositif de commande de séquence d'écriture 139 et/ou à un signal d'adresse venant d'un deuxième sélecteur d'adresse 138, des données DAT venant de l'unité de processeur 110 puissent être mémorisées dans le banc-1 122.

Dans un autre exemple de forme de réalisation de la présente invention, si l'on se réfère à la figure 1, des première et deuxième mémoires tampon d'adresse de lecture 134 et 136 et des première et deuxième mémoires tampon d'adresse d'écriture 135 et 137 peuvent mémoriser un signal d'adresse ADR reçu à partir de l'unité de processeur 110. Le premier sélecteur d'adresse 133 peut délivrer en sortie le signal d'adresse mémorisé dans l'une ou l'autre des premières mémoires tampon d'adresse de lecture et d'écriture 134 et 135 au premier dispositif de commande 129. Le deuxième sélecteur d'adresse 138 peut délivrer le signal d'adresse mémorisé dans l'une ou l'autre des deuxièmes mémoires tampon d'adresse de lecture et d'écriture 136 et 137 au deuxième dispositif de commande 132.

Dans un autre exemple de forme de réalisation de la présente invention, le dispositif de commande de séquence d'écriture 139 peut générer des signaux de commande pour commander les premier et deuxième sélecteurs d'adresse 133 et 138 et/ou les premier et deuxième dispositifs de commande 129 et 132, en réponse à au moins un signal de commande (par exemple, PGM, ERA, et BWRITE, le signal de sélection de pastille CS, un signal de confirmation CONF, le signal d'horloge CLK venant de l'unité de processeur 110, etc.). Le dispositif de commande de séquence d'écriture 139 peut de plus activer (ou, autrement dit, établir au premier niveau logique) un signal d'occupation WBUSY tandis que des données sont écrites dans le banc-0 121 et/ou le banc-1 121. Le signal d'occupation WBUSY peut être reçu par un dispositif de commande d'état 140 et/ou par le dispositif de commande de mode 112 de l'unité de processeur 110.

Le dispositif de commande d'état 140 peut générer un signal d'invalidation d'horloge CLK DSAB et/ou un signal de réveil d'horloge CLK_WK pour commander le générateur d'horloge 114 de l'unité de processeur 110 en réponse au signal de commande au nombre d'au moins un (par exemple, PGM, ERA, et BWRITE, venant de l'unité de processeur 110, le signal d'occupation WBUSY venant du dispositif de commande de séquence d'écriture 139, etc.).

La figure 3 illustre un exemple de diagramme de minutage pour le dispositif de traitement de l'information 100 de la figure 1. Dans cet exemple, une unité de processeur 110 peut délivrer en sortie une commande de programme à un dispositif de mémoire rémanente 120 durant une opération de programmation dans le dispositif de mémoire rémanente 120.

Dans un autre exemple de forme de réalisation de la présente invention, si l'on se réfère à la figure 3, lorsqu'il est détecté qu'une commande lue à partir de la mémoire de code 111 est une commande de programme PPGM, le processeur 113 peut délivrer en sortie un signal d'adresse pour le dispositif de commande de mode 112 au bus d'adresse. Lorsque le dispositif de commande 112 est sélectionné par le processeur 113, un signal de commande M CLK peut être activé. Lorsque le signal de commande M _CLK est activé, le circuit logique 152 peut délivrer en sortie un signal d'impulsion (par exemple, lorsque le signal d'occupation WBUSY est à un deuxième niveau logique). Le deuxième circuit de bascule 151 peut délivrer en sortie un signal verrouillé par le premier circuit de bascule 150 sous la forme d'un signal de programme PGM lors du front descendant du signal d'horloge CLK en réponse au signal d'impulsion venant du circuit logique 152.

Dans un autre exemple de forme de réalisation de la présente invention, lorsque le signal de sélection de pastille CS est activé, une adresse d'écriture et des données peuvent être chargées sur le bus d'adresse et le bus de données, respectivement, et peuvent être accessibles au dispositif de mémoire rémanente 120 (par exemple, par l'intermédiaire des bus respectifs). L'adresse d'écriture peut servir à désigner un banc de mémoire (par exemple le 2879014 12 banc-0 121). Un signal d'adresse ADR venant de l'unité de processeur 110 peut être mémorisé dans une mémoire tampon de d'adresse d'écriture 135 du dispositif de mémoire rémanente 120.

Un code de programme et des données peuvent être chargés sur le bus d'adresse et le bus de données, de façon à valider par conséquent le processeur 113 pour exécuter une commande suivante. Le processeur 113 peut à nouveau délivrer en sortie le signal d'adresse pour sélectionner le dispositif de commande de mode 112. Le dispositif de commande de mode 112 peut transmettre un signal de confirmation CONF au dispositif de mémoire rémanente 120 en réponse au signal d'adresse venant du processeur 113.

Si l'on se réfère à la figure 3, à l'instant A, lorsque le signal de confirmation CONF est appliqué au dispositif de mémoire rémanente 120 à partir de l'unité de processeur 110, une opération de programmation peut commencer. Le dispositif de commande de séquence d'écriture 139 peut activer le signal d'occupation WBUSY. Le premier sélecteur d'adresse 133 peut délivrer en sortie l'adresse, qui peut être mémorisée dans la première mémoire tampon d'adresse d'écriture 135, au premier dispositif de commande 129. En conséquence, une opération de programmation pour le banc-0 121 peut être exécutée sous la commande du premier dispositif de commande 129. Lorsque le signal d'occupation WBUSY est dans un état actif, le dispositif de commande de mode 112 peut retarder la sortie du code de programme suivant à partir du processeur 113. Après que le dispositif de mémoire rémanente 120 ait exécuté l'opération de programmation, l'unité de processeur 110 peut recevoir et traiter le code de programme suivant à partir de la mémoire de code 111.

Si l'on se réfère à la figure 3, à l'instant B, lorsque le dispositif de mémoire rémanente 120 exécute (par exemple, effectue l'opération de lecture/écriture) l'opération de programmation pour le banc-0 121, la commande de programme suivante P-PGM venant du processeur 113 peut être verrouillée dans le premier circuit de bascule 150 de la figure 2.

Dans l'intervalle entre l'instant B et l'instant C, le processeur 113 peut délivrer en sortie une adresse d'écriture au dispositif de mémoire rémanente 120, et peut valider le signal de sélection de pastille CS.

A l'instant C, le dispositif de commande d'état 140 peut activer le signal d'occupation WBUSY lorsque le signal de sélection de pastille CS est activé. Lorsque le signal d'écriture BWRITE est au premier niveau logique (par exemple, un niveau logique bas, un niveau logique haut, etc.) , le dispositif de commande d'état 140 peut activer un signal d'invalidation d'horloge CLK_DSAB. Lorsque le dispositif de mémoire rémanente 120 exécute une opération d'écriture et que chacun parmi le signal de sélection de pastille CS et le signal d'écriture BWRITE sont activés, un signal d'invalidation d'horloge CLKDSAB, qui peut suspendre une opération pour le processeur 113, peut être activé indépendamment du fait qu'une adresse d'écriture ADR désigne le banc-0 121 ou le banc-1 122.

Dans l'intervalle entre l'instant C et l'instant D, lorsque l'opération de programmation pour le banc-0 121 est achevée, le dispositif de commande de séquence d'écriture 139 peut établir le signal d'occupation WBUSY au deuxième niveau logique (par exemple, un niveau logique haut, un niveau logique bas, etc.). Le dispositif de commande de séquence d'écriture 139 peut de plus activer le signal de réveil d'horloge CLK_WK. Le deuxième circuit de bascule 151 du dispositif de commande de mode 112 peut être remis à zéro en réponse au signal d'occupation WBUSY. En résultat, le signal de programme PGM peut être au deuxième niveau logique.

A l'instant D, le dispositif de commande d'état 140 peut être au deuxième niveau logique lors du front descendant du signal d'horloge CLK. Comme le signal d'occupation WBUSY peut être au deuxième niveau logique, le dispositif de commande de mode 112 peut délivrer en sortie un signal verrouillé par le premier circuit de bascule 150 sous la forme du signal de programme PGM. Ensuite, le dispositif de mémoire rémanente 120 peut exécuter l'opération de programmation.

Pendant que le dispositif de mémoire rémanente 120 exécute une opération d'écriture, le dispositif de mémoire rémanente 120 peut délivrer en sortie un signal d'information CLKDSAB (par exemple, à un dispositif externe) indiquant si une commande reçue peut être exécutée. Lorsque le signal d'information CLK DSAB est validé (par exemple, établi soit au premier niveau logique, soit au deuxième niveau logique), l'unité de traitement 110 du dispositif de traitement de l'information peut interrompre un fonctionnement du processeur 113, de façon à empêcher par conséquent un mauvais fonctionnement du processeur 113 (par exemple, dû à une détérioration de données). Dans un exemple, lorsque la commande reçue est une commande d'écriture, le dispositif de commande de mode 112 de l'unité de processeur 110 peut verrouiller la commande d'écriture reçue. Le dispositif de mémoire rémanente 120 peut achever l'exécution d'une première opération d'écriture, et le dispositif de commande de mode 112 peut transmettre la commande d'écriture reçue au dispositif de mémoire rémanente 120. Le dispositif de commande de mode 112 peut verrouiller la deuxième commande d'écriture de façon à empêcher une deuxième commande d'une séquence de traitement "pipeline" d'être perdue lorsque le fonctionnement du processeur 113 s'interrompt.

La figure 4 illustre un autre exemple de diagramme de minutage de signaux pour le dispositif de traitement de l'information 100 de la figure 1. Dans cet exemple, l'unité de processeur peut délivrer en sortie en séquence une commande d'écriture et une commande de lecture au banc-0 121 de mémoire du dispositif de mémoire rémanente 120. De plus, dans cet exemple, le diagramme de minutage de la figure 4 est identique au diagramme de minutage de la figure 3 jusqu'à l'instant E de la figure 4 et/ou l'instant A de la figure 3. Par conséquent, la figure 4 va à présent être décrite en se référant au fonctionnement après l'instant E. On peut également supposer, dans cet exemple, qu'une adresse d'écriture désigne une mémoire du banc-0 121.

Si l'on se réfère à la figure 4, à l'instant F, le signal de sélection de pastille CS peut être établi au premier niveau logique. Lorsque le signal d'occupation WBUSY venant du dispositif de commande de séquence d'écriture 139 est au premier niveau logique et que le signal d'écriture BWRITE estau deuxième niveau logique, le dispositif de commande d'état 140 peut confirmer une adresse de lecture d'entrée ADR. Comme la cellule de mémoire du banc-0 121 peut mémoriser une commande de programme précédente, le dispositif de commande d'état 140 peut activer le signal d'invalidation d'horloge CLK DSAB de façon à suspendre un fonctionnement du processeur 113 lorsque l'adresse de lecture ADR désigne le banc-0 121. D'une autre façon, lorsque l'adresse de lecture ADR désigne le banc-1 122, le dispositif de mémoire rémanente 120 peut effectuer une opération de lecture pour le banc-1 122 simultanément à une opération de programmation (par exemple, une opération d'écriture/lecture/effacement) pour le banc-0 121.

Dans l'intervalle entre l'instant F et l'instant G, l'exécution de l'opération de programmation pour le banc-0 121 peut être achevée. Le dispositif de commande de séquence d'écriture 139 peut établir le signal d'occupation WBUSY au deuxième niveau logique, et peut établir le signal de réveil d'horloge CLK_WK au premier niveau logique. Le deuxième circuit de bascule 151 du dispositif de commande de mode 112 peut être remis à zéro en réponse au signal d'occupation WBUSY. Le signal de programmation PGM peut être établi au deuxième niveau. L'adresse de lecture ADR (par exemple, reçue à partir d'un bus d'adresse) peut être mémorisée dans la première adresse de lecture 134.

A l'instant G, le dispositif de commande d'état 140 peut établir le signal d'invalidation d'horloge CLK_DSAB au deuxième niveau logique lors du front descendant du signal d'horloge CLK. Le générateur d'horloge 114 peut régénérer le signal d'horloge CLK. Le processeur 113 peut fonctionner en synchronisme vis-à-vis du signal d'horloge CLK.

Le dispositif de commande de séquence d'écriture 139 peut informer le premier sélecteur d'adresse 133 de l'achèvement d'une opération d'écriture, et le premier sélecteur d'adresse 133 peut délivrer en sortie l'adresse de lecture mémorisée dans la première mémoire tampon d'adresse de lecture 134 au premier dispositif de commande 129. Le premier dispositif de commande 129 peut établir le premier amplificateur de détection 125 de façon à détecter des données mémorisées dans une cellule de mémoire désignée par une adresse de lecture reçue à partir du premier sélecteur d'adresse 133. Les données détectées par le premier amplificateur de détection 125 peuvent être délivrées en sortie à l'unité de processeur 110.

Par conséquent, en réponse à une commande d'écriture venant de l'unité de processeur 110, le dispositif de mémoire rémanente 120 peut interrompre la génération d'horloge du générateur d'horloge 114 (par exemple, lorsqu'une adresse de lecture pour exécuter une opération de lecture pour le banc-0 121 est transmise au dispositif de mémoire rémanente 120 pendant que le dispositif de mémoire rémanente 120 exécute une opération d'écriture pour le banc-0 121), de façon à suspendre par conséquent le fonctionnement du processeur 113. Lorsque l'opération d'écriture est achevée, le dispositif de mémoire rémanente 120 lit des données mémorisées dans une adresse de lecture et peut délivrer en sortie les données à l'unité de processeur 110.

Le dispositif de mémoire rémanente 120 peut exécuter une opération d'écriture (par exemple, en réponse à une commande d'écriture venant de l'unité de processeur 110) pour le banc-0 121 et/ou à une opération de lecture pour le banc-1 121. Par conséquent, le dispositif de mémoire rémanente 120 peut exécuter une opération de lecture pour le banc-1 122 simultanément à une opération d'écriture pour le banc-0 121 sans interrompre le fonctionnement du processeur 113.

De plus, bien que les exemples décrits ci-dessus illustrent une opération d'écriture qui est exécutée sur le banc-1 122 et une opération de lecture sur le banc-0 122, on comprend que l'une ou l'autre d'une commande d'écriture ou d'une commande de lecture peut être exécutée simultanément sur l'un ou l'autre des bancs de mémoire 122. Par conséquent, lorsqu'une commande d'écriture et une commande de lecture sont programmées pour l'exécution sur un même banc, le dispositif de mémoire rémanente 120 peut suspendre le fonctionnement du processeur 113. D'une autre façon, lorsqu'une commande d'écriture et une commande de lecture sont programmées pour l'exécution sur des bancs différents, les commandes de lecture et d'écriture peuvent être exécutées en même temps.

Dans un autre exemple de forme de réalisation de la présente invention, si l'on se réfère au dispositif de traitement de l'information 100 de la figure 1, un code de programme peut être mémorisé dans une mémoire de code de l'unité de processeur 110, et des données peuvent être mémorisées dans les bancs 121 et 122 du dispositif de mémoire rémanente 120. La figure 4 illustre un autre exemple de forme de réalisation, illustrant un diagramme de minutage comprenant des signaux utilisés dans le dispositif de traitement de l'information 100, dans lequel une mémoire peut ne pas être incluse dans l'unité de processeur 110.

Par conséquent, dans l'autre exemple de forme de réalisation, le banc-0 et le banc-1 du dispositif de mémoire rémanente peuvent être utilisés pour mémoriser tout à la fois des données et/ou un code de programme.

La figure 5 illustre un schéma général d'un autre dispositif de traitement de l'information 200 selon un exemple de forme de réalisation de la présente invention. Si l'on se réfère au dispositif de traitement de l'information 200 de la figure 5, un fonctionnement du dispositif de traitement de l'information 200 peut s'effectuer de façon similaire à celui du dispositif de traitement de l'information 100 décrit ci-dessus de la figure 1, avec une exception au fonctionnement similaire qui est qu'une mémoire de code 222 peut ne pas être incluse dans l'unité de traitement 210. Dans cet exemple de forme de réalisation, un code de programme peut être mémorisé dans un banc-1 222 du dispositif de mémoire rémanente 220. Le processeur 113 peut exécuter un code de programme lu à partir de la mémoire de code 222, et des données peuvent être mémorisées dans une mémoire de données 121.

Dans un autre exemple de forme de réalisation de la présente invention, si l'on se réfère à la figure 5, comme le code de programme peut ne pas être mémorisé dans le processeur 113, une instruction suivante pour le code de programme peut être récupérée sans interrompre le fonctionnement du processeur 113. De cette façon, le rendement de l'exécution "en pipeline" des commandes pour le processeur 113 peut être accru.

La figure 6 illustre un organigramme d'un processus selon un exemple de forme de réalisation de la présente invention.

Dans un autre exemple de forme de réalisation de la présente invention, bien que le processus illustré en figure 6 soit décrit ci- dessous en se référant au dispositif de mémoire rémanente 120 de la figure 1, le processus peut être applicable à tout dispositif de mémoire rémanente (par exemple, le dispositif de mémoire rémanente 220 de la figure 5).

Si l'on se réfère à la figure 6, en S300, le dispositif de mémoire rémanente 120 peut recevoir une deuxième commande venant de l'unité de processeur 110 pendant qu'il exécute une première commande (par exemple, une commande d'écriture, une commande de lecture, etc.). Comme l'unité de processeur 110 est en train d'exécuter la deuxième commande (par exemple, une commande d'écriture, une commande de lecture, etc.), le dispositif de commande de séquence d'écriture 139 peut activer un signal d'occupation WBUSY.

En S301, le dispositif de commande d'état 140 du dispositif de mémoire rémanente 120 peut déterminer si la deuxième commande peut être exécutée. Comme décrit précédemment, deux commandes d'écriture simultanées ne peuvent pas être effectuées simultanément sur un même banc. Par conséquent, si la première commande et la deuxième commande sont des commandes d'écriture pour un même banc, le processus peut passer à S302. En S302, le premier dispositif de commande 129 peut activer (par exemple, établir au premier niveau logique ou au deuxième niveau logique) un signal (à savoir, un signal d'invalidation d'horloge CLK_DSAB) indiquant que la deuxième commande d'écriture ne peut pas être exécutée. Le processus peut ensuite passer à S304.

D'une autre façon, dans l'étape S301, si la deuxième commande peut être exécutée (par exemple, les première et deuxième commandes ne sont pas des commandes d'écriture et/ou de lecture pour un même banc), le processus peut passer à S303. En S303, le dispositif de mémoire rémanente 120 peut exécuter la deuxième commande simultanément à la première commande. Le processus peut ensuite passer à S304.

En S304, le dispositif de commande de séquence d'écriture 130 du dispositif de mémoire rémanente 120 peut déterminer si oui ou non l'exécution d'une opération d'écriture (par exemple, la première commande, la deuxième commande, etc.) pour le banc-0 120 a été achevée. Lorsque l'opération d'écriture pour le banc-0 120 est achevée, le processus peut passer à S305.

En S305, le dispositif de commande de séquence d'écriture 130 du dispositif de mémoire rémanente 120 peut établir le signal d'occupation WBUSY au deuxième niveau logique. Le dispositif de commande d'état 140 peut activer un signal de réveil d'horloge CLK_WK en fonction de l'état du signal d'occupation WBUSY lorsque le signal d'invalidation d'horloge CLK DSAB est au premier niveau logique.

La figure 7 illustre un organigramme d'un autre processus selon un autre exemple de forme de réalisation de la présente invention.

Dans un autre exemple de forme de réalisation de la présente invention, bien que le processus illustré en figure 7 soit décrit ci- dessous en se référant au dispositif de mémoire rémanente 120 de la figure 1, le processus peut être applicable à tout dispositif de mémoire rémanente (par exemple, le dispositif de mémoire rémanente 220 de la figure 5).

En S400, le dispositif de mémoire rémanente 120 peut recevoir une première commande à partir de l'unité de traitement 110. En 5401, le dispositif de commande de séquence d'écriture 130 peut déterminer si oui ou non la première commande est une commande d'écriture (par exemple, en fonction d'un niveau logique du signal d'écriture BWRITE). Si le signal d'écriture BWRITE est au premier niveau logique lorsque le signal de sélection de pastille CS est activé, le dispositif de commande de séquence d'écriture 139 peut déterminer que la première commande est une commande d'écriture. D'une autre façon, si le signal d'écriture BWRITE est au deuxième niveau logique, le dispositif de commande de séquence d'écriture 139 peut déterminer que la première commande est une commande de lecture.

S'il est déterminé lors de S401 que la première commande est une commande de lecture, le processus peut passer à 5402. En 5402, le dispositif de commande de séquence d'écriture 139 peut recevoir un signal de confirmation CONF à partir du processeur 113. Le dispositif de commande de séquence d'écriture 139 peut établir le premier sélecteur d'adresse 133 et le premier dispositif de commande 129 de façon à exécuter la première commande (à savoir la commande d'écriture).

S'il est déterminé lors de S401 que la première commande est une commande d'écriture, le processus peut passer à S403. En S403, le dispositif de commande de séquence d'écriture 139 peut établir le signal d'occupation WBUSY au premier niveau logique, et peut établir le premier sélecteur d'adresse 133 et le premier dispositif de commande 129 de façon à exécuter la commande d'écriture reçue. Le signal d'occupation WBUSY peut être délivré en sortie au dispositif de commande d'état 140 et/ou au dispositif de commande de mode 112 de l'unité de traitement 110.

En S404, le dispositif de mémoire rémanente 120 peut recevoir une deuxième commande pendant l'exécution de la première commande. En 5405, le dispositif de commande de séquence d'écriture 139 peut déterminer si oui ou non la deuxième commande nécessite l'accès à un banc (par exemple, une commande d'écriture, une commande d'effacement, une commande de lecture, etc.). Si un signal d'adresse ADR associé à la deuxième commande désigne un banc qui est en train d'exécuter une commande d'écriture, le processus peut passer à 5407. Si le signal d'adresse ADR associé à la deuxième commande ne désigne pas le banc qui est en train d'exécuter une commande d'écriture, le processus peut passer à S406.

En 5406, le dispositif de commande de séquence d'écriture 139 peut déterminer si oui ou non la deuxième commande est une commande d'écriture. Des exemples de procédés pour déterminer si une commande est une commande d'écriture sont décrits ci-dessus. Si la deuxième commande n'est pas une commande d'écriture, le processus peut passer à S411. En S411, la deuxième commande peut être exécutée.

D'une autre façon, lorsque la deuxième commande est une commande d'écriture, le processus peut passer à S407.

En S407, la deuxième commande peut être verrouillée (ou, autrement dit, mémorisée) dans le premier circuit de bascule 150. En S408, le dispositif de commande d'état 140 peut activer (ou, autrement dit, établir au premier niveau logique) un signal d'invalidation d'horloge CLKDSAB pour interrompre une génération d'horloge du générateur d'horloge 114, ce qui peut par conséquent arrêter le fonctionnement du processeur 113. La première commande peut alors commencer à être exécutée.

Lors de S409, le dispositif de commande de séquence d'écriture 139 peut déterminer le moment où l'exécution de la première commande s'achève. Lorsque l'exécution de la première commande s'est achevée, le dispositif de commande de séquence d'écriture 139 peut établir le signal d'occupation WBUSY au deuxième niveau logique.

Lors de S410, après que le signal d'occupation WBUSY ait été établi au deuxième niveau logique, le dispositif de commande d'état 140, avec le signal de réveil d'horloge CLK WK, peut établir le générateur d'horloge 114 de façon à régénérer le signal d'horloge. Le processeur 113 peut ensuite recevoir le signal d'horloge régénéré CLK.

Lors de S411, le dispositif de commande de mode 112 peut délivrer en sortie la deuxième commande verrouillée dans le premier circuit de bascule 150 au dispositif de mémoire rémanente 120. Le dispositif de mémoire rémanente 120 peut ensuite exécuter la deuxième commande.

Dans un autre exemple de forme de réalisation de la présente invention, un dispositif de mémoire rémanente peut exécuter une opération d'écriture dans un premier champ de mémoire en réponse à une première commande. Le dispositif de mémoire rémanente peut recevoir une deuxième commande pour une demande d'accès (par exemple, une commande d'écriture, une commande de lecture, une commande d'effacement, etc.) pour le premier champ de mémoire ou une opération d'écriture d'un deuxième champ de mémoire, un fonctionnement du processeur peut être suspendu (ou, autrement dit, arrêté ou interrompu temporairement). Lorsque la deuxième commande est une commande d'écriture, la deuxième commande peut être verrouillée sur le dispositif de commande de mode. Lorsque l'exécution de la première commande s'achève, un fonctionnement du processeur arrêté peut être redéclenché, et la deuxième commande peut être exécutée. Par conséquent, lorsque le dispositif de mémoire rémanente exécute l'opération d'écriture, le processeur demande un accès au dispositif de mémoire rémanente, ce qui peut empêcher un mauvais fonctionnement du processeur.

Les exemples de formes de réalisation de la présente invention ayant ainsi été décrits, il apparaîtra de façon évidente que l'on peut faire varier ceux-ci de nombreuses façons. Par exemple, alors que les exemples de formes de réalisation décrits ci-dessus comprennent des références aux premier et deuxième niveaux logiques, dans un exemple, le premier niveau logique peut désigner un niveau logique haut, et le deuxième niveau logique peut désigner un niveau logique bas. D'une autre façon, dans un autre exemple, le premier niveau logique peut désigner un niveau logique bas et le deuxième niveau logique peut désigner un niveau logique haut.

Ces variations ne doivent pas être considérées comme s'écartant de l'esprit et de l'étendue de l'applicabilité des exemples de formes de réalisation de la présente invention, et toutes ces modifications, telles qu'elles apparaîtront de façon évidente à une personne ayant une bonne connaissance de la technique, visent à être incluses à l'intérieur de l'étendue de l'applicabilité des revendications qui suivent.

Claims (54)

REVENDICATIONS

1. Dispositif de mémoire rémanente (120; 220), caractérisé en ce qu'il comprend: un dispositif de commande pour délivrer en sortie au moins un signal à un dispositif externe, le signal au nombre d'au moins un indiquant si un groupement de cellules de mémoire exécutant une première commande est disponible pour exécuter une deuxième commande, la première commande étant une commande d'écriture.

2. Dispositif de mémoire rémanente (120; 220) selon la revendication 1, caractérisé en ce que le groupement de cellules de mémoire comprend un premier champ et un deuxième champ.

3. Dispositif de mémoire rémanente (120; 220) selon la revendication 2, caractérisé en ce que le signal au nombre d'au moins un indique que la deuxième commande ne peut pas être exécutée lorsque la deuxième commande nécessite l'accès au premier champ et que la première commande nécessite l'accès au premier champ.

4. Dispositif de mémoire rémanente (120; 220) selon la revendication 2, caractérisé en ce que les premier et deuxième champs comprennent des données.

5. Dispositif de mémoire rémanente (120; 220) selon la revendication 4, caractérisé en ce que le signal au nombre d'au moins un indique que la deuxième commande ne peut pas être exécutée lorsque la deuxième commande est une commande d'écriture nécessitant l'accès au deuxième champ et que la première commande nécessite l'accès au premier champ.

6. Dispositif de mémoire rémanente (120; 220) selon la revendication 4, caractérisé en ce que l'exécution de la deuxième commande commence avant que l'exécution de la première commande ne soit achevée lorsque la deuxième commande est une commande de lecture nécessitant l'accès au deuxième champ et que la première commande nécessite l'accès au premier champ.

7. Dispositif de mémoire rémanente (120; 220) selon la revendication 2, caractérisé en ce que le premier champ comprend des données et en ce que le deuxième champ comprend un code de programme.

8. Dispositif de mémoire rémanente (120; 220) selon la revendication 2, caractérisé en ce que le premier champ comprend un code de programme et en ce que le deuxième champ comprend des données.

9. Dispositif de mémoire rémanente (120; 220) selon la revendication 1, caractérisé en ce que le signal comprend une information d'état pour le dispositif externe, l'information d'état indiquant si oui ou non le groupement de mémoire est en train d'exécuter une commande d'écriture.

10. Dispositif de mémoire rémanente (120; 220) selon la revendication 9, caractérisé en ce que le signal au nombre d'au moins un indique le moment où l'exécution de la première commande s'achève.

11. Dispositif de traitement de l'information (100; 200), caractérisé en ce qu'il comprend: une unité de processeur (100) ; un dispositif de mémoire rémanente (120; 220) comprenant un groupement de cellules de mémoire; un générateur d'horloge (114) pour générer un signal d'horloge, la génération du signal d'horloge s'arrêtant en réponse à un signal d'invalidation d'horloge; et un dispositif de commande (139) pour activer le signal d'invalidation d'horloge lorsque le groupement de cellules de mémoire n'est pas disponible pour exécuter une première commande reçue à partir de l'unité de processeur (110).

12. Dispositif de traitement de l'information (100; 200) selon la revendication 11, caractérisé en ce que le groupement de cellules de mémoire comprend des premier et deuxième champs.

13. Dispositif de traitement de l'information (100; 35 200) selon la revendication 12, caractérisé en ce que le dispositif de commande (139) active le signal d'invalidation d'horloge lorsque la première commande nécessite l'accès au deuxième champ et qu'une deuxième commande est en train d'être exécutée dans le deuxième champ.

14. Dispositif de traitement de l'information (100; 200) selon la revendication 12, caractérisé en ce que les premier et deuxième champs comprennent des données.

15. Dispositif de traitement de l'information (100; 200) selon la revendication 11, caractérisé en ce que la première commande est l'une parmi une commande d'écriture, une commande d'effacement et une commande de lecture.

16. Dispositif de traitement de l'information (100; 200) selon la revendication 13, caractérisé en ce que la première commande est l'une parmi une commande d'écriture, une commande d'effacement et une commande de lecture.

17. Dispositif de traitement de l'information (100; 200) selon la revendication 12, caractérisé en ce que le dispositif de commande (139) active le signal d'invalidation d'horloge lorsque la première commande est une commande d'écriture nécessitant l'accès au premier champ et qu'une deuxième commande est en train d'être exécutée dans le deuxième champ, la deuxième commande étant une commande d'écriture.

18. Dispositif de traitement de l'information (100; 200) selon la revendication 12, caractérisé en ce que le premier champ comprend un code de programme et en ce que le deuxième champ comprend des données.

19. Dispositif de traitement de l'information (100; 200) selon la revendication 12, caractérisé en ce que le deuxième champ comprend un code de programme et en ce que le premier champ comprend des données.

20. Dispositif de traitement de l'information (100; 200) selon la revendication 12, caractérisé en ce que le dispositif de commande (139) délivre en sortie un signal d'occupation pour maintenir un état actif dans le groupement de cellules de mémoire lorsque des données sont écrites dans le groupement de cellules de mémoire.

21. Dispositif de traitement de l'information (100; 200) selon la revendication 20, caractérisé en ce que l'unité de processeur (110) comprend un dispositif de commande de mode (112) pour mémoriser la première commande lorsque le groupement de cellules de mémoire est dans l'état actif en réponse au signal d'occupation.

22. Dispositif de traitement de l'information (100; 200) selon la revendication 11, caractérisé en ce que le générateur d'horloge (114) régénère le signal d'horloge en 10 réponse à un signal de réveil d'horloge.

23. Dispositif de traitement de l'information (100; 200) selon la revendication 22, caractérisé en ce que le dispositif de commande (139) active le signal de réveil d'horloge lorsqu'un signal d'occupation passe à un état inactif et qu'un signal d'invalidation d'horloge est dans un état actif.

24. Dispositif de traitement de l'information (100; 200) selon la revendication 21, caractérisé en ce que le dispositif de commande de mode (112) délivre en sortie la première commande mémorisée au dispositif de mémoire rémanente (120; 220) lorsque le signal d'occupation passe d'un état actif à un état inactif.

25. Procédé pour commander un dispositif de mémoire rémanente (120; 220), caractérisé en ce qu'il comprend les 25 étapes consistant à : recevoir une première commande sur un dispositif de mémoire rémanente (120; 220) ; et délivrer en sortie au moins un signal à un dispositif externe, le signal au nombre d'au moins un indiquant que la première commande peut être exécutée lorsque le dispositif de mémoire rémanente (120; 220) n'est pas en train d'exécuter une deuxième commande, et indiquant que la première commande peut ne pas être exécutée lorsque le dispositif de mémoire rémanente (120; 220) est en train d'exécuter la deuxième commande.

26. Procédé selon la revendication 25, caractérisé en ce que les première et deuxième commandes sont des commandes d'écriture.

27. Procédé selon la revendication 25, caractérisé en 5 ce que le groupement de cellules de mémoire comprend un premier champ et un deuxième champ.

28. Procédé selon la revendication 27, caractérisé en ce que le signal au nombre d'au moins un indique que la première commande ne peut pas être exécutée lorsque la première commande nécessite l'accès au premier champ et que l'exécution de la deuxième commande nécessite l'accès au premier champ.

29. Procédé selon la revendication 27, caractérisé en ce que les premier et deuxième champs comprennent des 15 données.

30. Procédé selon la revendication 29, caractérisé en ce que le signal au nombre d'au moins un indique que la première commande ne peut pas être exécutée lorsque la première commande est une commande d'écriture nécessitant l'accès au deuxième champ et que la deuxième commande est une commande d'écriture nécessitant l'accès au premier champ.

31. Procédé selon la revendication 30, caractérisé en ce que le signal au nombre d'au moins un indique que la première commande et la deuxième commande peuvent être exécutées simultanément lorsque la première commande est une commande de lecture nécessitant l'accès au deuxième champ et que la deuxième commande est une commande d'écriture nécessitant l'accès au premier champ.

32. Procédé selon la revendication 27, caractérisé en ce que le premier champ comprend un code de programme et en ce que le deuxième code comprend des données.

33. Procédé selon la revendication 27, caractérisé en ce que le deuxième champ comprend un code de programme et 35 en ce que le premier code comprend des données.

34. Procédé selon la revendication 25, caractérisé en ce que le signal au nombre d'au moins un comprend une information d'état pour le dispositif externe, l'information d'état indiquant si oui ou non le groupement de mémoire est en train d'exécuter une commande d'écriture.

35. Procédé selon la revendication 34, caractérisé en ce que le signal au nombre d'au moins un indique le moment où l'exécution de la deuxième commande s'achève.

36. Procédé pour un traitement, caractérisé en ce qu'il 10 comprend les étapes consistant à : transmettre une première commande à un dispositif de mémoire rémanente (120; 220) à partir d'une unité de processeur (110) avant que le dispositif de mémoire rémanente (120; 220) n'ait achevé l'exécution pour une opération d'écriture; et interrompre un fonctionnement de l'unité de processeur (110) en réponse à au moins un signal reçu à partir du dispositif de mémoire rémanente (120; 220), le signal au nombre d'au moins un indiquant que le dispositif de mémoire rémanente (120; 220) ne peut pas exécuter la première commande tant que l'exécution de l'opération d'écriture n'est pas achevée.

37. Procédé selon la revendication 36, caractérisé en ce que le dispositif de mémoire rémanente (120; 220) comprend un groupement de cellules de mémoire comprenant un premier champ et un deuxième champ.

38. Procédé selon la revendication 37, caractérisé en ce que l'unité de processeur (110) comprend un générateur d'horloge (114) pour générer un signal d'horloge qui synchronise un fonctionnement de l'unité de processeur (110), le générateur d'horloge (114) recevant un signal d'invalidation d'horloge pour interrompre le fonctionnement de l'unité de processeur (110) en arrêtant la génération du signal d'horloge, le signal au nombre d'au moins un comprenant le signal d'invalidation d'horloge.

39. Procédé selon la revendication 37, caractérisé en ce que le signal d'invalidation d'horloge est délivré en sortie par le dispositif de mémoire rémanente (120; 220) lorsque la première commande nécessite l'accès au premier champ et que l'opération d'écriture nécessite l'accès au premier champ.

40. Procédé selon la revendication 37, caractérisé en ce que les premier et deuxième champs comprennent des données.

41. Procédé selon la revendication 38, caractérisé en ce que le dispositif de mémoire rémanente (120; 220) délivre en sortie le signal d'invalidation d'horloge lorsque la première commande est une commande d'écriture nécessitant l'accès au deuxième champ et que l'opération d'écriture nécessite l'accès au premier champ.

42. Procédé selon la revendication 37, caractérisé en ce que la première commande commence l'exécution durant l'opération d'écriture lorsque la première commande est une commande de lecture nécessitant l'accès au deuxième champ et que l'opération d'écriture nécessite l'accès au premier champ.

43. Procédé selon la revendication 37, caractérisé en ce que le premier champ comprend des données et en ce que le deuxième champ comprend un code de programme.

44. Procédé selon la revendication 37, caractérisé en ce que le deuxième champ comprend des données et en ce que le premier champ comprend un code de programme.

45. Procédé selon la revendication 36, caractérisé en ce qu'il comprend de plus l'étape consistant à : délivrer en sortie un signal d'occupation jusqu'à ce que l'exécution de l'opération d'écriture soit achevée.

46. Procédé selon la revendication 45, caractérisé en ce qu'il comprend de plus l'étape consistant à : mémoriser la première commande lorsque la première 35 commande est une commande d'écriture.

47. Procédé selon la revendication 46, caractérisé en ce qu'il comprend de plus l'étape consistant à : activer un signal de réveil d'horloge lorsque le signal d'occupation entre dans un état inactif et que le signal 5 d'invalidation d'horloge est dans un état actif.

48. Procédé selon la revendication 47, caractérisé en ce qu'il comprend de plus les étapes consistant à : régénérer le signal d'horloge en réponse au signal de réveil d'horloge; et délivrer en sortie la première commande mémorisée.

49. Procédé selon la revendication 46, caractérisé en ce qu'un dispositif de commande de mode (112) délivre en sortie la première commande mémorisée au dispositif de mémoire rémanente (120; 220) lorsque le signal d'occupation passe d'un état actif à un état inactif.

50. Dispositif de traitement de l'information (100; 200), caractérisé en ce qu'il comprend: une unité de processeur (110) ; et le dispositif de mémoire rémanente (120; 220) selon la 20 revendication 1.

51. Dispositif de traitement de l'information (100; 200), caractérisé en ce qu'il met en oeuvre le procédé selon la revendication 25.

52. Dispositif de traitement de l'information (100; 25 200), caractérisé en ce qu'il met en oeuvre le procédé selon la revendication 36.

53. Dispositif de mémoire rémanente (120; 220), caractérisé en ce qu'il met en oeuvre le procédé selon la revendication 25.

54. Dispositif de mémoire rémanente (120; 220), caractérisé en ce qu'il met en oeuvre le procédé selon la revendication 36.