FR2865850A1 - Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu - Google Patents
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Abstract
Un substrat (100) supportant une portion d'un matériau semiconducteur (1) est utilisé pour réaliser un transistor à effet de champ. Une portion d'un matériau temporaire est située entre la portion de matériau semiconducteur et le substrat. Une grille (2) est formée, comprenant une partie supérieure (C) en liaison rigide avec la portion de matériau semiconducteur (1), et au moins une partie d'appui (A) reposant sur le substrat (S). Le matériau temporaire est ensuite retiré et remplacé par un matériau isolant électriquement. Durant le retrait et le remplacement du matériau temporaire, la portion de matériau semiconducteur (1) est maintenue en place par rapport au substrat (100) par la grille (2).
Description
PROCEDE DE REALISATION D'UN TRANSISTOR A EFFET DE CHAMP ET TRANSISTOR
AINSI OBTENU,
La présente invention concerne un procédé de réalisation d'un transistor à effet de champ, de type métal-oxyde-semiconducteur (MOS).
II est connu de réaliser des transistors au sein d'une couche de matériau semiconducteur qui est isolée électriquement du substrat par une couche intermédiaire d'oxyde. Un circuit qui incorpore de tels transistors présente une consommation énergétique réduite, grâce à la suppression de courants de fuite entre les transistors et le substrat, lequel est généralement relié à une masse électrique du circuit. Un tel circuit est connu sous la désignation SOI ( Silicon On Insulator , en anglais).
Dans un circuit SOI, le contrôle de la conduction d'un transistor par la grille est dégradé lorsque le niveau d'intégration du circuit augmente. Cette dégradation provient principalement des effets de canal court (SCE, de l'anglais Short Channel Effects ), qui sont liés à l'épaisseur de la couche de matériau semiconducteur au sein de laquelle est réalisée le transistor. Lorsque la longueur du canal, mesurée selon la direction de conduction du transistor, est inférieure à 0,05 micromètre, les effets de canal court sont perceptibles pour une épaisseur de la couche de matériau semiconcteur supérieure à 15 nanomètres.
En outre, dans les substrats actuellement disponibles pour réaliser des circuits SOI, l'épaisseur de la couche de matériau semiconducteur n'est pas contrôlée à moins de 10 nanomètres près. II en résulte une dispersion des caractéristiques électriques des transistors fabriqués à des endroits différents d'un substrat déterminé, notamment une dispersion des tensions de seuil.
Par ailleurs, les substrats actuellement disponibles pour réaliser des transistors de type SOI possèdent une couche intermédiaire isolante relativement épaisse. L'épaisseur de cette couche varie entre 145 et 400 nanomètres. L'implantation dans le substrat d'espèces dopantes électriquement, afin de lui conférer une conductivité électrique adaptée, est alors difficile au travers des deux couches de matériau semiconducteur et de matériau isolant. L'effet de plan de masse créé vis- à-vis des transistors par cette implantation sous la couche intermédiaire isolante est par conséquent réduit, notamment à cause de l'éloignement entre chaque transistor et le substrat. Les effets de canal court sont alors augmentés.
Un but de la présente invention consiste à proposer un procédé de réalisation de transistors isolés électriquement du substrat, compatible avec un niveau d'intégration élevé, et pour lequel les inconvénients précédents sont réduits.
L'invention propose ainsi un procédé de réalisation d'un transistor à effet de champ, qui comprend les étapes suivantes: a) obtention d'un substrat conducteur supportant une portion d'un matériau semiconducteur au dessus d'une surface dudit substrat, avec une portion d'un matériau temporaire entre la portion de matériau semiconducteur et le substrat; b) formation d'une grille comprenant une partie supérieure en liaison rigide avec ladite portion de matériau semiconducteur, et au moins une partie d'appui reposant sur le substrat, la grille étant obtenue d'une façon isolée électriquement par rapport à la portion de matériau semiconducteur et à une partie conductrice du substrat; c) retrait du matériau temporaire, la grille assurant le maintien en place de ladite portion de matériau semiconducteur par rapport au substrat, de sorte qu'il se crée un espace vide entre ladite portion de matériau semiconducteur et le substrat à la place de la portion de matériau temporaire; et d) remplissage au moins partiel dudit espace vide par un matériau isolant.
En plus de la réduction des inconvénients cités plus haut, un avantage du procédé de l'invention réside dans la suppression de la nécessité de former des volumes d'isolation électrique disposés autour du transistor. En effets, de tels volumes d'isolation, par exemple de type LOCOS (pour LOCal Oxydation of Silicon , en anglais) ou STI (pour Shallow Trench Insulator ), occupent des portions importantes de la surface du substrat. Ils limitent par conséquent le niveau d'intégration du circuit. Par ailleurs, ces volumes d'isolation provoquent des défauts de planéité de la surface à partir de laquelle sont réalisés les transistors, le long des bords de ces volumes. L'isolation électrique d'un transistor réalisé selon l'invention, par rapport à des composants électroniques voisins disposés à la surface du substrat, est procurée par le matériau isolant formé à la place du matériau temporaire, et par un intervalle d'espacement ménagé entre le transistor et chaque composant voisin.
Un autre avantage du procédé de l'invention réside dans le fait que des transistors réalisés avec des mêmes valeurs de paramètres de procédé à des endroits séparés d'un substrat, ou sur des substrats distincts, présentent des caractéristiques de fonctionnement identiques. Ceci résulte du contrôle des épaisseurs des portions de matériau temporaire et de matériau semiconducteur, qui peut être effectué de façon précise. De grandes séries de transistors identiques peuvent ainsi être fabriquées.
Eventuellement, le procédé peut comprendre, avant l'étape b), une étape supplémentaire de formation d'une zone d'isolation électrique renforcée s'étendant au moins partiellement entre la partie d'appui de la grille et la partie conductrice du substrat. D'éventuels courants de fuite résiduels entre la grille du transistor et le substrat sont ainsi supprimés.
Lorsque la zone d'isolation électrique renforcée est formée par oxydation, par mise en contact avec un fluide oxydant d'une partie du substrat, différentes précautions peuvent être adoptées pour éviter une détérioration, notamment une oxydation, de la portion de matériau semiconducteur. Parmi ces précautions, le procédé peut comprendre, avant l'étape de formation de la zone d'isolation électrique renforcée, une étape de formation d'un revêtement supérieur imperméable au fluide oxydant, disposé sur la portion de matériau semiconducteur. Le revêtement supérieur est ensuite retiré après la formation de la zone d'isolation électrique renforcée.
Le procédé peut comprendre aussi, en tant que précaution supplémentaire, une étape de formation d'un revêtement périphérique imperméable au fluide oxydant, qui recouvre un champ d'épaisseur de la couche de matériau semiconducteur. Ce revêtement périphérique, qui protège le champ d'épaisseur de la couche de matériau semiconducteur, est formé avant l'étape de formation de la zone d'isolation électrique renforcée.
L'invention concerne aussi un transistor à effet de champ réalisé en utilisant un procédé tel que décrit ci-dessus. Un tel transistor procure un contrôle précis de la conduction entre la source et le drain, et présente un courant de fuite très faible en direction du substrat.
L'invention concerne enfin un circuit intégré comprenant un tel transistor à effet de champ. Un tel circuit peut avantageusement présenter un niveau d'intégration élevé. En outre, il présente une consommation électrique o réduite, car le courant de fuite du transistor en direction du substrat du circuit est très faible.
D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'un exemple de mise en oeuvre non limitatif, en référence aux dessins annexés, dans lesquels: - les figures 1 à 10 illustrent des étapes successives de la réalisation d'un transistor à effet de champ selon un mode de réalisation de la présente invention.
Aux figures, pour raison de clarté, les dimensions des différentes parties de circuit représentées ne sont pas en proportion avec des dimensions réelles. Les figures 1 à 7 et 10 sont des vues en perspective d'un circuit intégré comprenant différents matériaux rapportés sur une surface sensiblement plane d'un substrat. Les figures 8 et 9 sont des coupes transversales du même circuit correspondant à des étapes du procédé de réalisation du transistor intermédiaires entre celles des figures 7 et 10. Des références identiques sur des figures différentes correspondent à des éléments identiques. Le substrat est placé dans la partie inférieure de chaque figure et la flèche D indique une direction perpendiculaire à la surface du substrat, orientée vers le haut. Les termes sur , sous , au dessus de , au dessous de et supérieur sont utilisés dans la suite en référence à la direction de la flèche D. Par ailleurs, dans ce qui suit, les étapes élémentaires du procédé de réalisation du transistor qui sont effectuées selon des méthodes connues de l'Homme du métier ne sont pas exposées en détail. Des indications sont seulement données concernant la combinaison de ces étapes élémentaires selon un ordre chronologique d'exécution déterminé, qui caractérise l'invention.
Selon la figure 1, un substrat 100 en matériau conducteur est recouvert sur sa surface supérieure S d'une couche d'un matériau temporaire 101. Dans l'exemple décrit, la couche 101 est en contact direct avec le substrat 100. La couche 101 est elle-même recouverte d'une couche d'un matériau semiconducteur 1, en contact direct avec la couche 101. Le matériau temporaire est choisi de sorte que, d'une part, il présente une structure cristalline compatible avec les structures cristallines respectives du matériau du substrat 100 et du matériau semiconducteur. D'autre part, il est en outre choisi pour pouvoir être sélectivement retiré par rapport au matériau du substrat 100 et au matériau semiconducteur, lorsqu'un procédé de retrait approprié est utilisé.
Le substrat 100 est en silicium sensiblement monocristallin, et le matériau de la couche 101 comprend un alliage de silicium et de germanium. De préférence, la couche 101 est constituée d'un alliage de silicium et de germanium dont la fraction atomique de germanium est, par exemple, de 27% environ. Dit autrement, la couche 101 est en Sii_XGex, x étant un nombre compris entre 0,25 et 0,30. La couche 101 est formée par croissance épitaxiale à partir de la surface S du substrat 100. Ainsi, le matériau temporaire est également sensiblement monocristallin. La couche 101 possède une épaisseur inférieure à environ 80 nanomètres, de préférence inférieure à environ 50 nanomètres.
Le matériau semiconducteur de la couche 1 comprend du silicium et est dépourvu de germanium, comparativement au matériau de la couche 101. Il est obtenu par croissance épitaxiale à partir de la surface supérieure de la couche 101 de matériau temporaire. Le matériau semiconducteur de la couche 1 est donc aussi sensiblement monocristallin. La couche 1 possède de préférence une épaisseur inférieure à environ 30 nanomètres, par exemple d'environ 25 nanomètres.
La couche 1 est elle-même recouverte d'une première couche imperméable à l'oxygène 6. La couche 6 peut être en nitrure de silicium (Si3N4), par exemple, et posséder une épaisseur de l'ordre de 60 nanomètres. Elle est formée en utilisant un procédé adapté pour obtenir un matériau nitrure qui présente une densité suffisante, afin de constituer une barrière efficace contre la diffusion d'oxygène. L'utilisation de la couche 6 n'est pas indispensable pour la mise en oeuvre de l'invention. Sa fonction est expliquée par la suite.
Eventuellement, une première couche d'arrêt, non représentée à la figure 1, peut être formée entre la couche 1 et la couche 6. Cette première couche d'arrêt peut être en silice (SiO2). Elle peut être obtenue en utilisant un procédé de dépôt usuel, mis en oeuvre avant la formation de la couche 6. L'épaisseur de la première couche d'arrêt peut être, par exemple, environ 8 nanomètres.
La couche 1 et le substrat 100 peuvent alors être implantés dans des parties respectives correspondant à l'emplacement du transistor final, afin de leur conférer des conductivités électriques appropriées. De préférence, les parties implantées de la couche 1 et du substrat 100 sont obtenues simultanément. Elles présentent ensuite des conductivités électriques du même type p ou n. Cette implantation est réalisée d'une façon connue, non rappelée ici.
On grave alors successivement les couches 6, 1 puis 101, par exemple en utilisant un procédé de gravure directionnelle par plasma, dite gravure sèche anisotrope. Pour cela, des ions sont accélérés parallèlement à la direction de la flèche D, en sens opposé à celle-ci, et sont envoyés contre la surface supérieure du circuit. Préalablement, un masque de résine (non représenté) a été formé sur la surface supérieure du circuit, au dessus d'une zone P de la surface S du substrat. La zone P est destinée à supporter le transistor final. Dans le mode de réalisation décrit ici, la zone P correspond à l'emplacement voulu pour le transistor final sur le substrat 100. Les dimensions de la zone P, parallèlement à la surface S, sont d'environ 3 micromètres par 3 micromètres, par exemple. Afin d'obtenir un contour de gravure précisément défini, une couche de support du masque (non représentée) peut être disposée sur la couche 6. La couche de support peut être, par exemple, en silice et avoir une épaisseur de 50 nanomètres environ. Elle peut être obtenue par un dépôt chimique en phase vapeur effectué à basse pression (LPCVD, pour Low Pressure Chemical Vapour Deposition en anglais), à partir de précurseur tétraéthoxysilane (Si(OC2H5)4)). Les couches 6, 1 et 101 sont gravées en dehors de la zone P. La gravure est poursuivie après avoir atteint la surface S, de façon à obtenir une surgravure de profondeur z, par exemple de 10 nanomètres. Ainsi, la surface supérieure du substrat 100 est abaissée à l'extérieur de la zone P par rapport à l'intérieur de ladite zone P. Cet abaissement permet d'éviter que, à cause d'éventuelles irrégularités d'épaisseur de la couche 101 et/ou de la couche 1, des résidus de matériau temporaire demeurent à l'extérieur de la zone P et empêche une poursuite correcte de la réalisation du transistor. Il permet aussi d'éviter des disparités de fonctionnement entre des transistors distincts réalisés de la même façon.
Le masque de résine et la couche de support éventuelle sont retirés après la gravure. La configuration illustrée par la figure 2 est alors obtenue. Les portions restantes des couches 6, 1, et 101, ci-après désignées par portions 6, 1 et 101, ainsi que la portion du substrat 100 dans la zone P, forment un empilement situé à distance d'autres structures présentes éventuellement à la surface S du substrat 100.
Le circuit est recouvert d'une seconde couche d'arrêt (non représentée) en silice (SiO2), puis d'une seconde couche d'un matériau imperméable à l'oxygène. La seconde couche de matériau imperméable à l'oxygène peut encore être en nitrure de silicium (Si3N4). Elle est gravée de façon anisotrope, selon la direction opposée à celle de la flèche D, conformément à la méthode connue pour la réalisation d'espaceurs. Un revêtement périphérique imperméable à l'oxygène est ainsi obtenu, sous la forme d'un espaceur 7 qui recouvre les faces latérales de l'empilement. Notamment, l'espaceur 7 recouvre complètement le champ d'épaisseur de la couche 1.
Le circuit est ensuite chauffé jusqu'à 1050 C environ, en présence d'oxygène, pendant une durée d'environ 30 secondes. Un autre gaz oxydant peut être utilisé, en complément ou à la place de l'oxygène, tel que le dioxyde de carbone (CO2) où le dioxyde d'azote (NO2), dans la mesure ou la portion 6 et l'espaceur 7 sont aussi imperméables à ces gaz. La surface supérieure découverte du substrat 100 est ainsi oxydée, à l'extérieur de la zone P et d'une partie de la surface supérieure substrat 100 située autour de la zone P et correspondant à l'épaisseur de l'espaceur 7. Les figures 4 à 10 représentent le circuit avec une telle partie non oxydée de la surface du substrat 100. Dans la pratique, si des atomes d'oxygène diffusent dans le substrat 100 sous l'espaceur 7, en fonction de la température réelle du substrat pendant l'exposition du circuit au gaz oxydant, une telle partie non oxydée située sous l'espaceur 7 peut ne pas exister. La surface découverte du substrat 100 est ainsi constituée d'une couche de silice (SiO2), référencée 5 sur la figure 3. L'épaisseur e de la couche 5 selon la direction de la flèche D est égale, par exemple, à environ 10 nanomètres.
La couche 5 ainsi formée présente de bonnes caractéristiques d'isolation électrique: elle constitue une couche d'isolation électrique renforcée. Cette étape d'oxydation thermique n'altère pas les matériaux des portions 1 et 101. En effet, les portions 1 et 101 sont isolées du contact avec le gaz oxydant par la portion 6 qui constitue un revêtement supérieur de la portion 1, et par l'espaceur 7 qui constitue une barrière contre la diffusion du gaz oxydant selon des directions parallèles à la surface S. Ainsi, le matériau semiconducteur de la portion 1 est protégé. Ses propriétés de conduction électrique restent inchangées. En outre, la possibilité de retirer sélectivement le matériau temporaire de la portion 101 est conservée.
Lors d'une première étape de retrait, le matériau de nitrure de silicium de l'espaceur 7 est retiré, en utilisant un procédé de gravure isotrope sélectif connu. Un tel procédé de gravure peut mettre en oeuvre, par exemple, des molécules d'acide phosphorique (H3PO4) introduites dans un plasma ou une solution de gravure. Cette première étape de retrait est poursuivie jusqu'à ce que la seconde couche d'arrêt soit découverte. La présence de la seconde couche d'arrêt permet de prolonger suffisamment la première étape de retrait pour obtenir une élimination complète de l'espaceur 7, sans risquer d'endommager la portion 1. La seconde couche d'arrêt est ensuite retirée de façon à découvrir les faces latérales de l'empilement et la surface supérieure de la portion 6.
Lors d'une seconde étape de retrait, la portion 6 est retirée à son tour, par un procédé de gravure analogue à celui utilisé pour l'espaceur 7. Cette seconde étape de retrait est poursuivie jusqu'à ce que la première couche d'arrêt soit découverte. Celle-ci est à son tour retirée. La configuration illustrée par la figure 4 est obtenue. Sur cette figure, une fine bande de la surface supérieure du substrat 100, correspondant à du matériau de silicium non oxydé, sépare la couche d'oxyde 5 de la partie inférieure de l'empilement résiduel, c'est-à-dire de l'empilement initial sans la portion 6.
Le circuit est alors de nouveau exposé à un gaz oxydant, tel que, par exemple, de l'oxygène ou du dioxyde de carbone (CO2), en étant chauffé à une température de l'ordre de 1050 C environ pendant une durée comprise entre 30 secondes et 1 minute. Une fine couche d'oxyde 3 est formée sur la surface supérieure de la portion 1, sur les champs d'épaisseur des portions 1 et 101, ainsi que sur les portions découvertes de la surface du substrat 100 qui n'ont pas déjà été oxydées (figure 5). L'épaisseur de la couche 3 selon la direction de la flèche D est égale, par exemple, à environ 1 nanomètre.
Ainsi qu'il est illustré par la figure 6, une structure en polysilicium 2 ayant une forme de pont est élaborée sur l'empilement. La structure 2 comprend une partie supérieure C disposée sur une zone centrale de la portion 1. Elle comprend en outre au moins une, et de préférence deux parties d'appui latérales A qui reposent sur la surface supérieure du substrat 100, de chaque côté des portions 1 et 101. L'épaisseur de la partie C selon la direction de la flèche D peut être de 120 nanomètres environ. La structure 2 constitue la grille du transistor final. Elle est isolée électriquement de la portion 1 par la couche 3, et est isolée électriquement du substrat 100 à la fois par la couche 3 et par la couche 5. Aux endroits où la couche 5 est située entre la structure 2 et la surface supérieure du substrat 100, la couche 5 procure une isolation électrique renforcée par rapport aux endroits où la couche 3 est située entre la structure 2 et la surface supérieure du substrat 100.
Le circuit est ensuite mis en contact avec une solution de gravure de la couche 3, telle que, par exemple, une solution comprenant de l'acide fluorhydrique (HF). La durée de contact entre le circuit et la solution est choisie de sorte que les parties découvertes de la couche 3 sont dissoutes, alors qu'une partie principale de la couche 5 demeure intacte du fait de l'épaisseur de la couche 5, notamment. Les parties de la couche 3 situées entre la grille 2 et la portion 1, ou entre la grille 2 et le substrat 100, demeurent aussi intactes, car elles sont préservées du contact avec la solution de gravure par la grille 2.
Les champs d'épaisseur de la portion 101 sont ainsi découverts, sur quatre côtés de la portion 101, en dehors des parties d'appui A de la grille 2. Le circuit est alors mis en contact avec un fluide de gravure isotrope et sélective du matériau d'alliage de silicium et de germanium. De façon connue, lorsqu'un procédé de gravure sèche de l'alliage de silicium et de germanium est utilisé, le plasma de gravure peut contenir un mélange gazeux de méthane (CH4) et de tétrafluorométhane (CF4). Alternativement, lorsqu'un procédé de gravure humide est utilisé, le fluide de gravure peut être une solution à la fois oxydante et acide, telle que, par exemple, une solution contenant de l'acide nitrique (HNO3). La portion 101 est entièrement éliminée, alors que le matériau de silicium de la portion 1, de la grille 2 et du substrat 100, ainsi que le matériau de silice de la portion de couche 3 et de la couche 5 restent intacts. Comme illustré à la figure 7, la portion 1 est alors suspendue par la grille 2 au dessus du substrat 100, avec un espace vide entre le substrat 100 et la portion 1. Cet espace vide possède une épaisseur selon la direction de la flèche D sensiblement égale à l'épaisseur de la portion 101 initiale. Cette épaisseur est donc encore de préférence inférieure à 50 nanomètres. On notera que, après avoir réalisé expérimentalement un grand nombre de transistors selon le procédé de l'invention, les inventeurs ont vérifié qu'aucune rupture des parties d'appui A ne se produisait, et que la portion 1 est sensiblement maintenue en place par la grille 2, parallèlement à et à distance de la surface S du substrat 100.
Le circuit est exposé une nouvelle fois à un gaz oxydant, en étant simultanément chauffé à une température de l'ordre de 900 C pendant 1 minute environ, afin de former des couches d'oxydes. Une couche 8a est ainsi formée sur les faces découvertes de la grille 2, une couche 8b est formée sur toutes les faces de la portion 1, et une couche 8c est formée sur le substrat 100, à l'intérieur de la zone entourée par la couche 5. Les couches 8a, 8b et 8c sont formées simultanément et présentent des caractéristiques identiques. La figure 8 illustre la configuration du circuit alors obtenue.
On réalise ensuite un dépôt de matériau isolant sur le circuit, par exemple un nouveau dépôt de nitrure de silicium (Si3N4), à partir d'au moins un précurseur gazeux introduit dans un plasma réactif. Des conditions de dépôt du matériau sont adoptées, qui permettent d'obtenir un remplissage complet 4 de l'espace entre la portion 1 et le substrat 100 dans la zone P. En particulier, une pression de dépôt de l'ordre de 10 millitorrs aboutit à un remplissage progressif de cet espace. Le dépôt est poursuivi jusqu'à obtenir une couche 10 qui recouvre tout le transistor en cours de réalisation. La configuration du circuit illustrée par la figure 9 est obtenue.
La couche 10 est alors gravée d'une façon anisotrope, selon le procédé de réalisation d'espaceurs. La gravure est poursuivie jusqu'à découvrir la surface supérieure de la grille 2, ainsi que la surface supérieure de la portion 1, de chaque côté de la grille 2. On obtient ainsi un espaceur 8 qui recouvre toutes les surfaces du transistor parallèles à la flèche D. De façon connue, une implantation complémentaire d'espèces dopantes électriquement peut être effectuée dans la portion 1, de chaque côté de la grille 2, en bénéficiant d'un alignement automatique par rapport à la grille 2 procuré par l'espaceur 8. Enfin, des dépôts de silicium 9 peuvent être ajoutés sur les surfaces supérieures de la grille 2 et de la portion 1. Des conditions de dépôt par croissance épitaxique sélective sont préférablement adoptées. La partie supérieure de la grille 2 ainsi complétée constitue la zone de contact de grille, notée G sur la figure 10. Les parties supérieures de la portion 1 ainsi complétée, situées de chaque côté de la grille 2, constituent respectivement les zones de contact de source, notée SO, et de drain, notée DR.
La réalisation du circuit incorporant le transistor peut être alors poursuivie de façon usuelle. En particulier, des siliciurations des dépôts 9 peuvent être pratiquées, pour réduire la résistance électrique entre, d'une part, les zones de contact SO et DR ainsi que la zone de contact de grille G, et, d'autre part, des connexions électriques extérieures. Le canal du transistor correspond à la partie de la portion 1 située sous la partie C de la grille 2.
Au sein du transistor final, le matériau de remplissage 4 déposé dans l'espace entre la portion 1 et le substrat 100 assure une fonction d'isolation électrique. Son rôle est équivalent à celui des couches d'oxyde, dites couches d'oxyde enterrées, ou burried oxide en anglais, présentes dans les circuits intégrés SOI. La couche 5 constitue une zone d'isolation électrique renforcée au sein du transistor final, entre la grille 2 et le substrat 100. La couche 3 procure l'isolation électrique entre la grille 2 et la portion 1.
II est entendu que de nombreuses variantes de mise en oeuvre de l'invention peuvent être proposées, par rapport au procédé de réalisation d'un transistor qui a été décrit en détail ci-dessus. Ces variantes restent comprises dans le cadre de l'invention, dans la mesure où un matériau temporaire est utilisé à la place d'une portion de matériau isolant située entre le transistor final et le substrat. En particulier, le matériau temporaire cité dans la description ci-dessus, à savoir un alliage de silicium et de germanium, peut être remplacé par un autre matériau.
Il est précisé que la couche 5 de renforcement de l'isolation électrique du transistor par rapport au substrat conducteur n'est pas indispensable au fonctionnement du transistor obtenu. Cette couche 5 a été introduite pour garantir une suppression complète d'éventuels courants de fuite qui apparaîtraient accidentellement entre la grille et le substrat, et pour réduire les capacités parasites qui apparaissent entre la grille et le substrat. Néanmoins, une atténuation des courants de fuite peut être obtenue par la couche 3 seule, tout en assurant un fonctionnement correct du transistor.
De même, la couche 6 et l'espaceur 7, destinés en particulier à empêcher une oxydation de la zone de source, du canal et de la zone de drain du transistor pendant la formation de la couche 5, ne sont pas indispensables pour la mise en oeuvre de l'invention.
Enfin, la couche 6 et l'espaceur 7 peuvent être utilisées sans les couches d'arrêt associées.
Claims (13)
1. Procédé de réalisation d'un transistor à effet de champ, comprenant les étapes suivantes: a) obtention d'un substrat conducteur (100) supportant une portion d'un matériau semiconducteur (1) au dessus d'une surface (S) dudit substrat, avec une portion d'un matériau temporaire (101) entre la portion de matériau semiconducteur et le substrat; b) formation d'une grille (2) comprenant une partie supérieure (C) en liaison rigide avec ladite portion de matériau semiconducteur (1), et au moins une partie d'appui (A) reposant sur le substrat (100), la grille (2) étant obtenue d'une façon isolée électriquement par rapport à la portion de matériau semiconducteur (1) et à une partie conductrice du substrat (100) ; c) retrait du matériau temporaire (101), la grille (2) assurant le maintien en place de ladite portion de matériau semiconducteur (1) par rapport au substrat (100), de sorte qu'il se crée un espace vide entre ladite portion de matériau semiconducteur et le substrat à la place de la portion de matériau temporaire (101) ; et d) remplissage au moins partiel dudit espace vide par un matériau isolant (4).
2. Procédé selon la revendication 1, suivant lequel la portion de matériau semiconducteur (1) et la portion de matériau temporaire (101) sont obtenues par gravure de couches respectives de matériau semiconducteur et de matériau temporaire superposées au dessus de la surface (S) du substrat, en dehors d'une zone (P) destinée à supporter le transistor, jusqu'à atteindre le substrat.
3. Procédé selon la revendication 1 ou 2, suivant lequel le matériau semiconducteur (1) et le matériau temporaire (101) sont chacun sensiblement monocristallins.
- 14 -
4. Procédé selon la revendication 3, suivant lequel le matériau semiconducteur (1) est obtenu par croissance épitaxique à partir d'une surface du matériau temporaire (101).
5. Procédé selon l'une quelconque des revendications précédentes, suivant lequel le matériau temporaire (101) comprend un alliage de silicium et de germanium, et suivant lequel le matériau semiconducteur (1) comprend du silicium et est comparativement dépourvu de germanium.
6. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre, avant l'étape b), une étape de formation d'une zone d'isolation électrique renforcée (5) s'étendant au moins partiellement entre la partie d'appui de la grille (A) et la partie conductrice du substrat (100).
7. Procédé selon la revendication 6, suivant lequel la zone d'isolation électrique renforcée (5) est formée par oxydation, par mise en contact avec un fluide oxydant d'une partie du substrat (100).
8. Procédé selon la revendication 7, comprenant en outre, avant l'étape de formation de la zone d'isolation électrique renforcée (5), une étape de formation d'un revêtement supérieur (6) imperméable au fluide oxydant, disposé sur la portion de matériau semiconducteur (1), ledit revêtement supérieur (6) étant retiré après la formation de la zone d'isolation électrique renforcée (5).
9. Procédé selon la revendication 7 ou 8, comprenant en outre, avant l'étape de formation de la zone d'isolation électrique renforcée (5), une étape de formation d'un revêtement périphérique (7) imperméable au fluide oxydant, qui recouvre un champ d'épaisseur de la portion de matériau semiconducteur (1).
10. Transistor à effet de champ réalisé en utilisant un procédé selon l'une quelconque des revendications 1 à 9.
11. Transistor selon la revendication 10, dans lequel l'espace rempli au moins partiellement de matériau isolant (4) possède une épaisseur inférieure à 50 nanomètres.
12. Transistor selon la revendication 10 ou 11, dans lequel la portion de matériau semiconducteur (1) possède une épaisseur inférieure à 30 nanomètres.
13. Circuit intégré comprenant un transistor selon l'une quelconque des revendications 10 à 12.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20091030 |