FR2851075A1

FR2851075A1 - Decoding circuit and associated memory integrity testing process, involves writing words in memory cell and comparing with original words where each memory cells receives corresponding set of different words

Info

Publication number: FR2851075A1
Application number: FR0301605A
Authority: FR
Inventors: Pascal Narche
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2003-02-11
Filing date: 2003-02-11
Publication date: 2004-08-13
Anticipated expiration: 2023-02-11
Also published as: FR2851075B1

Abstract

The process involves writing words in a memory cell. The written words are highlighted and compared with original words. The memory is cut out into set of cells (ADR:FA00-ADR:FAFF) of which each receives a corresponding set (EM1, EM2, EM6) of different words. Each set of words beyond the set (EM1) is obtained by circular permutation of the set (EM1) of different words.

Description

PROCEDE POUR TESTER L'INTEGRITE D'UN CIRCUIT DE DECODAGE ET D'UNE MEMOIREMETHOD FOR TESTING THE INTEGRITY OF A DECODING CIRCUIT AND A MEMORY

Y ASSOCIEE.ASSOCIATED WITH IT.

L'invention concerne, de façon générale, les techniques de tests de composants électroniques après leur fabrication. The invention relates, in general, to techniques for testing electronic components after their manufacture.

Plus précisément, l'invention concerne un procédé pour tester l'intégrité d'un circuit 5 de décodage et d'une mémoire y associée comportant au plus L*N cellules de mémorisation arrangées en une matrice de N colonnes et au plus L lignes, chaque cellule contenant un mot de M bits et étant individuellement accessible par une adresse de A bits, o L, N, M, et A sont des entiers supérieurs à 1, o A est au moins égal à M, et o les adresses sont, sur chaque ligne, classées en ordre croissant par 10 numéro de colonnes croissant, ce procédé comprenant une phase d'écriture dans laquelle des mots prédéterminés sont écrits dans certaines au moins des cellules de la mémoire, et une phase de lecture et de vérification dans laquelle des mots préalablement écrits dans la mémoire sont lus à des adresses déterminées de la mémoire et comparés à des mots de référence. 15 Une étape importante du processus global d'élaboration de circuits intégrés consiste à vérifier leur bon fonctionnement en fin de chaîne de fabrication. More specifically, the invention relates to a method for testing the integrity of a decoding circuit 5 and of a memory associated therewith comprising at most L * N storage cells arranged in a matrix of N columns and at most L rows, each cell containing a word of M bits and being individually accessible by an address of A bits, where L, N, M, and A are integers greater than 1, where A is at least equal to M, and where the addresses are, on each line, classified in ascending order by 10 increasing column number, this method comprising a writing phase in which predetermined words are written in at least some of the memory cells, and a reading and verification phase in which words previously written in the memory are read at determined addresses from the memory and compared with reference words. 15 An important step in the overall process of developing integrated circuits consists in verifying their proper functioning at the end of the manufacturing chain.

Il peut en effet arriver, en dépit des multiples précautions qui sont prises pour éviter 20 ce phénomène, qu'une impureté se dépose soit sur un masque de fabrication, soit sur la tranche de silicium sur laquelle le circuit est intégré, altérant le fonctionnement normal de ce circuit. It can indeed happen, in spite of the multiple precautions which are taken to avoid this phenomenon, that an impurity is deposited either on a manufacturing mask, or on the silicon wafer on which the circuit is integrated, altering the normal operation. of this circuit.

Ces défaillances fonctionnelles peuvent avoir des causes multiples, telles qu'un court25 circuit, un défaut de contact électrique, ou encore l'inactivité d'un ou plusieurs transistors. These functional failures can have multiple causes, such as a short circuit, a fault in electrical contact, or even the inactivity of one or more transistors.

Dans le cas des circuits de mémoires électroniques, les défauts peuvent affecter des cellules de la mémoire elle-même, ou les circuits de décodage qui permettent d'accéder aux différentes cellules de la mémoire en écriture et en lecture. In the case of electronic memory circuits, faults can affect cells of the memory itself, or the decoding circuits which allow access to the various memory cells in write and read mode.

s Lorsqu'un défaut affecte une cellule de la mémoire, cette dernière se place dans un état par exemple irréversiblement figé, ou au contraire aléatoire, et en tout cas indépendant de celui qui est commandé par l'application d'une instruction d'écriture dans cette cellule. s When a fault affects a memory cell, the latter is placed in a state for example irreversibly frozen, or on the contrary random, and in any case independent of that which is controlled by the application of a write instruction in this cell.

Dès lors, si, après une commande d'écriture d'un mot déterminé dans une cellule défectueuse, le mot réellement écrit dans cette même cellule est relu, le mot obtenu par relecture a statistiquement peu de chance de correspondre au mot dont l'écriture a initialement été commandée. Consequently, if, after a command to write a determined word in a defective cell, the word actually written in this same cell is re-read, the word obtained by re-reading is statistically unlikely to correspond to the word whose writing was originally ordered.

La figure 1 illustre la mise en oeuvre d'un procédé connu pour vérifier l'intégrité d'une mémoire sur la base de ce principe général. FIG. 1 illustrates the implementation of a known method for verifying the integrity of a memory on the basis of this general principle.

Cette mémoire comporte, à titre d'exemple, 48 lignes notées LGN, et 32 colonnes de mots de huit bits notées COL OCT, donc 256 colonnes de bits notées COL-BIT. 20 Les adresses de cellules, écrites en base hexadécimale et notées ADR, s'étendent entre FANO et FFFF, chaque adresse apparaissant sur la gauche de la figure 1 étant celle de la cellule située immédiatement à droite de l'indication de cette adresse, et chaque adresse apparaissant sur la droite de la figure i étant celle de la cellule située 25 immédiatement à gauche de l'indication de cette adresse. This memory comprises, by way of example, 48 lines denoted LGN, and 32 columns of eight-bit words denoted COL OCT, therefore 256 columns of bits denoted COL-BIT. The cell addresses, written in hexadecimal base and denoted ADR, extend between FANO and FFFF, each address appearing on the left of FIG. 1 being that of the cell located immediately to the right of the indication of this address, and each address appearing on the right of FIG. i being that of the cell located immediately to the left of the indication of this address.

La phase d'écriture de ce procédé connu consiste à enregistrer dans les différentes cellules de la mémoire des mots dont chacun comprend un bit de valeur "0", ces bits ayant été imprimés en gras sur la figure pour mieux faire ressortir la structure globale 30 de ces mots. The writing phase of this known method consists in recording in the different cells of the memory words each of which comprises a bit of value "0", these bits having been printed in bold in the figure to better highlight the overall structure 30 of these words.

Lorsqu'un mot ainsi enregistré dans une cellule de la mémoire est relu, la présence dans le mot relu du bit de valeur "0", la position de ce bit dans le mot, et la présence ou l'absence d'autres bits de valeur "" dans le mot relu sont autant d'indices permettant de vérifier l'intégrité de la cellule concernée. When a word thus recorded in a memory cell is read, the presence in the re-read word of the bit with value "0", the position of this bit in the word, and the presence or absence of other bits of value "" in the word re-read are all indications allowing to verify the integrity of the cell concerned.

Dans le cas des circuits de mémoires électroniques, il arrive cependant que des défauts affectent non pas les cellules de la mémoire elle-même, mais les circuits de décodage. In the case of electronic memory circuits, however, faults do not affect the cells of the memory itself, but the decoding circuits.

Dans un tel cas, les instructions d'écriture dans une cellule de la mémoire et / ou de lecture de cette cellule sont décodées comme si elles concernaient une autre cellule de la mémoire ou une cellule d'une autre zone de la mémoire. In such a case, the instructions for writing to a cell in the memory and / or for reading from this cell are decoded as if they concerned another cell in the memory or a cell in another area of the memory.

Dans la mesure cependant o les mots prédéterminés enregistrés dans la mémoire au 15 cours de la phase d'écriture du procédé illustré à la figure 1 présentent des structures globales identiques dans des secteurs de la mémoire qui ne diffèrent les uns des autres que par l'adresse de leurs colonnes, le fait qu'un mot relu à une adresse d'un secteur à tester corresponde au mot prédéterminé attendu ne garantit pas que le mot relu provienne réellement du secteur à tester. Insofar as, however, the predetermined words recorded in the memory during the writing phase of the method illustrated in FIG. 1 have identical overall structures in sectors of the memory which differ from each other only by the address of their columns, the fact that a word re-read at an address of a sector to be tested corresponds to the predetermined word expected does not guarantee that the word re-read actually comes from the sector to be tested.

Le procédé illustré en référence à la figure 1 s'avère donc au moins partiellement inefficace. The method illustrated with reference to Figure 1 therefore proves at least partially ineffective.

Pour pallier ce problème, il est connu, comme illustré à la figure 2, de découper la 25 mémoire en blocs de forme carrée et d'enregistrer dans chaque bloc des mots prédéterminés, calculés de façon telle que deux blocs différents de la mémoire, s'étendant à partir d'une même ligne ou d'une même colonne, aient des contenus différents. To overcome this problem, it is known, as illustrated in FIG. 2, to divide the memory into blocks of square shape and to record in each block predetermined words, calculated in such a way that two different blocks of the memory, s extending from the same row or column, have different contents.

Dans ces conditions, la probabilité pour que les mots relus au cours de la phase de lecture et de vérification apparaissent corrects en dépit de l'existence de défauts dans le circuit est extrêmement faible. Under these conditions, the probability that the words re-read during the reading and verification phase appear correct despite the existence of faults in the circuit is extremely low.

Cette technique, très efficace, est en revanche soumise d'une part à la condition que la mémoire puisse être découpée en blocs carrés, et d'autre part à la nécessité de disposer d'une mémoire vive relativement importante pour pouvoir effectuer les calculs permettant de savoir quels mots prédéterminés doivent être enregistrés dans quels blocs de la mémoire. This very effective technique, on the other hand, is subject on the one hand to the condition that the memory can be divided into square blocks, and on the other hand to the need to have a relatively large random access memory to be able to perform the calculations allowing to know which predetermined words should be stored in which blocks of memory.

Dans ce contexte, la présente invention a pour but de proposer un procédé efficace pour tester l'intégrité d'un circuit de décodage et de la mémoire qui lui est associée, y compris dans le cas o la mémoire vive disponible pour les calculs est de taille réduite. In this context, the object of the present invention is to propose an efficient method for testing the integrity of a decoding circuit and of the memory associated with it, including in the case where the random access memory available for the calculations is of reduced size.

A cette fin, le procédé de l'invention, par ailleurs conforme à la définition générique qu'en donne le préambule ci-dessus, est essentiellement caractérisé en ce que, la mémoire comprenant au plus N*2M cellules et 2M étant égal à P*N o P est un nombre entier supérieur à 1, la phase d'écriture est mise en oeuvre en écrivant, dans 20 un premier ensemble de P*N cellules de la mémoire, arrangées sur P lignes dont chacune s'étend sur N colonnes adjacentes, un premier ensemble de 2M mots différents, puis, sur autant d'ensembles supplémentaires de P*N cellules de la mémoire qu'il est nécessaire d'utiliser pour remplir la mémoire, autant d'ensembles respectifs supplémentaires de 2M mots différents, chacun de ces ensembles 25 supplémentaires de 2M mots étant formé par une permutation circulaire du premier ensemble de 2M mots, et chaque paire d'ensembles de 2M mots étant formée de deux permutations circulaires différentes l'une de l'autre. To this end, the method of the invention, moreover in accordance with the generic definition given in the preamble above, is essentially characterized in that, the memory comprising at most N * 2M cells and 2M being equal to P * N o P is an integer greater than 1, the writing phase is implemented by writing, in a first set of P * N memory cells, arranged on P lines each of which extends over N columns adjacent, a first set of 2M different words, then, on as many additional sets of P * N memory cells as it is necessary to use to fill the memory, as many respective additional sets of 2M different words, each of these additional sets of 2M words being formed by a circular permutation of the first set of 2M words, and each pair of sets of 2M words being formed of two circular permutations different from each other.

De préférence, les P lignes de chaque ensemble de P*N cellules sont adjacentes entre 30 elles. Preferably, the P lines of each set of P * N cells are adjacent to each other.

En outre, chaque mot de l'un des ensembles de 2M mots différents est avantageusement constitué par les M bits de poids les plus faibles extraits des A bits de l'adresse à laquelle ce mot est écrit. In addition, each word in one of the sets of 2M different words is advantageously constituted by the M least significant bits extracted from the A bits of the address to which this word is written.

s L'ensemble de 2M mots différents dont les mots sont respectivement constitués par les M bits de poids les plus faibles extraits des A bits des adresses auxquelles ces mots sont respectivement écrits est par exemple constitué par le premier ensemble de 2M mots. s The set of 2M different words, the words of which are respectively constituted by the M least significant bits extracted from the A bits of the addresses to which these words are respectively written, is for example constituted by the first set of 2M words.

Dans tous les cas, il est possible de donner à P la même valeur qu'à M, de donner à M la valeur 8 et / ou de donner à N la valeur 32. In all cases, it is possible to give P the same value as M, to give M the value 8 and / or to give N the value 32.

D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence 15 aux dessins annexés, dans lesquels: - la figure 1 est un schéma illustrant la mise en oeuvre du premier procédé connu évoqué précédemment; - la figure 2 est un schéma illustrant la mise en oeuvre du deuxième procédé connu évoqué précédemment; et - la figure 3 est un schéma illustrant la mise en oeuvre du procédé de l'invention. Other characteristics and advantages of the invention will emerge clearly from the description given below, by way of indication and in no way limitative, with reference to the appended drawings, in which: - Figure 1 is a diagram illustrating the layout using the first known method mentioned above; - Figure 2 is a diagram illustrating the implementation of the second known method mentioned above; and - Figure 3 is a diagram illustrating the implementation of the method of the invention.

Comme annoncé précédemment, l'invention concerne un procédé pour tester l'intégrité d'une mémoire et de son circuit de décodage. As previously announced, the invention relates to a method for testing the integrity of a memory and its decoding circuit.

Ce procédé s'applique à toute mémoire, telle qu'illustrée à la figure 3, qui comporte au maximum L*N cellules de mémorisation arrangées en une matrice de N colonnes et 30 d'au maximum L lignes, L et N étant des nombres entiers supérieurs à 1. This process applies to any memory, as illustrated in FIG. 3, which comprises at most L * N memory cells arranged in a matrix of N columns and 30 at most L rows, L and N being numbers integers greater than 1.

Chaque cellule est susceptible de contenir un mot de M bits et est individuellement accessible par une adresse de A bits, M et A étant également des nombres entiers supérieurs à 1 et A étant au moins égal à M. Sur chaque ligne de la matrice que forme la mémoire, les adresses sont classées en ordre croissant par numéro de colonnes croissant, les adresses ADR évoluant ainsi, sur l'exemple illustré à la figure 3, de la valeur FAOO au croisement de la ligne LGN de valeur 0 et de la colonne d'octets COLOCT de valeur 0, à la valeur FFFF au croisement de la ligne LGN de valeur 47 et de la colonne d'octets COLOCT de 10 valeur 31. Each cell is capable of containing a word of M bits and is individually accessible by an address of A bits, M and A also being whole numbers greater than 1 and A being at least equal to M. On each line of the matrix that forms the memory, the addresses are classified in ascending order by increasing column number, the ADR addresses thus evolving, on the example illustrated in FIG. 3, from the FAOO value at the intersection of the line LGN of value 0 and of the column d COLOCT bytes of value 0, to the value FFFF at the intersection of the line LGN of value 47 and the column of bytes COLOCT of 10 value 31.

Le procédé de l'invention comprend, de façon connue en soi, une phase d'écriture dans laquelle des mots prédéterminés sont écrits dans les différentes cellules de la mémoire, et une phase de lecture et de vérification dans laquelle les mots 15 préalablement écrits dans les différentes cellules sont relus aux différentes adresses correspondantes de la mémoire, et sont comparés aux mots dont l'écriture avait antérieurement été demandée. The method of the invention comprises, in a manner known per se, a writing phase in which predetermined words are written in the various cells of the memory, and a reading and verification phase in which the words previously written in the various cells are re-read at the various corresponding addresses of the memory, and are compared with the words whose writing had previously been requested.

Le procédé de l'invention est spécifiquement applicable au cas o la mémoire 20 comprend au maximum N*2M cellules et o 2M est un multiple entier de N. En d'autres termes, 2m est égal à P*N o P est un nombre entier supérieur à 1, ce nombre P pouvant être égal à M. Dans l'exemple illustré à la figure 3, le nombre M est lui-même égal à 8 et le nombre N est égal à 32. The method of the invention is specifically applicable to the case where the memory 20 comprises at most N * 2M cells and o 2M is an integer multiple of N. In other words, 2m is equal to P * N o P is a number integer greater than 1, this number P possibly being equal to M. In the example illustrated in FIG. 3, the number M is itself equal to 8 and the number N is equal to 32.

Selon un deuxième aspect de l'invention, la mémoire est virtuellement découpée dans sa totalité en ensembles de P*N cellules, les cellules de chaque ensemble étant 30 arrangées sur P lignes dont chacune s'étend sur N colonnes adjacentes. According to a second aspect of the invention, the memory is virtually cut up in its entirety into sets of P * N cells, the cells of each set being arranged on P rows each of which extends over N adjacent columns.

Non seulement chaque ligne de chacun de ces ensembles de P*N cellules s'étend sur N colonnes adjacentes entre elles, mais les P lignes de cet ensemble sont, de préférence, également adjacentes entre elles. Not only is each row of each of these sets of P * N cells spanning N columns adjacent to each other, but the P rows of this set are preferably also adjacent to each other.

Le premier ensemble de P*N cellules ainsi constitué est illustré à la figure 3 comme étant formé des cellules dont les adresses ADR sont comprises entre FAOO et FAFF. The first set of P * N cells thus constituted is illustrated in FIG. 3 as being formed of cells whose ADR addresses are included between FAOO and FAFF.

Le second ensemble de P*N cellules est formé des cellules dont les adresses ADR sont comprises entre FBOO et FBFF, et ainsi de suite jusqu'au sixième ensemble, qui 10 est formé des cellules dont les adresses ADR sont comprises entre FEOO et FFFF. The second set of P * N cells is formed of cells whose ADR addresses are between FBOO and FBFF, and so on until the sixth set, which is formed of cells whose ADR addresses are between FEOO and FFFF.

Selon un troisième aspect de l'invention, la phase d'écriture est mise en oeuvre en écrivant, dans le premier ensemble de P*N cellules de la mémoire, un premier ensemble EM1 de 2M mots différents. According to a third aspect of the invention, the writing phase is implemented by writing, in the first set of P * N cells of the memory, a first set EM1 of 2M different words.

Par exemple, comme également illustré à la figure 3, les mots de ce premier ensemble EMI de 2M mots différents peuvent être respectivement constitués par les M bits de poids les plus faibles extraits des A bits des adresses auxquelles ces mots sont respectivement écrits. For example, as also illustrated in FIG. 3, the words of this first EMI set of 2M different words can be respectively constituted by the M least significant bits extracted from the A bits of the addresses to which these words are respectively written.

Ainsi, la cellule d'adresse FA0O reçoit le mot "00", la cellule d'adresse FA01 reçoit le mot "01", la cellule d'adresse FA02 reçoit le mot "02", et ainsi de suite jusqu'à la cellule d'adresse FAFF qui reçoit le mot "ff". Thus, the address cell FA0O receives the word "00", the address cell FA01 receives the word "01", the address cell FA02 receives the word "02", and so on to the cell FAFF address which receives the word "ff".

Un ensemble supplémentaire de 2M mots différents, noté EM2 et formé par une permutation circulaire du premier ensemble EMI de 2m mots, est ensuite enregistré dans le deuxième ensemble de P*N cellules de la mémoire, c'est-à-dire entre les adresses FBOO et FBFF. An additional set of 2M different words, denoted EM2 and formed by a circular permutation of the first set EMI of 2m words, is then recorded in the second set of P * N cells of the memory, that is to say between the addresses FBOO and FBFF.

De la même manière, un autre ensemble supplémentaire de 2M mots différents, formé par une autre permutation circulaire du premier ensemble EMI de 2m mots, est enregistré dans le troisième ensemble de P*N cellules de la mémoire, et ainsi de suite jusqu'au sixième ensemble supplémentaire E6 de 2M mots différents, qui est formé par encore une autre permutation circulaire du premier ensemble EMI de 2M mots, et dont les mots sont enregistrés dans le sixième ensemble de P*N cellules de la mémoire, c'est-à-dire entre les adresses FEOO et FFFF. Similarly, another additional set of 2M different words, formed by another circular permutation of the first EMI set of 2m words, is saved in the third set of P * N memory cells, and so on until sixth additional set E6 of 2M different words, which is formed by yet another circular permutation of the first set EMI of 2M words, and the words of which are recorded in the sixth set of P * N memory cells, i.e. - say between the addresses FEOO and FFFF.

Dans la phase d'écriture qui vient d'être décrite, il est fait en sorte, comme indiqué, que chaque paire d'ensembles de 2m mots enregistrés dans la mémoire soit formée de deux permutations circulaires différentes l'une de l'autre. 10 Par exemple, les ensembles EM1 et EM2 constituent deux permutations circulaires différentes du même ensemble de 2M mots, comme c'est également le cas des ensembles EM1 et EM6, et celui des ensembles EM2 et EM6. In the writing phase which has just been described, it is ensured, as indicated, that each pair of sets of 2m words recorded in the memory is formed of two circular permutations different from each other. 10 For example, the sets EM1 and EM2 constitute two different circular permutations of the same set of 2M words, as is also the case of the sets EM1 and EM6, and that of the sets EM2 and EM6.

Dans ces conditions, et en dépit de la facilité avec laquelle sont engendrés les mots de test qui sont enregistrés dans la mémoire préalablement à la phase de lecture et de vérification, aucune séquence de mots n'apparaît à l'identique sur deux lignes différentes ou sur deux colonnes différentes de la mémoire. Under these conditions, and despite the ease with which the test words which are recorded in the memory before the reading and verification phase are generated, no sequence of words appears identically on two different lines or on two different columns of memory.

Claims

1. Method for testing the integrity of a decoding circuit and of an associated memory comprising at most L * N storage cells arranged in a matrix of N columns and at most L rows, each cell containing a word of M bits and being individually accessible by an address of A bits, where L, N, M, and A are integers greater than 1, where A is at least equal to M, and where the addresses are, on each line, classified in increasing order by increasing number of columns, this method comprising a writing phase in which predetermined words are written in at least some of the cells of the memory, and a reading and verification phase in which words previously written in the memory are read at 10 determined addresses from the memory and compared with reference words, characterized in that, the memory comprising at most N * 2M cells and 2M being equal to P * N o P is an integer greater than 1, the ph ase of writing is implemented by writing, in a first set of P * N memory cells (ADR: FAOO to ADR: FAFF), arranged on P rows each of which extends over N adjacent columns, 15 a first set (EMl) of 2m different words, then, on as many additional sets of P * N memory cells (ADR: FB00 to ADR: FBFF; ADR: FEOO to ADR: FFFF) which it is necessary to use to fill the memory, as many respective additional sets (EM2; EM6) of 2M different words, each of these additional sets (EM2; EM6) of 2M words being formed by a circular permutation of the first set (EM1) of 2M words, and each pair (EMI, EM2; EM1, EM6; EM2, EM6) of sets of 2M words being formed of two different circular permutations one of the other.

2. Method according to claim 1, characterized in that the P lines of each set of P * N cells are adjacent to each other.

3. Method according to any one of the preceding claims, characterized in that each word of one of the sets of 2M different words consists of the M least significant bits extracted from the A bits of the address at which this word is written.

4. Method according to claim 3, characterized in that the set of 2M 5 different words whose words are respectively constituted by the M least significant bits extracted from the A bits of the addresses to which these words are respectively written consists of the first set of 2M different words.

5. Method according to any one of the preceding claims, characterized in that P is equal to M.

6. Method according to any one of the preceding claims, characterized in that M = 8.

7. Method according to any one of the preceding claims, characterized in that N = 32.