FR2848023A1 - Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement - Google Patents
Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement Download PDFInfo
- Publication number
- FR2848023A1 FR2848023A1 FR0215094A FR0215094A FR2848023A1 FR 2848023 A1 FR2848023 A1 FR 2848023A1 FR 0215094 A FR0215094 A FR 0215094A FR 0215094 A FR0215094 A FR 0215094A FR 2848023 A1 FR2848023 A1 FR 2848023A1
- Authority
- FR
- France
- Prior art keywords
- chip
- chips
- layer
- wafer
- thinning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01038—Strontium [Sr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01061—Promethium [Pm]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
Abstract
Une puce (4) à intégrer à un dispositif (1) électronique comporte une face active avec des plots (6) de connexion, une face arrière apte à être rendue solidaire du substrat du dispositif (1), et entre les faces active et arrière une tranche périphérique ; au sein du dispositif (1), les plots (6) de la puce (4) sont connectés à la piste du substrat par des cordons de polymère conducteur déposés à l'état visqueux notamment contre la tranche.Quand les puces sont individualisées par amincissement, à partir d'un côté de base d'une plaquette de semi-conducteur, une partie (A) couche isolante (17) est détruite dans un fonds de chemin partiel suivant une direction d'élévation jusqu'à une distance de la face active, sensiblement supérieure ou égale à une épaisseur voulue de la puce (4).
Description
L'invention concerne l'isolation électrique de tranches de composants
intégrés semi-conducteurs (processeurs, mémoires, écran, commande, etc.) appelés ici "puces" par simplification, et qui doivent être connectés à une interface (et / ou à une autre "puce") par dépôt de matière conductrice initialement visqueuse dit "wire deposition".
Ces puces sont destinées à divers dispositifs électroniques. Dans les exemples, ces dispositifs sont des objets portables intelligents (micromodules, cartes à puces, étiquettes ou tickets électroniques, assistants personnels portables, etc.) Mais l'invention s'applique à d'autres io dispositifs électroniques dont au moins une puce doit être connectée à une interface par dépôt de matière conductrice visqueuse, comme exposé plus bas. En préalable, notons que les termes conducteur et isolant, se rapportent à des propriétés physiques de transmission ou isolation de 1 5 courant électrique, respectivement. Ces termes sont donc liés aux notions de contact ohmique ou galvanique, ainsi que de diélectrique, respectivement. Une puce présente en synthèse des faces arrière et active sur laquelle sont disposés des plots de connexion permettant de relier 20 électriquement la puce à une ou plusieurs interfaces. Entre ces faces, est étendue une tranche ou flancs.
Par exemple, la connexion d'une puce, est réalisée par câblage filaire. Ce câblage n'impose aucune spécificité au composant.
Cependant, ce câblage filaire est coteux, les fils étant généralement 25 en cuivre, en nickel voire en or. La soudure de ces fils nécessite un appareillage de haute précision et est délicate. Ceci entraîne un ralentissement de la cadence de fabrication, à l'étape de connexion.
De fait, la connexion d'une puce est de plus en plus souvent effectuée par dépôt de composés polymères conducteurs ("wire 30 deposition".) Selon les cas, la formation du cordon de polymère conducteur est effectuée par dispense et / ou jet de matière.
Ces connexions par polymères conducteurs sont efficaces et performantes. Elles présentent nombre d'avantages par rapport au câblage filaire notamment. En effet, l'utilisation d'un polymère conducteur permet d'alléger nombre d'opérations de fabrication et de diminuer le cot d'assemblage des circuits intégrés. Des dispositifs électroniques moins encombrants, notamment en élévation, sont plus faciles à fabriquer avec des connexions par dépôt de polymère conducteur. Tandis que la 5 résistance mécanique de ces connexions est remarquable, notamment à la flexion, en comparaison avec des câblages filaires qui sont protégés par une capsule de résine rigide dite "glob-top".
Néanmoins, il existe parfois des inconvénients liés à la connexion par polymère conducteur.
Ainsi, il est parfois nécessaire d'isoler des parties extérieures de la puce en contact avec le cordon de polymère conducteur. A cette fin, on recouvre d'un matériau isolant en général la tranche, à l'exception de plots de connexion, voire sa face active et / ou arrière. défaut d'ainsi isoler la puce, le cordon risque de provoquer un court-circuit, notamment via des 15 plots de test qui débouchent sur sa tranche.
Cependant, les techniques d'isolation de tranche de puces mises en oeuvre à ce jour restent coteuses, notamment lorsqu'elles obligent à opérer l'isolation après collage de la face arrière de la puce sur son substrat au sein du dispositif électronique de destination.
D'autres techniques d'isolation de tranche, opérées après individualisation complète de la puce par rapport à sa plaquette de semiconducteur d'origine, présentent également des risques de: U Recouvrement partiel des plots de la face active; n Adhésion faible de la puce à son substrat de destination (du fait de propriétés anti-adhésives de l'isolant sur la face arrière de collage de la puce); U Mouillage partiel o Compatibilité notamment thermique de l'isolation avec les contraintes de traitement de la puce (par exemple, les puces dissociées 30 reposent sur une poignée en film plastique lors du sciage, qui ne supporte pas de température supérieure à 601C).
En outre, les techniques d'isolation des tranches de puce mises en oeuvre à ce jour sont coteuses.
Souvent, en particulier dans le cas de puces destinées à être intégrées à un dispositif électronique fortement sollicité d'un point de vue mécanique, comme par exemple un objet portable intelligent tel que carte à puce ou analogues, l'isolation de tranche obtenue avec les techniques mises en oeuvre à ce jour s'avère peu robuste.
Il est également souhaité que l'isolation s'intègre aux équipements existants, en provoquant un minimum de modifications.
Tandis que les expérimentations à ce jour montrent qu'il serait souhaitable de disposer d'une technique assurant qu'en élévation, la base io de tranche, contiguÙ à la face arrière de la puce, est toujours parfaitement isolée. Or, les techniques essayées en pratique à ce jour ne parviennent pas à cette fin de manière satisfaisante.
De plus, les techniques actuelles ne permettent pas de déposer d'une couche isolante sur la face active et / ou les tranches, tout en neutralisant 15 en même temps les plots de test et les lignes de découpe dites "scribe lines". Par ailleurs, les techniques actuelles ne permettent pas de pouvoir produire des dispositifs électroniques à un prix minimal. Ceci en gardant autant que faire se peut inchangé l'outil industriel existant (équipement.) 20 Ainsi, il est souhaité de pouvoir réduire: o Le nombre d'étapes nécessaires à la fabrication d'un dispositif électronique; o La quantité et le cot des constituants mis en oeuvre pour la fabrication d'un tel dispositif.
Citons des documents dans le domaine de l'invention.
Le document EP0134606 STAUFFER CHEMICAL décrit un film support de sciage de plaquettes de semi-conducteurs, comportant une couche pour séparation et, sur celle-ci, un motif d'adhésif conducteur, dont la taille et la forme doivent correspondre à celles d'une plaquette. Pour l'obtention de 30 puces individuelles à partir de plaquettes, on place celles-ci sur le motif adhésif porté par le support de sciage, puis on procède à la découpe et à l'extraction des puces découpées.
Le document EP0359373 FSK décrit un ruban adhésif qui, dans le domaine des plaquettes de semi-conducteurs, est utilisé comme support de sciage des plaquettes en puces individuelles. L'objectif est que les puces sciées puissent être aisément enlevées de la bande de sciage et soient munies d'un adhésif pour leur montage.
Le document FR2761497 GEMPLUS (350) décrit la fabrication d'une s carte à puce sans contact, avec une première étape, o on dépose par dispense un adhésif isolant sur un substrat isolant, à l'endroit o on posera ensuite une puce. Cet adhésif est adapté au support. Lors d'une deuxième étape, on place la puce avec sa face active vers le haut sur l'adhésif. Lors d'une troisième étape, on réalise une antenne par dispense de substance 10 conductrice. Dans une dernière et quatrième étape, on réalise une opération de co-laminage pour terminer la carte.
Le document FR2761498 GEMPLUS (369) décrit une connexion entre les plots de la face active d'une puce et une interface de communication, par dispense d'un cordon en relief de matière conductrice non solide.
Le document FR2808920 GEMPLUS (841) décrit un procédé de découpe d'une plaquette de semi-conducteur, en vue de l'individualisation de puces dont les tranches doivent être isolées. Une fois désolidarisées, les puces subissent un dépôt de matériau électriquement isolant sous forme d'une couche mince, et ce sur la face active et les flancs de la puce.
Ensuite, est formé un dégagement d'une ouverture dans la couche au niveau des plots et ce par soudure a froid de bossages ou par gravure au laser. le dépôt de la couche mince isolante est au moins en partie effectué par dépôt chimique en phase vapeur renforcé par plasma (PECVD). Le document JP2001024010 TOSHIBA décrit une méthode pour empêcher des fissures de se développer dans une plaquette de semiconducteur, du fait d'écailles dans un ruban adhésif traité aux UV. Lre wafer de semi-conducteur est séparé en une pluralité des éléments. Quand l'élément semi-conducteur stratifié sur un ruban adhésif UV est en écailles 30 et repris, seulement un secteur d'irradiation par UV d'une lampe UV est ajusté sur la taille du wafer, et seulement une pièce de liaison entre l'élément de semi- conducteur et le ruban adhésif est sélectivement soumis à de l'air par- dessous. Ainsi, l'adhérence de l'adhésif est diminuée, alors que des secteurs autres que la face active de chaque élément semiconducteur ne sont pas soumis à l'irradiation UV.
Le document US5332406 MITSUBISHI concerne le traitement de dispositifs semi-conducteurs maintenus sur un cadre au moyen d'une 5 bande adhésive sensible aux rayonnements UV, et la désactivation de cette bande adhésive après le traitement, pour libérer les dispositifs semiconducteurs traités.
Le document US5476566 MOTOROLA concerne l'amincissement de plaquettes de semi-conducteurs. Le procédé comporte la fixation des io plaquettes sur un support au moyen d'une pellicule adhésive double face, l'adhésif porté par la face portant les plaquettes étant durcis sable aux UV, tandis que l'autre ne l'est pas. Après dépose de l'ensemble sur un cadre de sciage et irradiation aux UV, la plaquette reste seule et la totalité de l'adhésif double face reste sur le support de transfert.
Le document US5615476 G&D décrit un bossage traversant des fenêtres d'adhésif d'encartage.
Le document US5953590 MICRON (voir aussi US6024631 / US5913104 / US5888127 / US5803797 dans la même famille) décrit comment porter une plaquette de semi-conducteur dite "wafer" à l'aide 20 d'un système micro poreux, dont l'alimentation en air est commandée par une vanne actionnable.
Le document US6428393 DISCO décrit comment fabriquer une plaquette de semi-conducteur avec des bossages saillant d'une couche de résine. Le document US2001024936A1 TOSHIBA (voir aussi EP0953409 / US6257966 dans la même famille) décrit une machine de transfert de plaquette ou "wafer", avec un plateau poreux de réception du wafer, à travers lequel une dépression est appliquée pour maintenir en place cette plaquette. Le document W00199172 GEMPLUS (826.1) décrit l'isolation électrique par le dépôt d'une couche isolante de silice sur les tranches de puces, générées par leur découpe dans une plaquette de silicium. La plaquette est associée à un support intermédiaire adhésif en plastique, qui maintient les puces en position après cette découpe. On prépare une phase liquide de traitement d'acide fluosilicique saturée en silice à une température entre 150 et 350 C, on immerge les puces disposées sur leur support intermédiaire dans la phase, on ajoute un agent de provocation de la sursaturation en silice et on maintient les puces dans ce milieu de 5 traitement au plus pendant 10 heures à une température entre 150 et 50 C. Le document "Les Techniques de l'Ingénieur; réf D2835 - Vol DAB Article Plasmas froids de décharge - Applications et diagnostic" ; par AnneMarie POINTU, Jacques JOLLY et Jérôme PERRIN; paru en novembre 10 1997, décrit une technique de dépôt à température ambiante par dépôt chimique en phase vapeur. Des plasma dits CVD "chemical vapor deposition" en anglais ou PECVD (plasma enhanced chemical vapor déposition en anglais) sont employés pour déposer un composé solide sur un substrat à partir de précurseurs gazeux, comme un oxyde de silicium à 15 partir de silane et d'oxygène.
Le document "Les Techniques de l'Ingénieur; réf E2520 - Vol EAB Article crans à cristal liquide - Technologies de fabrication" ; par Nicolas SZYDLO; paru en novembre 1997, décrit aussi une technique de dépôt PECVD. Le document "Les Techniques de l'Ingénieur; réf AM3486 - Vol AM Article Poly imides PMR" ; par Christian MARAIS; publié en janvier 1999 décrit une technique de réticulation de matière organique, à savoir des poly imides thermodurcissables.
Sur le site Internet www.disco.co.jp, la technique de meulage avant 25 découpe ("DBG" pour "Dicing Before Grinding") est expliquée.
Les normes IS07810 et ISO/IEC10373 qui définissent respectivement les dimensions imposées à un corps de carte à puce, et les critères de résistance mécanique imposés à ces corps.
De ces documents, on comprend comment des dispositifs 30 électroniques sont usuellement fabriqués, par exemple dans le domaine des objets portables intelligents.
L'invention a pour but de résoudre les inconvénients évoqués plus haut, notamment.
A cet effet, un objet de l'invention vise un procédé d'isolation d'une puce destinée à être intégrée à un dispositif électronique; ce dispositif comportant un substrat et au moins une piste sur ce substrat; la puce à isoler comportant une face active avec des plots de connexion, une face 5 arrière apte à être rendue solidaire du substrat du dispositif, et entre les faces active et arrière une tranche périphérique; au sein du dispositif électronique de destination, les plots de connexion de la puce étant connectés à la piste du substrat par des cordons de polymère conducteur déposés à l'état visqueux notamment contre la tranche de la puce.
io Ce procédé comporte les étapes prévoyant de: Disposer sur une poignée de découpe une plaquette de semi-conducteur au sein de laquelle est encore intégrée une pluralité de puces, la plaquette et la poignée de découpe étant conjointement montés par un côté de base de la plaquette opposé en élévation à un côté de liaison définissant la face active des 15 puces; Former sur la face active de puces encore intégrées et au droit en élévation de plots de connexion, des bossages saillants en élévation; Creuser des chemins partiels depuis le côté de liaison entre des puces encore intégrées à la plaquette, chaque chemin partiel formant une amorce afin d'individualiser des puces; Dégager par rapport à la poignée de 20 découpe, le côté de base de la plaquette en montant cette dernière sur une poignée d'amincissement par le côté de liaison; Individualiser les puces par amincissement de la plaquette depuis son côté de base; Réaliser une couche isolante notamment sur la tranche de puce et sur la face active à l'exception des bossages.
Selon l'invention, l'étape par laquelle est réalisée couche isolante est effectuée par apport au moins dans les chemins partiels de matière isolante: d'une part après les étapes par lesquelles sont formés les bossages et creusés les chemins; et d'autre part avant les étapes par lesquelles sont dégagés les côtés de base et individualisées les puces; tandis que lors de 30 l'étape par laquelle les puces sont individualisées par amincissement, un fonds de chemin de la couche isolante est supprimé, en ne laissant la couche isolante sensiblement que sur les tranches au moins des puces.
Selon l'invention, lors de l'étape par laquelle les puces sont individualisées par amincissement, la couche isolante est détruite suivant une direction d'élévation jusqu'à une distance de la face active, sensiblement supérieure ou égale à une épaisseur voulue de la puce.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est au moins en partie effectuée par dépôt de matière isolante non 5 organique telle que nitrure et / ou oxyde, par exemple par dépôt en phase vapeur (CVD ou PECVD).
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est au moins en partie effectuée par dépôt en rotation de matière isolante, dit "Spin Coating".
io Dans une réalisation, l'étape par laquelle est réalisée couche isolante est au moins en partie effectuée par dépôt de matière isolante organique telle que benzocyclobutène, poly imide, époxy, fluoro polymère.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est au moins en partie effectuée par dépôt de matière isolante dans un four 1 5 d'oxydation thermique.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est postérieure à l'étape par laquelle sont formés des bossages saillants, et effectuée de sorte des bossages saillants sont recouverts au moins en partie en élévation par cette couche isolante; avant l'étape par laquelle le 20 côté de base de la plaquette est dégagé par rapport à la poignée de découpe, en fixant la plaquette à une poignée d'amincissement par son côté de liaison, ces bossages saillants recouverts au moins en partie par la couche isolante sont exposés par enlèvement partiel de la matière de la couche isolante autour de ces bossages; par exemple, cette exposition par 25 enlèvement partiel de la matière isolante est au moins en partie effectuée par craquage mécanique et / ou lavage chimique.
Dans une mise en oeuvre, l'exposition par enlèvement partiel de la matière isolante est au moins en partie effectuée lors de l'étape par laquelle le côté de base de la plaquette est dégagé par rapport à la poignée 30 de découpe, en fixant la plaquette à une poignée d'amincissement par son côté de liaison.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est effectuée de manière à obtenir une couche isolante dont la dimension suivant une direction d'élévation est de l'ordre de 0,1 à 5 pm.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est suivie par un traitement de durcissement de la matière de la couche isolante, par exemple par stabilisation chimique et / ou irradiation lumineuse (rayons ultraviolets) et / ou traitement thermique.
Dans une réalisation, l'étape par laquelle les puces sont individualisées par amincissement est suivie par l'intégration de la puce individualisée au sein d'un dispositif électronique; cette intégration comporte une étape solidarisation de la face arrière de la puce sur un substrat du dispositif.
Dans une réalisation, l'étape par laquelle les puces sont individualisées par amincissement est suivie par l'intégration de la puce individualisée au sein d'un dispositif électronique; cette intégration comporte une étape de connexion par dépôt d'un cordon de matière conductrice entre un bossage de la puce et une piste d'un substrat du 15 dispositif; ce cordon étant déposé au moins en partie contre la matière de la couche isolante.
Un second objet de l'invention est un dispositif électronique; ce dispositif comporte au moins une puce isolée selon le procédé évoqué plus haut, un substrat et au moins une piste sur ce substrat; la puce 20 comportant une face active avec des plots de connexion, une face arrière solidaire du substrat, et entre les faces active et arrière une tranche périphérique; les plots de connexion de la puce étant connectés à la piste du substrat par des cordons de polymère conducteur déposés à l'état visqueux notamment contre la tranche de la puce.
Selon l'invention, la couche isolante est étendue suivant une direction d'élévation jusqu'à une distance de la face active, sensiblement supérieure ou égale à une épaisseur de la puce suivant cette direction d'élévation. Dans une réalisation, la couche isolante présente suivant une 30 direction d'élévation, une largeur mesurée perpendiculairement à la tranche, sensiblement supérieure ou égale à proximité d'une base contiguÙ à la face arrière qu'à proximité de la face active.
Dans une réalisation, le dispositif comporte au moins une interface d'entrées / sorties par laquelle transitent soit des informations (bornier de contact ohmique et / ou une antenne) soit de l'énergie (accumulateur).
Dans une réalisation, la couche isolante présente en élévation, une dimension de l'ordre de 0,1 à 5 Pm.
Dans une réalisation, le dispositif est un module pour objet portable intelligent tel que carte à puce, étiquette électronique ou analogues.
Dans une réalisation, le dispositif est un objet portable intelligent tel que carte à puce, étiquette électronique ou analogues.
Un troisième objet de l'invention est un équipement de production de dispositif électronique tel qu'évoqué plus haut et / ou apte à mettre en oeuvre le procédé d'isolation évoqué plus haut.
D'autres particularités et avantages de l'invention apparaîtront dans la description qui suit, donnée à titre d'exemple et qui se réfère aux figures. 1 5 La figure 1 est une vue schématique partielle en coupe d'élévation longitudinale, qui illustre partiellement une plaquette de semi conducteur dite "wafer", destinée à produire des composants électroniques appelés ici "puces" par simplification, à un stade de production o des plots de connexions ainsi que des chemins partiels de découpe sont formés sur un 20 côté définissant des faces actives de ces puces; sur cette figure 1 la plaquette est montée sur une poignée de découpe via son côté de base opposé en élévation au côté définissant des faces actives de ces puces.
La figure 2 est une vue schématique partielle en coupe d'élévation longitudinale, qui illustre partiellement la plaquette ou "wafer" de la figure 25 1, à un stade de production o une couche isolante est déposée sur le côté définissant des faces actives de ces puces ainsi que dans les chemins partiels de découpe, alors que la plaquette est toujours montée sur la poignée de découpe.
La figure 3 est une vue agrandie d'un détail de la figure 2, qui illustre 30 la manière dont un plot de connexion saille en élévation de la couche isolante déposée sur le côté définissant les faces actives, soit du fait que cette couche a été retirée du sommet du plot en élévation, soit que cette couche a été déposée de manière à ne pas recouvrir -le plus souvent finalement- le sommet du plot.
La figure 4 est une vue schématique partielle en coupe d'élévation longitudinale, qui illustre partiellement la plaquette ou "wafer" des figures t à 3, à un stade de production o cette plaquette a été désolidarisée de la poignée de découpe, puis retournée et ensuite rendue solidaire ou montée 5 via son côté définissant les faces actives, sur une poignée d'amincissement ici les plots de connexion dépassant de la face active saillent dans cette poignée d'amincissement, tandis que la plaquette a subit l'étape d'amincissement, de sorte que la couche isolante est détruite à l'emplacement de fonds de chemins partiels de découpe, simultanément à io l'amincissement et à l'individualisation des puces, et du fait de l'attaque d'enlèvement de matière de la plaquette réalisé à partir du côté de base.
La figure 5 est une vue schématique partielle en coupe d'élévation longitudinale, qui illustre un dispositif électronique tel qu'un micromodule, un objet portable intelligent (carte à puce, étiquette ou ticket électronique, 15 assistant personnel portatif ou analogues) par exemple; dans ce dispositif, une puce isolée au moins sur sa tranche comme illustré sur les figures 1 à 4, est fixée sur un substrat par sa face arrière et est connectée à une interface via des cordons déposés de matière conductrice.
La figure 6 est une vue schématique en élévation longitudinale, qui 20 illustre un équipement de production de dispositif électronique et fabrication d'objet portable intelligent selon l'invention; cet équipement possédant des postes aptes à effectuer les étapes d'isolation de puces exposées plus haut; sur la figure 6 est représentée un dispositif électronique produit sur cet équipement, dans cet exemple un objet 25 portable intelligent.
Sur les figures sont représentées trois directions orthogonales les une aux autres.
Une direction Z dite d'élévation, correspond aux hauteur et épaisseur des structures décrites: les termes haut / bas s'y réfèrent. Une autre 30 direction X dite longitudinale, correspond aux longueur ou dimension principales des structures décrites. Encore une autre direction Y dite transversale, correspond aux largeur ou dimensions latérales des structures décrites. Les directions X et Y définissent conjointement un plan XY dit principal (confondu avec celui de la feuille sur la figure 2) suivant lequel sont essentiellement étendues des structures décrites maintenant.
Sur les figures 5 et 6, on voit un dispositif électronique 1. Plus 5 précisément, sur la figure 5 le dispositif t est un module électronique destiné à être intégré à un objet portable intelligent ou analogue. Tandis que sur la figure 6, le dispositif 1 est un objet portable intelligent, tel que carte à puce, étiquette ou ticket électronique ou encore assistant portable personnel et analogues (téléphone cellulaire, etc).
Ce dispositif 1 comporte notamment un substrat 2 et au moins une piste 3 sur ce substrat 2.
Un composant électronique appelé ici puce 4, comporte une face active 5 avec des plots de connexion 6. Ici, la face active 5 est sensiblement étendue dans le plan X, Y. 1 5 l'opposé de la face active 5, une face arrière 7 est aussi sensiblement étendue dans le plan X, Y. La face arrière 7 est apte à être rendue solidaire du substrat 2.
Entre les faces active 5 et arrière 7, la puce 4 possède une tranche périphérique 8. Dans le cas illustré d'une puce 4 prismatique à base 20 rectangulaire, la tranche 8 possède quatre flancs étendus d'une part suivant la direction d'élévation Z, et d'autre part perpendiculairement au plan X, Y des faces 5 et 7. Par simplification, les termes "flanc" et "tranche" sont indifféremment employés l'un à la place de l'autre, soit au singulier soit au pluriel.
Au sein du dispositif 1, comme illustré sur la figure 5, les plots de connexion 6 sont connectés à la piste 3 par des cordons 9 en polymère conducteur ou à base d'un tel matériau. Les cordons 9 sont déposés à l'état visqueux, notamment contre la tranche 8. Par exemple, les cordons 9 sont en colle chargée en particules métalliques conductrices, par sérigraphie en 30 relief, jet de matière ou à la seringue à débit et ouverture contrôlés (on parle alors de dispense).
C'est en particulier la tranche 8 de la puce 4 qu'il convient d'isoler du fait de la connexion par les cordons 9 qui sont en contact avec la périphérie externe de la puce 4. Dans des réalisations, il est également prévu isoler la face active 5, à l'exception des plots 6 bien sr.
Notons ici que la piste 3 est reliée et / ou fait partie -voire constituepar exemple une: interface d'entrées / sorties par laquelle transitent soit 5 des informations (bornier de contact ohmique et / ou antenne et / ou capteur sécuritaire - de biométrie, par exemple- et / ou écran d'affichage et / ou source sonore) soit de l'énergie (accumulateur et / ou capteur d'énergie). Sur la figure 6, l'interface désignée en 10 est un bornier de contact 10 ohmique.
Maintenant que ces dispositif 1 et puce 4 sont évoqués, décrivons la technique d'isolation selon l'invention.
Cette technique d'isolation reprend en partie et s'intègre au meulage avant découpe ("DBG" pour "Dicing Before Grinding") évoqué plus haut.
En bref, le meulage avant découpe comporte les étapes prévoyant de: j Disposer sur une poignée de découpe 11 (voir figures 1, 2 et 6) une plaquette 12 de semi-conducteur au sein de laquelle est encore intégrée une pluralité de puces 4, la plaquette 12 et la poignée 11 étant 20 conjointement montés par un côté 13 de base de la plaquette 12 opposé en élévation (suivant la direction Z) à un côté 14 de liaison qui définit la face active 5 des puces 4; o Former sur la face active 5 de puces 4 encore intégrées à la plaquette 12, et au droit en élévation (suivant ladirection Z) de plots 6, des 25 bossages saillants en élévation (sur les figures, plots et bossages sont désignés par les mêmes références 6); o Creuser des sillons ou chemins partiels 15 depuis le côté de liaison 14 entre des puces 4 encore intégrées à la plaquette 12, chaque chemin partiel 15 qui forment une amorce de sillon d'individualisation des puces 4; 30 O Dégager par rapport à la poignée de découpe 11, le côté de base 13 de la plaquette 12 en montant cette dernière sur une poignée d'amincissement 16 par le côté de liaison 14; et o Individualiser les puces 4 par amincissement de la plaquette 12 depuis son côté de base 13.
L'invention intègre à meulage avant découpe, le fait de réaliser une couche isolante 17, notamment sur la tranche 8 de puces 4 et le cas échéant sur la face active 5 -à l'exception des bossages ou plots 6-.
Par exemple, l'isolation de tranche 8 est opérée comme suit: D'abord, comme illustré sur la figure 1 une plaquette 12 à un stade de production o des plots 6 sont déjà formés, est partiellement découpée pour y former les chemins partiels de découpe 15, sur le côté 14 définissant des faces actives 5; alors, la plaquette 12 est montée sur la poignée de découpe 11 via son côté de base 13.
Puis, comme illustré sur la figure 2, la plaquette 12 est pourvue d'une couche isolante 17, qui est déposée depuis le côté 14 définissant les faces actives 5 mais surtout dans les chemins 15 partiels de découpe; alors que la plaquette 12 est toujours montée sur la poignée de découpe 11.
ce stade, la manière dont un plot 6 saille en élévation (suivant la 1 5 direction Z) de la couche isolante 17 déposée sur le côté 14 est d: o Soit au fait que cette couche 17 a été retirée du sommet du plot 6 en élévation; o Soit au fait que cette couche 17 a été déposée de manière à ne pas recouvrir -le plus souvent finalement- le sommet du plot 6.
Puis, comme illustré sur la figure 4, la plaquette 12 est désolidarisée de la poignée de découpe 11, et ensuite retournée et encore après rendue solidaire ou montée, via son côté 14 définissant les faces actives 5, sur la poignée d'amincissement 16.
Sur la figure 4, les plots 6 à bossages dépassant de la face active 5, 25 saillent dans cette poignée d'amincissement 16.
C'est dans cet état que la plaquette 12 subit l'étape d'amincissement alors la couche isolante 17 est détruite à l'emplacement de fonds de chemins partiels de découpe 15, simultanément à l'amincissement et à l'individualisation des puces 4.
L'étape d'amincissement est obtenue par l'attaque et / ou l'enlèvement de matière de la plaquette 12 ainsi que de la couche 17, réalisé à partir du côté de base 12: ceci ressort bien de la figure 6.
Sur la figure 3 également, on a représenté en trait pointillé discontinu, la partie A d'un fonds 19 de la couche 17 à l'intérieur du chemin partiel 15, qui est supprimée par l'étape d'amincissement. On voit aussi qu'une surface supérieure (en élévation suivant la direction Z et vers le haut sur la figure 3) de cette partie du fonds 19 de la couche 17 supprimée par l'étape d'amincissement, est sensiblement voire strictement confondue 5 avec le plan de la face arrière 7 des puces 4 individualisées par cette étape d'amincissement. Ces étapes et opérations sont par exemple effectuées sur un équipement 18 tel que celui de la figure 6. Cet équipement 18 de production de dispositif électronique et fabrication d'objets portables io intelligents est donc également conforme à l'invention; L'équipement 18 possède des postes aptes à effectuer les étapes d'isolation de puces 4.
ces postes de l'équipement 18 de la figure 6, l'étape par laquelle est réalisée couche isolante 17 est effectuée par apport de matière isolante dans les chemins partiels 15 et sur la face 5: U d'une part après les étapes par lesquelles sont formés les bossages 6 et creusés ces chemins 15; a d'autre part avant les étapes par lesquelles sont dégagés les côtés de base 13 et individualisées les puces 4.
Notons que lors de l'étape par laquelle les puces 4 sont individualisées par amincissement, un fonds 19 de chemin 15 (voir figures é, 3 et 4) de la couche isolante 17 est supprimé Ainsi, il n'est laissé ici par l'amincissement d'individualisation que la partie de la couche isolante 17 étendue sur les tranches 8 des puces 4 -et 25 le cas échéant comme ici, sur la face 5 sauf sur les plots et bossages 6-.
Lors de l'étape par laquelle les puces 4 sont individualisées par amincissement, la couche isolante 17 est donc détruite suivant une direction d'élévation (suivant la direction Z), jusqu'à une distance de la face active 5, sensiblement supérieure ou égale à une épaisseur voulue de la 30 puce 4.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante 17 est au moins en partie effectuée par dépôt de matière isolante non organique telle que nitrure et / ou oxyde, par exemple par dépôt en phase vapeur (CVD ou PECVD); des exemples de réalisations sont exposés plus bas. Dans une autre réalisation, l'étape par laquelle est réalisée couche isolante 17 est au moins en partie effectuée par dépôt en rotation de matière isolante, dit "Spin Coating".
Notons que dans des réalisations, plusieurs techniques (dépôt, gravage, etc.) sont employées pour réaliser la même couche isolante 17.
Dans cet exemple, une épaisseur de la couche isolante 17 de l'ordre de 1 à 10 pm est réalisée. Ici, la rhéologie de la matière isolante déposée, io les temps d'attente entre deux strates successives de formation de la couche 17, la vitesse de rotation de la plaquette 12 lors du dépôt, ainsi que la tension de surface obtenue, sont choisies afin d'éviter une adhérence durable de cette matière isolante de formation de la couche 17: de fait, les plots et bossages 6 ne sont pas recouverts par cette couche 17 dans la plaquette 12 prête à être découpée en puces 4 individualisées.
Comme évoqué, dans le cas o un recouvrement durable de la couche isolante 17 reste au dessus des plots et bossages 6, ces derniers sont retirés, par exemple par craquage.
Parfois, la couche 17 déposée est stabilisée par une irradiation, 20 notamment aux rayons Ultra violets: on parle alors de "flash U.V.".
Dans une réalisation, l'étape par laquelle est réalisée couche isolante 17 est au moins en partie effectuée par dépôt de matière isolante organique telle que Benzocyclobutène, Poly imide, époxy, Fluoro Polymère.
Une telle réalisation est par exemple effectuée à une température de 25 l'ordre de 450 C. Il convient donc de choisir que les constituants du dispositif 1 soient compatibles avec de telles températures.
Pour revenir aux plots 6 et bossages, notons que par exemples les oxydes ainsi déposés, ont une mouillabilité telle sur des plots à bossages 6 en Or (Au) qu'une migration de la matière de dépôt est observée, 30 aboutissant à ce que cette matière n'accroche finalement pas sur ces plots à bossages 6 en Or (Au).
Dans une réalisation, l'étape par laquelle est réalisée couche isolante est au moins en partie effectuée par dépôt de matière isolante dans un four d'oxydation thermique.
Dans une réalisation, l'étape par laquelle est réalisée couche isolante 17 est postérieure à l'étape par laquelle sont formés des bossages saillants 6 (les plots à bossages 6), et effectuée de sorte ces bossages 6 soient recouverts au moins en partie en élévation (suivant la direction Z) par cette couche 17.
Avant l'étape par laquelle le côté de base 13 de la plaquette 12 est dégagé par rapport à la poignée de découpe 11, en fixant la plaquette 12 à une poignée d'amincissement 16 par son côté de liaison 14, ces bossages 6 qui sont recouverts au moins en partie par la couche isolante 17, sont io exposés par enlèvement partiel de la matière de la couche isolante 17 autour de ces bossages 6 Selon les réalisations, cette exposition par enlèvement partiel de la matière de la couche isolante 17 est au moins en partie effectuée par craquage mécanique et / ou lavage chimique.
1 5 Dans une mise en oeuvre, l'exposition par enlèvement partiel de la matière de la couche isolante 17 est au moins en partie effectuée lors de l'étape par laquelle le côté de base 13 de la plaquette 12 est dégagé par rapport à la poignée de découpe 11. Dans cette réalisation, ceci est obtenu en fixant la plaquette 12 à la poignée d'amincissement 16 par son côté de 20 liaison 14.
Dans nombre de réalisations, l'étape par laquelle est réalisée couche isolante 17 est effectuée de manière à obtenir une couche 17 dont la dimension suivant une direction d'élévation (suivant la direction Z) est de l'ordre de 0,1 à 5 pm. Mais d'autres épaisseurs sont aussi obtenus.
Comme évoqué plus haut, l'étape par laquelle est réalisée couche 17 est suivie par un traitement de durcissement de la matière de cette couche 17. Dans un exemple cette stabilisation de la matière de la couche isolante 17 est obtenue par stabilisation chimique, parfois en complément 30 de l'irradiation lumineuse (évoquée plus haut) et / ou d'un traitement thermique. Dans une réalisation, l'étape par laquelle les puces 4 sont individualisées par amincissement, est suivie par l'intégration de la puce 4 individualisée au sein d'un dispositif 1. Cette intégration comporte une étape solidarisation de la face arrière de la puce 4 sur un substrat 2 du dispositif l: on parle dans certain cas de solidarisation, de "die attach".
Dans une réalisation, après que les puces 4 soient individualisées, on opère dans le cadre de l'intégration de la puce 4 individualisée au sein d'un 5 dispositif 1, une étape de connexion par dépôt de cordons 9 de matière conductrice entre un bossage 6 et une piste 3 du substrat 2.
Ce cordon 9 est déposé au moins en partie contre la matière de la couche isolante 17, comme illustré sur la figure 5.
Le dispositif t est un second objet de l'invention.
Alors, ce dispositif 1 comporte au moins une puce 4 isolée comme évoqué plus haut.
Le dispositif 1 comporte en outre un substrat 2 et au moins une piste 3 sur ce substrat 2. Dans le dispositif 1, la puce 4 comporte une face arrière 7 solidaire du substrat 2, et entre les faces active 5 et arrière 7 une 15 tranche 8 recouverte par la couche 17.
Les plots et bossages 6 sont connectés à la piste 3 par les cordons 9 déposés à l'état visqueux, notamment contre la tranche 8.
Selon l'invention, la couche 17 est étendue suivant une direction d'élévation (suivant la direction Z) jusqu'à une distance de la face active 5, 20 sensiblement supérieure ou égale à une épaisseur finale souhaitée de la puce 4, suivant cette direction d'élévation (suivant la direction Z).
Dans une réalisation, la couche 17 présente suivant la direction d'élévation Z, une largeur mesurée perpendiculairement à la tranche 8, sensiblement supérieure ou égale à proximité de sa base confondue avec la 25 face arrière 7 et donc contiguÙ à cette face 7, qu'à proximité de la face active 5.
On a vu que la couche 17 présente en élévation (suivant la direction Z), une dimension de l'ordre de 0,1 à 5 pm. Et que le dispositif 1 est un selon les cas, un module, un objet portable intelligent ou analogues.
L'équipement 18 de production de dispositifs 1 tel qu'évoqué plus haut et / ou apte à mettre en oeuvre l'isolation évoquée plus haut, forme un troisième objet de l'invention.
Dans le dispositif 1, le substrat 2 est parfois un corps sous forme de plaquette de matière synthétique (ABS, PVC, etc.) au format défini par la norme IS07816 pour une carte à puce. Il est alors souvent pourvu d'une cavité dans laquelle le module (1) est placé ; on parle alors d'encartage. 5 Pour des objets tels que les étiquettes et autres tickets électroniques, le corps est souvent une simple feuille en matière synthétique ou cellulosique (papier). L'invention propose une isolation performante, robuste et directement apte à être industrialisée, par dépôt de la matière o0 électriquement isolante dans les chemins prédécoupés avant amincissement par la face arrière.
Notons que parmi les techniques connues, l'amincissement dit "DBG Disco (Dicing Before Grinding)" est une voie choisie à ce jour par certains industriels, car elle réduit l'écaillage des puces fines lors de leur sciage. 15 Dans une réalisation, la succession d'étapes suivantes est prévue 1- Découpe partielle de la plaquette 12 dite "wafer", à l'épaisseur finale visée plus une vingtaine de pm. Les chemins de découpe 15, sont obtenues par une lame, laser, jet d'eau, faisceau d'ions ou d'autres techniques d'ablation.
2- Dépôt de la matière de la couche 17 isolante: A ce stade la plaquette 12 peut subir des traitement thermiques à température élevée.
- croissance de matière isolante de la couche 17 non organique tel que nitrures ou oxydes par déposition en phase vapeur (PECVD...) ou dans un four d'oxydation thermique, - ou dépôt de matière organique de la couche 17 moins contraignants (ou "stressants") mécaniquement (Benzocyclobutène, Polyimide, Epoxy, FluoroPolymère, etc.) Le Benzocyclobutène permet une réticulation est complète en quelques minute au dessus de 2701C, de plus, il permet d'obtenir des 30 couches fines avec de hautes performances électriques, une grande stabilité en température Tg > 3500C, un faible taux de réabsorption d'eau 0.2%. Le dépôt isolant de haute qualité permet par la même occasion une re passivation de la surface active, renforcement utile lorsque des étapes ultérieures de dépôts de conducteurs / isolants sont requis (cas de la redistribution des plots de connexion).
Une épaisseur de l'ordre de 0,1 à 5pm, voire 1 à 2 pm, convient souvent. 3- Amincissement de la plaquette 12 "depuis la face arrière 7" par exemple par polissage mécanique, mécano-chimique ou plasma, jusqu'à obtenir des puces 4 dissociées avec leurs tranches 8 isolées.
On peut avoir intérêt à utiliser pour réaliser la couche 17, une croissance non organique pour effacer la zone perturbée (écailles, 10 dislocations, macles... ) lors de la découpe d'individualisation. Le gaz utilisé, par exemple l'oxygène, corrode la matière, en l'occurrence le silicium, pour former la couche 17.
Une épaisseur de silicium est consommée par la réaction. Cette épaisseur peut être choisie pour éliminer les problèmes générés par la zone 1 5 perturbée: clivage, amorce de rupture, réduction de la flexibilité, etc. La nature et l'épaisseur de la couche de corrosion est choisie par exemple pour être considérée électriquement isolante à la fréquence d'utilisation choisie ou encore de sorte que les défauts de la zones perturbée soit suffisamment corrodés.
Avec l'invention, on dispose d'une technique assurant qu'en élévation suivant la direction Z, la base de tranche 8, contiguÙ à la face arrière 7 de la puce 8, est toujours isolée de façon satisfaisante. Ce que les techniques en pratique à ce jour ne parviennent pas à effectuer de façon satisfaisante.
Claims (18)
1. Procédé d'isolation d'une puce (4) destinée à être intégrée à un dispositif (1) électronique; ce dispositif (1) comportant un substrat (2) et au moins une piste (3) sur ce substrat (3) ; la puce (4) à isoler comportant 5 une face active (5) avec des plots (6) de connexion, une face arrière (7) apte à être rendue solidaire du substrat du dispositif (1), et entre les faces active (5) et arrière (7) une tranche périphérique (8) ; au sein du dispositif (1) de destination, les plots (6) de la puce (4) étant connectés à la piste (3) par des cordons (9) de polymère conducteur déposés à l'état visqueux io notamment contre la tranche (8) de la puce (4) ; Ce procédé comportant les étapes prévoyant de: Disposer sur une poignée de découpe (11) une plaquette (12) de semi- conducteur au sein de laquelle est encore intégrée une pluralité de puces (4), la plaquette (12) et la poignée (12) étant conjointement montées par un côté de base (13) de la plaquette (12) 15 opposé en élévation (Z) à un côté de liaison (14) définissant la face active (5) des puces (4) ; Former sur la face active (5) de puces (4) encore intégrées et au droit en élévation (Z) de plots (6), des bossages saillants en élévation (Z) ; Creuser des chemins partiels (15) depuis le côté de liaison (14) entre des puces (4) encore intégrées à la plaquette (12), chaque 20 chemin partiel (15) formant une amorce afin d'individualiser des puces (4); Dégager par rapport à la poignée de découpe (11) , le côté de base (13) en montant la plaquette (12) sur une poignée d'amincissement (16) par le côté de liaison (14) ; Individualiser les puces (4) par amincissement de la plaquette (12) depuis son côté de base (13) ; Réaliser une couche isolante 25 (17) notamment sur la tranche (8) de puces (4) ; caractérisé en ce que l'étape par laquelle est réalisée couche isolante (17) est effectuée par apport au moins dans les chemins partiels (15) de matière isolante: d'une part après les étapes par lesquelles sont formés les bossages et creusés les chemins (15) ; et d'autre part avant les étapes par lesquelles sont dégagés 30 les côté de base (13) et individualisées les puces (4) ; tandis que lors de l'étape par laquelle les puces (4) sont individualisées par amincissement, un fonds (19, A) de chemin (15) de la couche (17) est supprimé, en ne laissant la couche (17) sensiblement que sur les tranches (8) au moins des puces (4) .
2. Procédé d'isolation d'une puce (4) destinée à être intégrée à un dispositif (1) électronique; ce dispositif (1) comportant un substrat (2) et au moins une piste (3) sur ce substrat (3) ; la puce (4) à isoler comportant une face active (5) avec des plots (6) de connexion, une face arrière (7) 5 apte à être rendue solidaire du substrat du dispositif (1), et entre les faces active (5) et arrière (7) une tranche périphérique (8) ; au sein du dispositif (1) de destination, les plots (6) de la puce (4) étant connectés à la piste (3) par des cordons (9) de polymère conducteur déposés à l'état visqueux notamment contre la tranche (8) de la puce (4) ; Ce procédé comportant 10 les étapes prévoyant de: Disposer sur une poignée de découpe (11) une plaquette (12) de semi-conducteur au sein de laquelle est encore intégrée une pluralité de puces (4), la plaquette (12) et la poignée (12) étant conjointement montées par un côté de base (13) de la plaquette (12) opposé en élévation (Z) à un côté de liaison (14) définissant la face active 15 (5) des puces (4) ; Former sur la face active (5) de puces (4) encore intégrées et au droit en élévation (Z) de plots (6), des bossages saillants en élévation (Z) ; Creuser des chemins partiels (15) depuis le côté de liaison (14) entre des puces (4) encore intégrées à la plaquette (12), chaque chemin partiel (15) formant une amorce afin d'individualiser des puces (4); 20 Dégager par rapport à la poignée de découpe (11), le côté de base (13) en montant la plaquette (12) sur une poignée d'amincissement (16) par le côté de liaison (14) ; Individualiser les puces (4) par amincissement de la plaquette (12) depuis son côté de base (13) ; Réaliser une couche isolante (17) notamment sur la tranche (8) de puces (4) ; caractérisé en ce que lors 25 de l'étape par laquelle les puces (4) sont individualisées par amincissement, la couche isolante (17) est détruite suivant une direction d'élévation (Z) jusqu'à une distance de la face active (5), sensiblement supérieure ou égale à une épaisseur voulue de la puce (4).
3. Procédé selon la revendication 1 ou 2, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est au moins en partie effectuée par dépôt de matière isolante non organique telle que nitrure et / ou oxyde, par exemple par dépôt en phase vapeur (CVD ou PECVD).
4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est au moins en partie effectuée par dépôt en rotation de matière isolante, dit "Spin Coating".
5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est au moins en partie effectuée par dépôt de matière isolante organique telle que benzocyclobutène, poly imide, époxy, fluoro polymère.
6. Procédé selon l'une des revendications i à 5, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est au moins en partie effectuée par dépôt de matière isolante dans un four d'oxydation thermique.
7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est postérieure à l'étape par laquelle sont formés des bossages saillants, et effectuée de sorte des bossages saillants sont recouverts au moins en partie en élévation par cette couche (17) ; avant l'étape par laquelle le côté de base (13) est dégagé par 20 rapport à la poignée de découpe (11), en fixant la plaquette (12) à une poignée d'amincissement (16) par son côté de liaison (14), ces bossages saillants recouverts au moins en partie par la couche (17) sont exposés par enlèvement partiel de la matière de la couche (17) autour de ces bossages; par exemple, cette exposition par enlèvement partiel de la matière 25 isolante est au moins en partie effectuée par craquage mécanique et / ou lavage chimique.
8. Procédé selon la revendication 7, caractérisé en ce que l'exposition par enlèvement partiel de la matière isolante est au moins en partie 30 effectuée lors de l'étape par laquelle le côté de base (13) est dégagé par rapport à la poignée de découpe (11), en fixant la plaquette (12) à une poignée d'amincissement (16) par son côté de liaison (14).
9. Procédé selon l'une des revendications t à 8, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est effectuée de manière à obtenir une couche (17) dont la dimension suivant une direction d'élévation (Z) est de l'ordre de 0,1 à 5 pm.
10. Procédé selon l'une des revendications 1 à 9, caractérisé en ce que l'étape par laquelle est réalisée couche (17) est suivie par un traitement de durcissement de la matière de la couche (17), par exemple par stabilisation chimique et / ou irradiation lumineuse (rayons ultraviolets) io et / ou traitement thermique.
11. Procédé selon l'une des revendications 1 à 10, caractérisé en ce que l'étape par laquelle les puces (4) sont individualisées par amincissement est suivie par l'intégration de la puce (4) individualisée au 15 sein d'un dispositif (1) ; cette intégration comporte une étape solidarisation de la face arrière (7) de la puce (4) sur un substrat du dispositif (1).
12. Procédé selon l'une des revendications 1 à 11, caractérisé en ce que l'étape par laquelle les puces (4) sont individualisées par 20 amincissement est suivie par l'intégration de la puce (4) individualisée au sein d'un dispositif (1) ; cette intégration comporte une étape de connexion par dépôt d'un cordon (9) de matière conductrice entre un bossage de la puce (4) et une piste (3) d'un substrat du dispositif (1) ; ce cordon (9) étant déposé au moins en partie contre la matière de la couche (17). 25
13. Dispositif (1) électronique qui comporte au moins une puce (4) isolée selon le procédé conforme à l'une des revendications 1 à 12, un substrat (2) et au moins une piste (3) sur ce substrat; la puce (4) comportant une face active (5) avec des plots (6), une face arrière (7) 30 solidaire du substrat (2), et entre les faces active (5) et arrière (7) une tranche périphérique (8) ; les plots (6) de la puce (4) étant connectés à la piste (3) par des cordons (9) de polymère conducteur déposés à l'état visqueux notamment contre la tranche (8) ; caractérisé en ce que la couche (17) est étendue suivant une direction d'élévation (Z) jusqu'à une distance G1366FRversion2.doc 2002-10-30 de la face active (5) , sensiblement supérieure ou égale à une épaisseur de la puce (4) suivant cette direction d'élévation (Z).
14. Dispositif (1) selon la revendication 13, caractérisé en ce que la 5 couche (17) présente suivant une direction d'élévation, une largeur mesurée perpendiculairement à la tranche (8), sensiblement supérieure ou égale à proximité d'une base contiguÙ à la face arrière (7) qu'à proximité de la face active (5).
1o
15. Dispositif (1) selon la revendication 13 ou 14, caractérisé en ce que ce dispositif (1) comporte au moins une interface d'entrées / sorties par laquelle transitent soit des informations (bornier de contact ohmique et / ou une antenne) soit de l'énergie (accumulateur).
16. Dispositif (1) selon l'une des revendications 13 à 15, caractérisé en ce que la couche (17) présente en élévation, une dimension de l'ordre de 0,1 à 5 pm, voire de l'ordre de 0,1 à 2 pm.
17. Dispositif (1) selon l'une des revendications 13 à 16, caractérisé 20 en ce que ce dispositif (1) est un module pour objet portable intelligent tel que carte à puce (4), étiquette électronique ou analogues.
18. Dispositif (1) selon l'une des revendications 13 à 16, caractérisé en ce que ce dispositif (1) est un objet portable intelligent tel que carte à 25 puce (4), étiquette électronique ou analogues.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0215094A FR2848023B1 (fr) | 2002-11-28 | 2002-11-28 | Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0215094A FR2848023B1 (fr) | 2002-11-28 | 2002-11-28 | Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2848023A1 true FR2848023A1 (fr) | 2004-06-04 |
| FR2848023B1 FR2848023B1 (fr) | 2005-02-18 |
Family
ID=32309874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0215094A Expired - Fee Related FR2848023B1 (fr) | 2002-11-28 | 2002-11-28 | Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2848023B1 (fr) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925924A (en) * | 1995-07-26 | 1999-07-20 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| US6071600A (en) * | 1995-10-20 | 2000-06-06 | W. L. Gore & Associates, Inc. | Low dielectric constant material for use as an insulation element in an electronic device |
| FR2804796A1 (fr) * | 2000-02-04 | 2001-08-10 | Gemplus Card Int | Procede pour la realisation de connexions electriques notamment pour un dispositif electronique |
| WO2002050905A1 (fr) * | 2000-12-21 | 2002-06-27 | Gemplus | Connexion par isolant decoupe et cordon imprime en plan |
-
2002
- 2002-11-28 FR FR0215094A patent/FR2848023B1/fr not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925924A (en) * | 1995-07-26 | 1999-07-20 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| US6071600A (en) * | 1995-10-20 | 2000-06-06 | W. L. Gore & Associates, Inc. | Low dielectric constant material for use as an insulation element in an electronic device |
| FR2804796A1 (fr) * | 2000-02-04 | 2001-08-10 | Gemplus Card Int | Procede pour la realisation de connexions electriques notamment pour un dispositif electronique |
| WO2002050905A1 (fr) * | 2000-12-21 | 2002-06-27 | Gemplus | Connexion par isolant decoupe et cordon imprime en plan |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2848023B1 (fr) | 2005-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0638933B1 (fr) | Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant | |
| FR2704690A1 (fr) | Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions. | |
| US20050221598A1 (en) | Wafer support and release in wafer processing | |
| EP2148366B1 (fr) | Dispositif multi composants intégrés dans une matrice | |
| US8381964B2 (en) | Tin-silver bonding and method thereof | |
| FR2917234A1 (fr) | Dispositif multi composants integres dans une matrice semi-conductrice. | |
| WO2006043000A2 (fr) | Procede de transfert d'au moins un objet de taille micrometrique ou millimetrique au moyen d'une poignee en polymere | |
| FR2823599A1 (fr) | Substrat demomtable a tenue mecanique controlee et procede de realisation | |
| WO2021099713A1 (fr) | Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires | |
| FR2834124A1 (fr) | Procede de production de couches semi-conductrices | |
| FR2915573A1 (fr) | Procede pour la realisation d'une matrice de detection de rayonnements electromagnetiques et notamment de rayonnements infrarouges | |
| FR3068510B1 (fr) | Procede de realisation d'une interface destinee a assembler temporairement un support microelectronique et une poignee de manipulation, et interface d'assemblage temporaire | |
| FR2767223A1 (fr) | Procede d'interconnexion a travers un materiau semi-conducteur, et dispositif obtenu | |
| JP4408713B2 (ja) | 半導体装置の製造方法 | |
| EP2406815B1 (fr) | Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee | |
| FR2848023A1 (fr) | Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement | |
| JP5223215B2 (ja) | ウェハー構造体及びその製造方法 | |
| US7507636B2 (en) | Amorphous Si/Au eutectic wafer bonding structure | |
| WO2001050415A2 (fr) | Element de carte a circuit integre monte en flip-chip | |
| FR2575965A1 (fr) | Procede de fabrication de bande pour la fabrication automatique des circuits integres et bande obtenue par ce procede | |
| WO2002047161A2 (fr) | Barriere anti debordement de colle fixation d'une puce semi-conductrice | |
| EP4280261A1 (fr) | Procede de collage temporaire | |
| EP4283659A1 (fr) | Procédé de collage direct assisté par une base forte | |
| CN111952166A (zh) | 晶圆接合膜及制作方法 | |
| FR3105570A1 (fr) | Poignee pour puces destinees a etre collees par collage direct a un substrat recepteur |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20090731 |