FR2799050A1 - Making EPROM or EEPROM memory units with control- and floating gates, produces first conductive layer of appreciable thickness, etched to round its corners - Google Patents
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Abstract
Description
PROCÉDÉ<B>DE</B> FABRICATION<B>DE POINTS</B> MÉMOIRE EPRCM <B>À SURFACE</B> RÉDUITE La présente invention concerne, de<B>f</B> açon générale, la fabrication de points mémoire de type EPROM ou EEPROM comportant une grille flottante et une grille de comnande. METHOD OF MANUFACTURING <B> POINTS </ B> EPRCM MEMORY <B> WITH REDUCED SURFACE </ B> The present invention relates, in general <B> f </ B>, to the manufacture of memory points EPROM or EEPROM type comprising a floating gate and a control gate.
Les<B>f</B> igures <B>1A,</B> 1B et<B>1C</B> illustrent, respectivement, une vue de dessus et des vues en coupe selon des axes respectifs B-B et C-C 'un point mémoire classique<B>à</B> un stade intermediaire de fabrication. The <B> f </ B> igures <B> 1A, </ B> 1B and <B> 1C </ B> respectively illustrate a top view and sectional views along respective axes BB and CC ' a classic memory point <B> to </ B> an intermediate stage of manufacture.
point mémoire est formé dans une région active d'un substrat semiconducteur <B>1,</B> typiquement en silicium monocris- tallin. région active est délimitée latéralement par zones d'isolement de champ 2. Une couche isolante<B>3</B> est destinée<B>à</B> constituer l'isolant de la grille flottante EG du point memoire. L'isolant est généralement une couche doxyde de silicium (Si02) obtenue par oxydation thermique du silicium monocristallin <B>1.</B> Une couche conductrice 4, généralement constituée de silicium polycristallin dopé, recouvre l'isolant<B>3</B> et une partie zones d'isolement 2. La couche 4 a été gravée de façon<B>à</B> constituer une grille flottante Er= du point mémoire d'une largeur W. La couche 4 est telle son épaisseur est négligeable par rapport<B>à</B> la largeur Une couche isolante<B>5</B> recouvre la couche 4 et est typiquement constituée d'un multicouche d'oxyde de silicium, nitrure de silicium et oxyde de silicium (ONO). Enfin, une couche conductrice<B>6</B> recouvre la couche<B>5</B> et est typiquement en silicium polycristallin dopé par des procédés classiques. La couche conductrice<B>6</B> est destinée<B>à</B> constituer la grille de commande<B>CG</B> du point mémoire. The memory point is formed in an active region of a semiconductor substrate <B> 1, typically monocrystalline silicon. active region is delimited laterally by field isolation zones 2. An insulating layer <B> 3 </ B> is intended to <B> to </ B> constitute the insulation of the floating gate EG of the memory point. The insulator is generally a layer of silicon dioxide (SiO 2) obtained by thermal oxidation of monocrystalline silicon <B> 1. A conductive layer 4, generally made of doped polycrystalline silicon, covers the insulator <B> 3 < / B> and a part of isolation zones 2. The layer 4 has been etched so as <B> to </ B> constitute a floating gate Er = of the memory point of a width W. The layer 4 is such its thickness is negligible compared to <B> at </ B> the width An insulating layer <B> 5 </ B> covers the layer 4 and is typically made of a multilayer of silicon oxide, silicon nitride and silicon oxide (ONO). Finally, a conductive layer <B> 6 </ B> covers the <B> 5 </ B> layer and is typically polycrystalline silicon doped by conventional methods. The conductive layer <B> 6 </ B> is intended <B> to </ B> constitute the control grid <B> CG </ B> of the memory point.
La couche conductrice 4 et la couche isolante<B>5</B> sont très minces, notamment pour ne pas soulever de problemes de couverture de marche lors du dépôt de la couche conductrice<B>6.</B> Le couplage entre la grille flottante FG et la grille de commande <B>,</B> c'est-à-dire entre les couches 4 et<B>6</B> séparées par l'isolant inter-grille <B>5,</B> est donc essentiellement proportionnel<B>à</B> seule surface horizontale (c'est-à-dire, en vue de dessus) de la grille flottante FG, c'est-à-dire, pour une longueur de grille donnée (L, figure<B>IA),</B> proportionnel<B>à</B> la largeur w de cette grille flottante FG. La structure représentée aux<B>f</B> igures <B>1A,</B> 1B et<B>1C</B> est ensuite complétée, par exemple par des espaceurs (non repré sentés) formés sur les côtés de la structure de grille et/ou par dopage des dif <B>f</B> érentes régions de drain<B>D</B> et de source<B>S</B> des points mémoire. The conductive layer 4 and the insulating layer <B> 5 </ B> are very thin, in particular so as not to raise problems of step coverage during the deposition of the conductive layer <B> 6. </ B> The coupling between the floating gate FG and the control grid <B>, </ B> that is to say between the layers 4 and <B> 6 </ B> separated by the inter-grid insulation <B> 5, </ B> is therefore essentially proportional <B> to </ B> only horizontal surface (that is to say, in top view) of the floating gate FG, that is to say, for a length given grid (L, figure <B> IA), </ B> proportional <B> to </ B> the width w of this floating gate FG. The structure shown in <B> f </ b> igures <B> 1A, </ B> 1B and <B> 1C </ B> is then completed, for example by spacers (not shown) formed on the sides of the gate structure and / or by doping the dif <B> f </ B> erent drain regions <B> D </ B> and source <B> S </ B> memory points.
De manière générale, il serait souhaitable de disposer de points mémoire EPROM ou EEPROM présentant un couplage entre leurs deux grilles d'une valeur plus élevée que celle que l'on obtient avec la structure illustrée aux figures<B>1A,</B> 1B et<B>1C.</B> In general, it would be desirable to have EPROM or EEPROM memory points having a coupling between their two gates of a higher value than that obtained with the structure illustrated in FIGS. 1A, 1B and <B> 1C. </ B>
Un objet de la présente invention est de proposer un procédé de formation d'une structure de cellule mémoire présen tant un couplage entre ses grilles flottante et de commande de valeur plus élevée. An object of the present invention is to provide a method of forming a memory cell structure having a coupling between its floating gates and higher value control gates.
Un autre objet de la présente invention est de proposer un tel procédé d'une telle structure qui présente une surface réduite. Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication d'un point mémoire du type comportant une grille de comnande et une grille flottante con-portant les étapes consistant<B>à</B> délimiter<B>à</B> la surface d'un substrat semiconducteur, par des zones d'isolement de champ une région active<B>; f</B> ormer un premier isolant de grille la surface du substrat<B>;</B> déposer et graver une première couche conductrice<B>;</B> déposer un deuxième isolant de grille<B>;</B> et déposer une deuxième couche conductrice. La première couche conductrice a une épais seur non négligeable devant sa largeur et elle est gravée de façon arrondir ses coins. Another object of the present invention is to provide such a method of such a structure which has a reduced surface area. To achieve these objects, the present invention provides a method of manufacturing a memory point of the type comprising a control gate and a floating gate con-carrying the steps of <B> to </ B> delimit <B> to </ B> the surface of a semiconductor substrate, by field isolation areas an active region <B>; f </ B> orm a first grid insulator the surface of the substrate <B>; </ B> deposit and etch a first conducting layer <B>; </ B> deposit a second grid insulator <B>; </ B> and deposit a second conductive layer. The first conductive layer has a significant thickness in front of its width and is etched to round its corners.
Selon un mode de réalisation de la présente invention la première couche conductrice est une couche de silicium poly- cristallin d'une épaisseur supérieure<B>à 0,5</B> ym. According to one embodiment of the present invention, the first conductive layer is a polycrystalline silicon layer having a thickness greater than 0.5 μm.
Selon un mode de réalisation de la présente invention, le premier isolant de grille comporte une zone tunnel et une zone non-tunnel. According to an embodiment of the present invention, the first gate insulator comprises a tunnel zone and a non-tunnel zone.
Selon un mode de réalisation de la présente invention la zone non-tunnel du premier isolant de grille est constituée d'une première couche isolante d'oxyde de silicium d'une épais seur comprise entre<B>10</B> et 40 nm. According to an embodiment of the present invention, the non-tunnel zone of the first gate insulator consists of a first insulating layer of silicon oxide with a thickness between <B> 10 </ B> and 40 nm .
Selon un mode de réalisation de la présente invention, la zone tunnel du premier isolant de grille est une couche d'oxyde thermique d'une épaisseur comprise entre<B>5</B> et<B>10</B> nm. According to an embodiment of the present invention, the tunnel zone of the first gate insulator is a thermal oxide layer with a thickness between <B> 5 </ B> and <B> 10 </ B> nm.
Selon un mode de réalisation de la présente invention, le deuxième isolant de grille est un tri-couche d'oxyde de silicium, de nitrure de silicium et doxyde de silicium d'une épaisseur totale comprise entre<B>10</B> et<B>50</B> nm. According to an embodiment of the present invention, the second gate insulator is a tri-layer of silicon oxide, silicon nitride and silicon oxide with a total thickness of <B> 10 </ B> and <B> 50 </ B> nm.
Selon un mode de réalisation de la présente invention, la deuxième couche conductrice est une couche de silicium poly- cristallin d'une épaisseur comprise entre<B>100</B> et 450 nm. According to one embodiment of the present invention, the second conductive layer is a polycrystalline silicon layer with a thickness of between <B> 100 </ B> and 450 nm.
Selon un mode de réalisation de la présente invention, il est prévu, après le dépôt la deuxième couche conductrice, une étape de siliciuration de la surface la deuxième couche conductrice. According to one embodiment of the present invention, there is provided, after the deposition of the second conductive layer, a step of siliciding the surface of the second conductive layer.
La présente invention prévoit aussi une structure de point mémoire comprenant un premier isolant de grille<B>à</B> la sur face d'une région active d'un substrat semiconducteur, délimitée latéralement par des zones disolement de champ<B>;</B> une première couche conductrice, destinée<B>à</B> constituer une grille flottante du point mémoire, recouvrant le premier isolant de grille et une partie des zones d'isolement; un deuxième isolant de grille, destiné<B>à</B> constituer lisolant inter-grille du point mémoire, recouvrant la première couche conductrice<B>;</B> et une deuxième couche conductrice, destinée<B>à</B> constituer la grille de conynande du point mémoire, recouvrant le deuxième isolant de grille. La première couche conductrice a une épaisseur non négligeable devant sa largeur et en ce qu'elle conporte des coins arrondis. The present invention also provides a memory point structure comprising a first gate insulator <B> to </ B> on the face of an active region of a semiconductor substrate, laterally delimited by insulating field areas <B>; </ B> a first conductive layer, intended to <B> to </ B> constitute a floating gate of the memory point, covering the first gate insulator and part of the isolation areas; a second gate insulator, for <B> to </ B> constitute inter-grid isolation of the memory point, covering the first conducting layer <B>; </ B> and a second conductive layer, for <B> to </ B> constitute the conynande gate of the memory point, covering the second gate insulator. The first conductive layer has a non-negligible thickness in front of its width and in that it carries rounded corners.
Ces objets, caractéristiques avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de realisation particuliers faite<B>à</B> titre non-limitatif en relation avec les figures jointes parmi lesquelles<B>:</B> les figures<B>IA,</B> 1B et<B>1C</B> illustrent la réalisation d'un point mémoire selon un procédé classique<B>;</B> et les figures<B>2A,</B> 2B et<B>2C</B> illustrent la structure d'un point mémoire réalisé<B>à</B> l'aide d'un procédé selon un mode de réalisation de la présente invention. These objects, features and other advantages of the present invention will be set forth in detail in the following description of particular embodiments given as non-limiting title in relation to the accompanying figures among which B>: </ B> Figures <B> IA, </ B> 1B and <B> 1C </ B> illustrate the realization of a memory point according to a classical method <B>; </ B> and the figures <B> 2A, </ B> 2B and <B> 2C </ B> illustrate the structure of a memory point made <B> to </ B> using a method according to an embodiment of the present invention.
Par souci de clarté, les eléments ont été dési gnés par les mêmes références aux differentes figures et, de plus, conTne cela est habituel dans representation des circuits intégrés, les figures ne sont pas tracées a l'échelle. For the sake of clarity, the elements have been designated by the same references to the various figures and, moreover, as is usual in the representation of integrated circuits, the figures are not drawn to scale.
Les<B>f</B> igures <B>2A,</B> 2B et illustrent le résultat d'un procédé selon un mode de réalisation de la présente invention. Plus particulièrement, les figures 2B et<B>2C,</B> représentent un point mémoire selon des vues respectives de dessus et en coupe selon un premier axe B-B et un second C-C. The <B> f </ B> igures <B> 2A, </ B> 2B and illustrate the result of a method according to an embodiment of the present invention. More particularly, FIGS. 2B and 2C, represent a memory point in respective views from above and in section along a first axis B-B and a second axis C-C.
Les figures<B>2A,</B> 2B et<B>2C</B> illustrent un point mémoire<B>à</B> une étape de sa fabrication similaire<B>à</B> celle des figures<B>1A,</B> 1B et<B>1C,</B> les axes de coupe respectifs, B-B, <B>-C</B> des figures respec tives 1B, 2B et<B>1C, 2C</B> étant les mêmes. Figures <B> 2A, </ B> 2B and <B> 2C </ B> illustrate a memory point <B> to </ B> a step of its manufacture similar to <B> to </ B> that of the figures <B> 1A, </ B> 1B and <B> 1C, </ B> the respective cutting axes, BB, <B> -C </ B> of the respective figures 1B, 2B and <B> 1C, 2C </ B> being the same.
Le procédé selon la présente invention comence par la définition d'une région active<B>à</B> la surface d'un substrat<B>1.</B> La région active est délimitée latéralement des zones d'isole ment de champ 2. On forme ensuite un premier isolant de grille. Le premier isolant de grille est, par exemple, constitué d'une unique couche isolante<B>3.</B> Il s'agit par exemple d'une couche d'oxyde de silicium obtenue par oxydation thermique d'une épaisseur comprise entre<B>10</B> et<B>30</B> nm. The method according to the present invention begins with the definition of an active region <B> at </ B> the surface of a substrate <B> 1. </ B> The active region is laterally delimited zones of isolation field 2. A first gate insulator is then formed. The first gate insulator is, for example, consisting of a single insulating layer <B> 3. </ B> This is for example a layer of silicon oxide obtained by thermal oxidation of a thickness of between <B> 10 </ B> and <B> 30 </ B> nm.
Selon une variante (non représentée), dans le cas de mémoires EEPROM, le premier isolant de grille peut comporter également une zone appelée "oxyde tunnel". Un tel oxyde tunnel est suffisamment mince pour permettre le passage des porteurs par effet tunnel entre le canal sous-jacent et l'électrode de grille supérieure ultérieurement formée. Un tel oxyde tunnel est formé par exemple en gravant localement la couche<B>3</B> de façon<B>à</B> découvrir le substrat<B>1</B> puis en procédant<B>à</B> une oxydation thermique. Les conditions de l'oxydation sont telles que loxyde thermique ainsi formé soit très mince,<B>dl</B> épaisseur comprise entre<B>5</B> et<B>10</B> nm. According to a variant (not shown), in the case of EEPROMs, the first gate insulator may also include an area called "tunnel oxide". Such a tunnel oxide is thin enough to allow passage of carriers by tunneling between the underlying channel and the upper gate electrode subsequently formed. Such a tunnel oxide is formed for example by locally etching the layer <B> 3 </ B> so <B> to </ B> discover the substrate <B> 1 </ B> then proceeding <B> to < / B> thermal oxidation. The conditions of the oxidation are such that the thermal oxide thus formed is very thin, <B> dl </ B> thickness between <B> 5 </ B> and <B> 10 </ B> nm.
on dépose ensuite une première couche conductrice 4. La couche 4 est de même nature qu'une couche classique, par exemple, en silicium polycristallin. La couche 4 peut également être dopée in-situ. Toutefois, selon l'invention, la couche 4 présente une épaisseur très supérieure<B>à</B> l'épaisseur de la couche homologue d'un point mémoire classique qui était de rordre de o,is lim. L'épaisseur h de la couche 4 sera comprise, par exemple, entre <B>0, 3</B> et<B>1</B> lim. On notera que<B>1</B> épaisseur h de la couche 4 est choisie selon l'invention de façon<B>à</B> être non négligeable devant sa largeur w définie par gravure de la façon suivante. a first conductive layer 4 is then deposited. The layer 4 is of the same nature as a conventional layer, for example made of polycrystalline silicon. The layer 4 can also be doped in situ. However, according to the invention, the layer 4 has a thickness much greater than the thickness of the homologous layer of a conventional memory point which was to order o, is lim. The thickness h of the layer 4 will be, for example, between <B> 0.3 </ B> and <B> 1 </ B> lim. Note that <B> 1 </ B> thickness h of the layer 4 is chosen according to the invention to be <B> to </ B> be non-negligible in front of its width w defined by etching as follows.
La largeur w est déf inie par une gravure de la couche 4, destinée<B>à</B> individualiser les grilles flottantes FG des points mémoire formés dans la même et/ou dans différentes régions acti ves du substrat<B>1.</B> Selon l'invention, la gravure est effectuée de façon<B>à'</B> arrondir les coins<B>10</B> de la couche 4, comme cela ressort de la comparaison entre les<B>f</B> igures <B>1C</B> et<B>2C.</B> Plus particuliè rement, pour définir la largeur w de la grille flottante, on utilisera comme<B>à 11</B> accoutumée une gravure sous plasma. selon l'invention, avant la gravure anisotrope, on procédera<B>à</B> une gravure isotrope ou semi-isotrope, ce qui permet de réduire l'angle des coins supérieurs de la grille en silicium polycris- tallin. on dépose ensuite un matériau diélectrique<B>5</B> puis une deuxième couche conductrice<B>6.</B> Grâce la gravure préalable d'arrondissement des coins<B>10</B> de la couche 4 sous-jacente, on évite que le diélectrique<B>5,</B> destiné<B>à</B> constituer lisolant inter-grille du point mémoire, ne se dépose avec des irrégula rités d'épaisseur dans les zones voisines des coins. En outre, cet arrondissement des coins permet de déposer ensuite la couche de silicium polycristallin <B>6</B> sans problème particulier de passage de marche, bien que l'épaisseur h de la couche 4, soit selon l'invention très importante. La couche<B>6</B> est, par exemple, une couche de silicium polycristallin dopée in-situ, d'une épaisseur comprise entre 200 et<B>500</B> nm, de préférence d'environ<B>350</B> nm. La grille de commande<B>CG</B> peut-être commune<B>à</B> plusieurs points mémoire. Enfin, pour obtenir la structure illustrée aux figures 2AI 2B et<B>2C,</B> les grilles des points mémoires sont individua lisées par gravure des couches conductrices et isolantes<B>3,</B> 4,<B>5</B> et<B>6.</B> Comme l'illustre la figure<B>2A,</B> les zones du substrat où doivent être formées les régions de drain<B>D</B> et de source<B>S</B> d'un point mémoire sont découvertes. The width w is defined by an etching of the layer 4, intended to individualize the floating gates FG memory points formed in the same and / or in different active regions of the substrate <B> 1. </ B> According to the invention, the etching is done in a way <B> to </ B> round the corners <B> 10 </ B> of the layer 4, as is apparent from the comparison between the <B> > f </ B> igures <B> 1C </ B> and <B> 2C. </ B> More specifically, to define the width w of the floating gate, use as <B> at 11 </ B > accustomed plasma etching. according to the invention, before the anisotropic etching, isotropic or semi-isotropic etching is carried out, which makes it possible to reduce the angle of the upper corners of the polycrystalline silicon grid. a dielectric material <B> 5 </ B> is then deposited, followed by a second conducting layer <B> 6. </ B> Thanks to the preliminary rounding of the corners <B> 10 </ B> of the layer 4 under -cente, it avoids the dielectric <B> 5, </ B> intended <B> to </ B> constitute isolating inter-grid of the memory point, does not deposit with irregularities of thickness in the neighboring areas of corners. In addition, this rounding of the corners makes it possible to then deposit the polycrystalline silicon layer <B> 6 </ B> without any particular problem of gating, although the thickness h of the layer 4 is very important according to the invention. . The <B> 6 </ B> layer is, for example, an in-situ doped polycrystalline silicon layer having a thickness of between 200 and <B> 500 </ B> nm, preferably about <B > 350 </ b> nm. The <B> CG </ B> command grid may be common to many memory points. Finally, to obtain the structure illustrated in FIGS. 2AI 2B and 2C, the grids of the memory points are individualized by etching of the conductive and insulating layers <B> 3, </ B> 4, <B> 5 </ B> and <B> 6. </ B> As shown in Figure 2A, the areas of the substrate where the drain regions <B> D </ B> are to be formed and S source <B> S </ B> of a memory point are discovered.
On notera que la couche<B>6</B> peut être siliciurée, pour en diminuer la résistivité, avant la gravure finale. Il est égale ment possible d'effectuer des dopages préalables de la région active, par exemple, avant ou après le dépÔt de la couche isolante<B>3.</B> Le procédé se poursuit ensuite de façon classique, par exemple par la formation d'espaceurs (non représentés) sur les cÔtés de la structure de grille et/ou le dopage des différentes régions de drain et de source<B>D</B> et<B>S</B> des points mémoire. Note that the layer <B> 6 </ B> can be silicided to reduce the resistivity, before the final etching. It is also possible to carry out prior dopings of the active region, for example, before or after the deposition of the insulating layer <B> 3. </ B> The process then continues in a conventional manner, for example by the formation of spacers (not shown) on the sides of the gate structure and / or doping of the different drain and source regions <B> D </ B> and <B> S </ B> of the memory points.
Si on compare la structure obtenue<B>à</B> l'aide du procédé selon la présente invention décrit en relation avec les figures <B>2A,</B> 2B et<B>2C à</B> une structure classique décrite en relation avec les figures<B>IA,</B> 1B et<B>1C,</B> on obtient un couplage d'une valeur plus élevée. En effet, pour une longueur de grille L donnée, augmenter selon l'invention l'épaisseur h de la grille flottante FG (couche 4) fait apparaître une surface de couplage latérale entre les grilles<B>CG</B> et FG d'un ordre de grandeur comparable celui de la surface horizontale. Le couplage entre les grilles devient alors proportionnel<B>à</B> la som# (W+2h) de la largeur W de la grille FG et du double de son épaisseur h. If one compares the resulting structure <B> with </ B> using the method according to the present invention described in connection with Figures <B> 2A, </ B> 2B and <B> 2C to </ B> a classical structure described in relation to the figures <B> IA, <1B and <B> 1C, </ B> a coupling of a higher value is obtained. Indeed, for a given gate length L, according to the invention, increasing the thickness h of the floating gate FG (layer 4) reveals a lateral coupling surface between the gates <B> CG </ B> and FG d an order of magnitude comparable to that of the horizontal surface. The coupling between the grids then becomes proportional <B> to </ B> the som # (W + 2h) of the width W of the gate FG and twice its thickness h.
En pratique, en considérant un point mémoire d'une largeur w de, par exemple, 2 lim <B>:</B> si la couche 4 a, selon l'art antérieur, une épaisseur très faible, négligeable devant sa largeur, la capacité de cou plage est proportionnelle<B>à</B> W=2 ym et h##eO,1 <B>;</B> si la couche 4 a, selon l'invention, une épaisseur de l'ordre<B>0,5</B> ym, W+2h=3 gm, la capacité de couplage est propor tionnelle<B>à 3</B> gm et est donc augmentée de près de 50-% <B>;</B> et si la couche 4 a, selon l'invention, une épaisseur de l'ordre de<B>1</B> gm, W+2h=4 pm, la capacité de couplage est propor tionnelle<B>à</B> 4 gm et est donc doublée. In practice, considering a memory point of a width w of, for example, 2 lim <B>: </ B> if the layer 4 has, according to the prior art, a very small thickness, negligible in front of its width, the range neck capacity is proportional <B> to </ B> W = 2 ym and h ## eO, 1 <B>; </ B> if the layer 4 has, according to the invention, a thickness of order <B> 0.5 </ B> ym, W + 2h = 3 gm, the coupling capacity is proportional <B> to 3 </ b> gm and is therefore increased by almost 50-% <B> </ B> and if the layer 4 has, according to the invention, a thickness of the order of <B> 1 </ B> gm, W + 2h = 4 pm, the coupling capacity is proportional <B > to </ b> 4 gm and is doubled.
En outre, une telle augmentation du couplage est obtenue, coaym cela ressort de la description précédente, sans m.odification de masque. In addition, such an increase in coupling is achieved, as can be seen from the foregoing description, without modification of the mask.
Selon un autre mode de réalisation, la présente inven tion permet également d'obtenir des points mémoire de surface d'intégration réduite présentant un couplage au moins égal. According to another embodiment, the present invention also makes it possible to obtain reduced integration surface memory points having a coupling at least equal.
En effet, former un point mémoire de surface d'inté gration réduite conduit<B>à</B> former un point mémoire dont la grille flottante présente une largeur moindre. Selon l'invention, il est avantageusement possible de compenser la perte de surface de couplage horizontale correspondant<B>à</B> une telle réduction de largeur de la grille flottante par une augmentation de la surface latérale, c'est-à-dire par une augmentation de l'épaisseur de cette grille. Il est même possible pour une telle largeur réduite d'obtenir un point mémoire dont la valeur du couplage soit plus élevée. En effet, pour une longueur de grille donnée, si l'épais- seur de la grille flottante est augmentée selon<B>1 1</B> invention de la moitié de la valeur dont est réduite sa largeur, les couplages seront égaux. Si<B>1</B> épaisseur est augmentée de plus de la moitié de la valeur dont est réduite la largeur, la surf ace de couplage latérale<B>f</B> ormée est supérieure la surface horizontale perdue.Indeed, forming a reduced integration surface memory point leads to a memory point whose floating gate has a smaller width. According to the invention, it is advantageously possible to compensate the corresponding horizontal coupling surface loss <B> for such a reduction in the width of the floating gate by an increase in the lateral surface, ie say by an increase in the thickness of this grid. It is even possible for such a reduced width to obtain a memory point whose coupling value is higher. Indeed, for a given grid length, if the thickness of the floating gate is increased according to the invention by half of the value whose width is reduced, the couplings will be equal. If <B> 1 </ B> thickness is increased by more than half of the value whose width is reduced, the lateral coupling surface <B> f </ B> ormea is greater than the horizontal area lost.
Alors, le couplage total, proportionnel<B>à</B> la scmtne des surfaces de couplage latérale et horizontale, est d'une valeur plus élevée. Then, the total coupling, proportional <B> to </ B> the scene of the lateral and horizontal coupling surfaces, is of a higher value.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront<B>à</B> l'hcny# de l'art. En particulier, on a décrit et illustré précédenuent les principes de l'invention appliqués<B>à</B> la formation simultanée d'un point mémoire<B>à</B> grille de commande et<B>à</B> grille flottante. L'homme de l'art saura adapter les matériaux et dessins de masque décrits <B>à</B> une filière de fabrication spécifique et sélectionner les épaisseurs et niveaux de dopage des diverses couches isolantes et conductrices en fonction des performances recherchées. Par exemple, l'isolant de la grille flottante pourra ne pas comporter de zone tunnel, ou encore être uniquement un oxyde tunnel. Of course, the present invention is susceptible of various variations and modifications which will appear in the art. In particular, the principles of the invention applied <B> to </ B> the simultaneous formation of a memory point <B> to </ B> command grid and <B> to </ B> floating gate. Those skilled in the art will be able to adapt the materials and mask designs described <B> to </ B> a specific manufacturing die and select the thicknesses and doping levels of the various insulating and conductive layers depending on the desired performance. For example, the insulation of the floating gate may not have a tunnel zone, or be only a tunnel oxide.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9912253A FR2799050A1 (en) | 1999-09-24 | 1999-09-24 | Making EPROM or EEPROM memory units with control- and floating gates, produces first conductive layer of appreciable thickness, etched to round its corners |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9912253A FR2799050A1 (en) | 1999-09-24 | 1999-09-24 | Making EPROM or EEPROM memory units with control- and floating gates, produces first conductive layer of appreciable thickness, etched to round its corners |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2799050A1 true FR2799050A1 (en) | 2001-03-30 |
Family
ID=9550465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9912253A Pending FR2799050A1 (en) | 1999-09-24 | 1999-09-24 | Making EPROM or EEPROM memory units with control- and floating gates, produces first conductive layer of appreciable thickness, etched to round its corners |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2799050A1 (en) |
Cited By (1)
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