FR2793939A1

FR2793939A1 - Cellule memoire a faible consommation

Info

Publication number: FR2793939A1
Application number: FR9906590A
Authority: FR
Inventors: Richard Ferrant; Joseph Borel
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-05-19
Filing date: 1999-05-19
Publication date: 2000-11-24
Anticipated expiration: 2019-05-19
Also published as: FR2793939B1

Abstract

L'invention concerne une cellule mémoire SRAM (2) du type comportant des premier et deuxième transistors MOS (M1, M2) dont les sources (A1, B1) sont reliées, par l'intermédiaire de première et seconde résistances, respectivement, à une alimentation haute (PVdd), et dont les drains sont connectés à la masse du circuit, la grille du deuxième transistor étant reliée d'une part à la source du premier transistor et d'autre part au drain d'un troisième transistor MOS (M3), la grille du premier transistor étant reliée d'une part à la source du deuxième transistor et d'autre part au drain d'un quatrième transistor MOS (M4), les grilles des troisième et quatrième transistors étant reliées à la ligne de mot (WL) de la cellule, leurs sources étant reliées à des lignes de signal complémentaires (BL, CBL), chacune des première et deuxième résistances étant constituée d'un condensateur à fuites (C1, C2).

Description

CELLULE MÉMOIREÀ FAIBLE CONSOMM & TICN La présente invention concerne les cellules mémoire statiquesà accès aléatoire (SRAM) et, plus particulièrement, des cellulesà faible consommation susceptibles de faire partie de réseaux mémoireà très grand nombre de cellules.

On distingue essentiellement deux types de mémoiresà accès aléatoire: les mémoires dynamiques (DRAM) et les mémoires statiques (SRAM) . Par rapport aux mémoires DRAM, les mémoires SRAM présentent les avantages d'être plus rapides et de ne pas nécessiter de rafraîchissement, ce qui simplifie les circuits de commande. Cependant, elles présentent les inconvénients d'une consommation plus élevée et d'une surface plus importanteà capacité égale.

Divers types de cellules SRAM à trois, quatre ou six transistors ont été imaginés. Les cellules SRAM à trois transistors ont pratiquement le même encombrement que les cellules DRAM mais se sont avérées inutilisables en pratique.

La figure1 représente le schéma électrique équivalent d'une cellule SRAM 1 à quatre transistors. Les drains de transistors MOS Ml et M2, par exempleà canalN, sont connectésà un même rail d'alimentation, constituant la masseG du circuit. Les sources des transistors Mi et M2 sont connectées, par l'intermédiaire de résistances de polarisation respectives Ri et R2,à une alimentation haute Vdd du circuit. La grille du transistor M2 est connectée au drain d'un transistor MOS M3 età la source du transistor Mi. La grille du transistor Ml est connectée au drain d'un transistor MOS M4 età la source du transistor M2. Les grilles des transistors M3 et M4 sont connectéesà une même ligne de signal,à savoir la ligne de mot WL de la cellule1. Les sources des transistors M3 et M4 sont reliées chacuneà une ligne de signal complémentaire,à savoir la ligne de bit BL et son complément CBL de la cellule1.

En fonctionnement,à tout instant, l'un des transistors (Mi ou M2) est passant et il circule un courant limité seulement par la résistance Ri ou R2. Pour réduire ce courant, il serait souhaitable que les résistances Ri et R2 aient une valeur élevée. Les techniques de fabrication classiques de circuits intégrés ne permettent pas de fabriquer des résistances précises d'une valeur supérieureà quelques dizaines de mégohms. La consommation d'une cellule est alors trop élevée et interdit d'associer un très grand nombre de cellules mémoire dans un circuit monolithique. De plus, Mme si on pouvait fabriquer des résistances plus élevées, cela nuiraità la rapidité de conmmtation des cellules et doncà leur stabilité, conyne on le verra ci-après.

On a donc été amenéà utiliser des configurations de cellules SRAM de type CMOS à six transistors qui ont une consonimtion réduite. Toutefois, l'inconvénient de l'occupation d'une surface élevée est encore plus marqué. En effet, des cellulesà six transistors auront une surface plus importante, d'approximativement 400-o, qu'une celluleà quatre transistors.

La présente invention viseà proposer une cellule SRAM à surface et consommation réduites.

La présente invention vise égalementà proposer une cellule SRAM à trois transistorsà consommation réduite età temps d'accès comparablesà ceux d'une celluleà quatre transistors selon l'invention.

Pour atteindre cet objet, la présente invention prévoit une cellule mémoire SRAM du type comportant des premier et deuxième transistors MOS dont les sources sont reliées, par l'intermédiaire de première et seconde résistances, respectivement,à une alimentation haute, et dont les drains sont connectésà la masse du circuit, la grille du deuxième transistor étant reliée d'une partà la source du premier transistor et d'autre part au drain d'un troisième transistor MOS, la grille du premier transistor étant reliée d'une partà la source du deuxième transistor et d'autre part au drain d'un quatrième transistor MOS, les grilles des troisième et quatrième transistors étant reliéesà la ligne de mot de la cellule, leurs sources étant reliéesà des lignes de signal complémentaires, chacune des première et deuxième résistances étant constituée d'un condensateurà fuites.

La présente invention prévoit également une cellule mémoire SRAM du type comportant des premier et deuxième transistors MOS dont les sources sont reliées, par l'intermédiaire de première et seconde résistances, respectivement,à une alimentation haute, et dont les drains sont connectés directementà la masse du circuit, la grille du premier transistor étant reliée uniquementà la source du deuxième transistor, la grille du deuxième transistor étant reliée d'une partà la source du premier transistor et d'autre part au drain d'un troisième transistor MOS dont la grille est reliéeà la ligne de mot de la cellule et dont la source est reliéeà la ligne de bit de la cellule, chacune des première et deuxième résistances étant constituée d'un condensateurà fuites.

Selon un mode de réalisation de la présente invention, les condensateursà fuites comportent un diélectrique ferroélectrique.

La présente invention prévoit également de réaliser de telles cellules sous forme monolithique dans un substrat semiconducteur, au moins un des deux condensateursà fuite utilisant comme première électrode au moins une partie d'une région de source d'un transistor sur laquelle on dépose et on grave successivement une couche isolante puis une couche conductrice constituant respectivement le diélectrique et la seconde électrode du condensateur.

Selon un mode de réalisation de la présente invention, au moins un des condensateursà fuites utilise comme première électrode l'électrode de grille d'un transistor MOS sur laquelle on dépose et on grave successivement une couche isolante et une couche conductrice constituant respectivement le diélectrique et la seconde électrode du condensateur.

Selon un mode de réalisation de la présente invention, le diélectrique est soumisà un traitement d'implantation et de diffusion d'un dopant propreà former une faible densité de trous dans le diélectrique.

Selon un mode de réalisation de la présente invention, une telle cellule comporte des moyens pour interrompre brièvement l'alimentation haute des drains des premier et deuxième transistors lors de chaque conmtation de la cellule.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faiteà titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure1 représente le circuit électrique équivalent d'une cellule SRAM à quatre transistors classique; la figure 2 représente le circuit électrique équivalent d'une cellule SRAM à quatre transistors selon la présente invention; la figure3 illustre partiellement un premier mode de réalisation d'une portion d'une cellule SRAM selon la présente invention; la figure 4 illustre partiellement un deuxième mode de réalisation d'une portion d'une cellule SRAM selon la présente invention; les figures5A à 5F sont des chronogrammes illustrant le fonctionnement de la cellule de la figure 2; laf igure 6 représente le circuit électrique équivalent d'une cellule SRAM à trois transistors selon la présente invention; et lesf igures 7A à 7E sont des chronogramines illustrant le fonctionnement de la cellule mémoire de la figure6.

Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments nécessairesà la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. De plus, comme cela est classique dans le domaine de la repré sentation des circuits intégrés, les figures3 et 4 ne sont pas tracéesà l'échelle niais leurs dimensions ont été arbitrairement dilatées pour améliorer la lisibilité des dessins.

Une caractéristique de la présente invention est de proposer un nouveau moyen de réalisation d'une résistance de polarisation d'une cellule SRAM.

La figure 2 représente une cellule SRAM 2à quatre transistors.

La cellule 2 est similaireà la cellule1 de laf igure 1. Toutefois, selon la présente invention, les sourcesAl et Bl des transistors Ml et M2 sont connectéesà une alimentation PVdd par1 1 intermédiaire de condensateursCl etC2. Les condensateurs Cl etC2 sont d'un type dit"à fuites" et ont des résistances de fuite RCI et RC2 élevées mais finies de l'ordre du térohm (1012 n).

Lesf igures 3 et 4 illustrent, vus en coupe, deux exemples de réalisation possibles d'un condensateurà fuites selon la présente invention, associéà un transistor.

Des régions d'oxyde de champ épais 4 délimitent des zones activesà la surface d'un substrat3, typiquement en silicium, d'un premier type de conductivité, par exemple P.

Une structure de grille isolée5 d'un transistor MOS classique (Ml ou M2, figure 2), comporte un isolant de grille 5-1, par exemple en oxyde de silicium, recouvert d'une électrode de grille5-2, par exemple en silicium polycristallin dopé, et, éventuellement, des espaceurs latéraux5-3. Des régions6 et7 fortement dopées, par exemple, de type N+, constituent, de part et d'autre de la grille5, les régions de source et de drain du transistor MOS à canalN ainsi formé.

Selon un premier mode de réalisation de la présente invention, illustré en figure3, la première électrode du condensateurà fuites(CI ouC2, figure 2) est une partie de la région de source6 d'un transistor (Ml ou M2, figure 2). Le condensateur comporte également un diélectrique8 traité de la façon décrite ci-après, et une seconde électrode9, par exemple, en silicium polycristallin.

Selon un deuxième mode de réalisation de la présente invention illustré en figure 4, la première électrode du condensateurà fuites(Ci ouC2, figure 2) est l'électrode de grille5-2 de la structure5 de grille isolée d'un transistor (M2 ou Ml, figure 2). Le condensateur con-porte également un diélectrique81 traité de la façon décrite ci-après, et une seconde électrode91, par exemple, en silicium polycristallin.

Pour que les condensateurs soient des condensateursà fuites, les diélectriques inter-électrodes (8, figure3 ; 81, figure 4) sont soumis, avant la formation de la seconde électrode (9, figure3 ; 91, figure 4),à un traitement, de préférence une implantation ionique, propreà injecter dans son épaisseur une faible concentration de dopants. La concentration des dopants implantés est choisie de façonà obtenir une résistance de fuite propreà assurer la polarisation des transistors Ml et M2, mais suffisamment élevée pour minimiser la consommation de chaque cellule.

En pratique, l'encombrement liéà la formation d'un condensateurà fuites est sensiblement le même que celui d'une résistance de polarisation classique.

Un avantage de la présente invention est de permettre d'obtenir de façon simple et reproductible des résistances intégrées de valeurs précises très supérieures au mégohm. Il est donc possible selon l'invention de former des réseaux SRAM comportant un très grand nombre de cellulesà surface réduite et donc susceptibles de constituer une alternativeà des réseaux DRAM.

Le fonctionnement d'une cellule mémoireà quatre transistors selon la présente invention est décrit ci-après en relation avec les chronogrammes des figures5A à 5F.

À titre d'exemple, on considère que l'on souhaite écrire dans la cellule 2 de laf igure 2 une donnée 111". On suppose que la cellule 2 est dans un état initial tel que le transistor Ml est passant et le transistor M2 est bloqué.

Les figures5A à 5D illustrent respectivement les signaux de commande de la ligne de bit BL, de son complément CBL, de la ligne de mot WL de la cellule 2 et de l'alimentation PVdd. Les figures5E et5F illustrent respectivement les niveaux de tension aux noeuds Ai et Bi de la figure 2.

De façon classique, les éléments considérés répondent, le cas échéant, aux divers signaux de commande avec certains retards, par exemple tels qu'illustrés aux figures5E et SF. Par souci de clarté, on ne tiendra pas compte dans la description ci- après de ces retards.

À l'état initial, les transistors Mi et M2 ayant été supposés respectivement passant et bloqué, les noeuds Ai et Bi sont respectivementà des niveaux de tension bas (potentiel de masse, supposé nul) et haut (vdd).

On suppose que les lignes BL, CBL sont maintenuesà des états respectifs complémentaires haut et bas (figures5A, 5B), correspondantà une donnée itil, à mémoriser dans la cellule 2.

On considère qu'à un instant tl le signal sur la ligne de mot WL (figure5C) de la cellule 2 passe d'un état initial bas (0) à un état haut (Vdd), autorisant l'écriture de la donnée dans la cellule. Cela polarise les grilles des transistors M4 et M3 de façonà les rendre passants. On force ainsi les noeuds Al et Bi aux potentiels fixés par les lignes BL et CBL, comme l'illustrent lesf igures 5E et5F. Les grilles (Bi, Al) des transistors Mi et M2 sont donc alors polarisées respectivementà 1 1 état bas età 1 1 état haut, leurs sources(Ai, Bi) étant polariséesà 1 1 état haut et bas. Par conséquent, le transistor Ml se bloque et le transistor M2 devient passant. Le condensateurCl se décharge pendant l'ouverture du transistormi.

On notera toutefois que dans la phase de fonctionnement décrite précédemment, le noeud Al atteint au plus un niveau de tension égalà Vdd-Vr (figureSE), où Vdd est le potentiel sur la ligne BL (figureSA) et VT la chute de tension drain-source du transistor M3.

Normalement, le potentiel au noeud Al est tiré vers Vdd par l'intermédiaire de la résistance RC1, mais, étant donné la très forte valeur de cette résistance, la montée en tension est trop lente.

Un tel phénomène pourrait être particulièrement gênant, en particulier dans des dispositifsà faible alimentation, pour lesquels la valeur Vdd est seulement de l'ordre de quatreà cinq fois la valeur du seuil Vr. De plus, l'effet de la chute de tension dans le transistor M3 peut être accentué par la présence sur la ligne BL d'une tension inférieureà la tension d'alimentation Vdd. On peut alors observer des erreurs de lecture en particulier dans des dispositifsà faible alimentation.

Pour éviter cet inconvénient, selon un aspect de la présente invention, on utilise le fait que les résistances de polarisation d'une cellule SRAM classique sont remplacées par l'association en parallèle d'une résistance et d'un condensateur. Plus particulièrement, on prévoit que l'alimentation Pvdd des drains des transistors Ml et M2 peut être brièvement interrompue comme le représente la figure5C.

À un instant t2, l'alimentation PVdd est miseà zéro. Les noeuds Al et Bi auront tendanceà suivre cette variation, comme l'illustrent les pics négatifs Pl et P2 correspondants en figure5E et5F, respectivement. Toutefois, les transistors M3 et M4 agissent alors pour maintenir les niveaux de tension sur les noeuds Al et Bi, respectivementà Vdd-VT età 0. À un instant t3, l'alimentation PVdd est ramenéeà la valeur Vdd. Alors, les transistors Ml et M2 étant maintenus respectivement bloqué et passant par les transistors M4 et M3, le niveau de tension au noeud Al augmente de Vdd-Vr au niveau maximal Vdd, comme11 illustre laf igure SE. Le noeud Al reste ensuiteà Vdd, le transistor M3 agissant alors come une diode polarisée en inverse. Le niveau de tension au noeud Bl tendraà augmenterà l'instant t3 (pic positif P3 en figure5F), niais est maintenuà zéro sous l'effet du transistor M4.

La figure6 illustre une cellule SRAM 10 à trois transistors selon la présente invention.

La cellule10 est similaireà la cellule 2 de la figure 2. Toutefois, la grille du transistor Ml est connectée uniquement à la source du transistor M2 au noeud B2. La grille du transistor M2 est connectée, noeud A2, au drain d'un transistor M3. En d'autres termes, la cellule10 se distingue de la cellule 2 en ce que le transistor M4 et la ligne complémentaire CBL de la ligne de bit sont supprimés.

Selon la présente invention, il devient possible d'utiliser une telle cellule10 à trois transistors.

Le fonctionnement d'une cellule mémoireà trois transistors selon la présente invention est décrit ci-après en relation avec les chronogrammes des figures7A à 7E.

À titre d'exemple, on considère que l'on souhaite écrire dans la cellule10 de la figure6 une donnée 11111 puis une donnée 11011. Coni# précédemment, on suppose que la cellule10 est dans un état initial tel que le transistor Ml est passant et le transistor M2 est bloqué.

Les figures7A, 7B et7C illustrent respectivement les signaux de la ligne de bit BL, de la ligne de mot WL de la cellule10 et de l'alimentation PVdd. Les figures7D et7E illustrent respectivement les niveaux de tension aux noeuds A2 et B2 tels que placés en figure6. De façon classique, on considérera que les éléments considérés répondent, le cas échéant, aux divers signaux de commande avec certains retards, par exemple tels qu'illustrés aux f igures 7D et7E. Par souci de clarté, on ne tiendra pas compte dans la description ci-après de ces retards.

À 11 état initial, les transistors Ml et M2 ayant été supposés respectivement passant et bloqué, les noeuds A2 et B2 sont respectivementà des niveaux de tension bas (potentiel de masse, supposé nul) et haut (Vdd).

Dans un premier temps, on suppose que la ligne de bit BL (figure7A) est maintenueà un état haut (Vdd) , correspondant à une donnée,il' à mémoriser dans la cellule10.

On considère qu'à un instant tll le signal sur la ligne de mot WL (figure7B) passe d'un état initial bas(0) à un état haut (Vdd), pour écrire la donnée dans la cellule10. Cela polarise la grille du transistor M4 de façonà le rendre passant. On amène ainsi le noeud A2, donc la grille du transistor M2,à un potentiel au plus égalà Vdd-VT. Le transistor M2 se ferme, tirant le potentiel du noeud B2à la masse(f igure 7E) . Le noeud B2 correspondantà la grille du transistor Mi, celui-ci se bloque.

ConTne l'illustre la figure7C, l'alimentation PVdd est amenéeà zéroà un instant t12 et est ramenéeà Vdd à un instant t13.À l'instant t12, l'état de la cellule est maintenu en raison de la connexion du noeud B2à la masseà travers le transistor M2 et de la connexion du noeud A2 au transistor M3.À l'instant t13, le niveau de tension du noeud A2 suit l'alimentation PVdd et passe au potentiel Vdd, alors que le niveau du noeud B2 est maintenuà zéro.

Une fois la donnéefil" ainsi mémorisée, elle se maintient naturellement, le transistor M3 peut être bloqué et le signal WL est ramenéà la masseà un instant t14.

On désire ensuite remplacer cette donnée"il' par une donnée 11011 Pour ce faire,à un instant ultérieur tlS, le signal sur la ligne BL est ramenéà zéro (figure7A), puis le signal WL est ramenéà Vdd à un instant t16 (figure7B) pour permettre l'écriture de cette nouvelle donnée.

Alors, le transistor M3 se ferme et le niveau0 de la ligne BL est transmis au noeud A2. Le transistor M2 tend alorsà se bloquer. Mais, le noeud B2 étant reliéà Vdd par une très haute impédance, son potentiel ne varie pratiquement pas et ce noeud B2 resteà un niveau bas. Le transistor Ml reste doncà l'état bloqué et le système ne commute pas.

Pour permettre la convmtation à l'état passant du transistor Mi, on prévoit selon l'invention d'appliquer une impulsion positiveà l'alimentation PVdd. Il faut donc au préalable ramener le niveau de l'alimentation PVdd à la masse, ce qui est effectuéà un instant t17.

Dès que le transistor M2 est bloqué, l'alimentation PVdd est ramenéeà Vdd, à l'instant t18. Alors, le potentiel du noeud B2 passeà Vdd tandis que le potentiel au noeud A2 est maintenuà zéro par la ligne BL. Le transistor Ml devient passant. Une fois le transistor Ml passant, l'état se maintient naturellement et le signal de conrnande WL peut être ramenéà zéro avant l'écriture suivante (non représenté).

Un avantage de la présente invention réside dans le fait que les temps d'accès d'une cellule classiqueà trois transistors de l'ordre de la microseconde à la milliseconde sont ramenés grâceà l'utilisation des condensateursà fuites et d'une alimentation connutable à des valeurs de l'ordre de1 à 10 nanoseconde.

Selon un mode de réalisation de la présente invention, on utilise pour réaliser les condensateurs un diélectrique présentant une propriété ferroélectrique, c'est-à-dire un matériau diélectrique corrportant des dipôles. Alors, lorsque l'alimentation du circuit est coupée, de façon momentanée, au lieu de perdre l'information, ce qui est le cas de façon générale dans une cellule mémoireà accès aléatoire (RAM), les condensateursà fuites des cellules selon l'invention sont déséquilibrés asymétriquemeent. Autrement dit, les cellules comportant selon l'invention des condensateursà fuitesà diélectriquef erroélectrique conservent une image des données qu'elles avaient mémorisées avant la coupure de courant. Lors du rétablissement de l'alimentation, elles reprennent l'état complémentaire de l'état initial, avant coupure. Donc, si on effectue volontairement une nouvelle coupure de l'alimentation, on retrouve l'état initial.

Ainsi, les cellules mémoire selon la présente invention présentent l'avantage d'être intrinsèquement protégées contre une coupure involontaire de courant.

Un autre avantage de la présente invention est que l'utilisation de condensateursà fuites comme résistances de polarisation permet de diminuer significativement la sensibilité des cellules mémoireà un bombardement particulaire (neutron, photon, ion... ) . En effet, pour perturber l'état du système, un tel bombardement doit fournir une énergie plus importante de façonà compenser les charges stockées dans les condensateurs.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtrontà l'homme de l'art. En particulier, dans le cas de l'utilisation d'un diélectrique ferroélectrique, on prévoira un mécanisme automatique de coupure-remise sous tension immédiatement après une mise sous tension. De plus, les impulsions de l'alimentation Pvdd seront facilement réglées en fonction des valeurs caractéristiques des condensateursà fuites (capacité et résistance de fuite) et des temps standards de réponse de transistors MOS. En outre, bien qu'on ait considéré dans la description précédente le cas particulier de l'utilisation de transistors MOS à canalN, la présente invention s'applique égalementà des transistors MOS à canal P, les différentes alimentations, impulsions ainsi que les divers dopages étant modifiés en conséquence.

Claims

ICATICNS 1. cellule mémoire SRAM (2) du type comportant des premier et deuxième transistors MOS (Ml, M2) dont les sources (Al, Bi) sont reliées, par l'intermédiaire de première et seconde résistances, respectivement,à une alimentation haute (PVdd), et dont les drains sont connectésà la masse du circuit, la grille du deuxième transistor étant reliée d'une partà la source du premier transistor et d'autre part au drain d'un troisième transistor MOS (M3), la grille du premier transistor étant reliée d'une partà la source du deuxième transistor et d'autre part au drain d'un quatrième transistor MOS (M4), les grilles des troisième et quatrième transistors étant reliéesà la ligne de mot (WL) de la cellule, leurs sources étant reliéesà des lignes de signal complémentaires (BL, CBL) , caractérisée en ce que chacune des première et deuxième résistances est constituée d'un condensateurà fuites(Cl, C2). 2. Cellule mémoire SRAM (10) du type comportant des premier et deuxième transistors MOS (Ml, M2) dont les sources (A2, B2) sont reliées, par l'intermédiaire de première et seconde résistances, respectivement,à une alimentation haute (PVdd), et dont les drains sont connectés directementà la masse du circuit, la grille du premier transistor étant reliée uniquementà la source du deuxième transistor, la grille du deuxième transistor étant reliée d'une partà la source du premier transistor et d'autre part au drain d'un troisième transistor MOS (M3) dont la grille est reliéeà la ligne de mot (WL) de la cellule et dont la source est reliéeà la ligne de bit (BL) de la cellule, caractérisée en ce que chacune des première et deuxième résistances est constituée d'un condensateurà fuites(Cl, C2). 3. Cellule selon la revendication1 ou 2, caractérisée en ce que les condensateursà fuites(Cl, C2) comportent un diélectrique ferroélectrique. 4. Cellule selon l'une quelconque des revendications1 à 3, réalisée sous forme monolithique dans un substrat semiconducteur (3), caractérisée en ce qu'au moins un des deux condensateursà fuite(Cl, C2) utilise comme première électrode au moins une partie d'une région de source(6) d'un transistor (Ml, M2) sur laquelle on dépose et on grave successivement une couche isolante(8) puis une couche conductrice(9) constituant respectivement le diélectrique et la seconde électrode du condensateur. 5. Cellule selon l'une quelconque des revendications1 à 3, réalisée sous forme monolithique dans un substrat semiconducteur (3), caractérisée en ce qu'au moins un des condensateursà fuites(Ci, C2) utilise comme première électrode l'électrode de grille(5-2) d'un transistor MOS (M2, Ml) sur laquelle on dépose et on grave successivement une couche isolante (81) et une couche conductrice(91) constituant respectivement le diélectrique et la seconde électrode du condensateur. 6. Cellule selon l'une quelconque des revendications3 ou 4, caractérisée en ce que le diélectrique(8, 81) est soumisà un traitement d,implantation et de diffusion d'un dopant propreà former une faible densité de trous dans le diélectrique. 7. Cellule selon l'une quelconque des revendications1 à 7, caractérisée en ce qu'elle comporte des moyens pour interrompre brièvement l'alimentation haute (PVdd) des drains des prender et deuxième transistors (Ml, M2) lors de chaque commutation de la cellule.