FR2787911A1 - Structure differentielle de cellules memoire a programmation unique en technologie cmos - Google Patents

Abstract

L'invention concerne un circuit intégré de mémoire à programmation unique en technologie CMOS, comportant au moins deux capacités d'oxyde (C0, C1) constituant un élément de mémorisation à lecture différentielle, et un circuit (1) de lecture et de programmation dans lequel des transistors (P2, P3, P4, P5, P6, P7) d'un premier type de conductivité sont propres à être utilisés à la fois pendant des cycles de lecture sous une tension (Vdd) relativement faible et pendant des cycles de programmation sous une tension (HV) relativement élevée.

Description

STRUCTURE DIFFERENTIELLE DE CELLULES MEMOIRE A PROGRAMMATION

UNIQUE EN TECHNOLOGIE CMOS

La présente invention concerne le domaine des cellules

mémoire non-volatiles à programmation unique (OTP), qui sont sus-

ceptibles de conserver un état programmé même après disparition

de l'alimentation du circuit. L'invention concerne, plus particu-

lièrement, une structure différentielle de cellules mémoire réa-

lisée chacune à partir d'une capacité d'oxyde.

Un exemple d'application des cellules à programmation

unique est la réalisation d'éléments de redondance qui sont géné-

ralement prévus dans des mémoires réalisées sous la forme d'un ou plusieurs réseaux matriciels en circuit intégré, pour remplacer fonctionnellement un élément de mémoire défaillant. Le rôle des

cellules à programmation unique est alors de programmer le déca-

lage des colonnes ou rangées de la mémoire lors de l'utilisation d'un des éléments de redondance pour pallier la défaillance d'une

colonne ou d'une rangée du réseau.

Dans ce genre d'application, on utilise soit des élé-

ments fusibles, par exemple par laser, soit des cellules mémoire à programmation unique du type EEPROM, ou du type à transistor à

grille flottante. Toutes ces structures classiques ont pour in-

convénient majeur de ne pas être compatibles avec de simples pro-

cédés de fabrication CMOS. En particulier, des cellules mémoire nonvolatiles de type EPROM requièrent deux épaisseurs d'oxyde de

grille alors qu'un procédé de fabrication CMOS standard n'en uti-

lise qu'une.

Dans un procédé CMOS standard, on dépose, après la for-

mation, dans un substrat de silicium, de régions de source et de drain de transistors MOS à canal P et à canal N, une seule couche d'oxyde (généralement, d'oxyde de silicium) et une seule couche

de silicium polycristallin pour former les grilles des transis-

tors avant les niveaux de métallisation.

On connaît également des structures de fusible en sili-

cium polycristallin qui nécessitent cependant un fort courant de

programmation pour obtenir la fusion (de l'ordre de 100 mA).

La catégorie de cellules mémoire à programmation unique à laquelle se rapporte la présente invention est généralement désignée par structure "anti-fusible" dans la mesure o l'état

non progranmmé de la cellule est un état d'isolement de deux élec-

trodes et que son état programmé est un état de passage du cou-

rant. Il s'agit, plus particulièrement, de cellules formées d'une capacité constituée d'une épaisseur d'oxyde susceptible d'être rendu conducteur (claqué) après application d'une surtension

entre les deux électrodes de la capacité.

Un problème qui se pose pour la réalisation d'une telle structure à claquage d'oxyde avec un procédé CMOS standard est lié à la commutation de la haute tension requise pour claquer les capacités. En effet, les transistors standards ne peuvent pas conmmnuter cette haute tension sans être, eux-mêmes, en régime de claquage.

Par exemple, dans une technologie o la dimension mini-

male d'un motif de masque est de 0,25 pm, la tension d'alimenta-

tion des circuits CMOS est généralement de l'ordre de 2,5 V alors qu'une cellule à programmation unique à claquage d'oxyde requiert de l'ordre de 10 V pour un oxyde ayant une épaisseur de l'ordre de 5 nm qui constitue l'épaisseur habituelle de l'oxyde de grille

dans cette technologie.

Si une telle tension de 10 V est généralement disponi-

ble sur les cartes de circuit intégré auxquelles sont destinés

les circuits intégrés de mémoires, cette tension n'est pas compa-

tible avec les structures de sélection d'adressage et les étages d'entrée-sortie des mémoires dont la tension de fonctionnement

est liée au procédé CMOS utilisé.

La lecture du contenu des cellules mémoire s'effectue cependant sous une basse tension CMOS (par exemple, 2,5 V). Il en découle classiquement un besoin de circuits de programmation et de lecture distincts en raison des tensions fortement différentes véhiculées par ces circuits. De tels circuits distincts nuisent à

la réduction d'encombrement généralement souhaitée pour les cir-

cuits intégrés de mémoire.

La présente invention vise à proposer une nouvelle

structure différentielle de cellules mémoire à programmnation uni-

que qui pallie les inconvénients des solutions classiques.

La présente invention vise, plus particulièrement, à proposer une telle structure différentielle dans laquelle les mêmes éléments sont utilisés, à la fois pour la programmation des

cellules et pour leur lecture.

La présente invention vise en outre à proposer une structure qui soit compatible avec des procédés de fabrication CMOS standard. En particulier, l'invention vise à proposer une solution qui ne nécessite aucune étape supplémentaire par rapport

à un procédé CMOS classique.

Pour atteindre ces objets, la présente invention pré-

voit un circuit intégré de mémoire à programmation unique en technologie CMOS, comportant au moins deux capacités d'oxyde constituant un élément de mémorisation à lecture différentielle, et un circuit de lecture et de programmation dans lequel des transistors d'un premier type de conductivité sont propres à être

utilisés, à la fois pendant des cycles de lecture sous une ten-

sion relativement faible et pendant des cycles de programmation

sous une tension relativement élevée.

Selon un mode de réalisation de la présente invention, une des deux capacités est connectée, par l'intermédiaire d'un transistor de lecture dissymétrique et d'un second type de conductivité, à un étage de sortie, ledit transistor de lecture étant rendu passant uniquement pendant les cycles de lecture. Selon un mode de réalisation de la présente invention, ledit circuit de programmation et de lecture comprend au moins deux transistors de programmation, dissymétriques et du second type de conductivité, dont les drains respectifs sont reliés à

une première borne des capacités, respectivement.

Selon un mode de réalisation de la présente invention, lesdits transistors de programmation sont, chacun, associés en

série avec au moins deux transistors du premier type de conducti-

vité pour former au moins deux premières branches parallèles entre une première borne d'alimentation et la masse, la source d'un transistor supérieur de chaque branche étant connectée à

ladite première borne.

Selon un mode de réalisation de la présente invention, un deuxième transistor du premier type de conductivité de chaque

branche, intercalé entre ledit premier transistor et le transis-

tor de programmation, est connecté à une borne d'application d'une tension intermédiaire, inférieure à la tension appliquée

sur ladite première borne d'alimentation.

Selon un mode de réalisation de la présente invention, le circuit de programmation et de lecture comporte au moins deux branches parallèles secondaires comprenant, chacune, en série entre ladite borne d'application de la tension intermédiaire et

la masse, au moins deux transistors du premier type de conducti-

vité et un transistor de programmation, dissymétrique et du

second type de conductivité, lesdites premières branches compre-

nant, chacune, au moins trois transistors du premier type de conductivité. Selon un mode de réalisation de la présente invention, lesdits transistors de programmation sont bloqués pendant les

cycles de lecture.

Selon un mode de réalisation de la présente invention, lesdits transistors de programmation sont cormmandés par des

signaux complémentaires lors d'un cycle de programmation.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans

la description suivante de modes de réalisation particuliers

faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente un premier mode de réalisation

d'une structure intégrée de cellules mémoire à programmation uni-

que selon la présente invention, pourvue d'un premier mode de réalisation d'un circuit de programmation et de lecture; la figure 2 représente un deuxième mode de réalisation d'un circuit de programmation et de lecture d'une structure mémoire différentielle selon la présente invention; la figure 3 illustre, par une vue en coupe, un exemple de structure des différents transistors MOS d'un circuit mémoire selon la présente invention; et

la figure 4 représente un mode de réalisation d'un cir-

cuit de commande de transistors d'un étage inférieur d'un circuit

de programmation et de lecture selon l'invention.

Les mêmes éléments ont été désignés par les mêmes réfé-

rences aux différentes figures. Pour des raisons de clarté, seuls

les éléments qui sont nécessaires à la compréhension de l'inven-

tion ont été représentés aux figures et seront décrits par la

suite. En particulier, bien que des cellules mémoire selon l'in-

vention puissent être organisées en réseau matriciel partageant un même circuit de programmation et de lecture, l'invention sera décrite par la suite en relation avec une seule paire de cellules

fonctionnant de façon différentielle.

La figure 1 représente un premier mode de réalisation

d'une structure différentielle de cellules mémoire à programma-

tion unique selon la présente invention.

Une telle structure comporte essentiellement deux capa-

cités CO, Cl de stockage, sous forme différentielle, de la donnée

à mémoriser de façon non-volatile. Ces capacités sont des capaci-

tés d'oxyde, c'est-à-dire constituées par une épaisseur d'oxyde (généralement d'oxyde de silicium) constitutif, par ailleurs, des grilles des transistors du circuit intégré CMOS dans lequel ces capacités sont intégrées. Les deux capacités CO et C1 sont associées à un circuit

1 de programmation et de commande en lecture constitué, essen-

tiellement, d'un demi-étage supérieur 2 à base de transistors MOS

d'un premier type de conductivité (ici, à canal P) et d'un demi-

étage inférieur 3 à base de transistors MOS d'un second type de

conductivité (ici, à canal N).

Selon l'invention, les transistors à canal N (du second

type) sont dissymétriques, c'est-à-dire que leurs drains respec-

tifs sont formés dans un caisson (NWell) de même type de conduc-

tivité que le canal, la source restant formée par une région plus réduite (que le drain) comme les sources et drains des autres transistors du circuit intégré CMOS. Cette caractéristique de l'invention sera mieux comprise par la suite en relation avec la figure 3. Pour l'instant, on notera simplement que le recours à

des transistors dissymétriques permet à ces derniers de suppor-

ter, à l'état bloqué, une tension élevée (supérieure à 10 V) entre leur drain et leur source, alors même que ces transistors

sont réalisés en technologie CMOS.

Une des deux capacités (ici, par exemple, la capacité

CO) est associée à un étage de sortie 4 constitué, principale-

ment, d'un transistor MOS dissymétrique NO (par exemple, à canal N). Le drain du transistor NO est connecté à une première borne 5 de la capacité CO et sa source est reliée aux grilles de deux transistors MOS, respectivement à canal P Tl et à canal N Ni, associés en série entre une borne 6 d'application d'une tension d'alimentation CMOS Vdd (par exemple, 2,5 V) et la masse 7. Le point milieu 8 de l'association en série des transistors Pi et Ni constitue la borne de sortie de la cellule différentielle selon

l'invention, délivrant une tension de sortie logique Vout.

La première borne 5 de la capacité C0 est également connectée à une première borne 10 de sortie du circuit 1 tandis qu'une deuxième borne 9 de la capacité CO est connectée à la masse 7. La capacité Cl est connectée entre une deuxième borne 11 de sortie complémentaire du circuit 1 et la masse 7.

Selon la présente invention, le circuit 1 de programma-

tion et de commande en lecture est destiné à être alimenté par plusieurs tensions, la tension la plus élevée HV étant choisie

pour permettre un claquage de l'oxyde des capacités CO et Cl.

Une caractéristique de la présente invention est de prévoir un circuit de programmation 1 qui, tout en étant réalisé

au moyen d'un procédé de fabrication CMOS classique et, en parti-

culier, sans recourir à des épaisseurs d'oxyde supplémentaires, puisse fonctionner sous une tension HV sensiblement plus élevée

que la tension d'alimentation Vdd du circuit CMOS.

Le rôle du transistor dissymétrique à canal N NO, dont la grille reçoit un signal de commande en lecture Rd pour activer le transfert du contenu de la cellule à programmation unique vers

l'étage de sortie 4, est d'isoler, pendant les périodes de pro-

grammation de la cellule, l'étage de sortie et le reste du cir-

cuit CMOS de la haute tension HV fournie par le circuit de pro-

grammation 1.

Dans le mode de réalisation illustré par la figure 1,

le circuit 1 est constitué de deux branches parallèles compor-

tant, chacune, en série entre une borne 12 d'alimentation et la masse 7, deux transistors MOS à canal P et un transistor MOS à

canal N dissymétrique.

Selon l'invention, les transistors MOS à canal P qui sont, dans cet exemple, les transistors formés dans des caissons, ont pour caractéristique d'avoir, individuellement, leur caisson connecté à leur drain. Ceci permet d'éviter qu'un transistor à canal P quelconque du circuit ne voie, entre deux de ses

connexions (drain, source, grille, caisson), une tension suscep-

tible de l'endommager, préférentiellement, une tension supérieure à la tension Vdd. On tire ici profit du fait que, si dans un transistor CMOS à canal P classique, la tension supportable entre deux connexions quelconques du transistor est limitée à quelques volts, la tension entre le caisson et la masse du circuit peut elle être beaucoup plus élevée (plus de 10 V). En pratique, cela conduit à individualiser les caissons de type N des transistors à canal P formés dans un substrat P. Ainsi, une première branche du circuit 1 comprend, dans son étage supérieur, deux transistors MOS à canal P P2, P3 et un transistor MOS à canal N N2. La source du transistor P2 est connectée à la borne 12, son drain est connecté à la source du transistor P3 dont le drain est connecté au drain du transistor N2 et constitue la borne 10 de sortie du circuit 1, la source du transistor N2 étant connectée à la masse 7. Une deuxième branche du circuit 1 comporte deux transistors MOS à canal P P4, P5 et un transistor MOS à canal N dissymétrique N3 entre les bornes 12 et 7. La source du transistor P4 est connectée à la borne 12, son drain est connecté à la source du transistor P5 dont le drain est connecté au drain du transistor N3 et constitue la borne 11 à destination du condensateur Cl, la source du transistor N3 étant connectée à la masse 7. Les grilles des transistors P2 et P4 sont croisées, c'est-à-dire que la grille du transistor P2 est reliée au drain du transistor P4 tandis que la grille du transistor P4 est reliée au drain du transistor P2. Les grilles des transistors P3 et P5 sont reliées ensemble à une borne 13 d'application d'une tension intermédiaire (par exemple, HV/2), entre la tension d'alimentation (par exemple, HV) appliquée sur la borne 12, et la masse. Le rôle de la tension intermédiaire est de polariser les transistors P3 et P5 tout en respectant, pendant les cycles de programmation o la tension d'alimentation HV est une "haute" tension (par exemple, 10 V), la condition de ne pas appliquer de tension trop élevée aux bornes des transistors MOS à canal P. Les grilles 14, 15 des transistors respectifs N2 et N3 reçoivent des signaux de commande complémentaires qui, selon l'invention, diffèrent selon que le circuit 1 est dans un cycle de programmation ou dans un cycle de lecture. De même, selon la présente invention, les tensions appliquées aux bornes 12 et 13 diffèrent selon que l'on doit programmer la cellule ou que l'on

doit la lire. Ainsi, on notera que si, par souci de simplifica-

tion, les bornes 12 et 13 ont été associées aux potentiels HV et HV/2 à la figure 1, il s'agit des tensions appliquées lors d'un cycle de programmation. Lors d'un cycle de lecture, la tension appliquée sur la borne 12 correspond, de préférence, à la tension Vdd d'alimentation du reste du circuit CMOS. La tension appliquée

à la borne 13 correspond alors à la moitié de cette tension Vdd.

Le fonctionnement d'une structure différentielle de cellules mémoire à programmation unique illustrée par la figure 1

est le suivant.

Dans un cycle de programmation, c'est-à-dire lorsqu'une des deux capacités CO ou Cl doit être claquée, la capacité CO est isolée de l'étage de sortie 4 par le blocage du transistor NO au moyen d'un signal Rd au niveau bas (la masse). Les signaux Vin et NVin appliqués respectivement sur les bornes 14 et 15 sont, lors d'un cycle de programmation, complémentaires pour conditionner

celles des capacités CO ou C1 qui doit être claquée.

Le circuit 1 peut être assimilé à un circuit élévateur de niveau logique, c'est-à-dire propre à transformer un niveau logique Vin ou NVin en amplitude CMOS, en un niveau logique en tension nettement plus élevée (par exemple, de l'ordre de 10 V) correspondant à la tension HV, sur une des bornes de sorties 10

ou 11.

Supposons que le signal Vin est à l'état haut, rendant ainsi conducteur le transistor N2. La haute tension HV se retrouve alors entre les bornes 12 et 10. Le point milieu de cette association en série est donc sensiblement au potentiel HV/2. Comme le transistor P3 reçoit sur sa grille la tension HV/2, il ne peut pas être rendu conducteur. Les transistors P2 et P3 sont donc bloqués. Côté seconde branche, le transistor N3 est bloqué par un signal NVin à l'état bas et les transistors P4 et P5 sont passants, la grille du transistor P4 étant à un potentiel inférieur au potentiel de la borne 12 et la grille du transistor P5 voyant une tension HV/2 inférieure à la tension HV présente

sur sa source.

On notera que, dans la présente description, on néglige

les chutes de tension en série des transistors à l'état passant

de façon à simplifier l'explication des différentes tensions.

Il découle de ce qui précède que la capacité Ci voit la haute tension (de l'ordre de 10 V) à ses bornes, ce qui a pour

conséquence de claquer l'oxyde qui la constitue.

De préférence, lors d'un cycle de programmation et après sélection du transistor N2 ou N3 qui conduit, on applique une rampe de tension sur la borne 12 (et également sur la borne 13). Cet échelon de tension est choisi pour être suffisamment rapide afin de ne pas risquer d'endommager les transistors MOS à canal P qui, dans le cas d'une tension HV de l'ordre de 10 V,

voient pendant le temps nécessaire à la programmation, une ten-

sion nettement supérieure à la tension CMOS Vdd. La durée d'ap-

plication de cette tension de prograrmmation HV est choisie pour être suffisamment courte tout en permettant le claquage de

l'oxyde de la capacité sélectionnée.

Une fois que la cellule différentielle a été program-

mée, la borne 12 est destinée à recevoir la tension Vdd du reste

du circuit CMOS pour permettre la lecture des données. En prati-

que, dans la plupart des applications, la programmation au moyen d'un échelon de tension important est effectuée, lors de tests en fin de fabrication, ou lors d'une première utilisation. Par la suite, le circuit 1 n'est donc généralement plus alimenté que par

la tension Vdd.

Lors d'un cycle de lecture, les transistors N2 et N3

sont, selon l'invention, tous deux bloqués pour isoler les capa-

cités C0 et C1 de la masse. Par conséquent, les signaux Vin et NVin des bornes 14 et 15 ne sont désormais plus complémentaires

mais identiques et au niveau bas. On notera que celle des capa-

cités CO ou C1 qui est claquée sert alors de demi-étage inférieur

permettant de tirer l'une des branches du circuit 1 à la masse.

Une fois que la borne 12 a été polarisée par une ten-

sion Vdd et que la borne 13 a été polarisée par une tension Vdd/2, on rend le transistor NO passant pour provoquer la lecture

par l'étage de sortie 4.

En supposant que la capacité Cl ait été claquée lors du cycle de programmation, la capacité CO est chargée par la mise en conduction du transistor P2 et P3 et l'état lu pour la cellule

est un état haut. La tension de la borne 12 se trouve donc repro-

duite sur la borne 5, puis sur les grilles des transistors Pl et Ni. L'étage 4 de sortie représenté à la figure 1 étant un étage inverseur, le niveau logique Vout de sortie restitué est un

niveau bas.

Si, à l'inverse, c'est la capacité CO qui a été claquée lors du cycle de programmation, la borne 5 est tirée à la masse, les transistors P2 et P3 étant bloqués alors que les transistors P4 et P5 sont passants. Il en découle que la tension de sortie

Vout délivre un niveau haut correspondant sensiblement à la ten-

sion Vdd.

On notera que la différence de courant entre les deux

capacités CO et C1 doit couvrir les différences liées aux disper-

sions technologiques et au déséquilibre des branches du circuit 1.

On notera également que, plus la structure de program-

mation comporte de transistors connectés en série, moins ces

transistors seront contraints (stressés) pendant la program-

mation, mais plus la tension devant être appliquée sur la borne

12 pour la lecture doit être élevée.

Par conséquent, selon la présente invention, on effec-

tue un compromis entre, d'une part, les contraintes que sont sus-

ceptibles de supporter les transistors MOS à canal P du circuit

de lecture et de programmation pendant les cycles de programma-

tion et, d'autre part, la tension de lecture (Vdd) que peut sup-

porter l'ensemble du circuit pendant le reste du fonctionnement.

Ainsi, le mode de réalisation illustré par la figure 1 pourra être choisi, par exemple, si les transistors MOS à canal P

sont susceptibles de supporter les contraintes en courant permet-

tant le claquage des capacités d'oxyde alors même qu'ils sont alimentés par une tension HV de l'ordre de 10 V. On notera que le temps nécessaire au claquage des capacités CO et Cl conditionne, de façon importante, la possibilité d'utiliser un circuit 1 tel qu'illustré par la figure 1. Un avantage du mode de réalisation de la figure 1 est que, en lecture, une tension CMOS classique

(par exemple, de l'ordre de 2,5 V) suffit.

Pour le cas o les contraintes subies par les transis-

tors MOS à canal P du circuit 1 sont considérées comme trop importantes, on pourra utiliser, un deuxième mode de réalisation du circuit de programmation et de lecture. Ce deuxième mode de réalisation est illustré par la figure 2 qui ne représente que le circuit 1' de programmation et de lecture, le reste des éléments

étant les mêmes qu'à la figure 1.

La figure 2 représente un deuxième mode de réalisation d'un circuit 1' de progranmmation et de lecture selon la présente invention. Le mode de réalisation de la figure 2 illustre le cas

o l'on souhaite limiter, au tiers de la haute tension HV de pro-

grammation, la tension aux bornes de chaque transistor à canal P

(du premier type de conductivité), réalisé dans un caisson.

Ainsi, dans le mode de réalisation de la figure 2, le

circuit 1' comporte deux bornes d'entrée 13, 13' propres à rece-

voir des tensions intermédiaires par rapport à la tension appli-

quée sur la borne 12 d'alimentation. La borne 13 est destinée à recevoir une tension correspondant sensiblement aux deux tiers (par exemple, 2HV/3) de la tension d'alimentation. La borne 13' est destinée à recevoir une tension correspondant au tiers (par

exemple, HV/3) de la tension d'alimentation.

Comme dans le premier mode de réalisation, l'étage de

sortie comporte, entre les bornes 12 et 7, deux branches paral-

lèles constituées, chacune, de transistors MOS à canal P dont les

caissons respectifs sont individuellement reliés aux sources res-

pectives, et d'un transistor MOS à canal N dissymétrique. Dans le mode de réalisation de la figure 2, chaque branche comprend trois transistors MOS à canal P, respectivement, P2, P3, P6 et P4, P5, P7, en série entre la borne 12 et, respectivement, la borne 10 et

la borne 11.

Comme dans le premier mode de réalisation, les grilles des transistors P2 et P4 sont croisées, c'est-à-dire que la grille du transistor P2 est reliée au drain du transistor P4 et que la grille du transistor P4 est reliée au drain du transistor P2. Par ailleurs, les grilles des transistors P3 et P5 sont

connectées ensemble à la borne 13'.

Toutefois, dans le mode de réalisation de la figure 2, le niveau (2HV/3) de la borne 13 correspond, pendant un cycle de programmation, à un niveau trop élevé pour les transistors à canal P. Par conséquent, on reproduit une structure similaire pour limiter la tension entre deux quelconques des connexions de chacun des transistors P3, P5, P6, P7, à un niveau acceptable

choisi ici pour correspondre au tiers de la tension HV.

Ainsi, deux branches parallèles supplémentaires sont prévues entre la borne 13 et la masse 7. Une première branche est

constituée de deux transistors MOS à canal P P8, P9 et d'un tran-

sistor MOS à canal N N4, connectés en série entre la borne 13 et

la borne 7. Une deuxième branche est constituée de deux transis-

tors à canal P P10, Pll et d'un transistor à canal N NS, connec-

tés en série entre les bornes 13 et 7. Les sources respectives des transistors P8 et P10 sont connectées à la borne 13 tandis

que leurs drains respectifs sont connectés aux sources respecti-

ves des transistors P9 et Pll. Les grilles des transistors P8 et

P10 sont croisées. Ainsi, la grille du transistor P8 est connec-

tée au drain du transistor P10, et la grille du transistor Po10 est connectée au drain du transistor P8. Les drains respectifs des transistors P9 et Pll sont connectés aux drains respectifs des transistors N4 et N5 dont les sources respectives sont connectées à la borne 7. Les grilles respectives des transistors N4 et N5 reçoivent, comme les grilles respectives des transistors N1 et N2, le signal Vin (transistors N1 et N4) ou le signal NVin (transistors N2 et N5) en étant reliées respectivement aux bornes 14 et 15. Les grilles des transistors P9 et Pll sont reliées ensemble à la borne 13'. Les grilles respectives des transistors P6 et P7 sont reliées aux drains respectifs des transistors P8 et

P10 ce qui permet leur polarisation.

Le fonctionnement d'un circuit tel que décrit en rela-

tion avec la figure 2 se déduit du fonctionnement décrit en rela-

tion avec la figure 1.

Un avantage du mode de réalisation de la figure 2 est que, en appliquant,lors des cycles de programmation, une tension

HV de 10 V, la tension individuelle vue par les différents tran-

sistors MOS à canal P est moindre par rapport au premier mode de réalisation. Toutefois, ce deuxième mode de réalisation a pour contrainte de nécessiter, en lecture, une tension (de l'ordre de

4 V) supérieure à celle nécessaire dans le premier mode de réali-

sation. Cette tension d'alimentation en lecture est conditionnée

par les tensions seuil en série entre les bornes 12 et 7.

La figure 3 représente, par une vue en coupe schéma-

tique et symbolique, un exemple de structures des différents transistors utilisés dans un circuit selon la présente invention à partir d'un substrat 19 de type P. Cette figure représente, en partie gauche, la structure d'un transistor MOS à canal N 20 en technologie CMOS classique. Il s'agit, dans le circuit de l'invention, du transistor Nl de l'étage de sortie 4. La partie centrale de la figure 3 représente un mode de réalisation d'un transistor MOS à canal N dissymétrique 30 selon l'invention. La partie droite de la figure 3 représente un exemple de structure

des transistors MOS à canal P du circuit de l'invention.

Le transistor à canal N classique 20 est constitué de régions de drain 21 et de source 22, dopées N+ et sur lesquelles sont pris, le cas échéant, des contacts de drain 23 et de source 24 formés, par exemple, par des via reliant les régions 21 et 22 à des niveaux de métallisation supérieurs (non représentés). La grille est formée d'un niveau d'oxyde 25 surmonté d'un contact en silicium polycristallin 26. A la figure 3, les contacts de source

et de drain ont été symbolisés par des via représentés partiel-

lement vers des niveaux supérieurs non représentés.

Les transistors MOS à canal N 30 sont formés de régions 31 de source dopées N+. Toutefois, selon l'invention, leurs drains respectifs 32 sont réalisés dans des caissons de type N. Par la suite et de façon classique, on réalise, selon les besoins de connexion, des prises de contact de drain 33 et de source 34 sur, respectivement, une région 35 (plus fortement dopée que le caisson 32) et la région 31. Une grille 36 est réalisée en silicium polycristallin en étant séparée du substrat 19 par un

*niveau d'oxyde de grille 37.

Les transistors à canal P 40 sont réalisés dans des

caissons 41 de type N (NWell) formés dans le substrat 19. A l'in-

térieur de ces caissons 41, on définit des régions 42, 43 de drain et de source dopées P+. Des contacts 44, 45 de drain et de source sont, si besoin, formés vers des niveaux supérieurs. Les grilles 47 des transistors sont formées dans un niveau de

silicium polycristallin sur un niveau d'oxyde.

Selon l'invention, tous les transistors MOS à canal P 40 ont leurs sources respectives 43 reliées à leur caisson. Cela s'effectue, par exemple, au moyen d'une région 41' dopée N+ dans le caisson 41, reliée (par exemple, par un via de contact 45') au

même niveau de métallisation que la prise de contact 45 de drain.

On notera que la réalisation des transistors dissymé-

triques de l'invention peut s'effectuer avec un procédé de fabri-

cation CMOS classique et, en particulier, sans nécessiter d'étape

supplémentaire. En effet, les caissons de drain 32 des transis-

tors dissymétriques à canal N peuvent être formés en même temps

que les caissons 41 des transistors MOS à canal P. Selon l'inven-

tion, on adapte simplement le masque de réalisation des caissons de type N pour prévoir les drains des transistors MOS à canal N dissymétriques. Ainsi, un avantage de la présente invention est qu'elle ne nécessite pas d'étape de procédé supplémentaire par rapport à

un procédé CMOS classique.

La figure 4 représente un mode de réalisation d'un cir-

cuit de commande des transistors MOS à canal N (N2, N3, figure 1) d'un demi-étage inférieur 3 d'un circuit selon la présente invention. Ce circuit est destiné à délivrer, sur des bornes 14 et 15 propres à être connectées aux grilles des transistors N2 et

N3, les signaux Vin et NVin. Comme cela a été indiqué précédem-

ment, ces signaux doivent, lors d'un cycle de programmation, être complémentaires et, lors d'un cycle de lecture, être tous deux à l'état bas pour bloquer les transistors à canal N de l'étage

inférieur du circuit 1.

Le circuit de commande illustré par la figure 4 reçoit, comme consigne, un signal de sélection Sel sur une borne 50 pour choisir, lors du cycle de lecture, celui des transistors qui doit être passant. Le circuit reçoit également, sur une deuxième borne d'entrée 51, un signal indicateur d'un cycle de lecture. Il

s'agit, par exemple, du signal Rd appliqué sur la grille du tran-

sistor NO de la figure 1, ou d'un signal différent.

Le circuit de la figure 4 est alimenté à partir de la tension du circuit CMOS, par exemple, la tension Vdd de 2,5 V. La borne 50 est reliée aux sources de deux transistors respectivement à canal P P12 et à canal N N6, dont les drains sont connectés ensemble à la borne 14. La grille du transistor P12 reçoit le signal Rd, et est donc reliée à la borne 51, le signal Rd étant supposé actif (signalant un cycle de lecture) à l'état haut. La grille du transistor N6 reçoit l'inverse du signal Rd. L'inversion du signal Rd est opérée au moyen d'un inverseur CMOS constitué d'un transistor à canal P P13 et d'un

transistor à canal N N7 connectés en série entre la borne 6 d'ap-

plication de la tension Vdd et la masse 7. La source du tran-

sistor P13 et son caisson sont connectés à la borne 6 tandis que son drain est connecté au drain du transistor N7 dont la source est reliée à la masse 7. Les grilles des transistors P13 et N7 reçoivent le signal Rd en étant reliées à la borne 51. Le point milieu 52 de l'association en série des transistors P13 et N7 est

connecté à la grille du transistor M6.

Supposons tout d'abord que le signal Sel de la borne 50 soit à l'état bas (la masse). Dans ce cas, si le signal Rd est à l'état haut, le transistor P12 est bloqué (tension grille-source positive) et le transistor N6 est également bloqué (tension grille-source nulle). Si le signal Rd est à l'état bas, le tran-

sistor P12 est encore bloqué dans la mesure o sa tension grille-

source est nulle. Par contre, le transistor N6 est passant et

l'état bas de la borne 50 est transmis à la borne 14.

Supposons maintenant que le signal Sel est à l'état haut (Vdd). Dans ce cas, si le signal Rd est à l'état haut, le transistor P12 est bloqué (tension grille-source nulle) et le transistor N6 est également bloqué dans la mesure o sa tension grille-source est négative. Si le signal Rd à l'état bas, le transistor P12 est passant et transmet l'état haut de la borne 50

à la borne 14 tandis que le transistor N6 est bloqué.

Ainsi, l'information présente sur la borne 40 n'est

transmise à la borne 14 que si le signal Rd est inactif.

L'état de la borne 14 est inversé au moyen d'une asso-

ciation en série de deux transistors MOS à canal P P14 et P15 et d'un transistor MOS à canal N N8. La source du transistor P14 est connectée à la borne 6 tandis que son drain est connecté à la source du transistor P15 dont le drain est connecté au drain du transistor N8 qui a sa source connectée à la borne 7. Le point

milieu de l'association en série du transistor P15 et du transis-

tor N8 constitue la borne 15 à destination du transistor N3 (fi-

gure 1). Les grilles des transistors P15 et N8 sont connectées à la borne 14. Les caissons des transistors P14 et P15 sont reliés

à la borne 6, c'est-à-dire qu'ils peuvent, par exemple, être réa-

lisés dans le même caisson.

Dès que le transistor P14 est passant, la structure constituée des transistors P15 et N8 inverse l'état de la borne

14 pour le délivrer sur la borne 15.

Selon l'invention, la grille du transistor P14 reçoit le signal Rd en étant reliée à la borne 51, de façon à ne rendre passant le transistor P14 que quand le signal Rd est à l'état

bas, c'est-à-dire pendant les cycles de programmation.

Deux transistors MOS à canal N N9 et N10 relient res-

pectivement les bornes 14 et 15 à la masse 7. Leurs grilles sont commandées par le signal Rd en étant reliées à la borne 51. Ainsi, quand le signal Rd est à l'état haut, les transistors N9 et N10 sont passants, ce qui force les états des bornes 14 et 15 à la masse. Quand le signal Rd est à l'état bas, les transistors N9 et N10 sont bloqués, laissant fonctionner l'inverseur (P15,

N8).

Un avantage de la présente invention est qu'elle permet

de réaliser, en technologie CMOS, une structure de cellules mé-

moire à programmation unique à partir de capacités d'oxyde dont

les épaisseurs sont compatibles avec les oxydes de grille du pro-

cédé CMOS classique.

Un autre avantage de la présente invention est qu'elle permet d'opérer à la fois la programmation et la lecture de la

cellule différentielle au moyen d'un même circuit. Ainsi, l'in-

vention minimise l'encombrement global nécessaire pour la réali-

sation d'une telle structure mémoire différentielle.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de

l'art. En particulier, les dimensionnements respectifs des diffé-

rents transistors seront choisis par l'homme du métier en fonc-

tion de l'application et, notamment, des courants et tensions nécessaires. De plus, le choix entre le premier ou le second mode de réalisation du circuit de programmation et de lecture est à la

portée de l'homme du métier à partir des indications fonction-

nelles données ci-dessus et du compromis souhaité pour l'applica-

tion considérée. En particulier, la génération des signaux de

commande est à la portée de l'homme du métier.

En outre, bien que l'on ait fait référence dans la des-

cription qui précède à un circuit réalisé à partir d'un substrat de type P, l'invention s'applique également à un substrat de type N. La transposition de l'invention à un circuit intégré réalisé

dans un tel substrat est à la portée de l'honmmne du métier à par-

tir des indications fonctionnelles données ci-dessus en inversant tous les types de conductivité. Ainsi, les transistors à canal N sont réalisés dans des caissons de type P et ont leurs caissons

respectifs connectés à leurs sources respectives, et les transis-

tors à canal P qui sont au nombre de un par branche sont dissymé-

triques.

Claims (8)

REVENDICATIONS

1. Circuit intégré de mémoire à programmation unique en technologie CMOS, caractérisé en ce qu'il comporte: au moins deux capacités d'oxyde (CO, Cl) constituant un élément de mémorisation à lecture différentielle; et un circuit (1, 1') de lecture et de progranmmnation dans lequel des transistors (P2, P3, P4, P5, P6, P7, P8, P9, P10, Plil)

d'un premier type de conductivité (P) sont propres à être uti-

lisés, à la fois pendant des cycles de lecture sous une tension (Vdd) relativement faible et pendant des cycles de programmation

sous une tension (HV) relativement élevée.

2. Circuit selon la revendication 1, caractérisé en ce

qu'une (CO) des deux capacités (CO, Cl) est connectée, par l'in-

termédiaire d'un transistor de lecture (NO) dissymétrique et d'un second type de conductivité (N), à un étage de sortie (4), ledit transistor de lecture étant rendu passant uniquement pendant les

cycles de lecture.

3. Circuit selon la revendication 1 ou 2, caractérisé en ce que ledit circuit de programmation et de lecture (1, 1') comprend au moins deux transistors de programmation (N2, N3), dissymétriques et du second type de conductivité (N), dont les drains respectifs sont reliés à une première borne (10, 11) des

capacités (CO, C1), respectivement.

4. Circuit selon la revendication 3, caractérisé en ce que lesdits transistors de programmation (N2, N3) sont, chacun, associés en série avec au moins deux transistors (P2, P3; P4, P5) du premier type de conductivité (P) pour former au moins deux premières branches parallèles entre une première borne (12)

d'alimentation et la masse (7), la source d'un transistor supé-

rieur (P2, P4) de chaque branche étant connectée à ladite pre-

mière borne (12).

5. Circuit selon la revendication 4, caractérisé en ce

qu'un deuxième transistor (P3, PS) du premier type de conducti-

vité (P) de chaque branche, intercalé entre ledit premier tran-

sistor (P2, P4) et le transistor de programmation (N2, N3), est

connecté à une borne (13) d'application d'une tension inter-

médiaire, inférieure à la tension appliquée sur ladite première

borne d'alimentation (12).

6. Circuit selon la revendication 5, caractérisé en ce que le circuit de progranmmnation et de lecture (1') comporte au moins deux branches parallèles secondaires comprenant, chacune, en série entre ladite borne (13) d'application de la tension intermédiaire et la masse (7), au moins deux transistors (P8,

P9; P10, Pll) du premier type de conductivité (P) et un tran-

sistor de programmation (N4, NS), dissymétrique et du second type

de conductivité (N), lesdites premières branches comprenant, cha-

cune, au moins trois transistors (P2, P3, P6; P4, P5, P7) du

premier type de conductivité.

7. Circuit selon l'une quelconque des revendications 3

à 6, caractérisé en ce que lesdits transistors de programmation

(N2, N3, N4, NS) sont bloqués pendant les cycles de lecture.

8. Circuit selon l'une quelconque des revendications 3

à 7, caractérisé en ce que lesdits transistors de programmation (N2, N3, N4, N5) sont commandés par des signaux complémentaires

(Vin, NVin) lors d'un cycle de programmation.