FR2782838A1 - Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines - Google Patents
Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines Download PDFInfo
- Publication number
- FR2782838A1 FR2782838A1 FR9810691A FR9810691A FR2782838A1 FR 2782838 A1 FR2782838 A1 FR 2782838A1 FR 9810691 A FR9810691 A FR 9810691A FR 9810691 A FR9810691 A FR 9810691A FR 2782838 A1 FR2782838 A1 FR 2782838A1
- Authority
- FR
- France
- Prior art keywords
- layer
- stop layer
- level
- trenches
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
Description
I Procédé de fabrication d'un circuit intégré et circuit intégré enI Method of manufacturing an integrated circuit and integrated circuit in
technique double damascène auto aligné. self aligned double damascene technique.
La présente invention concerne le domaine des circuits intégrés à semiconducteurs, comprenant un empilement de couches conductrices The present invention relates to the field of semiconductor integrated circuits, comprising a stack of conductive layers
séparées par des couches isolantes et leur procédé de fabrication. separated by insulating layers and their manufacturing process.
Dans de tels circuits intégrés, il est nécessaire d'établir des connexions électriques entre des couches métallisées conductrices de niveaux différents et par conséquent séparées par une ou plusieurs In such integrated circuits, it is necessary to establish electrical connections between conductive metallized layers of different levels and therefore separated by one or more
couches isolantes.insulating layers.
De façon connue, deux couches conductrices sont connectées électriquement au moyen de trous prévus dans la couche isolante et In a known manner, two conductive layers are electrically connected by means of holes provided in the insulating layer and
remplis de métal, une telle connexion étant appelée "Via". filled with metal, such a connection being called "Via".
De tels circuits intégrés peuvent être réalisés selon un procédé appelé "Double Damascène auto aligné", dans lequel on dépose une première couche isolante sur une couche sous-jacente. On dépose une Such integrated circuits can be produced according to a process called "Double Damascene self aligned", in which a first insulating layer is deposited on an underlying layer. We file a
couche d'arrêt, généralement en nitrure, sur la première couche isolante. barrier layer, generally made of nitride, on the first insulating layer.
On effectue la gravure des trous à travers cette couche d'arrêt, puis on dépose une deuxième couche isolante, on effectue la gravure des tranchées constituant les futures lignes dans la deuxième couche isolante et des trous destinés à former les futurs vias dans la première couche isolante, ces trous correspondant à ceux gravés dans la couche d'arrêt, on dépose le métal constituant les vias et les lignes de la couche de métallisation, puis on polit le métal jusqu'au niveau de la surface supérieure de la couche isolante, etc. Ce procédé est bien adapté à la réalisation de lignes et de vias en cuivre, ce matériau ne pouvant être gravé à température ambiante et présentant des caractéristiques électriques intéressantes pour les lignes de faible largeur. Ce procédé peut aussi être utilisé avec les métaux The holes are etched through this barrier layer, then a second insulating layer is deposited, the trenches constituting the future lines in the second insulating layer are etched and holes intended to form the future vias in the first layer insulating, these holes corresponding to those etched in the barrier layer, the metal constituting the vias and the lines of the metallization layer is deposited, then the metal is polished to the level of the upper surface of the insulating layer, etc. . This process is well suited to the production of copper lines and vias, this material being unable to be etched at room temperature and having interesting electrical characteristics for narrow lines. This process can also be used with metals
constituant habituellement les lignes et les vias. usually making up lines and vias.
Pour augmenter la densité d'un circuit intégré, on cherche à réduire la largeur des lignes de métal et la largeur du matériau diélectrique séparant deux lignes de métal. Or, la capacité électrique existant entre deux lignes de métal adjacentes est inversement proportionnelle à la distance les séparant. En réduisant cette distance pour augmenter la densité du circuit, on augmente la capacité entre lignes, ce qui est gênant car cela se traduit par une augmentation de la constante de propagation du signal électrique dans les lignes T = RC (R: résistance de la ligne métal; C capacité interlignes), ainsi que par une augmentation du couplage parasite entre deux signaux électriques se propageant dans deux lignes adjacentes (effet de "cross talk"). Or, cette capacité entre lignes est proportionnelle au coefficient de permittivité "k" du matériau diélectrique utilisé. On tend donc à utiliser des matériaux diélectriques à To increase the density of an integrated circuit, it is sought to reduce the width of the metal lines and the width of the dielectric material separating two metal lines. However, the electrical capacity existing between two adjacent metal lines is inversely proportional to the distance between them. By reducing this distance to increase the density of the circuit, the capacity between lines is increased, which is annoying because it results in an increase in the constant of propagation of the electrical signal in the lines T = RC (R: resistance of the line metal; C interline capacitance), as well as by an increase in the parasitic coupling between two electrical signals propagating in two adjacent lines ("cross talk" effect). However, this capacitance between lines is proportional to the coefficient of permittivity "k" of the dielectric material used. We therefore tend to use dielectric materials with
faible coefficient de permittivité "k". low coefficient of permittivity "k".
Toutefois, indépendamment des première et seconde couches diélectriques, la couche d'arrêt possède un coefficient de permittivité However, independently of the first and second dielectric layers, the barrier layer has a coefficient of permittivity
élevé qui tend à créer des capacités interlignes importantes. high which tends to create important interlining capacities.
Il existe d'autres techniques "double damascène", sans couche d'arrêt, mais dont la réalisation est plus complexe et dont la fiabilité est réduite. La présente invention a pour objet de remédier aux There are other "double damascene" techniques, without a stop layer, but whose implementation is more complex and whose reliability is reduced. The object of the present invention is to remedy the
inconvénients des techniques évoquées ci-dessus. disadvantages of the techniques mentioned above.
La présente invention a pour objet un procédé de fabrication de The subject of the present invention is a method of manufacturing
circuit intégré et un circuit intégré à capacités interlignes de faible valeur. integrated circuit and an integrated circuit with low value interlining capacities.
Dans le procédé de fabrication d'un circuit intégré, selon l'invention, on dépose une couche d'arrêt sur une couche diélectrique recouvrant un niveau de métallisation n, la couche d'arrêt étant susceptible d'être gravée de façon sélective par rapport à la couche diélectrique, on effectue la gravure de tranchées dans la couche d'arrêt, on dépose une deuxième couche diélectrique, on forme des tranchées dans la deuxième couche diélectrique pour les lignes de niveau n+l et des trous dans la première couche diélectrique pour les vias de niveau n, et on remplit de métal les tranchées et les trous. Lors de la gravure des dites tranchées dans la couche d'arrêt, on effectue la gravure de la couche d'arrêt dans les zones ne correspondant pas aux pistes du niveau de métallisation n+l, de façon à ne laisser subsister la dite couche d'arrêt que dans les zones correspondant aux dites pistes du niveau de métallisation n+l, à l'exception des zones correspondant aux vias du niveau n. Avantageusement, le masque de gravure des vias recouvre les zones correspondant aux pistes du niveau de métallisation n+ 1 à In the method for manufacturing an integrated circuit, according to the invention, a barrier layer is deposited on a dielectric layer covering a metallization level n, the barrier layer being capable of being etched selectively with respect to at the dielectric layer, etching of trenches is carried out in the barrier layer, a second dielectric layer is deposited, trenches are formed in the second dielectric layer for the lines of level n + l and holes in the first dielectric layer for level n vias, and fill the trenches and holes with metal. During the etching of said trenches in the stop layer, the stop layer is etched in the zones not corresponding to the tracks of the metallization level n + l, so as to leave the said layer d 'stop only in the zones corresponding to said tracks of the metallization level n + l, with the exception of the zones corresponding to the vias of level n. Advantageously, the etching mask of the vias covers the zones corresponding to the tracks of the metallization level n + 1 to
l'exception des zones correspondant aux vias du niveau n. the exception of the zones corresponding to the vias of level n.
Dans un mode de réalisation de l'invention, la couche d'arrêt est In one embodiment of the invention, the barrier layer is
réalisée en matériau conducteur, par exemple en métal. made of conductive material, for example metal.
Dans un mode de réalisation de l'invention, la couche d'arrêt est In one embodiment of the invention, the barrier layer is
réalisée en tantale ou en nitrure de tantale. made of tantalum or tantalum nitride.
Dans un mode de réalisation de l'invention, la couche d'arrêt est In one embodiment of the invention, the barrier layer is
réalisée en titane ou en nitrure de titane. made of titanium or titanium nitride.
Le circuit intégré, selon l'invention, comprend des pistes de différents niveaux de métallisation séparés par des couches diélectriques et des vias métallisés connectant des pistes de deux niveaux de métallisation voisins. Deux niveaux de métallisation voisins sont séparés par une couche diélectrique et une couche d'arrêt. La couche d'arrêt est prévue seulement aux emplacements des pistes du niveau de métallisation The integrated circuit according to the invention comprises tracks of different metallization levels separated by dielectric layers and metallized vias connecting tracks of two neighboring metallization levels. Two neighboring metallization levels are separated by a dielectric layer and a barrier layer. The stop layer is provided only at the locations of the tracks of the metallization level
disposé au dessus de ladite couche d'arrêt. disposed above said barrier layer.
Ainsi, on dispose d'un circuit intégré qui peut être réalisé avec des largeurs de lignes et des largeurs de matériau diélectrique entre lignes très faibles en raison de l'amélioration de l'isolation électrique entre les Thus, there is an integrated circuit which can be produced with very small line widths and dielectric material widths between lines due to the improvement in the electrical insulation between the
lignes d'un même niveau de métallisation. lines of the same metallization level.
La présente invention sera mieux comprise à l'étude de la The present invention will be better understood on studying the
description détaillée d'un mode de réalisation pris à titre nullement detailed description of an embodiment taken in no way
limitatif et illustré par les dessins annexés, sur lesquels: les figures 1 à 4 illustrent les étapes d'un procédé double damascène selon l'art antérieur; et les figures 5 et 6 montrent les étapes du procédé de fabrication limiting and illustrated by the appended drawings, in which: FIGS. 1 to 4 illustrate the steps of a double damascene process according to the prior art; and Figures 5 and 6 show the stages of the manufacturing process
selon l'invention.according to the invention.
Comme on peut le voir sur la figure 1 qui est une vue de dessus, d'une portion de circuit intégré dans laquelle on a réalisé la gravure de tranchées 1 destinées à recevoir ultérieurement un matériau conducteur, par exemple du cuivre ou un autre métal et à fournir des lignes d'interconnection, et des trous 2 destinés également à recevoir le même matériau conducteur et à former des vias permettant de relier électriquement deux lignes de couches de métallisation adjacentes ou une ligne d'une couche de métallisation et une portion d'un substrat semiconducteur disposée en dessous. Les trous 2 sont percés dans le fond des As can be seen in FIG. 1 which is a top view, of an integrated circuit portion in which the etching of trenches 1 intended to subsequently receive a conductive material, for example copper or another metal, has been carried out and to provide interconnection lines, and holes 2 also intended to receive the same conductive material and to form vias making it possible to electrically connect two lines of adjacent metallization layers or a line of a metallization layer and a portion of a semiconductor substrate arranged below. Holes 2 are drilled in the bottom of the
tranchées 1.trenches 1.
Sur la figure 2 est illustré le masque utilisé pour la gravure des tranchées 1. Ce masque 3 comprend des portions grisées 4 au dessus des zones devant être protégées et des portions évidées 5 au dessus des zones In Figure 2 is illustrated the mask used for engraving the trenches 1. This mask 3 comprises shaded portions 4 above the areas to be protected and hollowed portions 5 above the areas
destinées à former les tranchées 1. intended to form the trenches 1.
Le masque 6 utilisé pour la gravure des trous 2 est représenté sur la figure 3. De même, le masque 6 comprend des portions grisées 7 protégeant les couches situées en dessous et des portions évidées 8 correspondant à l'emplacement des trous 2. L'utilisation successive de ces deux masques 3 et 6 permet d'obtenir une portion de circuit intégré tel The mask 6 used for etching the holes 2 is shown in FIG. 3. Likewise, the mask 6 comprises shaded portions 7 protecting the layers situated below and hollowed-out portions 8 corresponding to the location of the holes 2. The successive use of these two masks 3 and 6 makes it possible to obtain a portion of integrated circuit such
qu'illustrée sur la figure 1 et sur la figure 4 en coupe transversale. as illustrated in FIG. 1 and in FIG. 4 in cross section.
Cette portion de circuit intégré comprend une couche métallisée inférieure 9, par exemple en cuivre, sur laquelle on a déposé une couche d'encapsulation 10, de faible épaisseur, par exemple à base de nitrure, et sur laquelle on a déposé une première couche diélectrique 1 1, par exemple en oxyde de silicium. Sur la première couche diélectrique 1 1, on a déposé une couche d'arrêt 12, par exemple à base de nitrure et sur laquelle on a déposé une deuxième couche diélectrique 13, par exemple à base d'oxyde This integrated circuit portion comprises a lower metallized layer 9, for example made of copper, on which an encapsulation layer 10, of thin thickness, for example based on nitride, has been deposited, and on which a first dielectric layer has been deposited. 1 1, for example in silicon oxide. On the first dielectric layer 11, a barrier layer 12, for example based on nitride, has been deposited and on which a second dielectric layer 13, for example based on oxide, has been deposited.
de silicium.of silicon.
Toutefois, avant le dépôt de la deuxième couche diélectrique 13, on procède à la gravure des trous 2 dans la couche d'arrêt 12 au moyen du masque 6. On dépose à cet effet une couche de résine sur la couche d'arrêt 12, puis on dégage les portions 8 du masque 6 par photogravure. On grave alors la couche d'arrêt 12 de façon sélective par rapport au masque de However, before the deposition of the second dielectric layer 13, the holes 2 are etched in the barrier layer 12 by means of the mask 6. A layer of resin is deposited for this purpose on the barrier layer 12, then the portions 8 of the mask 6 are released by photoengraving. The stop layer 12 is then etched selectively with respect to the mask.
résine 6 et par rapport à la première couche diélectrique 1 1 sousjacente. resin 6 and relative to the first dielectric layer 1 1 underlying.
On dépose alors la deuxième couche diélectrique 13, puis le masque de résine 3 dont les portions évidées 5 sont obtenues là encore par photogravure. On procède alors à la gravure de la deuxième couche diélectrique 13 dans le but d'obtenir les tranchées 1 destinées à former des The second dielectric layer 13 is then deposited, then the resin mask 3, the recessed portions 5 of which are again obtained by photoengraving. The second dielectric layer 13 is then etched in order to obtain the trenches 1 intended to form
lignes conductrices.conductive lines.
Toutefois, comme les emplacements correspondant aux portions évidées 8 du masque 6 sont dépourvus de couche d'arrêt 12, la gravure se poursuit auxdits emplacements à travers la première couche diélectrique 1 1 et également à travers la couche d'encapsulation 10 dans la mesure o ce procédé de gravure n'est pas totalement sélectif et que la couche d'encapsulation 10 est de faible épaisseur. Aux emplacements des tranchées 1 ne correspondant pas aux emplacements des trous 2, la couche d'arrêt 12 voit son épaisseur fortement réduite également en raison de la sélectivité imparfaite des procédés de gravure par rapport au matériau composant ladite couche d'arrêt 12. Il en résulte que la couche d'arrêt 12 présente, après gravure, des portions de forte épaisseur 14 aux emplacements non gravés et des portions de faible épaisseur 15 aux emplacements gravés correspondant aux tranchées 1 et ne correspondant pas aux trous 2. On procède ensuite au remplissage des trous 2 et des However, as the locations corresponding to the recessed portions 8 of the mask 6 are devoid of stop layer 12, the etching continues at said locations through the first dielectric layer 1 1 and also through the encapsulation layer 10 as far as this etching process is not completely selective and that the encapsulation layer 10 is thin. At the locations of the trenches 1 not corresponding to the locations of the holes 2, the barrier layer 12 sees its thickness greatly reduced also due to the imperfect selectivity of the etching processes with respect to the material making up said barrier layer 12. It As a result, the stop layer 12 has, after etching, very thick portions 14 at the non-etched locations and thin portions 15 at the etched locations corresponding to the trenches 1 and not corresponding to the holes 2. The filling is then carried out holes 2 and
tranchées 1 par du métal, par exemple du cuivre. 1 cut with metal, for example copper.
On voit donc, d'après la figure 4, que deux lignes métallisées d'un niveau de métallisation donné, sont séparées sur une partie de leur hauteur par le matériau diélectrique de la deuxième couche diélectrique 13 qui présente une faible permittivité et sur une autre partie de leur hauteur, par le matériau formant la couche d'arrêt 12 dont la permittivité est nettement plus forte. Il en résulte que la capacité existant entre deux It can therefore be seen from FIG. 4 that two metallized lines of a given metallization level are separated over part of their height by the dielectric material of the second dielectric layer 13 which has low permittivity and on another part of their height, by the material forming the barrier layer 12 whose permittivity is significantly higher. As a result, the capacity existing between two
lignes adjacentes est relativement élevée. adjacent lines is relatively high.
Au contraire, selon l'invention, on utilise à la place du masque 6 de la figure 3, le masque 16 de la figure 5 pour la gravure de la couche d'arrêt 12. Le masque 16 est réalisé en résine et est pourvu de portions pleines 17 représentées en grisé et de portions évidées 18 obtenues par photogravure. L'emplacement des portions évidées 18 correspond aux emplacements des futurs vias et aux emplacements des futures zones On the contrary, according to the invention, in place of the mask 6 of FIG. 3, the mask 16 of FIG. 5 is used for etching the stop layer 12. The mask 16 is made of resin and is provided with solid portions 17 shown in gray and hollowed portions 18 obtained by photoengraving. The location of the recessed portions 18 corresponds to the locations of future vias and to the locations of future areas
devant séparer les lignes métallisées. before separating the metallic lines.
Le masque 16 est appliqué sur la portion de circuit intégré après le dépôt de la couche d'arrêt 12 et permet son retrait aux emplacements des The mask 16 is applied to the integrated circuit portion after the stop layer 12 has been deposited and allows it to be removed at the locations of the
trous 2 ainsi qu'aux emplacements ne correspondant pas aux tranchées 1. holes 2 as well as at locations not corresponding to trenches 1.
On provoque ainsi l'enlèvement de la couche d'arrêt 12 sur l'ensemble de la surface de ladite portion de circuit intégré sauf sur les emplacements correspondant aux tranchées 1 et ne correspondant pas aux trous 2. Après la gravure de la couche d'arrêt 12, on dépose la deuxième couche diélectrique 13 que l'on grave au moyen du masque 3 de la figure 2, ce qui provoque l'obtention des tranchées 1 et des trous 2. Aux emplacements ne correspondant ni aux tranchées 1 ni aux trous 2, la deuxième couche diélectrique 13 est directement en contact avec la première couche diélectrique 1 1. Les trous 2 et les tranchées 1 sont ensuite remplis de métal conducteur. Une ligne conductrice ainsi formée repose sur les portions 15 de faible épaisseur de la couche d'arrêt 12, seule subsistante et est séparée d'une ligne conductrice adjacente par le matériau diélectrique formant la deuxième couche diélectrique 13 sur toute sa hauteur. On obtient ainsi une isolation électrique considérablement améliorée par rapport au circuit connu jusqu'à présent. Le retrait des zones de la couche d'arrêt 12 ne correspondant ni aux tranchées, ni aux trous s'effectue en même temps que la gravure de ladite couche d'arrêt 12 aux emplacements des trous et ne constitue donc pas une étape supplémentaire, ce qui permet de réaliser le This causes the removal of the barrier layer 12 over the entire surface of said portion of integrated circuit except at the locations corresponding to the trenches 1 and not corresponding to the holes 2. After the etching of the layer stop 12, the second dielectric layer 13 is deposited, which is etched by means of the mask 3 in FIG. 2, which causes the obtaining of trenches 1 and holes 2. At the locations corresponding neither to trenches 1 nor to holes 2, the second dielectric layer 13 is directly in contact with the first dielectric layer 1 1. The holes 2 and the trenches 1 are then filled with conductive metal. A conductive line thus formed rests on the thin portions 15 of the barrier layer 12, the only remaining one and is separated from an adjacent conductive line by the dielectric material forming the second dielectric layer 13 over its entire height. This gives considerably improved electrical insulation compared to the circuit known hitherto. The removal of the zones of the stop layer 12 corresponding neither to the trenches nor to the holes is carried out at the same time as the etching of said stop layer 12 at the locations of the holes and therefore does not constitute an additional step, this which allows to realize the
procédé conforme à l'invention à coût nul. process according to the invention at zero cost.
Ce procédé de gravure est parfaitement adapté aux techniques dites de recouvrement nul ("overlap 0") dans lesquelles les vias et les lignes métallisées sont de même largeur. En effet, en cas de décalage entre les deux opérations de gravure réalisées grâce aux deux masques 16 puis 3, les trous 2 resteront parfaitement alignés avec les tranchées 1 dans la mesure o leur gravure ne sera pas gênée par la présence des portions de This etching process is perfectly suited to so-called zero overlap techniques ("overlap 0") in which the vias and the metallized lines are of the same width. Indeed, in the event of a shift between the two etching operations carried out using the two masks 16 then 3, the holes 2 will remain perfectly aligned with the trenches 1 insofar as their etching will not be hindered by the presence of the portions of
forte épaisseur 14 de la couche d'arrêt 12 sur les bords desdits trous 2. very thick 14 of the barrier layer 12 on the edges of said holes 2.
Cette suppression du problème de défaut d'alignement entre les vias et les lignes offre l'avantage de supprimer le risque de résistance de contact élevé entre vias et lignes due à un décalage et donc à une surface de contact réduite. Avantageusement, on pourra utiliser pour la couche d'arrêt 12 des matériaux différents de ceux utilisés jusqu'à présent. En effet, dans la mesure o la couche d'arrêt 12 ne subsiste qu'aux emplacements des lignes et a été ôtée entre lesdites lignes, l'utilisation d'un matériau isolant (même si ses caractéristiques d'isolation sont peu satisfaisantes) n'est plus nécessaire. On peut donc envisager de réaliser la couche d'arrêt 12 dans des matériaux conducteurs, par exemple en métal. Une couche d'arrêt 12 conductrice conduira à une augmentation de la hauteur d'une ligne conductrice et permettra donc de réduire la résistance électrique d'une ligne. Par exemple, on pourra réaliser la couche d'arrêt 12 en titane, en nitrure de titane, en tantale ou encore en nitrure de tantale. Grâce à l'invention, on dispose d'un procédé de fabrication de type double damascène auto aligné, d'un circuit intégré dont l'isolation entre deux lignes d'un même niveau est meilleure, ce qui permet soit de diminuer les capacités interlignes, soit de réduire la largeur de matériau diélectrique séparant deux lignes, d'o une augmentation de la densité d'intégration du circuit. Avantageusement, l'utilisation d'une couche d'arrêt conductrice permet d'augmenter la hauteur des lignes conductrices, ce qui permet soit de réduire la résistance des lignes, soit de diminuer leur largeur, d'o il résulte là encore une augmentation de la This elimination of the problem of misalignment between the vias and the lines has the advantage of eliminating the risk of high contact resistance between vias and lines due to an offset and therefore to a reduced contact surface. Advantageously, it will be possible to use for the barrier layer 12 materials different from those used up to now. Indeed, since the barrier layer 12 only remains at the locations of the lines and has been removed between said lines, the use of an insulating material (even if its insulation characteristics are not very satisfactory) n is no longer necessary. We can therefore consider making the barrier layer 12 in conductive materials, for example metal. A conductive barrier layer 12 will lead to an increase in the height of a conductive line and will therefore make it possible to reduce the electrical resistance of a line. For example, the barrier layer 12 can be produced from titanium, titanium nitride, tantalum or even tantalum nitride. Thanks to the invention, there is a manufacturing process of the self-aligned double damascene type, an integrated circuit whose insulation between two lines of the same level is better, which makes it possible either to reduce the interline capacities. , or to reduce the width of dielectric material separating two lines, hence an increase in the integration density of the circuit. Advantageously, the use of a conductive barrier layer makes it possible to increase the height of the conductive lines, which makes it possible either to reduce the resistance of the lines, or to reduce their width, whence it again results in an increase in the
densité d'intégration du circuit.integration density of the circuit.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9810691A FR2782838A1 (en) | 1998-08-25 | 1998-08-25 | Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9810691A FR2782838A1 (en) | 1998-08-25 | 1998-08-25 | Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2782838A1 true FR2782838A1 (en) | 2000-03-03 |
Family
ID=9529868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9810691A Pending FR2782838A1 (en) | 1998-08-25 | 1998-08-25 | Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2782838A1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011488A1 (en) * | 1995-09-21 | 1997-03-27 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
| US5736457A (en) * | 1994-12-09 | 1998-04-07 | Sematech | Method of making a damascene metallization |
| US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
-
1998
- 1998-08-25 FR FR9810691A patent/FR2782838A1/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736457A (en) * | 1994-12-09 | 1998-04-07 | Sematech | Method of making a damascene metallization |
| WO1997011488A1 (en) * | 1995-09-21 | 1997-03-27 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
| US5741626A (en) * | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3887282B2 (en) | Metal-insulator-metal capacitor and method for manufacturing semiconductor device having damascene wiring structure | |
| EP2192612B1 (en) | Method for stacking and interconnecting integrated circuits | |
| US20030075752A1 (en) | Semiconductor device and method for manufacturing the same | |
| FR2930840A1 (en) | Contact forming method for lighted image sensing device, involves etching external surface of thin semiconductor substrate, etching insulating region by stopping insulating region on conductive region, and filling etched opening with metal | |
| FR2969375A1 (en) | INTERCONNECTION STRUCTURE FOR INTEGRATED CIRCUIT | |
| US7242102B2 (en) | Bond pad structure for copper metallization having increased reliability and method for fabricating same | |
| FR2860920A1 (en) | Multiple short local electrical connections for selective linkage of integrated circuit elements comprise masked selective humid attack of deposited metal | |
| FR2764734A1 (en) | METHOD FOR FORMING CONTACT PLATES OF A SEMICONDUCTOR DEVICE | |
| EP1111669A1 (en) | Method for making isolated metal interconnects in integrated circuits | |
| FR2990295A1 (en) | METHOD OF FORMING GRID, SOURCE AND DRAIN CONTACTS ON MOS TRANSISTOR | |
| EP4092730A2 (en) | Production of electronic chips | |
| EP1180789A1 (en) | Manufactoring method of a capacitor in the center of a semiconductor device and corresponding semiconductor device | |
| EP0892442B1 (en) | Process for manufacturing a metal-metal capacity in an integrated circuit and corresponding integrated circuit | |
| FR2779274A1 (en) | INTEGRATED CIRCUIT WITH STOP LAYER AND MANUFACTURING METHOD THEREOF | |
| EP0975018B1 (en) | Method of forming a capacitor within an integrated circuit | |
| EP0951067B1 (en) | Integrated circuit with etch stop layer and method of fabrication | |
| FR3042067A1 (en) | PROTECTION AGAINST PREMATURE CLARIFICATION OF POROUS INTERLAINED DIELECTRICS WITHIN AN INTEGRATED CIRCUIT | |
| FR2782838A1 (en) | Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines | |
| FR2786609A1 (en) | INTEGRATED CIRCUIT WITH REDUCED INTERLINE CAPACITY AND ASSOCIATED MANUFACTURING METHOD | |
| FR2823377A1 (en) | Formation of a conducting line for high frequency or elevated currents on an integrated circuit comprises hollowing out a slice in a massive substrate to form an insulated zone with a vertical conducting line | |
| FR3104320A1 (en) | Interconnection structure of an integrated circuit | |
| FR2789803A1 (en) | METHOD OF MAKING A VERTICAL METAL CONNECTION IN AN INTEGRATED CIRCUIT | |
| FR3132789A1 (en) | Contact for electronic component | |
| EP0999585A1 (en) | DRAM memory and MOS transistor fabrication | |
| EP3913657A2 (en) | Method for processing an electronic circuit for hybrid molecular adhesion |