FR2772941A1

FR2772941A1 - Regulation of negative charge pump generating negative supply potential

Info

Publication number: FR2772941A1
Application number: FR9806753A
Authority: FR
Inventors: Richard Fournel
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1998-05-28
Filing date: 1998-05-28
Publication date: 1999-06-25
Anticipated expiration: 2018-05-28
Also published as: FR2772941B1

Abstract

The regulator circuit (REG) controls supply over a range of negative potentials. The circuit has a comparator (COMP) to detect the stop conditions of the pump corresponding to a minimal power consumption, and provides fast restoration of the lower supply potential. A logic circuit (LREG) stops the pump when the stop conditions are detected.

Description

CIRCUIT DE REGULATION D'UNE POMPE DE CHARGES NEGATIVES
La présente invention concerne un circuit de régulation d'une pompe de charges négatives pour la génération d'un niveau de tension négatif régulé.CONTROL CIRCUIT FOR A NEGATIVE LOAD PUMP
The present invention relates to a regulation circuit of a negative charge pump for the generation of a regulated negative voltage level.

L'invention s'applique notamment aux circuits intégrés en technologie MOS , CMOS ou BiCMOS alimentés en basse tension et trouve une utilisation particulièrement intéressante dans le domaine des mémoires dynamiques.The invention applies in particular to integrated circuits in MOS, CMOS or BiCMOS technology supplied with low voltage and finds a particularly advantageous use in the field of dynamic memories.

On sait que la tendance actuelle est à la réduction du niveau de la tension d'alimentation des circuits intégrés, notamment pour réduire leur consommation électrique. We know that the current trend is to reduce the level of the supply voltage of integrated circuits, in particular to reduce their electrical consumption.

Ceci oblige les concepteurs de circuits intégrés à développer des technologies adaptées dans le but de réduire les niveaux des tensions de seuil de transistors, de manière à faire fonctionner ces transistors avec une fiabilité suffisante sous une tension d'alimentation plus basse, tout en conservant ou même améliorant la vitesse de fonctionnement. This obliges the designers of integrated circuits to develop suitable technologies with the aim of reducing the levels of the threshold voltages of transistors, so as to make these transistors operate with sufficient reliability under a lower supply voltage, while retaining or even improving the operating speed.

Cependant, la technologie impose toujours ses limites.However, technology still has its limits.

Ainsi dans un exemple de technologie CMOS 0.25 microns qui permet d'obtenir de faibles tensions de seuil des transistors, avec comme valeurs nominales /Vtp = 475 millivolts pour un transistor P et Vtn = 469 millivolts pour un transistor N, il n'en demeure pas moins que la somme de ces deux tensions de seuil atteint environ 900 millivolts. On comprend bien que l'on aura quelques difficultés à faire fonctionner un dispositif dans cette technologie sous une tension d'alimentation logique de 1 volt ou moins.Thus in an example of CMOS technology 0.25 microns which makes it possible to obtain low threshold voltages of the transistors, with as nominal values / Vtp = 475 millivolts for a P transistor and Vtn = 469 millivolts for an N transistor, none remains no less than the sum of these two threshold voltages reaches approximately 900 millivolts. It is understood that there will be some difficulties in operating a device in this technology under a logic supply voltage of 1 volt or less.

Un moyen pour faire fonctionner un circuit intégré en basse ou très basse tension est de modifier les caractéristiques de certains transistors sur des chemins de conduction critiques. Pour cela, on peut appliquer une tension négative là où une tension nulle est habituellement utilisée. One way to operate an integrated circuit at low or very low voltage is to modify the characteristics of certain transistors on critical conduction paths. For this, a negative voltage can be applied where a zero voltage is usually used.

Dans l'invention, on s'intéresse plus particulièrement à la commutation de la tension nulle à l'aide de transistors MOS de type P sur une ligne de charge, par exemple sur une rangée de cellules de mémoire dynamique. Dans un tel exemple, pour mémoriser un 0 dans cette rangée, le décodeur de rangée commute habituellement la masse GND. En fait, on retrouve sur la rangée, en première approximation (en négligeant l'effet substrat), le niveau GND-Vtp. En pratique on mesure quelques centaines de millivolts. Si la tension d'alimentation décroît, la fenêtre de fonctionnement du circuit de lecture devient trop faible. La durée de rétention dans la mémoire s'en trouve très amoindrie. In the invention, we are more particularly interested in switching the zero voltage using P-type MOS transistors on a load line, for example on a row of dynamic memory cells. In such an example, to store a 0 in this row, the row decoder usually switches the GND ground. In fact, we find on the row, as a first approximation (neglecting the substrate effect), the GND-Vtp level. In practice, we measure a few hundred millivolts. If the supply voltage decreases, the operating window of the read circuit becomes too low. The duration of memory retention is therefore greatly reduced.

L'idée est donc d'effectuer la commutation à l'aide d'une tension la plus négative possible, dans la limite de tension acceptable et compatible avec les règles de fiabilité établies pour les technologies utilisées. De cette manière, on augmente la fenêtre de fonctionnement.The idea is therefore to perform the switching using the most negative voltage possible, within the acceptable voltage limit and compatible with the reliability rules established for the technologies used. In this way, the operating window is increased.

Dans un tel exemple de mémoire dynamique, il s'agit de pouvoir appliquer la tension négative sur une grosse charge, les rangées de cellules mémoires. On s'intéresse donc à un dispositif à pompe de charges négatives, pour fournir en sortie une tension négative. In such an example of dynamic memory, it is a matter of being able to apply the negative voltage to a large load, the rows of memory cells. We are therefore interested in a negative charge pump device, to supply a negative voltage at the output.

On connaît des dispositifs à pompe de charges négatives utilisés en combinaison avec des décodeurs de rangées. Le brevet US N05,168,174 décrit un tel dispositif. Mais il s'agit de niveaux de tension très négatifs, de l'ordre de -11 volts, pour effacer électriquement des mémoires non volatiles. Et ces dispositifs ne fonctionnent pas en basse-tension. Or, dans l'invention, il ne s'agit pas de générer une haute tension négative (ni -10 ni méme -5 volts), qui poserait notamment des problèmes de claquage des oxydes, mais une tension "faiblement négative". Negative charge pump devices are known which are used in combination with row decoders. US Patent No. 05,168,174 describes such a device. However, these are very negative voltage levels, of the order of -11 volts, for electrically erasing non-volatile memories. And these devices do not work at low voltage. However, in the invention, it is not a question of generating a negative high voltage (neither -10 nor even -5 volts), which would in particular pose problems of breakdown of the oxides, but a "slightly negative" voltage.

Ainsi le problème technique à résoudre dans la présente invention est un dispositif à pompe de charges alimenté en basse tension de 1 volt ou moins, pouvant fournir une tension négative de quelques centaines de millivolts à quelques volts avec une énergie suffisante. Thus the technical problem to be solved in the present invention is a charge pump device supplied with low voltage of 1 volt or less, capable of supplying a negative voltage of a few hundred millivolts to a few volts with sufficient energy.

Une solution à ce problème technique a été trouvée dans un dispositif en circuit intégré comprenant un circuit de pompe de charges négatives comportant des transistors MOS de commutation et des condensateurs. A solution to this technical problem has been found in an integrated circuit device comprising a negative charge pump circuit comprising MOS switching transistors and capacitors.

Selon l'invention les transistors de commutation sont chacun réalisés dans un caisson, et chacun a sa prise de caisson reliée en commun à sa grille et à sa source pour recevoir un signal de phase.According to the invention, the switching transistors are each produced in a box, and each has its box socket connected in common to its gate and to its source for receiving a phase signal.

Ce dispositif selon l'invention peut ne comporter qu'un unique étage, avec lequel, à partir d'une tension d'alimentation VDD de 1 volt, on arrive à obtenir une tension de sortie négative de l'ordre de -1 volts. This device according to the invention may comprise only a single stage, with which, from a supply voltage VDD of 1 volt, it is possible to obtain a negative output voltage of the order of -1 volts.

Le circuit de pompe comprend alors un étage de pompe avec un condensateur et un transistor de commutation ayant son drain relié à la première borne du dit condensateur. Le circuit de pompe comprend en outre un premier inverseur et un deuxième inverseur en série pour fournir respectivement un premier signal de phase et un deuxième signal de phase à partir d'un signal d'horloge appliqué en entrée du circuit, le premier signal de phase étant appliqué sur la grille du transistor de commutation et le deuxième signal de phase étant appliqué sur la deuxième borne du condensateur, la sortie du circuit de pompe étant fournie par la première borne du condensateur. The pump circuit then comprises a pump stage with a capacitor and a switching transistor having its drain connected to the first terminal of said capacitor. The pump circuit further comprises a first inverter and a second inverter in series to respectively supply a first phase signal and a second phase signal from a clock signal applied to the input of the circuit, the first phase signal. being applied to the gate of the switching transistor and the second phase signal being applied to the second terminal of the capacitor, the output of the pump circuit being provided by the first terminal of the capacitor.

Si on veut une tension plus négative en sortie de pompe, il faut prévoir plusieurs étages. If you want a more negative voltage at the pump outlet, you must plan several stages.

Un premier mode de réalisation d'une pompe à plusieurs étages selon l'invention ne comporte que les deux inverseurs, quelque soit le nombre d'étages de la pompe. Les deux signaux de phase nécessaires au premier étage sont obtenus des deux inverseurs, un des deux signaux de phase nécessaires aux étages suivants étant généré par l'étage précédent. A first embodiment of a multi-stage pump according to the invention comprises only the two inverters, whatever the number of stages of the pump. The two phase signals necessary for the first stage are obtained from the two inverters, one of the two phase signals necessary for the following stages being generated by the preceding stage.

Un deuxième mode de réalisation de l'invention, comprend un inverseur par étage en plus d'un premier inverseur. Ce dispositif est avantageux en ce qui concerne la stabilité du niveau en sortie et le rendement du dispositif, mais il occupe plus d'espace (un inverseur par étage en plus). A second embodiment of the invention comprises one inverter per stage in addition to a first inverter. This device is advantageous with regard to the stability of the output level and the efficiency of the device, but it occupies more space (one inverter per stage in addition).

On choisira l'un ou l'autre de ces dispositifs selon l'application auquel il est destiné. One or the other of these devices will be chosen according to the application for which it is intended.

Dans un perfectionnement, on combine avantageusement le dispositif à pompe de charges selon l'invention à un circuit de régulation, de manière à limiter au maximum la consommation du dit dispositif quand il n'est pas utilisé, tout en permettant la fourniture du niveau négatif attendu en sortie à partir de ces conditions d'arrêt, avec un temps de réponse très court. In an improvement, the charge pump device according to the invention is advantageously combined with a regulation circuit, so as to limit as much as possible the consumption of said device when it is not used, while allowing the supply of the negative level. expected output from these stop conditions, with a very short response time.

De préférence, le circuit de régulation est commandé par le niveau de tension en sortie de l'avant dernier étage. Quand ce niveau est plus négatif qu'un seuil défini et si la pompe n'est pas activée par une commande externe, la pompe est arrêtée. La tension sur le dernier étage est alors à un niveau haut de veille, à partir duquel on pourra générer le niveau de tension négatif attendu en sortie au changement de phase d'horloge suivant, quand l'horloge sera à nouveau transmise. Preferably, the regulation circuit is controlled by the voltage level at the output of the penultimate stage. When this level is more negative than a defined threshold and if the pump is not activated by an external command, the pump is stopped. The voltage on the last stage is then at a high standby level, from which it will be possible to generate the negative voltage level expected at the output at the next change of clock phase, when the clock is again transmitted.

Dans ces conditions d'arrêt avec un niveau de tension sur le dernier étage le plus proche de zéro, la consommation et les courants de fuite sont réduits au minimum ainsi que le stress en tension sur les transistors auxquels est appliquée la tension VF de sortie de la pompe. Le seuil utilisé pour la comparaison du niveau de tension V2 de l'avant dernier étage est défini pour avoir un niveau haut de veille sur le dernier étage, qui permettra d'obtenir le niveau bas négatif en sortie attendu pour l'application. La régulation selon l'invention permet donc de garantir la fourniture du niveau négatif en sortie, à la demande. In these shutdown conditions with a voltage level on the last stage closest to zero, the consumption and the leakage currents are reduced to a minimum as well as the voltage stress on the transistors to which the output voltage VF is applied. the pump. The threshold used for the comparison of the voltage level V2 of the penultimate stage is defined to have a high standby level on the last stage, which will make it possible to obtain the negative low level at the output expected for the application. The regulation according to the invention therefore makes it possible to guarantee the supply of the negative output level, on demand.

En outre, à partir des conditions d'arrêt, si la pompe est ré-activée par une commande externe, le changement de phase suivant de l'horloge suffit à fournir le niveau négatif voulu en sortie pour l'application : le temps de réponse de la pompe est ainsi optimal. In addition, from the stop conditions, if the pump is re-activated by an external command, the following phase change of the clock is enough to provide the desired negative level output for the application: the response time of the pump is thus optimal.

Quand il nty a pas de commande d'activation externe, la pompe est arrêtée tant que les conditions d'arrêt sont détectées, c'est à dire tant que le niveau sur l'avant-dernier étage est assez négatif, plus que le seuil. When there is no external activation command, the pump is stopped as long as the stop conditions are detected, i.e. as long as the level on the penultimate stage is quite negative, more than the threshold .

Si ce niveau augmente du fait de fuites inévitables, la pompe est à nouveau activée, pour revenir à un niveau plus négatif. If this level increases due to unavoidable leaks, the pump is activated again, to return to a more negative level.

Dans une variante applicable dans le cas ou la pompe ne comporte qu'un seul étage, mais qui est aussi utilisable dans le cas où la pompe comporte plus d'un étage, le circuit de régulation selon l'invention utilise directement le niveau de sortie VF de la pompe. In a variant applicable in the case where the pump comprises only one stage, but which is also usable in the case where the pump comprises more than one stage, the regulation circuit according to the invention directly uses the output level VF of the pump.

Dans ce cas, on retrouve les mêmes conditions d'arrêt il faut arrêter la pompe sur le niveau haut du signal
VF, quand ce niveau haut devient inférieur à un seuil défini. La détection consiste ici à comparer directement le niveau de tension VF du dernier étage à ce seuil. Mais il faut en plus échantillonner le résultat de cette détection, pour ne prendre en compte que la détection sur le niveau haut et ignorer la détection sur le niveau bas du signal VF. Le seuil est défini pour que l'on obtienne le niveau négatif voulu en sortie pour l'application dès le changement de phase suivant de l'horloge. En d'autres termes, dès que le niveau haut devient assez négatif pour permettre la génération au changement de phase suivant d'un niveau bas assez négatif pour l'application, on arrête la pompe. Et la pompe reste arrêtée tant que ces conditions sont remplies.In this case, we find the same stop conditions, we must stop the pump on the high signal level
VF, when this high level falls below a defined threshold. Detection here consists in directly comparing the voltage level VF of the last stage with this threshold. But it is also necessary to sample the result of this detection, in order to take into account only the detection on the high level and to ignore the detection on the low level of the signal VF. The threshold is defined so that the desired negative level is obtained at the output for the application from the next phase change of the clock. In other words, as soon as the high level becomes negative enough to allow generation at the next phase change of a low level negative enough for the application, the pump is stopped. And the pump remains stopped as long as these conditions are met.

Le circuit de régulation selon l'invention, dans la première variante ou la deuxième variante de réalisation, n'est pas limité à son application à une pompe de charges négatives selon l'invention. Il est applicable d'une manière générale à toutes les pompes de charges négatives de l'état de la technique, pour améliorer la consommation tout en assurant un temps de réponse très performant. On pourra noter que la pompe utilisée pourra en pratique fournir un niveau plus négatif que celui attendu pour l'application. C'est la détermination de seuil de régulation qui permet de garantir le niveau bas négatif attendu en sortie, pour une application donnée. The regulation circuit according to the invention, in the first variant or the second variant embodiment, is not limited to its application to a negative charge pump according to the invention. It is generally applicable to all negative charge pumps of the prior art, to improve consumption while ensuring a very efficient response time. It may be noted that the pump used may in practice provide a more negative level than that expected for the application. It is the determination of the regulation threshold which makes it possible to guarantee the negative low level expected at the output, for a given application.

Enfin, on peut utiliser une commande de mise en veille de la pompe, appliquée notamment au circuit de comparaison pour l'empêcher de fonctionner (et donc de consommer) et au circuit logique (directement, ou indirectement en utilisant la sortie du circuit de comparaison) pour empêcher la transmission du signal d'horloge sur la pompe. Finally, we can use a pump standby command, applied in particular to the comparison circuit to prevent it from operating (and therefore to consume) and to the logic circuit (directly, or indirectly by using the output of the comparison circuit ) to prevent transmission of the clock signal to the pump.

Un tel dispositif de pompe de charges négatives selon l'invention pourra avantageusement être combiné à un circuit de génération d'un créneau de tension entre le niveau VDD de tension d'alimentation et un niveau négatif compris entre moins quelques centaines de millivolts et ~VDD, pour commander un circuit de commutation de la tension négative, permettant ainsi de commuter le maximum de cette tension négative sur une charge. L'ensemble du dispositif de l'invention, avec le circuit de pompe, le circuit de régulation et le circuit de génération d'un créneau est particulièrement adapté à une alimentation en basse tension d'l volt ou moins du circuit intégré. Such a negative charge pump device according to the invention could advantageously be combined with a circuit for generating a voltage square wave between the level VDD of supply voltage and a negative level between at least a few hundred millivolts and ~ VDD , to control a negative voltage switching circuit, thus making it possible to switch the maximum of this negative voltage on a load. The entire device of the invention, with the pump circuit, the regulation circuit and the generation circuit of a slot, is particularly suitable for a low voltage supply of 1 volt or less of the integrated circuit.

D'autres caractéristiques et avantages de l'invention sont présentés dans la description suivante, faite à titre indicatif et non limitatif de l'invention, en référence aux dessins annexés dans lesquels
- la figure 1 représente un schéma d'un dispositif à pompe de charges négatives, à un seul étage, selon l'invention;
- la figure 2 représente un dispositif à pompe de charges négatives comportant plusieurs étages selon un premier mode de réalisation de l'invention;
- la figure 3 montre l'évolution des différents signaux de tension dans le dispositif de la figure 2;
- la figure 4 représente un dispositif de pompe de charges négatives comportant plusieurs étages selon un deuxième mode de réalisation l'invention;
- la figure 5 représente un schéma-bloc d'un dispositif de commutation d'une tension négative fournie par un dispositif à pompe de charges selon l'invention, sur une rangée de cellules mémoires dans un circuit intégré à mémoire dynamique;
- la figure 6 est un schéma plus détaillé du dispositif de commutation ainsi qu'un schéma-bloc d'un dispositif à pompes de charges avec un circuit de régulation selon l'invention;
- la figure 7 montre une variante de réalisation de la commande de commutation de tension négative;
- les figures 8 et 9 montrent l'allure des signaux obtenus avec le dispositif de la figure 6;
- la figure 10 est un schéma détaillé d'un premier mode de réalisation d'un circuit de régulation d'une pompe de charges négatives selon l'invention, qui peut être utilisé avec un circuit de pompe comprenant plus d'un étage.Other characteristics and advantages of the invention are presented in the following description, given by way of non-limiting illustration of the invention, with reference to the appended drawings in which
- Figure 1 shows a diagram of a negative charge pump device, single stage, according to the invention;
- Figure 2 shows a negative charge pump device comprising several stages according to a first embodiment of the invention;
- Figure 3 shows the evolution of the different voltage signals in the device of Figure 2;
- Figure 4 shows a negative charge pump device comprising several stages according to a second embodiment of the invention;
- Figure 5 shows a block diagram of a device for switching a negative voltage supplied by a charge pump device according to the invention, on a row of memory cells in an integrated circuit with dynamic memory;
- Figure 6 is a more detailed diagram of the switching device as well as a block diagram of a charge pump device with a regulation circuit according to the invention;
- Figure 7 shows an alternative embodiment of the negative voltage switching command;
- Figures 8 and 9 show the shape of the signals obtained with the device of Figure 6;
- Figure 10 is a detailed diagram of a first embodiment of a control circuit of a negative charge pump according to the invention, which can be used with a pump circuit comprising more than one stage.

- la figure 11 montre un schéma-bloc d'un circuit de régulation selon un deuxième mode de réalisation de l'invention;
- la figure 12 est un schéma détaillé d'un circuit logique de régulation correspondant et
- la figure 13 est un schéma détaillé d'un circuit de comparaison correspondant.- Figure 11 shows a block diagram of a regulation circuit according to a second embodiment of the invention;
FIG. 12 is a detailed diagram of a corresponding regulation logic circuit and
- Figure 13 is a detailed diagram of a corresponding comparison circuit.

Tout ce qui suit s'adresse à un circuit intégré réalisé comprenant des transistors MOS sur substrat P et recevant comme tensions d'alimentation, la tension d'alimentation logique VDD positive et la masse électrique GND. Par ailleurs, par souci de simplification, on utilise la même référence pour désigner le niveau de tension ou le signal lui-même. All that follows is addressed to an integrated circuit produced comprising MOS transistors on substrate P and receiving as supply voltages, the logic supply voltage VDD positive and the electrical ground GND. Furthermore, for the sake of simplification, the same reference is used to designate the voltage level or the signal itself.

Enfin, les mêmes éléments dans les figures portent les mêmes références.Finally, the same elements in the figures have the same references.

La figure 1 représente un dispositif comprenant un circuit de pompe de charges négatives PCN selon l'invention, capable de fournir une tension négative VF sur une charge élevée. Ce circuit de pompe permet par exemple d'appliquer une tension négative stable avec des temps de réponse performants sur une rangée de cellules d'une mémoire dynamique. FIG. 1 represents a device comprising a negative charge pump circuit PCN according to the invention, capable of supplying a negative voltage VF on a high load. This pump circuit allows for example to apply a stable negative voltage with efficient response times on a row of cells of a dynamic memory.

On connaît bien les circuits à pompe de charge. Ils consistent en des arrangements à transistors de commutation, diodes et condensateurs, séquencés par deux signaux d'horloge en opposition de phase. The charge pump circuits are well known. They consist of arrangements with switching transistors, diodes and capacitors, sequenced by two clock signals in phase opposition.

Le circuit à pompe de charges selon l'invention, consiste en une structure à transistors de commutation, et condensateurs, dans laquelle chaque transistor de commutation est un transistor MOS réalisé dans un caisson et dont la prise de caisson est reliée ensemble à sa grille et sa source, pour recevoir un signal d'horloge, le drain étant lui relié à l'une des bornes d'un condensateur associé. Dans l'exemple, les transistors MOS sont de type P et réalisés dans un caisson N. On pourrait aussi avoir des transistors N réalisés dans un caisson P dans une zone de caisson N (technologie dite à double caisson, encore appelée "triple wells" dans la littérature anglo-saxonne). The charge pump circuit according to the invention consists of a structure with switching transistors and capacitors, in which each switching transistor is an MOS transistor produced in a box and whose box plug is connected together to its gate and its source, to receive a clock signal, the drain being connected to one of the terminals of an associated capacitor. In the example, the MOS transistors are of the P type and produced in an N well. We could also have N transistors made in a P well in an N well area (so-called double well technology, also called "triple wells" in Anglo-Saxon literature).

Les condensateurs peuvent être des capacités pures. Ce sont de préférence des transistors MOS, dont le drain et la source sont reliés ensemble et forment une borne des condensateurs, la grille formant l'autre borne. Dans l'exemple, ils sont de type P et réalisés dans un caisson N. La prise de caisson est de préférence reliée à la source et au drain, pour éviter l'effet de capacité parasite que l'on observe lorsque la prise de caisson est rattachée à la tension d'alimentation VDD. The capacitors can be pure capacitors. They are preferably MOS transistors, the drain and the source of which are connected together and form a terminal of the capacitors, the gate forming the other terminal. In the example, they are of type P and produced in an N box. The box socket is preferably connected to the source and to the drain, to avoid the parasitic capacitance effect which is observed when the box socket is connected to the supply voltage VDD.

Le circuit à pompe de charges négatives PCN selon l'invention représenté sur la figure 1 ne comporte qu'un seul étage El. Le circuit de pompe reçoit en entrée un signal d'horloge de commande noté CLKR. Ce signal est appliqué à un premier inverseur 1 qui délivre un premier signal de phase VH. Ce premier signal de phase est lui-même appliqué à un deuxième inverseur 2 qui délivre un deuxième signal de phase VN en opposition de phase avec le premier. Ces deux signaux de phase sont appliqués au seul et unique étage de la pompe qui comprend un transistor de commutation
T10 et un condensateur C10. Le transistor de commutation est selon l'invention, un transistor MOS, de type P dans l'exemple, qui est réalisé dans un caisson. La grille g, la source s et la prise de caisson sont reliées ensemble et reçoivent le premier signal de phase VH. Le drain est connecté à une première borne A (armature) du condensateur C10, dont la deuxième borne (ou armature) B reçoit le deuxième signal de phase VN. Ce condensateur est dans l'exemple un transistor MOS de type P réalisé dans un caisson N, dont la grille g constitue la première borne A et dont la source s, le drain d et la prise de caisson sont reliés ensemble pour former la deuxième borne B. La tension de sortie VF est fournie par la première borne
A du condensateur. En pratique, le condensateur doit être suffisamment dimensionné pour obtenir un niveau suffisamment négatif possible en sortie de la pompe. On a pu obtenir, avec un circuit de pompe à un seul étage selon l'invention convenablement dimensionné et à partir d'une tension d'alimentation VDD de 1 volt, une tension négative VF en sortie dont le niveau oscille entre un niveau bas (le plus négatif) de -1 volt et un niveau haut (le moins négatif) de +200 millivolts. Le niveau bas atteint sera amplement suffisant pour des circuits intégrés réalisés selon certaines technologies à faible tension de seuil de transistor. En effet, ces technologies offrent généralement une faible tension de claquage des oxydes. Dans l'exemple de la technologie
CMOS 0.25 micron avec laquelle on obtient ktp ; 475 millivolts pour un transistor P et Vtn=469 millivolts pour un transistor N, la tension de claquage est de l'ordre de 2.75 volt seulement. Il ne faut donc pas que la différence entre le niveau de VDD et le niveau négatif soit supérieure à 2.75 volts. Avec une tension d'alimentation VDD de 1 volt, on ne peut donc raisonnablement pas accepter une tension plus négative que -1,5 volts. La solution de l'invention avec un unique étage répond donc parfaitement au besoin.The negative charge pump circuit PCN according to the invention shown in FIG. 1 has only one stage El. The pump circuit receives as input a control clock signal denoted CLKR. This signal is applied to a first inverter 1 which delivers a first phase signal VH. This first phase signal is itself applied to a second inverter 2 which delivers a second phase signal VN in phase opposition with the first. These two phase signals are applied to the one and only stage of the pump which includes a switching transistor
T10 and a capacitor C10. The switching transistor is according to the invention, an MOS transistor, of type P in the example, which is produced in a box. The gate g, the source s and the box socket are connected together and receive the first phase signal VH. The drain is connected to a first terminal A (armature) of the capacitor C10, the second terminal (or armature) B of which receives the second phase signal VN. This capacitor is in the example a P-type MOS transistor produced in a well N, whose gate g constitutes the first terminal A and whose source s, the drain d and the well socket are connected together to form the second terminal B. The output voltage VF is supplied by the first terminal
A of the capacitor. In practice, the capacitor must be sufficiently dimensioned to obtain a sufficiently negative level possible at the pump outlet. It was possible to obtain, with a pump circuit with a single stage according to the invention suitably dimensioned and from a supply voltage VDD of 1 volt, a negative voltage VF at output whose level oscillates between a low level ( the most negative) of -1 volts and a high level (the least negative) of +200 millivolts. The low level reached will be more than sufficient for integrated circuits produced using certain technologies with a low transistor threshold voltage. Indeed, these technologies generally offer a low breakdown voltage of the oxides. In the example of technology
0.25 micron CMOS with which ktp is obtained; 475 millivolts for a transistor P and Vtn = 469 millivolts for a transistor N, the breakdown voltage is of the order of 2.75 volt only. The difference between the VDD level and the negative level should therefore not be greater than 2.75 volts. With a supply voltage VDD of 1 volt, it is therefore not reasonable to accept a voltage more negative than -1.5 volts. The solution of the invention with a single stage therefore perfectly meets the need.

Si on utilise une technologie MOS classique, la tension de claquage d'oxyde sera bien plus élevée et les tensions de seuil des transistors aussi. Dans ce cas, on peut et on doit utiliser une tension plus négative. Il faut donc prévoir un circuit de pompe comprenant plusieurs étages, au moins deux. If a conventional MOS technology is used, the breakdown voltage of the oxide will be much higher and the threshold voltages of the transistors too. In this case, a more negative voltage can and should be used. It is therefore necessary to provide a pump circuit comprising several stages, at least two.

Un premier mode de réalisation d'un circuit de pompe de charges négatives PCN selon l'invention comprenant plusieurs étages est représenté sur la figure 2. Dans l'exemple, il comporte trois étages, sans que ce nombre d'étages soit une limitation. Il pourrait en comporter 2 ou 4, selon le niveau négatif de tension que l'on souhaite obtenir en sortie. A first embodiment of a PCN negative charge pump circuit according to the invention comprising several stages is shown in FIG. 2. In the example, it comprises three stages, without this number of stages being a limitation. It could include 2 or 4, depending on the negative voltage level that one wishes to obtain at the output.

Le premier étage est identique à celui de la figure 1 et utilise les deux inverseurs 1 et 2 pour lui fournir les signaux de phase VH et VN. La borne A du condensateur C10 fournit un signal de tension noté V1. The first stage is identical to that of FIG. 1 and uses the two inverters 1 and 2 to supply it with the phase signals VH and VN. Terminal A of capacitor C10 provides a voltage signal denoted V1.

Le deuxième étage comprend un transistor de commutation T20 et un condensateur C20. Ils ont chacun la même structure que dans le premier étage, c'est à dire que le transistor de commutation T20 a sa grille g, sa prise de caisson p et sa source s reliées ensemble, tandis que son drain est connecté à la borne
A du condensateur C20. Ce transistor de commutation est commandé sur sa grille g par un signal de phase qui est le signal de tension V1 fournit par le premier étage, tandis que la borne B du condensateur C20 reçoit le signal de phase VH. La borne A du condensateur C20 fournit le signal de tension de sortie du deuxième étage, noté V2.The second stage includes a switching transistor T20 and a capacitor C20. They each have the same structure as in the first stage, that is to say that the switching transistor T20 has its gate g, its socket p and its source s connected together, while its drain is connected to the terminal.
A of capacitor C20. This switching transistor is controlled on its gate g by a phase signal which is the voltage signal V1 supplied by the first stage, while the terminal B of the capacitor C20 receives the phase signal VH. Terminal A of capacitor C20 provides the second stage output voltage signal, denoted V2.

Le troisième étage comprend de la même manière un transistor de commutation T30 et un condensateur C30, de même structure que précédemment. Le transistor T30 est commandé sur sa grille par un signal de phase qui est le signal de tension V2 fournit par le deuxième étage, c'est à dire par l'étage précédent, tandis que la borne B du condensateur C30 reçoit le signal de phase VN. The third stage likewise comprises a switching transistor T30 and a capacitor C30, of the same structure as above. The transistor T30 is controlled on its gate by a phase signal which is the voltage signal V2 supplied by the second stage, that is to say by the preceding stage, while the terminal B of the capacitor C30 receives the phase signal VN.

Le dernier étage, qui est ici le troisième étage, fournit le signal de sortie de la pompe, noté VF. The last stage, which is here the third stage, provides the pump output signal, denoted VF.

En résumé, ce premier mode de réalisation est tel que le transistor de commutation des étages suivant le premier étage (T20, T30 dans l'exemple) , est commandé sur sa grille par le signal de sortie de l'étage précédent (V1, V2 dans l'exemple), tandis que la borne
B du condensateur des étages de rang pair (C20) est commandée par le premier signal de phase VH, la borne B du condensateur des étages de rang impair (C10, C30) étant commandée par le deuxième signal de phase VN.In summary, this first embodiment is such that the switching transistor of the stages following the first stage (T20, T30 in the example), is controlled on its gate by the output signal of the preceding stage (V1, V2 in the example), while the terminal
B of the capacitor of the even rank stages (C20) is controlled by the first phase signal VH, the terminal B of the capacitor of the odd rank stages (C10, C30) being controlled by the second phase signal VN.

Le mécanisme de la pompe est simple et illustré sur la figure 3 qui représente les différents signaux VH,
VN, V1, V2, VF et CLKR.The pump mechanism is simple and illustrated in FIG. 3 which represents the different VH signals,
VN, V1, V2, VF and CLKR.

Quand le premier signal de phase VH est à zéro et le deuxième signal de phase VN est à "1", le condensateur C10 se charge, tirant V1 vers "1". Quand
VH repasse à "1" la charge est stoppée et le passage de
VN à "0" pousse V1 sous zéro.When the first phase signal VH is at zero and the second phase signal VN is at "1", the capacitor C10 charges, drawing V1 towards "1". When
VH returns to "1" the charge is stopped and the passage of
VN at "0" pushes V1 below zero.

On retrouve ce mécanisme à chaque étage, en opposition de phase pour le deuxième étage, avec V1 et
VH, et en phase pour le troisième étage avec V2 et VN.This mechanism is found on each stage, in phase opposition for the second stage, with V1 and
VH, and in phase for the third stage with V2 and VN.

On voit d'après cette figure 3 que le signal de sortie VF peut ainsi passer d'un niveau haut, qui est le niveau le moins négatif par convention, de -1 volt, à un niveau bas, qui est le niveau le plus négatif par convention, de -2 volts, à partir d'une tension d'alimentation VDD de 1 volt et ce, pour trois étages de pompe. Ceci est très satisfaisant. On remarque cependant un petit pic de tension sur VF, ainsi que sur
V1, au moment des transitions. Ces pics sont dûs au fait que le premier signal de phase VH remonte ou redescend avant que le deuxième signal de phase VN ne redescende ou ne remonte, puisque le signal de phase VN est fournit par la sortie de l'inverseur 2 à partir du signal de phase VH.We see from this figure 3 that the output signal VF can thus pass from a high level, which is the least negative level by convention, from -1 volt, to a low level, which is the most negative level by convention, -2 volts, from a supply voltage VDD of 1 volt, for three pump stages. This is very satisfactory. There is however a small voltage peak on VF, as well as on
V1, at the time of transitions. These peaks are due to the fact that the first phase signal VH goes up or down before the second phase signal VN goes down or goes up, since the phase signal VN is supplied by the output of the inverter 2 from the signal VH phase.

Pour éviter cet inconvénient, un deuxième mode de réalisation de l'invention est propose, comme montré sur la figure 4. Dans ce deuxième mode de réalisation du circuit de pompe de charges négatives, les trois étages précédents sont commandés différemment. Dans le circuit de pompe selon le premier mode de réalisation représenté à la figure 2, le premier signal de phase VH sert à commander le transistor de commutation du premier étage et la borne B du condensateur de tous les étages de rangs pairs tandis que le deuxième signal de phase VN sert à commander la borne B du condensateur de tous les étages de rang impair. To avoid this drawback, a second embodiment of the invention is proposed, as shown in FIG. 4. In this second embodiment of the negative charge pump circuit, the three preceding stages are controlled differently. In the pump circuit according to the first embodiment shown in FIG. 2, the first phase signal VH is used to control the switching transistor of the first stage and the terminal B of the capacitor of all the stages of even ranks while the second phase signal VN is used to control the terminal B of the capacitor of all the stages of odd rank.

Dans le deuxième mode de réalisation, on a un inverseur par étage, pour fournir un signal de phase associé. Ainsi, dans l'exemple représenté, on a un premier inverseur 3 qui fournit un premier signal de phase VL, suivi d'un deuxième inverseur 4 qui fournit un deuxième signal de phase VI, suivi d'un troisième inverseur 5 qui fournit un troisième signal de phase
VJ, suivi d'un quatrième et dernier inverseur 6 qui fournit un quatrième et dernier signal de phase VM.In the second embodiment, there is one inverter per stage, to provide an associated phase signal. Thus, in the example shown, there is a first inverter 3 which provides a first phase signal VL, followed by a second inverter 4 which provides a second phase signal VI, followed by a third inverter 5 which provides a third phase signal
VJ, followed by a fourth and last inverter 6 which provides a fourth and last phase signal VM.

Le transistor de commutation T10 du premier étage est ainsi commandé par le dernier signal de phase VM, tandis que la borne B du condensateur C10 reçoit le troisième signal de phase VJ. The switching transistor T10 of the first stage is thus controlled by the last phase signal VM, while the terminal B of the capacitor C10 receives the third phase signal VJ.

Le transistor T20 du deuxième étage est commandé sur sa grille par un signal de phase qui est le signal de tension de sortie du premier étage, V1, tandis que la borne B du condensateur C20 reçoit le deuxième signal de phase VI. The transistor T20 of the second stage is controlled on its gate by a phase signal which is the output voltage signal of the first stage, V1, while the terminal B of the capacitor C20 receives the second phase signal VI.

Le transistor T30 du troisième et dernier étage est commandé par un signal de phase qui est le signal de tension de sortie V2 du deuxième et avant-dernier étage, tandis que la borne B du condensateur C30 reçoit le premier signal de phase VL. The transistor T30 of the third and last stage is controlled by a phase signal which is the output voltage signal V2 of the second and penultimate stage, while the terminal B of the capacitor C30 receives the first phase signal VL.

En résumé, dans un circuit de pompe à n étages selon ce deuxième mode de réalisation, on a une chaîne de n+l inverseurs en série, le premier inverseur recevant le signal d'horloge CLKR de la pompe et fournissant le premier signal de phase VL appliqué sur la borne B du condensateur du dernier étage, le dernier inverseur fournissant un dernier signal de phase VM qui sert à commander la grille du transistor de commutation
T10 du premier étage et chacun des autres inverseurs étant connecté entre la borne B du condensateur de l'étage suivant et la borne B du condensateur de 1' étage précédent.In summary, in a n-stage pump circuit according to this second embodiment, there is a chain of n + 1 inverters in series, the first inverter receiving the clock signal CLKR from the pump and supplying the first phase signal VL applied to terminal B of the capacitor of the last stage, the last inverter providing a last phase signal VM which is used to control the gate of the switching transistor
T10 of the first stage and each of the other inverters being connected between the terminal B of the capacitor of the following stage and the terminal B of the capacitor of the preceding stage.

Grâce à cet agencement des inverseurs, la séquence de charge et décharge est convenable. On obtient des signaux de sortie (VF, V1) tout à fait propres, sans pics de tension. Ceci a cependant un coût : un inverseur supplémentaire par étage de la pompe. Thanks to this arrangement of inverters, the charging and discharging sequence is suitable. Very clean output signals (VF, V1) are obtained, without voltage peaks. This however has a cost: an additional inverter per stage of the pump.

La figure 5 montre un schéma-bloc d'un dispositif de commutation d'une tension négative VF sur une rangée de cellules d'une mémoire dynamique MD dans un circuit intégré, utilisant un dispositif à pompe de charges négatives DPC selon l'invention. FIG. 5 shows a block diagram of a device for switching a negative voltage VF on a row of cells of a dynamic memory MD in an integrated circuit, using a device with a negative charge pump DPC according to the invention.

Le dispositif de commutation comprend un décodeur d'adresses mémoire DEC avec un décodeur d'adresses de rangées DECY. Ce décodeur d'adresses de rangée DECY reçoit des signaux d'adresse ADR et un signal d'activation SDEC synchronisé sur le signal d'horloge
CLKIN. En réponse aux signaux d'adresse, il fournit en sortie un signal de sélection d'une rangée de cellules de la mémoire dynamique MD. On a ainsi un signal de sélection Rw0, Rwl,..., Rwn par rangée W0, Wu,..., Wn de la mémoire. Le décodeur de rangée DECY fournit en outre en sortie un signal ON synchronisé sur le signal
CLKIN par le signal d'activation SDEC et dérive des signaux d'adresse. Une activation de ce signal ON indique qu'une adresse de rangée est ou va être sélectionnée.The switching device comprises a memory address decoder DEC with a row address decoder DECY. This row address decoder DECY receives address signals ADR and an activation signal SDEC synchronized with the clock signal
CLKIN. In response to the address signals, it outputs a signal for selecting a row of cells of the dynamic memory MD. There is thus a selection signal Rw0, Rwl, ..., Rwn per row W0, Wu, ..., Wn from memory. The DECY row decoder further provides an ON signal synchronized with the signal.
CLKIN by the SDEC activation signal and derives from address signals. Activation of this ON signal indicates that a row address is or will be selected.

La sélection d'une rangée, W0 par exemple, consiste pour le décodeur de rangée DECY, à transmettre une impulsion du signal d'horloge CLKIN sur le signal de sélection correspondant, RW0 dans l'exemple. The selection of a row, W0 for example, consists for the row decoder DECY, in transmitting a pulse of the clock signal CLKIN on the corresponding selection signal, RW0 in the example.

Le signal ON est appliqué comme commande externe à un dispositif DPC à pompe de charges négatives pour commander la fourniture du niveau bas (le plus négatif) de la tension de sortie VF vers une rangée sélectionnée par le décodeur de rangées DECY, de manière à mémoriser un zéro dans les (des) cellules de cette rangée. Le dispositif DPC reçoit en outre le signal d'horloge
CLKIN, utilisé pour séquencer la pompe. En pratique, il faut une synchronisation entre le décodeur de rangée et le dispositif DPC, pour fournir la tension VF au bon moment. C'est pourquoi le signal d'activation SDEC et un signal de commande externe (ON) sont synchronisés sur le signal d'horloge CLKIN du dispositif DPC.The ON signal is applied as an external command to a negative charge pump DPC device to control the supply of the low (most negative) level of the output voltage VF to a row selected by the row decoder DECY, so as to memorize a zero in the (of) cells of this row. The DPC device also receives the clock signal
CLKIN, used to sequence the pump. In practice, synchronization between the row decoder and the DPC device is required to supply the voltage VF at the right time. This is why the activation signal SDEC and an external control signal (ON) are synchronized with the clock signal CLKIN of the DPC device.

Pour permettre la commutation du niveau négatif VF sur une rangée, le décodeur d'adresse DEC comprend, en sortie du décodeur d'adresse de rangées DECY et pour chaque rangée WO, W1,..., Wm de la mémoire, un circuit de commutation, ComO, Coml, . Comm avec un circuit de commande de commutation associé, BoostO, Boostl,...Boostm, pour commuter le niveau négatif VF sur une rangée sélectionnée. To allow switching of the negative level VF on a row, the address decoder DEC comprises, at the output of the address decoder of rows DECY and for each row WO, W1, ..., Wm of the memory, a circuit of switching, ComO, Coml,. Comm with an associated switching control circuit, BoostO, Boostl, ... Boostm, to switch the negative level VF to a selected row.

Les circuits de commutation et de commande de commutation sont détaillés sur la figure 6. The switching and switching control circuits are detailed in Figure 6.

Le circuit de commutation, ComO dans l'exemple, comprend deux transistors de type P TP1 et TP2 en série entre la tension d'alimentation VDD et le signal de tension VF. La source du transistor TP1 est connectée à
VDD. Le drain du transistor TP1 et la source du transistor TP2 sont connectés ensemble et forment la sortie OUT du circuit de commutation ComO, reliée à la rangée de cellules associée WO. Les deux transistors P sont commandés en opposition de phase pour commuter en sortie OUT, soit VDD soit VF.The switching circuit, ComO in the example, comprises two P-type transistors TP1 and TP2 in series between the supply voltage VDD and the voltage signal VF. The source of transistor TP1 is connected to
VDD. The drain of transistor TP1 and the source of transistor TP2 are connected together and form the output OUT of the switching circuit ComO, connected to the associated row of cells WO. The two transistors P are controlled in phase opposition to switch to output OUT, either VDD or VF.

C'est le transistor TP2 qui permet de commuter la tension négative VF appliquée sur son drain. En fait, on sait qu'un transistor ne peut pas commuter une tension de drain plus négative que sa grille. Aussi, pour commuter le maximum de tension négative, il est préférable de commander la grille du transistor TP2, par un créneau de tension variant entre le niveau VDD et un niveau négatif VNEG. Le niveau VNEG aura typiquement une valeur allant de -200 millivolts à-VDD, qui va permettre de compenser au moins en partie la perte de tension de seuil. C'est le rôle du circuit de commande
BoostO de fournir ce créneau de tension sur l'entrée de grille du transistor TP2 du circuit de commutation associé ComO. Dans l'exemple, le circuit de commande
BoostO fournit aussi la commande de grille VRO du transistor TP1. Ceci va permettre de bloquer le transistor TP1 avant de rendre passant le transistor
TP2. Ainsi, la tension VF voit-elle moins de charge en sortie. Le noeud de sortie OUT du circuit de commutation va donc se charger plus vite.It is the transistor TP2 which makes it possible to switch the negative voltage VF applied to its drain. In fact, we know that a transistor cannot switch a more negative drain voltage than its gate. Also, to switch the maximum negative voltage, it is preferable to control the gate of the transistor TP2, by a voltage pulse varying between the level VDD and a negative level VNEG. The VNEG level will typically have a value ranging from -200 millivolts to -VDD, which will at least partially compensate for the loss of threshold voltage. This is the role of the control circuit
BoostO to supply this voltage window to the gate input of transistor TP2 of the associated switching circuit ComO. In the example, the control circuit
BoostO also provides the gate control VRO of the transistor TP1. This will make it possible to block the transistor TP1 before turning on the transistor
TP2. Thus, the voltage VF sees less charge at the output. The output node OUT of the switching circuit will therefore charge faster.

Dans l'exemple représenté sur la figure 6, le circuit de commande de commutation BoostO comprend un condensateur C1 avec une borne B1 et une borne B2 et un circuit de commande. Le circuit de commande comprend un premier inverseur 7 pour fournir un signal d'entrée VE à partir du signal de sélection RwO de la rangée WO, fournit par le décodeur de rangée DECY (figure 5). Le signal d'entrée VE est appliqué d'une part à un circuit composé de deux inverseurs 8 et 9 en série pour transmettre le niveau bas du signal d'entrée VE sur la borne B1 du condensateur C1, avec un certain retard At. In the example shown in FIG. 6, the BoostO switching control circuit comprises a capacitor C1 with a terminal B1 and a terminal B2 and a control circuit. The control circuit comprises a first inverter 7 for supplying an input signal VE from the selection signal RwO of the row WO, supplied by the row decoder DECY (FIG. 5). The input signal VE is applied on the one hand to a circuit composed of two inverters 8 and 9 in series to transmit the low level of the input signal VE on the terminal B1 of the capacitor C1, with a certain delay At.

Il est d'autre part appliqué à un transistor MOS de type P T1, dont la grille g est mise à la masse, dont la source s et la prise de caisson p sont reliées ensemble et reçoivent le signal d'entrée VE et dont le drain d est relié à la borne B2 du condensateur. Ce transistor T1 permet de transmettre le niveau bas du signal d'entrée VE sur la borne B2, sans retard et par le biais de son transistor bipolaire parasite (non représenté), qui fournit au condensateur un chemin de charges négatives. Les signaux <RTI de l'inverseur 9 sont des signaux à créneaux de tension entre VDD et zéro volt. On récupère en sortie, sur la borne B2 du condensateur, un signal VCO de tension à créneau entre un niveau VDD et le niveau VNEG. Le niveau
VNEG peut atteindre -VDD, selon les dimensions choisies pour les différents éléments de ce circuit BoostO.It is also applied to a P type MOS transistor T1, the gate g of which is grounded, the source s of which and the well socket p are connected together and receive the input signal VE and the drain d is connected to terminal B2 of the capacitor. This transistor T1 makes it possible to transmit the low level of the input signal VE to the terminal B2, without delay and through its parasitic bipolar transistor (not shown), which provides the capacitor with a path of negative charges. The signals <RTI of the inverter 9 are signals with voltage slots between VDD and zero volts. At the output, on terminal B2 of the capacitor, a VCO signal of square wave voltage between a level VDD and the level VNEG is recovered. Level
VNEG can reach -VDD, depending on the dimensions chosen for the different elements of this BoostO circuit.

Le fonctionnement du circuit de commande de commutation BoostO est le suivant. Le signal d'entrée
VE est dans l'exemple, inactif à l'état haut VDD. VBO et
VCO sont alors à ce même niveau haut VDD. Quand une transition VDD vers zéro apparaît sur le signal d'entrée
VE, correspondant à la sélection de la rangée WO (impulsion d'horloge positive sur RwO), cette transition est transmise tout de suite sur la deuxième borne B2 du condensateur, tandis que l'autre borne B1 du condensateur, qui est à VZO, est toujours au niveau
VDD. Les charges de l'armature B2 du condensateur s'écoulent vers la masse à travers le transistor Tl (et surtout par son transistor bipolaire parasite, fortement conducteur à ce moment). Le signal VCO décroît vers zéro volt. Quand le niveau bas du signal d'entrée VE arrive sur la borne B1, cela a pour effet de pousser la tension de la borne B2 dans les tensions négatives. Quand le signal VE revient à son niveau VDD, le signal revient à ce même niveau VDD. Dans l'exemple, un autre transistor T2 est prévu entre VDD et la borne
B2, commandé sur sa grille par le signal RwO, pour maintenir le niveau VDD en sortie, quand il n'y a pas de créneaux à générer.The operation of the BoostO switching control circuit is as follows. The input signal
VE is in the example, inactive in the high state VDD. VBO and
VCOs are then at this same high VDD level. When a VDD to zero transition appears on the input signal
VE, corresponding to the selection of row WO (positive clock pulse on RwO), this transition is immediately transmitted to the second terminal B2 of the capacitor, while the other terminal B1 of the capacitor, which is at VZO, is still at the level
VDD. The charges of the armature B2 of the capacitor flow towards the ground through the transistor T1 (and especially by its parasitic bipolar transistor, strongly conducting at this time). The VCO signal decreases to zero volts. When the low level of the input signal VE arrives at terminal B1, this has the effect of pushing the voltage of terminal B2 into negative voltages. When the VE signal returns to its VDD level, the signal returns to this same VDD level. In the example, another transistor T2 is provided between VDD and the terminal
B2, controlled on its grid by the RwO signal, to maintain the output VDD level, when there are no slots to generate.

C'est le signal VBO (inverse de VE) qui est utilisé dans l'exemple pour commander la grille du transistor
TP1 du circuit de commutation associé à la rangée RwO. It is the signal VBO (inverse of VE) which is used in the example to control the gate of the transistor
TP1 of the switching circuit associated with the row RwO.

Il est bien en opposition de phase avec VCO et permet d'être certain que le transistor TP1 sera bloqué avant que le passage de VDD vers VNEG sur le signal VCO ne rende le transistor TP2 passant.It is in phase opposition with VCO and makes it possible to be certain that the transistor TP1 will be blocked before the passage from VDD to VNEG on the signal VCO turns the transistor TP2 on.

Un autre exemple de réalisation du circuit de commande de commutation BoostO est représenté sur la figure 7. Dans ce circuit, on utilise une résistance pour tirer le potentiel de la grille du transistor TP2 vers les niveaux négatifs. Another embodiment of the BoostO switching control circuit is shown in FIG. 7. In this circuit, a resistor is used to draw the potential of the gate of the transistor TP2 towards the negative levels.

Il comprend l'inverseur 7 pour fournir le signal d'entrée VE à partir du signal de sélection RwO de la rangée WO et deux transistors MOS P en série, TP3 et
TP4. Le transistor TP3 a sa source et sa prise de caisson reliées à VDD, et son drain connecté à la source du transistor TP4. Il est commandé sur sa grille par le signal VE. C'est le signal VE qui est ici utilisé comme commande VRO de la grille du transistor TP1 du circuit de commutation ComO. Le transistor TP4 est monté en résistance, avec sa grille reliée à son drain sur lequel on applique la tension VF. Quand VE passe à 1 (VDD), le transistor TP4 tire son potentiel de source à
VF, ce qui fait conduire le transistor TP2. Avec un tel système, on arrive à avoir un niveau de commande de grille plus négatif (proche de VF) que dans le circuit de commande de commutation décrit à la figure 6. On peut donc pratiquement commuter le niveau VF-Vtp sur la rangée. Cependant, avec un tel système, on a une consommation permanente en courant (à cause de la résistance TP4), ce qui est très gênant. On ne peut donc pas utiliser un tel circuit quand la tension VF doit être appliquée en parallèle à plusieurs circuits de commutation (cas représenté aux figures 5 et 6).It includes the inverter 7 to supply the input signal VE from the selection signal RwO of the row WO and two MOS P transistors in series, TP3 and
TP4. Transistor TP3 has its source and its socket connected to VDD, and its drain connected to the source of transistor TP4. It is controlled on its grid by the signal VE. It is the signal VE which is here used as a control VRO of the gate of the transistor TP1 of the switching circuit ComO. The transistor TP4 is mounted in resistance, with its gate connected to its drain to which the voltage VF is applied. When VE goes to 1 (VDD), the transistor TP4 draws its source potential at
VF, which drives the transistor TP2. With such a system, one arrives at having a more negative gate control level (close to VF) than in the switching control circuit described in FIG. 6. It is therefore practically possible to switch the level VF-Vtp on the row. However, with such a system, there is a permanent consumption of current (because of the resistance TP4), which is very annoying. It is therefore not possible to use such a circuit when the voltage VF must be applied in parallel to several switching circuits (case shown in Figures 5 and 6).

Mais il est utilisable quand la tension VF ne doit être appliquée qu'à un nombre de charges limité.However, it can be used when the voltage VF should only be applied to a limited number of charges.

En pratique, le dispositif DPC n'a pas à fournir en permanence la tension VF. Il faut seulement qu'elle fournisse le niveau bas (le plus négatif) quand l'application en a besoin, et ce de manière synchrone. In practice, the DPC device does not have to continuously supply the voltage VF. It only needs to provide the low level (the most negative) when the application needs it, and this synchronously.

C'est le rôle du signal de commande externe ON généré par le décodeur de rangée DECY et appliqué au dispositif DPC. On aurait pu utiliser le signal VE du circuit de commande de commutation BoostO comme commande externe. Mais pour l'application plus particulièrement décrite, comme le dispositif DPC est commun à tous les circuits de commutation, il faut utiliser un signal synchrone plus général. Le signal ON issu du décodeur de rangée DECY (décodage d'un groupe de rangées) est donc plus approprié. Ainsi, à chaque fois qu'une rangée de la mémoire est activée, le signal
ON est activé, forçant le fonctionnement de la pompe, qui ensuite peut être désactivée. En ce qui concerne la synchronisation, on fera en sorte que le signal ON soit tel que le signal de sortie VCO du circuit de commande
BoostO appliqué sur la grille du transistor TP2 du circuit de commutation passe au niveau négatif VNEG avant que le niveau VF soit disponible, pour diminuer la capacitance vue de la pompe et du circuit de commande de commutation BoostO.This is the role of the external control signal ON generated by the row decoder DECY and applied to the DPC device. The VE signal from the BoostO switching control circuit could have been used as an external control. But for the application more particularly described, since the DPC device is common to all the switching circuits, it is necessary to use a more general synchronous signal. The ON signal from the DECY row decoder (decoding of a group of rows) is therefore more appropriate. Thus, each time a row of memory is activated, the signal
ON is activated, forcing the pump to operate, which can then be deactivated. With regard to synchronization, the ON signal will be made such that the VCO output signal from the control circuit
BoostO applied to the gate of transistor TP2 of the switching circuit goes to the negative level VNEG before the level VF is available, to decrease the capacitance seen from the pump and from the switching control circuit BoostO.

Dans l'invention, et comme montré sur la figure 6, le dispositif à pompe de charges négatives DPC comprend un circuit de pompe de charges négatives PCN associée à un circuit de régulation REG selon l'invention. In the invention, and as shown in FIG. 6, the negative charge pump device DPC comprises a negative charge pump circuit PCN associated with a regulation circuit REG according to the invention.

Le circuit de régulation de l'invention a pour objet de limiter la consommation de la pompe, en l'arrêtant quand la tension de sortie VF de la pompe n'est pas utilisée par l'application, et ce dans des conditions d'arrêt optimales. Ces conditions optimales correspondent à un état de la pompe dans lequel sa consommation est minimale, mais qui permet, dès réactivation de la pompe par une commande externe ON, de fournir rapidement, au changement de phase suivant du signal d'horloge CLKR, le niveau bas (le plus négatif) attendu de la tension de sortie VF de la pompe. On rappelle que par convention, on appelle niveau bas du signal VF, le niveau le plus négatif et par niveau haut, le niveau le moins négatif. The purpose of the regulation circuit of the invention is to limit the consumption of the pump, by stopping it when the output voltage VF of the pump is not used by the application, and this under stop conditions. optimal. These optimal conditions correspond to a state of the pump in which its consumption is minimal, but which makes it possible, as soon as the pump is reactivated by an external ON command, to quickly supply, at the next phase change of the clock signal CLKR, the level low (most negative) expected from the pump output voltage VF. It is recalled that by convention, the low level of the signal VF is called the most negative level and by the high level the least negative level.

Les conditions de consommation minimale sont réalisées lorsque le niveau de tension de VF est le plus proche de zéro ce qui correspond à son niveau haut, et dans une phase proche du passage à son niveau le plus négatif (niveau bas) , pour assurer les conditions de fourniture rapide du niveau bas attendu (par l'application) de la tension de sortie à partir des conditions d'arrêt de la pompe. The minimum consumption conditions are achieved when the voltage level of VF is closest to zero which corresponds to its high level, and in a phase close to the transition to its most negative level (low level), to ensure the conditions rapid supply of the expected low level (by application) of the output voltage from the pump stop conditions.

Le circuit de régulation selon l'invention est utilisable avec tous les types de pompes de charges négatives, mais est spécialement applicable à une pompe de charges négatives selon l'invention. The regulation circuit according to the invention can be used with all types of negative charge pumps, but is especially applicable to a negative charge pump according to the invention.

Le circuit de régulation selon l'invention comprend principalement un circuit de comparaison COMP et un circuit logique de régulation LREG. The regulation circuit according to the invention mainly comprises a comparison circuit COMP and a logic regulation circuit LREG.

Le circuit logique LREG a pour fonction de fournir le signal d'horloge CLKR au circuit de pompe PCN, à partir de différents signaux, qui sont un signal d'horloge d'entrée CLKIN du dispositif DPC, le signal de commande externe, ON dans l'exemple, un signal de comparaison VK fournit par le circuit de comparaison
COMP et éventuellement un signal de commande de mise en veille, Sleep.The function of the logic circuit LREG is to supply the clock signal CLKR to the pump circuit PCN, from different signals, which are an input clock signal CLKIN of the device DPC, the external control signal, ON in the example, a comparison signal VK supplied by the comparison circuit
COMP and possibly a sleep command signal, Sleep.

Le circuit de comparaison COMP fournit au circuit logique le signal de comparaison VK. Ce signal VK permet au circuit logique LREG d'arrêter la pompe quand les conditions d'arrêt sont détectées, ou de la ré activer si ces conditions ne sont plus remplies, jusqu'à détecter à nouveau ces conditions. The comparison circuit COMP supplies the logic circuit with the comparison signal VK. This signal VK allows the logic circuit LREG to stop the pump when the stop conditions are detected, or to re-activate it if these conditions are no longer met, until these conditions are detected again.

L'arrêt de la pompe est obtenu en forçant le signal d'horloge CLKR à un niveau de repos (en fonction du circuit logique). The pump is stopped by forcing the clock signal CLKR to a rest level (depending on the logic circuit).

Le circuit de comparaison a pour objet de détecter les conditions d'arrêt de la pompe (conditions de consommation minimales, redémarrage optimal). En effet, il n'est pas utile de faire travailler la pompe, quand la tension de sortie VF n'est pas utilisée par l'application. Mais si on arrête n'importe comment la pompe, on risque d'avoir une consommation importante. The purpose of the comparison circuit is to detect the pump stop conditions (minimum consumption conditions, optimal restart). Indeed, it is not useful to make the pump work, when the output voltage VF is not used by the application. But if you stop the pump in any way, you risk having significant consumption.

En outre, on peut être loin du niveau bas de tension VF attendu en sortie de pompe par l'application. Le circuit de comparaison de tension permet donc de détecter les conditions d'arrêt optimales vues cidessus, pour arrêter le pompe dans ces conditions d'arrêt et l'y maintenir, tant qu'aucune commande externe ne se présente ou que les fuites internes ne modifient cet état.In addition, we can be far from the low voltage level VF expected at the pump output by the application. The voltage comparison circuit therefore makes it possible to detect the optimum stopping conditions seen above, to stop the pump in these stopping conditions and keep it there, as long as no external control is present or internal leaks do not change this state.

La figure 10 illustre un premier mode de réalisation d'un circuit de régulation selon l'invention correspondant à une première solution qui a été trouvée pour détecter les conditions d'arrêt. FIG. 10 illustrates a first embodiment of a regulation circuit according to the invention corresponding to a first solution which has been found for detecting the stopping conditions.

Pour bien comprendre la suite, on se reportera utilement aux courbes de la figure 3. On s'intéresse plus particulièrement à la tension de sortie de l'avant dernier étage, V2, et à la tension de sortie VF, du dernier étage. Sur cette figure, on peut voir que le niveau haut V2h et le niveau bas V2b de la tension de sortie V2 sont tous les deux négatifs, et égaux respectivement à -0.5 volts et -1.3 volts. Le niveau haut VFh de la tension VF est lui de -1 volt et le niveau bas VFb de -2 volts. Dans cet exemple, la pompe est la moins consommatrice pour le niveau de la tension
VF le moins négatif, le plus proche de zéro, c'est à dire le niveau VFh, ce qui correspond pour V2 au niveau
V2b. En outre, partant de cet état où la tension V2 est à son niveau V2b le plus négatif, on obtient le passage au niveau V2h au changement de phase suivant ce qui correspond, pour la tension de sortie VF, au passage à son niveau le plus négatif VFb. On notera que normalement le niveau bas V2b de la tension de sortie
V2 de l'avant-dernier étage sera probablement négatif en régime établi.To understand the following, we will usefully refer to the curves in FIG. 3. We are more particularly interested in the output voltage of the penultimate stage, V2, and in the output voltage VF, of the last stage. In this figure, we can see that the high level V2h and the low level V2b of the output voltage V2 are both negative, and equal to -0.5 volts and -1.3 volts respectively. The high level VFh of the voltage VF is it of -1 volt and the low level VFb of -2 volts. In this example, the pump consumes the least amount of voltage
VF the least negative, the closest to zero, i.e. the level VFh, which corresponds for V2 to the level
V2b. Furthermore, starting from this state where the voltage V2 is at its most negative level V2b, the transition to the level V2h is obtained at the next phase change which corresponds, for the output voltage VF, to the transition to its most VFb negative. It should be noted that normally the low level V2b of the output voltage
V2 of the penultimate stage will probably be negative in steady state.

Ainsi le premier mode de réalisation de l'invention utilise la tension V2 de l'avant dernier étage de la pompe pour détecter les conditions d'arrêt selon l'invention, correspondant au passage au niveau bas de la tension V2. Il est donc applicable à un circuit de pompe comprenant au moins deux étages. Thus, the first embodiment of the invention uses the voltage V2 of the penultimate stage of the pump to detect the stopping conditions according to the invention, corresponding to the transition to the low level of the voltage V2. It is therefore applicable to a pump circuit comprising at least two stages.

Le circuit de régulation doit donc surveiller le niveau de tension de sortie V2 de l'avant dernier étage, pour permettre au circuit logique de stopper la pompe sur le niveau bas (le plus négatif) de cette tension V2. The regulation circuit must therefore monitor the output voltage level V2 of the penultimate stage, to allow the logic circuit to stop the pump on the low (most negative) level of this voltage V2.

Dans ce premier mode de réalisation, le circuit de régulation comprend ainsi un circuit de comparaison
COMP1 et un circuit logique de régulation LREG1. Le circuit de comparaison COMP1 compare le niveau du signal V2 à un seuil de référence supérieur au niveau bas V2b du signal V2. Par exemple, si on veut arrêter la pompe sur un niveau bas de V2 de -1.3 volt comme représenté sur la figure 3, ce seuil de référence Vs sera par exemple de l'ordre -1.2 volt. Dès que le niveau V2 devient plus négatif que -1.2 volt, la sortie du circuit de comparaison bascule et commande l'arrêt de la pompe. La pompe est arrêtée tant que le niveau de
V2 est inférieur au seuil de référence Vs. Dans ces conditions d'arrêt, on a sur VF un niveau haut de veille, dans l'exemple de l'ordre de -1 volt. Le seuil de référence (ou seuil de régulation) est défini (déterminé) afin de garantir que sur ré-activation de la pompe, on obtienne en sortie, au changement de phase suivant de l'horloge CLKR, le niveau négatif VF défini, attendu par l'application, à partir du niveau haut de veille. Le niveau négatif attendu est dans l'exemple - 2 volts. Il convient de faire remarquer que la pompe utilisée peut être capable de fournir un niveau bas encore plus négatif en sortie, par exemple de - 2;5 volts. C'est le seuil de la régulation selon l'invention qui permet d'ajuster et de garantir le niveau bas qui sera fourni en sortie, adapté à l'application.In this first embodiment, the regulation circuit thus comprises a comparison circuit
COMP1 and an LREG1 regulation logic circuit. The comparison circuit COMP1 compares the level of the signal V2 with a reference threshold higher than the low level V2b of the signal V2. For example, if we want to stop the pump on a low level of V2 of -1.3 volts as shown in Figure 3, this reference threshold Vs will for example be of the order of -1.2 volts. As soon as the level V2 becomes more negative than -1.2 volts, the output of the comparison circuit switches and orders the pump to stop. The pump is stopped as long as the level of
V2 is below the reference threshold Vs. Under these stop conditions, there is a high standby level on VF, in the example of the order of -1 volt. The reference threshold (or regulation threshold) is defined (determined) in order to guarantee that on re-activation of the pump, the negative level VF defined, expected, is obtained at the output, at the next phase change of the CLKR clock. by the application, from the high standby level. The expected negative level is in the example - 2 volts. It should be noted that the pump used may be capable of providing an even more negative low level at the output, for example of -2.5 volts. It is the regulation threshold according to the invention which makes it possible to adjust and guarantee the low level which will be supplied at the output, adapted to the application.

Dès que le signal V2 devient supérieur au seuil de référence Vs (fuites), le circuit de comparaison ne détecte plus les conditions d'arrêt et le circuit logique va ré-activer la pompe pour retrouver ces conditions. Ainsi, tant qu'il n'y a pas de commande externe, le circuit de régulation maintient les conditions d'arrêt sur la pompe, en la redéclenchant si nécessaire. As soon as the signal V2 becomes higher than the reference threshold Vs (leaks), the comparison circuit no longer detects the stop conditions and the logic circuit will re-activate the pump to find these conditions. Thus, as long as there is no external control, the regulation circuit maintains the stop conditions on the pump, re-triggering it if necessary.

La pompe est ainsi régulièrement arrêtée et redéclenchée, ce qui permet de limiter la consommation de la pompe tout en assurant que le niveau de tension
V2 sur l'avant-dernier étage de sortie soit toujours suffisamment bas pour assurer les conditions d'arrêt et afin de garantir un temps de mise en route du dispositif le plus court possible (disponibilité du niveau bas de VF attendu en sortie).The pump is thus regularly stopped and retriggered, which makes it possible to limit the consumption of the pump while ensuring that the voltage level
V2 on the penultimate outlet stage is always low enough to ensure the stopping conditions and in order to guarantee the shortest possible start-up time for the device (availability of the low level of VF expected at the outlet).

Le fonctionnement du dispositif de pompe de charges
DPC avec un circuit de régulation REG selon l'invention est représenté sur les figures 8 et 9. La figure 8 montre la réactivation régulière de la pompe pour maintenir les conditions d'arrêt. On voit que ces conditions d'arrêt correspondent bien au niveau haut de
VF. Au démarrage, le signal d'horloge CLKR est transmis sur la pompe PCN tant que le niveau V2 ne dépasse pas en négatif le seuil de référence Vs du circuit de comparaison COMPl. Quand le niveau de V2 dépasse ce seuil de référence Vs, la pompe est stoppée. Aux temps
T1, T3, T4 et T5, on peut voir la réactivation de la pompe (transmission du signal d'horloge CLKR) pour maintenir le niveau du signal V2 inférieur au seuil de référence Vs. En T2 et T6, on peut voir l'activation de la pompe sur commande externe (signal ON). Dans l'exemple représenté sur cette figure, le niveau haut du signal VF (pompe stoppée) est situé à -0.6 volt environ et le niveau bas, de service, est à -1,5 volts.The operation of the charge pump device
DPC with a REG regulation circuit according to the invention is shown in Figures 8 and 9. Figure 8 shows the regular reactivation of the pump to maintain the stop conditions. We see that these stopping conditions correspond well to the high level of
VF. At start-up, the clock signal CLKR is transmitted to the pump PCN as long as the level V2 does not exceed in negative the reference threshold Vs of the comparison circuit COMPl. When the level of V2 exceeds this reference threshold Vs, the pump is stopped. In times
T1, T3, T4 and T5, we can see the reactivation of the pump (transmission of the clock signal CLKR) to keep the level of signal V2 below the reference threshold Vs. In T2 and T6, we can see the activation pump on external control (ON signal). In the example shown in this figure, the high level of the signal VF (pump stopped) is located at approximately -0.6 volts and the low level, for service, is at -1.5 volts.

La figure 8 montre aussi le signal V(WO) avec le niveau que l'on peut commuter sur une rangée sélectionnée, WO dans l'exemple, au moyen des circuits BoostO et ComO de la figure 6, ainsi que la forme V(Wf) de ce signal, au bout de cette rangée (voir sur la figure 6, avec la représentation équivalente en résistance et capacité de la charge des cellules). On voit que l'utilisation d'un dispositif à pompe de charges négatives selon l'invention en combinaison avec le dispositif de commutation du décodeur est très performant.Figure 8 also shows the signal V (WO) with the level that can be switched to a selected row, WO in the example, using the BoostO and ComO circuits of Figure 6, as well as the form V (Wf ) of this signal, at the end of this row (see in Figure 6, with the equivalent representation in resistance and capacity of the cell load). It can be seen that the use of a negative charge pump device according to the invention in combination with the decoder switching device is very efficient.

La figure 9 montre, après une phase de démarrage, la fourniture régulière du niveau bas de service de la tension VF (-1.5 volts) à partir du niveau haut de repos qui est à -0.6 volt environ, maintenu par le circuit de régulation selon l'invention. FIG. 9 shows, after a start-up phase, the regular supply of the low level of service of the voltage VF (-1.5 volts) from the high level of rest which is at -0.6 volts, maintained by the regulation circuit according to the invention.

La figure 10 détaille un exemple de réalisation du circuit de comparaison COMP1 et du circuit logique
LREG1 dans ce premier mode de réalisation d'un circuit de régulation selon l'invention.FIG. 10 details an exemplary embodiment of the comparison circuit COMP1 and of the logic circuit
LREG1 in this first embodiment of a regulation circuit according to the invention.

Dans cet exemple, le circuit COMP1 comprend en entrée un étage de régulation en courant suivi d'un étage de conversion en tension, particulièrement adapté à la détection d'un seuil de référence Vs négatif. In this example, the circuit COMP1 comprises at input a current regulation stage followed by a voltage conversion stage, particularly suitable for the detection of a negative reference threshold Vs.

L'étage de régulation en courant comprend un transistor MOS P TP6 monté en générateur de courant en série avec un transistor TP5 monté en résistance. Le transistor TP6 a normalement sa grille connectée à la masse (zéro volt), pour être toujours passant (saturé). The current regulation stage comprises a MOS P transistor TP6 mounted as a current generator in series with a transistor TP5 mounted in resistance. The transistor TP6 normally has its gate connected to ground (zero volts), to be always on (saturated).

Dans l'exemple, il est commandé au travers d'un inverseur 10, par un signal de mise en veille, Sleep, actif à zéro volt, dont le but est de couper toutes les fonctions du circuit pour l'empêcher de fonctionner et de consommer. La source du transistor TP6 est reliée à
VDD et son drain est relié à la source du transistor
TP5. Le transistor TP5 a sa grille reliée à son drain (résistance) et sa grille reçoit en entrée le signal V2 de sortie de l'avant dernier étage de la pompe PCN.In the example, it is controlled through an inverter 10, by a standby signal, Sleep, active at zero volts, the purpose of which is to cut all the functions of the circuit to prevent it from operating and use. The source of transistor TP6 is connected to
VDD and its drain is connected to the source of the transistor
TP5. The transistor TP5 has its gate connected to its drain (resistance) and its gate receives the input signal V2 from the penultimate stage of the PCN pump.

Le noeud de connexion X entre les deux transistors
TP5 et TP6 est connecté à l'entrée de l'étage de conversion en tension. Cet étage de conversion comprend un inverseur 11 qui fournit en sortie, le signal de comparaison VK, dont le niveau est soit VDD soit zéro.The connection node X between the two transistors
TP5 and TP6 is connected to the input of the voltage conversion stage. This conversion stage comprises an inverter 11 which supplies at output the comparison signal VK, the level of which is either VDD or zero.

Le fonctionnement du comparateur est le suivant. Le signal V2 est appliqué sur une entrée basse impédance (drain du transistor TP5) du régulateur en courant formé par les transistors TP5 et TP6. Le transistor TP6 qui a sa grille normalement à zéro volt est saturé et fonctionne en générateur de courant. La valeur du courant dans l'étage de régulation va dépendre du transistor TP5 et du niveau de la tension V2 qui est appliquée sur son drain. Selon que le niveau de V2 est inférieur ou supérieur à un seuil de référence Vs, c'est à dire plus ou moins éloigné de zéro, on va avoir une variation de courant qui conduit au basculement de l'inverseur. Le seuil de référence est ajusté par le rapport des géométries W/L des transistors TP5 et TP6 et le seuil de l'inverseur. The operation of the comparator is as follows. The signal V2 is applied to a low impedance input (drain of the transistor TP5) of the current regulator formed by the transistors TP5 and TP6. The transistor TP6 which has its gate normally at zero volts is saturated and operates as a current generator. The value of the current in the regulation stage will depend on the transistor TP5 and on the level of the voltage V2 which is applied to its drain. Depending on whether the level of V2 is lower or higher than a reference threshold Vs, that is to say more or less distant from zero, there will be a variation in current which leads to the tilting of the inverter. The reference threshold is adjusted by the ratio of the geometries W / L of the transistors TP5 and TP6 and the threshold of the inverter.

Ce type de régulation permet d'optimiser la tension de sortie de la pompe en fonction de la valeur de Vdd, car le courant dans le transistor TP6 est fonction de
VDD.This type of regulation makes it possible to optimize the output voltage of the pump as a function of the value of Vdd, since the current in the transistor TP6 is a function of
VDD.

On a vu que l'on pouvait appliquer au circuit de comparaison un signal de mise en veille, Sleep. Pour assurer cette mise en veille, un transistor de type N
TN1 est prévu, pour forcer le noeud X à zéro quand la commande de mise en veille est active (Sleep à "O"). La grille du transistor TN1 est reliée à la grille du transistor TP6 et son drain est relié au drain du transistor TP6, sa source étant à la masse.We have seen that a sleep signal, Sleep, can be applied to the comparison circuit. To ensure this standby, an N-type transistor
TN1 is provided, to force node X to zero when the standby command is active (Sleep at "O"). The gate of transistor TN1 is connected to the gate of transistor TP6 and its drain is connected to the drain of transistor TP6, its source being grounded.

Pour améliorer la stabilité du circuit de comparaison en cas de coupure du dispositif de pompe, on peut prévoir un rebouclage par un transistor MOS P
TP11 entre la sortie et l'entrée de l'inverseur 11.To improve the stability of the comparison circuit in the event of a cut in the pump device, provision may be made for loopback by a MOS P transistor
TP11 between the output and the input of the inverter 11.

Mais on a pu vérifier en pratique, que cela n'était pas utile, car quand on coupe la pompe, le potentiel V2 a tendance à devenir plus négatif, donnant un état stable en sortie.But we could verify in practice that this was not useful, because when we cut the pump, the potential V2 tends to become more negative, giving a stable state at the output.

En pratique, quand le niveau de V2 devient plus négatif, inférieur, au seuil de référence Vs (niveau bas de V2), le noeud X est tiré à zéro (Tp5 passe plus de courant) et VK passe à VDD, ce qui a pour effet de stopper la pompe. Si V2 devient moins négatif, le noeud
X remonte à VDD (TP5 moins passant) VK passe à zéro ce qui a pour effet de redéclencher la pompe. In practice, when the level of V2 becomes more negative, lower, at the reference threshold Vs (low level of V2), the node X is pulled to zero (Tp5 passes more current) and VK passes to VDD, which has for effect of stopping the pump. If V2 becomes less negative, the node
X goes back to VDD (TP5 minus passing) VK goes to zero which has the effect of re-triggering the pump.

Si la commande de mise en veille (Sleep) est activée, le générateur de courant TP6 est bloqué et le transistor TN1 force le noeud X à zéro. Le signal de comparaison VK est ainsi forcé à VDD, ce qui fait stopper la pompe, tant que la commande de mise en veille, Sleep, est active. If the Sleep command is activated, the current generator TP6 is blocked and the transistor TN1 forces the node X to zero. The comparison signal VK is thus forced to VDD, which causes the pump to stop, as long as the standby command, Sleep, is active.

Le circuit logique de régulation LREG1 reçoit donc le signal d'horloge CLKIN, ainsi que le signal de sortie
VK du circuit de comparaison et le signal de commande externe ON. On a vu que la fonction du circuit logique est de forcer l'activation de la pompe quand le signal
ON est activé : il s'agit de fournir le signal négatif
VF vers une application (ici, vers les circuits de commutation ComO,... Comm, sur une rangée de la mémoire représentés à la figure 6), cette fonction étant prioritaire, donc indépendante de l'état du signal de comparaison VK. Quand le signal ON n'est pas activé (niveau de repos VDD dans l'exemple), le circuit logique doit couper l'horloge de la pompe ou la valider selon le niveau du signal de comparaison VK.The regulation logic circuit LREG1 therefore receives the clock signal CLKIN, as well as the output signal
VK of the comparison circuit and the external control signal ON. We have seen that the function of the logic circuit is to force the activation of the pump when the signal
ON is activated: this is to provide the negative signal
VF to an application (here, to the switching circuits ComO, ... Comm, on a row of the memory shown in FIG. 6), this function having priority, therefore independent of the state of the comparison signal VK. When the ON signal is not activated (idle level VDD in the example), the logic circuit must interrupt the pump clock or validate it according to the level of the comparison signal VK.

Cette fonction du circuit logique LREG1 peut être réalisée de différentes manières, dont un exemple est représenté sur la figure 10. Dans cet exemple, le signal CLKIN est appliqué en entrée d'un inverseur CMOS à transistor P TP12 et transistor N TN12, dont la sortie fournit un signal d'horloge inverse CLKR, qui est le signal d'horloge appliqué à la pompe de charges PCN. This function of the logic circuit LREG1 can be achieved in different ways, an example of which is shown in FIG. 10. In this example, the signal CLKIN is applied at the input of a CMOS inverter with transistor P TP12 and transistor N TN12, whose output provides a CLKR reverse clock signal, which is the clock signal applied to the PCN charge pump.

La source du transistor TN12 est à la masse, tandis que la source du transistor TP12 est connectée au drain d'un premier transistor P TP13 et d'un deuxième transistor P TP14, dont les sources sont à VDD. Le premier transistor TP8 a sa grille commandée par le signal VK. Le deuxième transistor TP14 a sa grille commandée par le signal ON. The source of transistor TN12 is grounded, while the source of transistor TP12 is connected to the drain of a first P transistor TP13 and a second P transistor TP14, the sources of which are at VDD. The first transistor TP8 has its gate controlled by the signal VK. The second transistor TP14 has its gate controlled by the ON signal.

La sortie de l'inverseur (TP12, TN12) est connectée à un ensemble série de deux transistors N, TN13 et TN14. Le transistor TN14 est connecté entre la sortie de cet inverseur et le drain du transistor TN13 dont la source est à la masse. La grille du transistor TN14 est commandée par le signal ON, tandis que la grille du transistor TN13 est commandée par le signal VK. The output of the inverter (TP12, TN12) is connected to a series of two N transistors, TN13 and TN14. The TN14 transistor is connected between the output of this inverter and the drain of the TN13 transistor whose source is grounded. The gate of the transistor TN14 is controlled by the signal ON, while the gate of the transistor TN13 is controlled by the signal VK.

On voit donc que si le signal ON n'est pas actif, (ON=VDD, TP14 bloqué et TN14 passant), c'est le niveau du signal de comparaison VK qui détermine si on transmet l'inverse du signal CLKIN (VK=O, TP13 passant et TN13 bloqué) ou si on force la sortie CLKR de l'inverseur à zéro (VK=VDD, TP13 bloqué et TN13 passant). Dès que le signal de commande externe ON passe à zéro, c'est lui qui domine et impose la transmission (inverse) du signal d'horloge (TP14 passant, TN14 bloqué). We therefore see that if the ON signal is not active (ON = VDD, TP14 blocked and TN14 passing), it is the level of the comparison signal VK which determines whether the inverse of the signal CLKIN is transmitted (VK = O, TP13 passing and TN13 blocked) or if the CLKR output of the inverter is forced to zero (VK = VDD, TP13 blocked and TN13 passing). As soon as the external control signal ON goes to zero, it is it which dominates and imposes the transmission (reverse) of the clock signal (TP14 passing, TN14 blocked).

Ainsi, le signal ON valide la transmission du signal d'horloge CLKIN et le niveau le plus négatif (VFb) de VF est fourni rapidement. Thus, the ON signal validates the transmission of the clock signal CLKIN and the most negative level (VFb) of VF is supplied quickly.

La figure 11 montre le dispositif à pompe de charge avec un circuit de régulation dans une variante de réalisation de l'invention, particulièrement applicable (mais pas exclusivement) au cas où le circuit de pompe de charges PCN ne comporte que le seul étage de la figure 1. En effet, dans ce cas il n'y a pas d'avantdernier étage pour fournir le signal V2 utilisé pour détecter les conditions d'arrêt de la pompe. Il faut donc utiliser le seul signal disponible en sortie, à savoir le signal VF lui-même. FIG. 11 shows the charge pump device with a regulation circuit in an alternative embodiment of the invention, particularly applicable (but not exclusively) in the case where the PCN charge pump circuit comprises only the single stage of the figure 1. In fact, in this case there is no penultimate stage to supply the signal V2 used to detect the pump stop conditions. It is therefore necessary to use the only signal available at the output, namely the VF signal itself.

Dans ce cas, la détection des conditions d'arrêt est en fait peu différente. La consommation minimale est toujours obtenue sur le niveau haut du signal VF. In this case, the detection of the stopping conditions is in fact little different. The minimum consumption is always obtained on the high level of the signal VF.

Il faut aussi pouvoir fournir ensuite rapidement le niveau bas attendu du signal VF, sur commande externe
ON. Il faut donc analyser si la tension VF est suffisamment basse, inférieure à un seuil de référence
Vs, mais aussi ne prendre en compte la détection que dans la phase de fonctionnement de la pompe où le signal VF est à son niveau haut. Pour ces raisons, le circuit de comparaison comprend un étage d'échantillonnage de la sortie de l'étage de détection du seuil de référence Vs.It is also necessary to be able to quickly supply the expected low level of the signal VF, on external command.
WE. It is therefore necessary to analyze whether the voltage VF is sufficiently low, below a reference threshold
Vs, but also only take detection into account in the pump operating phase where the signal VF is at its high level. For these reasons, the comparison circuit comprises a stage for sampling the output of the stage for detecting the reference threshold Vs.

En outre, si on prend l'exemple d'un circuit de pompe à un seul étage, avec lequel on obtient un signal
VF correspondant au signal V1 représenté sur la figure 3, avec un niveau haut de +200 millivolts environ et un niveau bas de -0.6 volt, on voit que le niveau haut du signal VF correspondant aux conditions d'arrêt est un niveau positif. Le seuil de référence dans ce cas est positif, par exemple de l'ordre de 195 millivolts. Or, si on démarre la pompe, et que l'on passe d'abord au niveau haut positif, les conditions d'arrêt seront détectées et la pompe arrêtée. Elle restera dans ce cas définitivement arrêtée. En effet, comme le signal VF n'est pas passé à un niveau négatif avant la détection, le condensateur (calo, figure 1) n'a jamais été chargé.In addition, if we take the example of a single-stage pump circuit, with which we obtain a signal
VF corresponding to the signal V1 represented in FIG. 3, with a high level of approximately +200 millivolts and a low level of -0.6 volts, it can be seen that the high level of the signal VF corresponding to the stopping conditions is a positive level. The reference threshold in this case is positive, for example of the order of 195 millivolts. However, if the pump is started, and first goes to the high positive level, the stop conditions will be detected and the pump stopped. In this case, it will remain definitively stopped. Indeed, as the signal VF did not go to a negative level before detection, the capacitor (calo, figure 1) was never charged.

Aussi, le circuit de comparaison de ce deuxième mode de réalisation comprend en outre un circuit de démarrage, dont le but est d'invalider la détection tant que le signal VF n'est pas passé à un niveau négatif. Dès qu'il est passé à un niveau négatif, le circuit de démarrage valide la détection.Also, the comparison circuit of this second embodiment further comprises a starting circuit, the purpose of which is to invalidate the detection as long as the signal VF has not passed to a negative level. As soon as it has gone to a negative level, the starting circuit validates the detection.

Le circuit de régulation comprend ainsi un circuit logique LREG2 et un circuit de comparaison COMP2. The regulation circuit thus comprises a logic circuit LREG2 and a comparison circuit COMP2.

Le circuit logique LREG2 reçoit en entrée le signal de commande externe ON, le signal d'horloge CLKIN, le signal de comparaison VK et le signal de mise en veille
Sleep. Il délivre en sortie le signal d'horloge CLKR vers la pompe de charges négatives PCN et un signal d'horloge d'échantillonnage, CLKEcH, vers le circuit de comparaison COMP2.The logic circuit LREG2 receives as input the external control signal ON, the clock signal CLKIN, the comparison signal VK and the standby signal
Sleep. It outputs the clock signal CLKR to the negative charge pump PCN and a sampling clock signal, CLKEcH, to the comparison circuit COMP2.

Le circuit de comparaison COMP2 reçoit en entrée le signal d'horloge d'échantillonnage CLKEcH, le signal de mise en veille Sleep et le signal VF de sortie du dernier étage de la pompe de charges négatives PCN. Il délivre en sortie le signal de comparaison VK. The comparison circuit COMP2 receives as input the sampling clock signal CLKEcH, the sleep standby signal and the output signal VF of the last stage of the negative charge pump PCN. It outputs the comparison signal VK.

La figure 12 est un schéma détaillé du circuit logique LREG2. Il comprend un premier étage El qui fournit en sortie le signal d'horloge d'échantillonnage
CLKEcH à partir du signal d'horloge d'entrée CLKIN et du signal de mise en veille Sleep. La fonction de cet étage est de transmettre sur la sortie CLKEcH l'inverse du signal d'horloge d'entrée quand le signal de mise en veille Sleep n'est pas activé, et de forcer la sortie
CLKEcH à VDD dans l'exemple, quand le signal de mise en veille Sleep est activé. Pour cela, l'étage d'entrée El comprend dans l'exemple un inverseur CMOS formé d'un transistor P TP15 et d'un transistor N TN15, dont l'entrée reçoit le signal d'horloge d'entrée CLKIN et dont la sortie fournit le signal d'horloge d'échantillonnage CLKEcH. L'étage El comprend en outre un transistor P TP16 et un transistor N TN16, recevant chacun sur leur grille, le signal de mise en veille
Sleep. Le transistor TP16 est connecté entre VDD et la sortie de l'inverseur formé par les transistors TP15 et
TN15 et le transistor TN16 est connecté entre le drain du transistor TN15 et la masse GND. Ainsi, quand la mise en veille est activée (Sleep à zéro), le transistor TP16 devient passant, et le transistor TN16 devient bloqué, forçant la sortie CLKEcH de l'inverseur à VDD. Figure 12 is a detailed diagram of the LREG2 logic circuit. It includes a first stage E1 which supplies the sampling clock signal as an output.
CLKEcH from the CLKIN input clock signal and the Sleep standby signal. The function of this stage is to transmit to the CLKEcH output the inverse of the input clock signal when the Sleep standby signal is not activated, and to force the output
CLKEcH to VDD in the example, when the Sleep standby signal is activated. For this, the input stage El comprises in the example a CMOS inverter formed by a transistor P TP15 and an N transistor TN15, the input of which receives the input clock signal CLKIN and the output provides the CLKEcH sampling clock signal. The stage El further comprises a transistor P TP16 and an N transistor TN16, each receiving on their gate, the standby signal
Sleep. The transistor TP16 is connected between VDD and the output of the inverter formed by the transistors TP15 and
TN15 and the transistor TN16 is connected between the drain of the transistor TN15 and the GND ground. Thus, when the standby is activated (Sleep at zero), the transistor TP16 becomes conducting, and the transistor TN16 becomes blocked, forcing the CLKEcH output of the inverter to VDD.

Dans le cas contraire, la sortie CLKEcH est égale à l'inverse du signal d'horloge d'entrée CLKIN.Otherwise, the CLKEcH output is equal to the inverse of the CLKIN input clock signal.

Le circuit logique de régulation comprend un deuxième étage E2 pour fournir en sortie le signal d'horloge CLKR appliqué à la pompe PCN, à partir du signal d'horloge d'échantillonnage CLKEcH, du signal de commande externe ON et du signal de comparaison VK. The regulation logic circuit comprises a second stage E2 for outputting the clock signal CLKR applied to the pump PCN, from the sampling clock signal CLKEcH, the external control signal ON and the comparison signal VK .

On retrouve ici la même fonction que celle du circuit logique de régulation de la figure 10. Here we find the same function as that of the logic control circuit in Figure 10.

Il s'agit, quand le signal de commande externe ON est activé (à 1 dans l'exemple) et quelque soit l'état du signal de comparaison VK (O ou 1) de transmettre sur le signal d'horloge CLKR, l'inverse du signal d'horloge d'échantillonnage CLKEcH. Et, quand le signal de commande externe ON est inactif (à 0 dans l'exemple), il s'agit de transmettre sur le signal d'horloge CLKR l'inverse du signal d'horloge CLKEcH, Si la pompe n'est pas dans les conditions optimales (VK à 1) ou de forcer le signal CLKR à 0 pour arrêter la pompe, quand celle-ci est dans les conditions optimales (VK à 0). Pour cela, l'étage E2 comprend dans l'exemple un inverseur CMOS avec un transistor P TP17 et un transistor N TN17, dont l'entrée reçoit le signal CLKECH et dont la sortie fournit le signal CLKR. When the external control signal ON is activated (at 1 in the example) and whatever the state of the comparison signal VK (O or 1), it transmits on the clock signal CLKR, the inverse of the CLKEcH sampling clock signal. And, when the external control signal ON is inactive (at 0 in the example), this involves transmitting on the clock signal CLKR the inverse of the clock signal CLKEcH, if the pump is not in optimal conditions (VK to 1) or to force the CLKR signal to 0 to stop the pump, when the latter is in optimal conditions (VK to 0). For this, the stage E2 comprises in the example a CMOS inverter with a transistor P TP17 and an N transistor TN17, the input of which receives the signal CLKECH and the output of which supplies the signal CLKR.

Un transistor TP18 et un transistor TPl9 sont montés en série entre VDD et la sortie de l'inverseur (TP14, TN14), la source du transistor TP18 étant reliée à VDD et le drain du transistor TP19 étant relié à la sortie de l'inverseur. A transistor TP18 and a transistor TPl9 are connected in series between VDD and the output of the inverter (TP14, TN14), the source of the transistor TP18 being connected to VDD and the drain of the transistor TP19 being connected to the output of the inverter .

Un transistor TN18 et un transistor TN19 sont montés chacun en parallèle entre la source du transistor TN17 et la masse. Les deux transistors TN18 et TP18 ont leur grille commandée par le signal de commande externe ON. Les deux transistors TN19 et TP19 ont leur grille commandée par le signal de comparaison
VK. Quand le signal ON est activé, quelque soit le niveau du signal de comparaison VK, le signal CLKEcH est transmis (en inverse en sortie). Quand le signal ON est inactif, (à 1), il faut que le signal de comparaison VK de comparaison soit à VDD pour permettre cette transmission. Si le signal de comparaison VK est à zéro, la sortie CLKR est forcée à VDD par le transistor TP19, le transistor TNl9 étant bloqué, empêchant l'inverseur de fonctionner.A transistor TN18 and a transistor TN19 are each connected in parallel between the source of the transistor TN17 and the ground. The two transistors TN18 and TP18 have their gate controlled by the external control signal ON. The two transistors TN19 and TP19 have their gate controlled by the comparison signal
VK. When the ON signal is activated, whatever the level of the VK comparison signal, the CLKEcH signal is transmitted (in reverse at output). When the ON signal is inactive (at 1), the comparison signal VK of comparison must be at VDD to allow this transmission. If the comparison signal VK is at zero, the output CLKR is forced to VDD by the transistor TP19, the transistor TNl9 being blocked, preventing the inverter from operating.

La figure 13 est un schéma détaillé d'un circuit de comparaison selon le deuxième mode de régulation selon l'invention. Dans ce deuxième mode de régulation selon l'invention, on a vu il s'agit de détecter si l'on a atteint les conditions d'arrêt de la pompe, en surveillant le niveau du signal VF de sortie de la pompe. La figure 13 montre les signaux CLKr, CLKEcH, et
VF. On a vu que les conditions d'arrêt correspondent au niveau haut VFh du signal de sortie VF. On a vu plus haut que le circuit de comparaison comprenait deux étages dans ce cas : un étage de détection DET, pour détecter si le niveau du signal VF est inférieur à un seuil de référence Vs et un permettant de ne valider la détection qu'une fois que le signal VF était passé en négatif.FIG. 13 is a detailed diagram of a comparison circuit according to the second mode of regulation according to the invention. In this second regulation mode according to the invention, we have seen it is a question of detecting whether the stop conditions of the pump have been reached, by monitoring the level of the signal VF output from the pump. Figure 13 shows the signals CLKr, CLKEcH, and
VF. We have seen that the stopping conditions correspond to the high level VFh of the output signal VF. We have seen above that the comparison circuit included two stages in this case: a detection stage DET, for detecting whether the level of the signal VF is less than a reference threshold Vs and one making it possible to validate the detection only once the VF signal went negative.

Le circuit de comparaison détaillé à la figure 13 montre un exemple de réalisation de ces différents circuits. The comparison circuit detailed in FIG. 13 shows an exemplary embodiment of these different circuits.

Le circuit de détection DET comprend typiquement deux inverseurs I1 et I2, dont les rapports de géométrie W/L sont déterminés de façon à obtenir le seuil de référence VS positif à détecter. Il reçoit en entrée le signal VF et fournit en sortie un signal de détection Sdet. Quand le niveau du signal VF est inférieur au seuil de référence Vs ce qui correspond aux conditions d'arrêt à détecter (niveau haut de VF), la sortie Sdet passe à son niveau actif, 1 (VDD) dans l'exemple. Ce signal de détection est appliqué à un circuit d'échantillonnage, CR, réalisé dans l'exemple par une cellule de registre de type latch. Cette cellule est commandée par le signal d'horloge d'échantillonnage CLKEcH. Le passage de CLKEcH de l'état 0 à l'état 1, qui correspond à la phase de fonctionnement de la pompe dans laquelle le signal VF passe à son niveau haut, fait mémoriser l'état du signal Sdet à ce moment et transmettre en sortie Vdet l'inverse de cet état. La cellule de registre comprend typiquement une première porte de transfert TF1 en entrée, suivi de deux inverseurs I3 et I4 rebouclés par une deuxième porte de transfert TF2, les deux portes étant commandées en opposition de phase par le signal
CLKEcH et son inverse /CLKEcH fourni par un inverseur
I5.The detection circuit DET typically comprises two inverters I1 and I2, whose geometry ratios W / L are determined so as to obtain the positive reference threshold VS to be detected. It receives the signal VF as input and provides an output signal Sdet at output. When the level of the signal VF is lower than the reference threshold Vs which corresponds to the stopping conditions to be detected (high level of VF), the output Sdet goes to its active level, 1 (VDD) in the example. This detection signal is applied to a sampling circuit, CR, produced in the example by a latch type register cell. This cell is controlled by the sampling clock signal CLKEcH. The passage of CLKEcH from state 0 to state 1, which corresponds to the operating phase of the pump in which the signal VF goes to its high level, causes the state of the signal Sdet to be memorized at this time and to transmit in Vdet output the reverse of this state. The register cell typically includes a first transfer gate TF1 at the input, followed by two inverters I3 and I4 looped back by a second transfer gate TF2, the two doors being controlled in phase opposition by the signal.
CLKEcH and its inverse / CLKEcH supplied by an inverter
I5.

On a vu que dans le cas d'un seuil de référence positif, il fallait associer à l'étage de détection un étage de démarrage VAL, dont la sortie SVAL sert à permettre ou non le transfert (en inverse) du signal
Vdet sur la sortie de comparaison VK dans un étage de sortie ES.We have seen that in the case of a positive reference threshold, it was necessary to associate with the detection stage a start stage VAL, whose output SVAL is used to allow or not the transfer (in reverse) of the signal
Vdet on the VK comparison output in an ES output stage.

L'étage de démarrage VAL comprend dans l'exemple deux transistors P en série entre VDD et la masse GND,
TP20 et TP21. La source du transistor TP20 est à VDD et le drain du transistor TP21 est à la masse. La grille du transistor TP21 est commandée par le signal VF. Le point de connexion 22 entre les deux transistors est appliqué à l'entrée d'un inverseur I6 dont la sortie fournit le signal de validation SVAL. Cette sortie SVAL est rebouclée sur l'entrée de l'inverseur 16 par un transistor N TN13, commandé sur sa grille par le signal
SVAL, de manière à maintenir l'entrée de l'inverseur à zéro quand le signal de sortie est passé à 1.The start-up stage VAL comprises in the example two transistors P in series between VDD and the ground GND,
TP20 and TP21. The source of transistor TP20 is at VDD and the drain of transistor TP21 is grounded. The gate of transistor TP21 is controlled by the signal VF. The connection point 22 between the two transistors is applied to the input of an inverter I6 whose output provides the validation signal SVAL. This SVAL output is looped back to the input of the inverter 16 by an N transistor TN13, controlled on its gate by the signal
SVAL, so as to keep the input of the inverter at zero when the output signal has passed to 1.

Le fonctionnement de cet étage de démarrage est le suivant : le transistor TP20 est normalement toujours passant. Tant que le signal VF est positif ou nul ou n'est pas assez négatif, le transistor TP21 ne conduit pas (VF > O) ou si peu que le potentiel du point milieu est imposé par le transistor TP20 à VDD. La sortie SVAL est dans ce cas à zéro, ce qui invalide la détection dans l'étage de sortie. The operation of this starting stage is as follows: the transistor TP20 is normally always on. As long as the signal VF is positive or zero or is not negative enough, the transistor TP21 does not conduct (VF> O) or so little that the potential of the midpoint is imposed by the transistor TP20 at VDD. The SVAL output is in this case at zero, which invalidates the detection in the output stage.

Dès que le signal VF devient suffisamment négatif, le transistor TP21 va tirer plus de courant et tirer le noeud 22 vers la masse. La sortie de l'inverseur bascule à 1. Cet état est conforté par la mise en conduction du transistor TN13 qui maintient alors l'entrée de l'inverseur à zéro. L'évolution ultérieure du signal VF n'a plus d'importance. Le signal SVAL est définitivement à 1. As soon as the signal VF becomes sufficiently negative, the transistor TP21 will draw more current and draw the node 22 to ground. The output of the inverter switches to 1. This state is reinforced by the conduction of the transistor TN13 which then keeps the input of the inverter at zero. The further development of the VF signal no longer matters. The SVAL signal is definitely at 1.

L'étage de sortie ES qui permet d'invalider ou de valider la détection comprend un inverseur CMOS formé d'un transistor P TP23 et d'un transistor N TN23, qui reçoit en entrée le signal Vdet et fournit en sortie, le signal de comparaison VK. Le transistor TP23 a sa source connectée à VDD, tandis que la source du transistor TN23 est relié à la masse GND par un transistor N TN24. Un transistor TP24 est en outre connecté entre VDD et la sortie VK de l'inverseur. Les deux transistors TP24 et TN24 sont commandés par le signal de validation SVAL. Ainsi, tant que le signal
SVAL est à zéro, la sortie VK est forcée à 1. Dès que le signal SVAL passe à 1, l'inverseur fonctionne normalement. Le résultat de la détection échantillonnée
Vdet est transmis (en inverse) sur VK.The output stage ES which enables the detection to be validated or validated comprises a CMOS inverter formed by a P transistor TP23 and an N transistor TN23, which receives the signal Vdet as input and supplies the signal of output VK comparison. The transistor TP23 has its source connected to VDD, while the source of the transistor TN23 is connected to the ground GND by an N transistor TN24. A transistor TP24 is also connected between VDD and the output VK of the inverter. The two transistors TP24 and TN24 are controlled by the validation signal SVAL. So as long as the signal
SVAL is at zero, the VK output is forced to 1. As soon as the SVAL signal goes to 1, the inverter operates normally. The result of the sampled detection
Vdet is transmitted (in reverse) on VK.

On a dit que le deuxième mode de réalisation du circuit de régulation selon l'invention basé sur la détection du niveau du signal VF lui-même était applicable à toutes les pompes de charges négatives, comprenant un ou plusieurs étages. Dans le cas où la pompe comprend plusieurs étages, par exemple 2 ou 3, le niveau haut du signal VF sera dans ce cas très probablement négatif. Alors l'étage de détection DET sera adapté à la détection d'un seuil négatif. On pourra par exemple utiliser le circuit COMP1 de détection basse impédance de la figure 10. Il n'y aura pas besoin d'un étage de démarrage VAL. L'étage de sortie sera adapté aux circuits et aux niveaux logiques des signaux obtenus. On notera que l'homme du métier saura utiliser d'autres circuits de detection pour mettre en oeuvre l'invention, et que l'invention ne se limite pas aux circuits décrits. It has been said that the second embodiment of the regulation circuit according to the invention based on the detection of the level of the signal VF itself is applicable to all the negative charge pumps, comprising one or more stages. In the case where the pump comprises several stages, for example 2 or 3, the high level of the signal VF will in this case be very probably negative. Then the DET detection stage will be adapted to the detection of a negative threshold. We could for example use the circuit COMP1 of low impedance detection of FIG. 10. There will be no need for a starting stage VAL. The output stage will be adapted to the circuits and the logic levels of the signals obtained. Note that those skilled in the art will be able to use other detection circuits to implement the invention, and that the invention is not limited to the circuits described.

Pour empêcher la consommation du circuit de comparaison COMP2, dans la réalisation de la figure 13 il suffit de placer une commande de mise en veille,
Sleep, sur la grille du transistor TP20, via un inverseur I7. Ainsi, il n'y a pas de consommation dans cette branche et l'étage de sortie est bloqué. Dans le cas où on utilise un détecteur pour un seuil de référence négatif, on peut utiliser le circuit COMP1 avec la commande de mise en veille décrite en relation avec la figure 10.To prevent consumption of the comparison circuit COMP2, in the embodiment of FIG. 13, it suffices to place a standby command,
Sleep, on the gate of transistor TP20, via an inverter I7. Thus, there is no consumption in this branch and the output stage is blocked. In the case where a detector is used for a negative reference threshold, the circuit COMP1 can be used with the standby command described in relation to FIG. 10.

L'invention qui vient d'être décrite permet d'offrir un dispositif à pompe de charges négatives très performant, capable, grâce à la structure de pompe de l'invention de fournir un niveau négatif stable de quelques centaines de millivolts à quelques volts à partir d'une faible tension d'alimentation. En combinant un dispositif à pompe de charges négatives selon l'invention à un circuit de régulation selon l'invention, on obtient un niveau bas négatif de sortie garanti, une consommation optimisée et un temps de réponse performant. Le circuit de régulation selon l'invention peut être utilisé avec n'importe quelle pompe de charges négatives de l'état de la technique. The invention which has just been described makes it possible to offer a very efficient negative charge pump device, capable, thanks to the pump structure of the invention, of providing a stable negative level of a few hundred millivolts to a few volts at from a low supply voltage. By combining a negative charge pump device according to the invention with a regulation circuit according to the invention, a guaranteed low negative output level is obtained, an optimized consumption and an efficient response time. The regulation circuit according to the invention can be used with any prior art negative charge pump.

Il faut seulement adapter le seuil de référence (ou de régulation) à détecter en fonction des caractéristiques du signal de sortie VF ou du signal V2 de l'avant dernier étage de la pompe utilisée et en fonction de l'application concernée. Selon que le seuil à détecter est positif ou négatif, on pourra par exemple utiliser l'un ou l'autre des circuits de comparaison décrits dans la présente invention, ou tout autre circuit de détection que l'homme du métier a à sa connaissance.It is only necessary to adapt the reference (or regulation) threshold to be detected as a function of the characteristics of the output signal VF or of the signal V2 of the penultimate stage of the pump used and according to the application concerned. Depending on whether the threshold to be detected is positive or negative, it is possible, for example, to use one or other of the comparison circuits described in the present invention, or any other detection circuit that a person skilled in the art has to his knowledge.

D'une manière générale, la présente invention n'est pas limitée aux exemples de réalisation décrits. L'homme du métier saura utiliser ou adapter d'autres circuits pour la mise en oeuvre de la présente invention. In general, the present invention is not limited to the embodiments described. Those skilled in the art will know how to use or adapt other circuits for the implementation of the present invention.

Claims

1. Regulation circuit (REG) of a negative charge pump circuit (PCN) whose output voltage (VF) oscillates between a more negative low level (VFb) and a less negative high level (VFh), says it regulation circuit comprising means (COMP) for detecting pump stop conditions corresponding to a minimum consumption of the pump circuit and allowing, from these stop conditions, a rapid supply of the low level of said voltage output (VF), and a logic circuit (LREG) to stop the pump as long as these said stop conditions are detected.

2. Control circuit according to claim 1, applied to a negative charge pump circuit (PCN) comprising at least two stages, characterized in that the detection means comprise a comparison circuit (COMP1) with a detection stage d '' a reference threshold (Vs) receiving as input the output signal (V2) of the penultimate stage, said comparison circuit outputting a comparison signal (VK) whose active level indicates that said output signal (V2) is below the reference threshold (Vs).

3. regulation circuit according to claim 1 for a negative charge pump circuit (PCN) comprising one or more stages, characterized in that the detection means comprise a comparison circuit (COMP2) with a stage for detecting a reference threshold (Vs) receiving as input the output signal (VF) from the pump circuit and outputting a detection signal (Sdet) whose active level indicates that said output signal (VF) is less than said threshold reference (Vs), this detection output (Sdet) can be applied at the input of a sampling stage (CR) to take detection into account only in an operating phase of the pump circuit in which the signal output (VF) of the circuit is at its high level (VFh), said sampling stage delivering as output a sampled detection signal (Vdet).

4. Regulation circuit according to claim 3 characterized in that, in a pump circuit (PCN) for which the high level (VFh) of the output voltage (VF) is positive, the comparison circuit (COMP2) comprises in in addition to a starting stage receiving as input the output voltage (VF) of the pump circuit (PCN) and delivering as output a validation signal (SVAL) to prevent the transmission of the sampled detection signal (Vdet) to the logic circuit ( LREG2) as long as the output voltage (VF) has not passed a negative level.

5. Regulation circuit according to any one of the preceding claims, characterized in that the regulation logic circuit (LREG1, LREG2) receives as input the comparison signal (VK), as well as a clock signal (CLKIN) device input (DPC) and an external control signal (ON) and outputs the clock signal (CLKR) of the pump circuit, the input clock signal (CLKIN) of the device (DPC) being transmitted on the output clock signal (CLKR), each time the external control signal (ON) is activated, to allow the supply of the low level of the output voltage (VF) to an application and the transmission of said input clock signal (CLKIN) on the clock signal (CLKR) of the pump circuit being a function of whether or not the stop conditions are detected when the external control signal (ON) is not activated .

6. Regulation circuit according to claim 5, characterized in that a standby command (Sleep) is further applied to the logic circuit and the comparison circuit, to force the comparison signal and the clock signal of the pump circuit to a determined state to prevent the pump circuit and the comparison circuit from consuming.