FR2759797A1

FR2759797A1 - Serial link initialisation method

Info

Publication number: FR2759797A1
Application number: FR9701945A
Authority: FR
Inventors: Jean Francois Autechaud; Christophe Dionet
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1997-02-19
Filing date: 1997-02-19
Publication date: 1998-08-21

Abstract

The method uses an input-output port between a parallel bus and a serial link. The port uses two clocks of different frequency, a first being of high frequency for the serial link called the transmission clock (CKT/CKR), and a second of lower frequency for the signals arriving from the parallel bus called the system clock (CKS). The method involves a first step of re-initialisation of the port with isolation of the reception clock; a second step of the re-initialisation of the transmission clock logic (CKT); and a third and final step of returning to zero the serial link between the two ports. Re-initialisation includes a stage in which the microprocessor associated with the port to be re-initialised transmits a series of neutral messages which allows a reception delay line to extract a reception clock signal (CKR) then transmit a calibration signal (CAL) indicating that the reception clock is calibrated.

Description

PROCEDE D'INITIALISATION D'UNE LIAISON SERIE ENTRE DEUX
CIRCUITS INTEGRES COMPORTANT UN PORT PARALLELE SERIE ET
DISPOSITIF DE MISE EN OEUVRE DU PROCEDE
La présente invention concerne un procédé d'initialisation d'une liaison série entre deux circuits intégrés comportant un port parallèle série et série parallèle, le dispositif permettant la mise en oeuvre du procédé.METHOD FOR INITIALIZING A SERIAL LINK BETWEEN TWO
INTEGRATED CIRCUITS COMPRISING A SERIAL PARALLEL PORT AND
DEVICE FOR IMPLEMENTING THE PROCESS
The present invention relates to a method for initializing a serial link between two integrated circuits comprising a parallel serial and parallel serial port, the device allowing the implementation of the method.

Ce premier but est atteint par le fait que le procédé d'initialisation d'une liaison série entre deux circuits intégrés comportant un port d'entréesortie entre un bus parallèle et une liaison série ; ledit port utilisant deux horloges de fréquences différentes, une première de haute fréquence pour la liaison série et appelée horloge de transmission et réception CKT/CKR, une deuxième de fréquence plus basse pour les signaux arrivant du bus parallèle du système (CKS), et caractérisé en ce qu'il comporte les étapes suivantes:
réinitialisation du port avec isolement de la logique d'horloge de réception;
réinitialisation de la logique d'horloge de transmission (CKT) (parallèle série)
remise à zéro du lien série entre les deux ports.This first object is achieved by the fact that the method for initializing a serial link between two integrated circuits comprising an output port between a parallel bus and a serial link; said port using two clocks of different frequencies, a first of high frequency for the serial link and called transmission and reception clock CKT / CKR, a second of lower frequency for the signals arriving from the parallel bus of the system (CKS), and characterized in that it comprises the following stages:
port reset with isolation of the receiving clock logic;
reset the transmission clock logic (CKT) (serial parallel)
reset the serial link between the two ports.

Selon une autre particularité, L'étape de réinitialisation du port comporte:
une étape dans laquelle le microprocesseur associé au port à réinitialiser envoie une succession de messages neutres qui permettent à une ligne à retard de réception (LLR) de se caler sur ces messages neutres et d'en extraire un signal d'horloge de réception (CKR), puis d'émettre un signal (CAL) indiquant que l'horloge de réception est calibrée.According to another particular feature, the port reset step includes:
a step in which the microprocessor associated with the port to be reset sends a succession of neutral messages which allow a reception delay line (LLR) to lock onto these neutral messages and to extract therefrom a reception clock signal (CKR) ), then send a signal (CAL) indicating that the reception clock is calibrated.

Selon une autre particularité, le microprocesseur associé au circuit intégré déconnecte le port parallèle en n'envoyant aucune donnée sur le bus parallèle qui le relie à ce port;
le circuit intégré désactive chacune de ses sorties série et envoie un signal à 0 volt mêlé éventuellement à du bruit,
le circuit intégré met son compteur de jetons à zéro pour éviter d'envoyer des messages et réinitialise tous ces pointeurs.According to another particularity, the microprocessor associated with the integrated circuit disconnects the parallel port by sending no data on the parallel bus which connects it to this port;
the integrated circuit deactivates each of its serial outputs and sends a 0 volt signal possibly mixed with noise,
the integrated circuit sets its token counter to zero to avoid sending messages and resets all these pointers.

Selon une autre particularité, chacune des étapes précédentes est reproduite sur chacun des ports de chacun des circuits reliés par la liaison série. According to another particular feature, each of the preceding steps is reproduced on each of the ports of each of the circuits connected by the serial link.

Selon une autre particularité, les étapes d'initialisation des ports se poursuivent par une étape d'initialisation de la communication série (MM). According to another particular feature, the steps for initializing the ports are followed by a step for initializing the serial communication (MM).

Selon une autre particularité, cette étape d'initialisation de la communication série comporte:
une étape d'établissement de la liaison maître I esclave;
une étape d'établissement de la liaison esclave / maître;
une étape de connexion du bus parallèle sur le port du circuit maître;
une étape de connexion du bus parallèle sur le port du circuit esclave.According to another particular feature, this step of initializing the serial communication comprises:
a step of establishing the master I slave link;
a step of establishing the slave / master link;
a step of connecting the parallel bus to the port of the master circuit;
a step of connecting the parallel bus to the port of the slave circuit.

Selon une autre particularité, L'étape de l'établissement de la liaison maître I esclave comporte:
une étape dans laquelle le processeur de la carte du circuit maître positionne une entrée (OE) du port à une valeur 1 et transmet un flot continu de caractères nuls;
une étape de calibration de l'horloge de réception (CKR) du port du circuit esclave; et
une étape d'émission d'une interruption vers le microprocesseur associé au circuit esclave
une étape de réinitialisation de la logique d'horloge de réception du circuit esclave et d'émission de deux messages fictifs dans les buffers de réception du port du circuit esclave;
une étape de positionnement d'une entrée (OE) du port du circuit esclave à la valeur 1 ; et
une étape de transmission de caractères nuls pendant une durée suffisante déterminée par un signal d'échantillonnage périodique du port esclave.According to another particular feature, the step of establishing the master I slave link comprises:
a step in which the processor of the master circuit card sets an input (OE) of the port to a value 1 and transmits a continuous stream of null characters;
a step of calibrating the reception clock (CKR) of the port of the slave circuit; and
a step of transmitting an interrupt to the microprocessor associated with the slave circuit
a step of resetting the clock logic for receiving the slave circuit and for sending two fictitious messages in the reception buffers of the port of the slave circuit;
a step of positioning an input (OE) of the port of the slave circuit to the value 1; and
a step of transmitting null characters for a sufficient duration determined by a periodic sampling signal from the slave port.

Selon une autre particularité, L'étape d'établissement de la liaison esclave / maître comporte:
une étape de calibrage de transmission du port du circuit maître et de positionnement du signal de calibration de ce port au niveau i ;
une étape d'envoi d'une interruption vers le microprocesseur associé à ce circuit maître;
une étape de réinitialisation de la logique d'horloge de réception du port de ce circuit maître et de chargement de deux messages fictifs dans les tampons de réception du circuit maître.According to another particular feature, the step of establishing the slave / master link comprises:
a step of calibrating the transmission of the port of the master circuit and positioning the calibration signal of this port at level i;
a step of sending an interrupt to the microprocessor associated with this master circuit;
a step of reinitializing the reception clock logic of the port of this master circuit and loading two fictitious messages into the reception buffers of the master circuit.

Selon une autre particularité, L'étape de connexion du bus parallèle sur le port comporte:
une étape au cours de laquelle le microprocesseur associé au circuit maître connecte son bus parallèle au port du circuit maître,
une étape de lecture des messages fictifs émis précédemment et d'envoi de deux jetons au port du circuit esclave;
une étape de réception des deux jetons par le circuit esclave, et
une étape d'émission par ce dernier d'une interruption à destination du microprocesseur associé
une étape de connexion des bus parallèle du microprocesseur associé au circuit esclave
une étape de lecture des messages fictifs ; et
une étape d'envoi de deux jetons au circuit maître.According to another particular feature, the step of connecting the parallel bus to the port comprises:
a step during which the microprocessor associated with the master circuit connects its parallel bus to the port of the master circuit,
a step of reading the fictitious messages previously transmitted and of sending two tokens to the port of the slave circuit;
a step of receiving the two tokens by the slave circuit, and
a step of transmission by the latter of an interruption to the associated microprocessor
a step of connecting the parallel buses of the microprocessor associated with the slave circuit
a step of reading the fictitious messages; and
a step of sending two tokens to the master circuit.

Selon une autre particularité, les jetons sont générés par une opération de lecture des messages fictifs stockés dans les tampons (RCBUF) du port maître respectivement esclave. According to another particular feature, the tokens are generated by an operation of reading the fictitious messages stored in the buffers (RCBUF) of the master port respectively the slave.

Selon une autre particularité, la détection d'une perte de calibration sur l'un ou l'autre des ports ou une commande de réinitialisation de la liaison déclenche la succession des étapes suivantes:
une étape d'isolation de la logique d'horloge de réception,
une étape de désactivation du signal OE entraînant pour le circuit ayant détecté la perte de calibration l'interruption des transmissions de données au circuit de réception éloigné,
une étape de détection de la perte de calibration par le port du circuit de réception éloigné; et
une étape de démarrage de la procédure d'isolement de la logique d'horloge de réception de ce circuit.According to another particular feature, the detection of a loss of calibration on one or other of the ports or a command to reset the link triggers the succession of the following steps:
a step of isolating the reception clock logic,
a step of deactivating the OE signal causing the circuit having detected the loss of calibration to interrupt the transmission of data to the remote reception circuit,
a step of detecting the loss of calibration by the port of the remote reception circuit; and
a step of starting the procedure for isolating the reception clock logic of this circuit.

Un autre but de l'invention est un dispositif permettant la mise en oeuvre du procédé. Another object of the invention is a device allowing the implementation of the method.

Ce deuxième but est atteint par le fait que le dispositif permettant la mise en oeuvre du procédé d'initialisation d'une liaison série entre deux circuits intégrés comportant un port d'entrée-sortie entre un bus parallèle et une liaison série ; ledit port utilisant deux horloges de fréquences différentes, une première, de fréquence plus élevée pour la liaison série et appelée horloge de transmission / réception, une deuxième, de fréquence plus basse pour les signaux arrivant du bus parallèle et appelée horloge système ou basse fréquence est caractérisé en ce qu'il comporte:
des moyens de réinitialisation du port avec isolement de la logique d'horloge de réception;
des moyens de réinitialisation de la logique d'horloge de transmission
des moyens de remise à zéro du lien série entre les deux ports.This second object is achieved by the fact that the device allowing the implementation of the initialization process of a serial link between two integrated circuits comprising an input-output port between a parallel bus and a serial link; said port using two clocks of different frequencies, a first, of higher frequency for the serial link and called transmission / reception clock, a second, of lower frequency for the signals arriving from the parallel bus and called system clock or low frequency is characterized in that it comprises:
means for resetting the port with isolation of the reception clock logic;
means for resetting the transmission clock logic
means for resetting the serial link between the two ports to zero.

Selon une autre particularité, le dispositif comporte des moyens permettant au microprocesseur associé au port à réinitialiser, d'envoyer une succession de messages neutres qui permettent à une ligne à retard de réception de se caler sur ces messages neutres et d'en extraire un signal d'horloge de réception, puis d'émettre un signal indiquant que l'horloge de réception est calibrée. According to another particular feature, the device comprises means allowing the microprocessor associated with the port to be reset, to send a succession of neutral messages which allow a reception delay line to lock onto these neutral messages and to extract a signal therefrom clock, then send a signal that the reception clock is calibrated.

Selon une autre particularité, le dispositif comporte:
des moyens permettant au microprocesseur associé au circuit intégré de déconnecter le port en n'envoyant aucune donnée sur le bus parallèle qui le relie à ce port,
des moyens permettant au circuit intégré de désactiver ces sorties et d'envoyer un signal à 0 volt mêlé éventuellement à du bruit;
des moyens permettant au circuit intégré de mettre son compteur de jetons à zéro pour éviter d'envoyer des messages et de réinitialiser tous ses pointeurs.According to another particularity, the device comprises:
means allowing the microprocessor associated with the integrated circuit to disconnect the port by not sending any data on the parallel bus which connects it to this port,
means enabling the integrated circuit to deactivate these outputs and to send a 0 volt signal possibly mixed with noise;
means enabling the integrated circuit to set its token counter to zero to avoid sending messages and to reset all of its pointers.

Selon une autre particularité, le dispositif comporte des moyens permettant de reproduire chacune des étapes du procédé sur chacun des ports de chacun des circuits reliés par la liaison série. According to another particularity, the device comprises means making it possible to reproduce each of the stages of the process on each of the ports of each of the circuits connected by the serial link.

Selon une autre particularité, le dispositif comporte des moyens permettant de poursuivre les étapes d'initialisation des ports par une étape d'initialisation de la communication série. According to another particular feature, the device comprises means making it possible to continue the steps of initializing the ports with a step of initializing the serial communication.

Selon une autre particularité, le dispositif comporte:
des moyens d'établissement de la liaison maître I esclave
des moyens d'établissement de la liaison esclave I maître
des moyens de connexion du bus parallèle sur le port du circuit maître;
des moyens de connexion du bus parallèle sur le port du circuit esclave.According to another particularity, the device comprises:
means for establishing the master I slave link
means for establishing the master I slave link
means for connecting the parallel bus to the port of the master circuit;
means for connecting the parallel bus to the port of the slave circuit.

Selon une autre particularité, le dispositif comporte
des moyens permettant au processeur de la carte du circuit maître de positionner une entrée du port à une valeur déterminée et de transmettre un flot continu de signaux d'attente,
des moyens de calibration de l'horloge de réception du port du circuit esclave;
des moyens d'émission d'une interruption vers le microprocesseur associé au circuit esclave;
des moyens de réinitialisation de la logique d'horloge de réception du circuit esclave et d'émission de deux messages fictifs dans les buffers de réception du port du circuit esclave;
des moyens de positionnement d'une entrée du port du circuit esclave à la valeur 1 ; et
des moyens de transmission de caractères nuls pendant une durée suffisante et de validation d'un signal de recalibration périodique du port esclave.According to another particularity, the device comprises
means allowing the processor of the master circuit card to position an input of the port at a determined value and to transmit a continuous stream of waiting signals,
means for calibrating the reception clock of the port of the slave circuit;
means for transmitting an interrupt to the microprocessor associated with the slave circuit;
means for resetting the clock logic for receiving the slave circuit and for sending two fictitious messages in the reception buffers of the port of the slave circuit;
means for positioning an input of the port of the slave circuit to the value 1; and
means for transmitting null characters for a sufficient duration and for validating a periodic recalibration signal from the slave port.

Selon une autre particularité, le dispositif comporte:
des moyens de calibrage de l'horloge de transmission du port du circuit maître et de positionnement du signal de calibration de ce port au niveau 1;
des moyens d'envoi d'une interruption vers le microprocesseur associé à ce circuit maître;
des moyens de réinitialisation de la logique d'horloge de réception du port de ce circuit maître et de chargement de deux messages fictifs dans les tampons de réception du circuit maître.According to another particularity, the device comprises:
means for calibrating the transmission clock of the port of the master circuit and for positioning the calibration signal of this port at level 1;
means for sending an interrupt to the microprocessor associated with this master circuit;
means for resetting the clock logic for receiving the port of this master circuit and for loading two fictitious messages into the reception buffers of the master circuit.

Selon une autre particularité, le dispositif comporte:
des moyens au cours de laquelle le microprocesseur associé au circuit maître connecte son bus parallèle au port du circuit maître
des moyens de lecture des messages fictifs émis précédemment et d'envoi de deux jetons au port du circuit esclave
des moyens de réception des deux jetons par le circuit esclave; et
des moyens d'émission par ce dernier d'une interruption à destination du microprocesseur associé;
des moyens de connexion des bus parallèle du microprocesseur associé au circuit esclave
des moyens de lecture des messages fictifs; et
des moyens d'envoi de deux jetons au circuit maître. According to another particularity, the device comprises:
means during which the microprocessor associated with the master circuit connects its parallel bus to the port of the master circuit
means for reading the fictitious messages previously transmitted and sending two tokens to the port of the slave circuit
means for receiving the two tokens by the slave circuit; and
means for the latter to send an interrupt to the associated microprocessor;
means for connecting the parallel buses of the microprocessor associated with the slave circuit
means for reading the fictitious messages; and
means for sending two tokens to the master circuit.

Selon une autre particularité, les moyens génèrent des jetons par une opération de lecture des messages fictifs stockés dans les tampons du port maître respectivement esclave. According to another particular feature, the means generate tokens by an operation of reading the fictitious messages stored in the buffers of the respectively slave master port.

Selon une autre particularité, les moyens de détection d'une perte de calibration sur l'un ou l'autre des ports ou de commande de réinitialisation de la liaison déclenche:
des moyens d'isolation de la logique d'horloge de réception
des moyens de désactivation du signal entraînant pour le circuit ayant détecté la perte de calibration l'interruption des transmissions de données au circuit de réception éloigné;
des moyens de détection de la perte de calibration par le port du circuit de réception éloigné, et
des moyens de démarrage de la procédure d'isolement de la logique d'horloge de réception de ce circuit.According to another particular feature, the means for detecting a loss of calibration on one or the other of the ports or for command to reset the link triggers:
means for isolating the reception clock logic
signal deactivation means causing the circuit having detected the loss of calibration to interrupt the transmission of data to the remote reception circuit;
means for detecting the loss of calibration by the port of the remote reception circuit, and
means for starting the procedure for isolating the reception clock logic of this circuit.

D'autres particularités et avantages de la présente invention apparaîtront plus clairement à la lecture de la description ci-après faite en référence aux dessins annexés illustratifs d'un mode non limitatif de réalisation de l'invention dans lesquels:
la figure 1A représente la partie du circuit intégré constituant le port d'interface série parallèle,
la figure 1B représente une vue de détail de la cellule de circuit intégré constituant le sérialiseur I désérialiseur
la figure 2A représente un exemple d'application du port d'entrée sortie série parallèle de la figure 1.Other particularities and advantages of the present invention will appear more clearly on reading the description below made with reference to the accompanying illustrative drawings of a nonlimiting embodiment of the invention in which:
FIG. 1A represents the part of the integrated circuit constituting the parallel serial interface port,
FIG. 1B represents a detailed view of the integrated circuit cell constituting the serializer I deserializer
FIG. 2A shows an example of application of the parallel serial output input port of FIG. 1.

la figure 2B représente le schéma d'architecture d'une machine utilisant un tel circuit intégré;
la figure 3A représente les différentes étapes de la procédure d'initialisation d'un lien série entre deux ports appartenant à des cartes différentes;
la figure 3B est une autre représentation de la procédure d'initialisation entre deux ports;
la figure 3C représente la constitution d'un message envoyé sur le lien série
la figure 3D représente le logigramme de gestion des trames;
la figure 4A représente un circuit de substitution de caractères d'erreurs;
la figure 4B représente un circuit d'historique;
Le port 100 appelé bloc de contrôle de la liaison série SLC (Serial
Link Control) est incorporé dans un circuit intégré du type de celui par exemple représenté à la figure 2A. Ce circuit intégré (1) comporte une pluralité de port 100,101,102, 103 du même type que celui de la figure 1, lesquels communiquent à une fréquence système par exemple de 33 MHz, avec deux bus parallèles de données de 72 bits, L2CB en entrée (6) et
C2LB en sortie (7). Ces bus parallèles communiquent avec des circuits logiques réalisant pour le circuit (3) une fonctionnalité d'interface avec un microprocesseur (11) par l'intermédiaire d'un bus 64 bits (30), pour le circuit (4) une fonctionnalité de déplacement (MOVER) pour le circuit intégré lorsque celui-ci est incorporé dans une carte de type données, et pour le circuit (5) une fonctionnalité de contrôleur mémoire (Slave Control). Ces circuits (3, 4, 5) communiquent également par deux bus de données de 72 bits M2CB (9), C2MB (8), avec deux interfaces d'entrée sortie IOBX 20, 21, qui permettent la communication avec des bus 36 bits provenant soit d'une mémoire (12a, fig. 2B) principale MMU, soit d'une mémoire (12c) d'extension
EMU comme représenté à la figure 2B. Un bus de commande CPB permet au microprocesseur (11) communiquant avec le circuit intégré (1) d'accéder aux registres de contrôle et de statut (Status) des différents circuits (3, 4, 5, 2, 10) présent dans le circuit intégré. Ce circuit intégré (1) est utilisé dans une machine comportant une mémoire principale (12a), une mémoire étendue partageable par plusieurs systèmes (12c). Un premier circuit intégré (la) maître selon l'invention communique par le bus (30) avec un premier processeur (1 la) et par l'interface IOBX avec la mémoire (12a), tandis qu'un deuxième circuit intégré (lc) esclave communique d'une part, avec le premier circuit maître (ira), et d'autre part par le bus (30a) avec un deuxième processeur (11c) et avec une mémoire étendue (12c). Le port (10a) de transmission parallèle série et de réception série parallèle du circuit (la), comporte pour la partie transmission une paire de tampons de données (buffers) TDBUF de 8 x 72 bits reliés au bus de transmission C2LB. Un multiplexeur (103) permet de sélectionner l'un des deux tampons (buffers)
TDBUF ou le tampon (buffer) TCBUF de signaux de commande qui contient l'en-tête. Les informations sortant du multiplexeur (103) sont envoyées sur un circuit (105) de désassemblage, lequel génère une succession de 9 bits série constituant les caractères à transmettre. Ce circuit de désassemblage (105) est également relié à un circuit de génération de caractère de contrôle cyclique redondant CRC (106T). Un second multiplexeur (107) permet de sélectionner les signaux transmis à un codeur (108T) permettant le codage 9/12 des informations transmises en associant au caractère normal formé d'un nonet, un bit de contrôle et, en complétant à 12 bits par un bit de start et un bit de stop. Le codage 9/12 est effectué pour que le signal transmis sur la ligne série ne comporte pas de composantes continue (DC Balance). Le multiplexeur (107) reçoit des signaux provenant d'une machine (1021T) d'état de transmission du lien série qui contient au moins un compteur à 2 bits de jetons, dont chaque bit représentant un jeton indique la disponibilité du tampon associé. Le multiplexeur (107) reçoit des signaux provenant d'une machine d'état de substitution (1022T), et des signaux provenant d'une machine d'état d'initialisation du port (1023T). La sortie du codeur (108T) est reliée à un circuit sérialiseur (109T) dont la sortie constitue une ligne série (120) qui émet des signaux à une vitesse de 1 Giga bits/sec.FIG. 2B represents the architecture diagram of a machine using such an integrated circuit;
FIG. 3A represents the different stages of the procedure for initializing a serial link between two ports belonging to different cards;
FIG. 3B is another representation of the initialization procedure between two ports;
FIG. 3C represents the constitution of a message sent over the serial link
FIG. 3D represents the frame management flow diagram;
FIG. 4A represents a circuit for substitution of error characters;
Figure 4B shows a history circuit;
Port 100 called SLC (Serial) serial link control block
Link Control) is incorporated into an integrated circuit of the type for example shown in FIG. 2A. This integrated circuit (1) comprises a plurality of ports 100, 101, 102, 103 of the same type as that of FIG. 1, which communicate at a system frequency for example of 33 MHz, with two parallel 72-bit data buses, L2CB at input ( 6) and
C2LB at output (7). These parallel buses communicate with logic circuits realizing for the circuit (3) an interface functionality with a microprocessor (11) via a 64-bit bus (30), for the circuit (4) a displacement functionality (MOVER) for the integrated circuit when it is incorporated in a data type card, and for the circuit (5) a memory controller functionality (Slave Control). These circuits (3, 4, 5) also communicate by two 72-bit data buses M2CB (9), C2MB (8), with two IOBX 20, 21 input-output interfaces, which allow communication with 36-bit buses coming either from a memory (12a, fig. 2B) main MMU, or from a memory (12c) of extension
EMU as shown in Figure 2B. A CPB control bus allows the microprocessor (11) communicating with the integrated circuit (1) to access the control and status registers (Status) of the different circuits (3, 4, 5, 2, 10) present in the circuit integrated. This integrated circuit (1) is used in a machine comprising a main memory (12a), an extended memory which can be shared by several systems (12c). A first integrated circuit (la) according to the invention communicates by the bus (30) with a first processor (1 la) and by the IOBX interface with the memory (12a), while a second integrated circuit (lc) slave communicates on the one hand, with the first master circuit (ira), and on the other hand by the bus (30a) with a second processor (11c) and with an extended memory (12c). The serial parallel transmission and parallel serial reception port (10a) of the circuit (la), comprises for the transmission part a pair of TDBUF 8 x 72 bit buffers connected to the C2LB transmission bus. A multiplexer (103) makes it possible to select one of the two buffers
TDBUF or the TCBUF control signal buffer that contains the header. The information leaving the multiplexer (103) is sent on a disassembly circuit (105), which generates a succession of 9 serial bits constituting the characters to be transmitted. This disassembly circuit (105) is also connected to a CRC redundant cyclic control character generation circuit (106T). A second multiplexer (107) makes it possible to select the signals transmitted to an encoder (108T) allowing the 9/12 coding of the information transmitted by associating with the normal character formed of a nonet, a control bit and, by supplementing with 12 bits by a start bit and a stop bit. The 9/12 coding is carried out so that the signal transmitted on the serial line does not contain continuous components (DC Balance). The multiplexer (107) receives signals from a serial link transmission state machine (1021T) which contains at least one 2-bit token counter, each bit of which represents a token indicating the availability of the associated buffer. The multiplexer (107) receives signals from a substitute state machine (1022T), and signals from a port initialization state machine (1023T). The encoder output (108T) is connected to a serializer circuit (109T), the output of which constitutes a serial line (120) which transmits signals at a speed of 1 Giga bits / sec.

Le sérialiseur est relié par une liaison série de rebouclage (1090) à un désérialiseur (109R) du circuit de réception du port (100). Cette liaison (1090) est validée sur le désérialiseur (109R) par un signal (lct03). The serializer is connected by a serial loopback link (1090) to a deserializer (109R) of the port reception circuit (100). This link (1090) is validated on the deserializer (109R) by a signal (lct03).

Chaque cellule (109) de sérialisation (109T) / désérialisation (109R) représentée à la figure 1 b, comporte trois entrées, une première constituée par le signal CKT d'horloge de transmission provenant des autres parties du circuit intégré (1). Each serialization (109T) / deserialization (109R) cell (109) represented in FIG. 1b, has three inputs, a first consisting of the transmission clock signal CKT coming from the other parts of the integrated circuit (1).

Une seconde entrée est constituée du signal RSTG de réinitialisation générale qui est envoyé au circuit intégré (1) au moyen du bus de commande (non représenté) du circuit intégré (1) par le microprocesseur (1 la) associé avec le circuit intégré (1) comme représenté à la figure 2b. A second input consists of the RSTG general reset signal which is sent to the integrated circuit (1) by means of the control bus (not shown) of the integrated circuit (1) by the microprocessor (1 la) associated with the integrated circuit (1 ) as shown in Figure 2b.

Une troisième entrée est constituée par le signal RECAL de redémarrage de la calibration d'horloge de réception pour la cellule. A third input is constituted by the RECAL signal for restarting the reception clock calibration for the cell.

Une quatrième entrée, OE (Output Enable) de validation des sorties. A fourth input, OE (Output Enable) for validation of the outputs.

Cette cellule (109) comporte deux lignes à retard, une ligne à retard d'émission (LRE), une ligne à retard de réception (LRR). La cellule (109) génère deux signaux, un premier CKR d'horloge de réception, et un deuxième CAL indiquant la calibration de celle-ci (CKR). This cell (109) comprises two delay lines, a transmission delay line (LRE), a reception delay line (LRR). The cell (109) generates two signals, a first reception clock CKR, and a second CAL indicating its calibration (CKR).

Les lignes à retard (LRE, LRR) du circuit sont utilisées par ce dernier lorsque la ligne de réception reçoit des signaux d'attente (messages neutres / caractères nuls) constitués de 6 bits à 1, et de 6 bits à 0 pour, en faisant varier sa ligne (LRE) à retard respectivement (LRR), calibrer l'horloge (CKT respectivement CKR). Ainsi l'horloge de transmission (CKT) est calée sur une valeur de 12 nano-secondes qui correspond à une fréquence de 83 Méga Hertz, c'est-à-dire celle de l'émission d'un caractère de 12 bits, de façon à permettre l'échantillonnage correct des informations reçues sur la ligne de transmission à 12 bits. La ligne à retard de réception (LRR) permet le calibrage de l'horloge de réception CkR à 83 MHz (1000/12) en faisant varier la ligne à retard. La variation de la ligne à retard s'effectue à l'aide d'un mécanisme DLL (Delay Lock Loop) qui permet d'effectuer le calibrage et qui permet d'adapter ce calibrage aux petites évolutions du signal de réception et de transmission lorsque l'horloge de réception a pu se calibrer sur les signaux idle (messages neutres I caractères nuls,), la cellule fait monter la sortie (CAL) au niveau actif. The delay lines (LRE, LRR) of the circuit are used by the latter when the reception line receives waiting signals (neutral messages / null characters) consisting of 6 bits at 1, and 6 bits at 0 for, in varying its delay line (LRE) respectively (LRR), calibrate the clock (CKT respectively CKR). Thus the transmission clock (CKT) is set to a value of 12 nano-seconds which corresponds to a frequency of 83 Mega Hertz, that is to say that of the emission of a character of 12 bits, of so as to allow correct sampling of the information received on the 12-bit transmission line. The reception delay line (LRR) allows the calibration of the reception clock CkR at 83 MHz (1000/12) by varying the delay line. The variation of the delay line is carried out using a DLL mechanism (Delay Lock Loop) which makes it possible to carry out the calibration and which makes it possible to adapt this calibration to small changes in the reception and transmission signal when the reception clock was able to calibrate on the idle signals (neutral messages I null characters,), the cell raises the output (CAL) to the active level.

Le multiplexeur (107) reçoit également les signaux d'une machine d'état de la transmission. Chaque tampon (buffer) de transmission est contrôlé par une machine d'état de gestion des tampons (buffers) de transmission (iOiT) laquelle reçoit Istatus 0 : 6, Istrw 0 : 3, et émet le signal
Inrdy.The multiplexer (107) also receives signals from a transmission state machine. Each transmission buffer is controlled by a state buffer management machine (iOiT) which receives Istatus 0: 6, Istrw 0: 3, and sends the signal.
Inrdy.

Le désérialiseur (109R) est relié à un décodeur (108R) fonctionnant sur le même principe que le codeur (108T) du circuit de transmission. Ce décodeur du circuit de réception envoie les 9 bits de chaque donnée sur un circuit (104) d'assemblage des données, pour transformer en mots de 8 x 72 bits les données reçues en série, qui sont chargées dans une paire de tampons (buffers) de réception de données (RDBUF) fonctionnant à une fréquence de 83 MHz. Cette paire de tampons (buffers) de réception de données (RDBUF) est contrôlée par une machine de gestion des tampons (buffers) de réception (lOIR), et est associée à une paire de tampons de réception de commande (RCBUF) qui contiennent les en-têtes des messages. La sortie du décodeur (108R) du circuit de réception est branchée à un circuit de code de vérification de messages élaborant un caractère de contrôle cyclique CRC (106T) pour comparaison. Le CRIN+, est mis à jour après chaque réception de 9 bits de données en calculant sur 16 bits le
CRC par un algorithme de permutation cyclique représenté fig. 5 sur les valeurs calculées Xi à partir des données reçues Dj et des valeurs Rj des bits du CRCN précédent selon la formule donnée fig. 5. Les informations transmises par ce décodeur (108R) sont également transmises d'une part, à une machine d'état constituant un tampon (buffer) d'historique (1022R), et d'autre part, à une machine d'état du port de réception (lO2îR), et enfin à une machine d'état d'initialisation (1023R) du port.The deserializer (109R) is connected to a decoder (108R) operating on the same principle as the encoder (108T) of the transmission circuit. This decoder of the reception circuit sends the 9 bits of each data on a circuit (104) of data assembly, to transform into words of 8 x 72 bits the data received in series, which are loaded in a pair of buffers (buffers ) data reception (RDBUF) operating at a frequency of 83 MHz. This pair of data reception buffers (RDBUF) is controlled by a reception buffer management machine (lOIR), and is associated with a pair of command reception buffers (RCBUF) which contain the message headers. The output of the decoder (108R) of the reception circuit is connected to a message verification code circuit producing a CRC cyclic control character (106T) for comparison. The CRIN +, is updated after each reception of 9 bits of data by calculating on 16 bits the
CRC by a cyclic permutation algorithm shown in fig. 5 on the values calculated Xi from the data received Dj and the values Rj of the bits of the preceding CRCN according to the formula given in fig. 5. The information transmitted by this decoder (108R) is also transmitted on the one hand, to a state machine constituting a history buffer (1022R), and on the other hand, to a state machine from the receiving port (10O), and finally to an initialization state machine (1023R) from the port.

La machine (101R) d'état de gestion du tampon (buffer) de réception émet trois signaux (Connect, Outrdy, Status O : 10), et reçoit en entrée sur trois lignes les informations (Istrr O : 3). The reception buffer management state machine (101R) sends three signals (Connect, Outrdy, Status O: 10), and receives the information on three lines as input (Istrr O: 3).

Le signal (Outrdy) indique que la sortie est prête, ce signal indique qu'il y a un message complet en attente de lecture. Le signal Status indique le statut des sorties interruptions ou non, opérations invisibles ou non, accès mémoire/registres d'accès, localléloigné ou non ISCON, source microldéplacement (MOVER) - esclaves (SLAVE), réponses différées ou non, dernier message ou non, erreur de données ou non, accès hors mémoire ou non, message insignifiant ou non. La sortie Connect indique que le port SLC (100) est déconnecté quand cette sortie est désactivée. The signal (Outrdy) indicates that the output is ready, this signal indicates that there is a complete message awaiting reading. The Status signal indicates the status of the interruptions outputs or not, invisible operations or not, memory access / access registers, local remote or not ISCON, source micro-displacement (MOVER) - slaves (SLAVE), responses delayed or not, last message or not , data error or not, access out of memory or not, message insignificant or not. The Connect output indicates that the SLC port (100) is disconnected when this output is deactivated.

Les entrées Istrr permettent la lecture des ports de réception en ordre FIFO, et la commande qui lit le dernier double mot d'un message engendre la génération d'un caractère de contrôle de flux (jeton) associé avec le tampon (buffer) qui devient ainsi libre. Ce caractère de contrôle de flux est transmis de la machine d'état de gestion des tampons (buffers) de réception (101R) à la machine d'état de gestion de la transmission, et à travers celle-ci au multiplexeur (107) de façon à transmettre cette information au port (10c) d'entrée de la carte (lc) associée dans la liaison série au port (109R) de réception dont on vient de lire les tampons (buffers) de réception ROBUF. La machine d'état de gestion des tampons (buffers) de transmission (101T) comporte deux entrées Istatus et Istrw, et une sortie
Inrdy. Cette sortie Inrdy indique qu'il y a un tampon (buffer) de transmission
TDBUF libre en attente pour être écrit. Les lignes Istatus permettent de préciser les types de message à écrire, et de déterminer en fonction de la valeur des deux premiers bits de status les significations suivantes : 00 ne sont plus utilisés, 01 il s'agit seulement de données, 10 il s'agit d'un entête (header), Il il s'agit d'un entête et de données. Le troisième bit Istatus, indique s'il s'agit du dernier message ou non. Le quatrième bit, qu'il s'agit d'une erreur de données ou non , et le cinquième bit si on a un accès extérieur à la mémoire ou non.The Istrr inputs allow the reception ports to be read in FIFO order, and the command which reads the last double word of a message generates the generation of a flow control character (token) associated with the buffer which becomes thus free. This flow control character is transmitted from the state machine for managing the reception buffers (101R) to the state machine for managing the transmission, and through the latter to the multiplexer (107) of so as to transmit this information to the input port (10c) of the card (lc) associated in the serial link to the reception port (109R) from which the ROBUF reception buffers have just been read. The state machine for managing the transmission buffers (101T) has two inputs Istatus and Istrw, and one output
Inrdy. This Inrdy output indicates that there is a transmission buffer
Free TDBUF waiting to be written. The Istatus lines make it possible to specify the types of message to be written, and to determine according to the value of the first two status bits the following meanings: 00 are no longer used, 01 is only data, 10 is is a header, It is a header and data. The third bit Istatus, indicates whether it is the last message or not. The fourth bit, whether it is a data error or not, and the fifth bit if we have external access to the memory or not.

Enfin le signal Istrw permet d'écrire les tampons (buffers) de transmissions (TDBUF) en ordre FIFO. Le signal Istrw qui écrit le dernier double mot d'un message initialise la transmission du message dès qu'un tampon (buffer) de réception (RDBUF) éloigné (par exemple du port 10c) est déclaré libre par un port de réception (109R) relié à la liaison série (120). Finally the signal Istrw makes it possible to write the buffers of transmissions (TDBUF) in FIFO order. The signal Istrw which writes the last double word of a message initializes the transmission of the message as soon as a remote reception buffer (RDBUF) (for example from port 10c) is declared free by a reception port (109R) connected to the serial link (120).

Le tampon (buffer) d'historique (I-HB) a 16 entrées et contient soit les derniers 16 caractères qui viennent de la liaison série par le décodeur (108R), ou les derniers 16 caractères de contrôles en excluant les caractères nuls. Quand une erreur s'est produite sur le lien série, L'écriture dans le tampon (buffer) d'historique peut être inhibé par une commande spécifique et la lecture du tampon s'effectue grâce à un pointeur (PHB) qui permet un balayage cyclique du tampon commandé par le microprocesseur (11). La commande du tampon (buffer) d'historique est effectuée par un registre de commandes (ICLi) (Fig. 4B) relié au bus de commande CPB. The history buffer (I-HB) has 16 entries and contains either the last 16 characters which come from the serial link via the decoder (108R), or the last 16 characters of controls excluding null characters. When an error has occurred on the serial link, the writing in the history buffer can be inhibited by a specific command and the reading of the buffer is carried out thanks to a pointer (PHB) which allows a scan cyclic of the buffer controlled by the microprocessor (11). The history buffer is controlled by a command register (ICLi) (Fig. 4B) connected to the command bus CPB.

Le tampon d'historique lHB est accessible au microprocesseur (lita, lic) par le bus de commande de CPB. Le registre de commande lCLî est relié à 2 filtres (F1, F2). Le premier F1, lorsqu'il est activé par ICL1 ne laisse passer que les caractères de contrôle, et lorsqu'il n'est pas activé, est transparent. Le deuxième filtre F2 laisse passer tous les caractères non nuls. The lHB history buffer is accessible to the microprocessor (lita, lic) by the CPB control bus. The command register lCLî is connected to 2 filters (F1, F2). The first F1, when activated by ICL1, lets pass only the control characters, and when it is not activated, is transparent. The second filter F2 lets through all the non-zero characters.

La machine d'état de substitution (1022T) (Fig. 4A) comporte un tampon (buffer) de substitution (I-sb) qui a huit entrées et son contenu est combiné dans un OU exclusif (10221) avec le flot sortant (o-s, Out going stream) des caractères sur une longueur de 7 caractères. The substitution state machine (1022T) (Fig. 4A) has a substitution buffer (I-sb) which has eight entries and its content is combined in an exclusive OR (10221) with the outgoing flow (os , Out going stream) characters over a length of 7 characters.

La substitution commence avec le dernier caractère d'une séquence d'activation. Le caractère du flot sortant (o-s) correspondant au dernier caractère valide du tampon (buffer) de transmission, TDBUF est combiné dans une porte OU exclusif avec le premier caractère du tampon (buffer) de substitution (I-sb). The substitution begins with the last character of an activation sequence. The character of the outgoing flow (o-s) corresponding to the last valid character of the transmission buffer (buffer), TDBUF is combined in an exclusive OR gate with the first character of the substitution buffer (I-sb).

En fonctionnement sans substitution, le pointeur de lecture PL du tampon de substitution (I-sb) adresse le premier caractère du tampon de substitution (I-sb). Ce caractère qui est nul, en se combinant dans le OU exclusif (10221) avec les caractères du flot (o-s) ne modifie pas ces derniers, et le flot (o-s) est transmis au multiplexeur (107). In operation without substitution, the read pointer PL of the substitution buffer (I-sb) addresses the first character of the substitution buffer (I-sb). This character which is zero, by combining in the exclusive OR (10221) with the characters of the stream (o-s) does not modify the latter, and the stream (o-s) is transmitted to the multiplexer (107).

Un tampon (buffer) d'activation (I-tb) à deux entrées détermine par son contenu lorsque la rafale de substitution démarre. Ce tampon l-tb envoie la séquence d'activation tc sur un comparateur associé (10222) qui reçoit sur ses autres entrées le flot sortant (o-s). Cet instant de démarrage est donné lorsque la séquence d'activation (tc) correspond au flot de caractères sortant (o-s). An activation buffer (I-tb) with two inputs determines by its content when the substitution burst starts. This buffer l-tb sends the activation sequence tc to an associated comparator (10222) which receives the outgoing stream (o-s) at its other inputs. This start-up time is given when the activation sequence (tc) corresponds to the outgoing character stream (o-s).

Dans ce cas, la sortie (10224) du comparateur active l'incrémenteur (10223) du pointeur de lecture PL pour permettre l'envoi simultané avec chaque nouveau caractère du flot sortant d'un caractère de substitution adressé parmi les 8 caractères du tampon l-sb par le pointeur de lecture. In this case, the output (10224) of the comparator activates the incrementor (10223) of the read pointer PL to allow the simultaneous sending with each new character of the outgoing stream of a substitution character addressed among the 8 characters of the buffer l -sb by the read pointer.

Ce tampon (buffer) d'activation (I-tb) comporte une information (tv) qui participe à la comparaison et qui indique lorsqu'elle prend la valeur 00 qu'elle n'utilise pas la substitution. Dans le cas où l'information (tv) prend la valeur 10, la longueur de la séquence d'activation est égale à 1. Lorsque tv est égal à 11, la longueur de la séquence d'activation est de deux caractères. Ce circuit de substitution est représenté à la figure 4A. This activation buffer (I-tb) includes information (tv) which participates in the comparison and which indicates when it takes the value 00 that it does not use substitution. In the case where the information (tv) takes the value 10, the length of the activation sequence is equal to 1. When tv is equal to 11, the length of the activation sequence is two characters. This substitution circuit is represented in FIG. 4A.

Un pointeur d'écriture PE accessible par le microprocesseur (1 la, Il c) à travers le bus CPB permet de charger dans le tampon de substitution par le bus CPB les caractères de substitution. A PE writing pointer accessible by the microprocessor (11a, 11c) through the CPB bus makes it possible to load the substitution characters into the substitution buffer by the CPB bus.

Ainsi, par le circuit de substitution on arrive à insérer des erreurs au moment où on le souhaite, et par le circuit (CRC) à détecter ces erreurs. II est donc possible en rebouclant le port sur lui-même par la liaison (1090) et la commande lctO3, de détecter un fonctionnement correct des circuits de détection d'erreurs (CRC). Lorsque l'on connecte deux ports (îOa, 10c) comme représenté sur la figure 2B, ces deux ports étant reliés par les circuits intégrés (la, lu) à des microprocesseurs respectifs (1 la, 11c), il est possible de mettre en oeuvre un auto-test interne consistant à envoyer par le premier processeur (1 la) une requête d'écriture de 64 bits dont le CRC correct est stocké. Thus, by the substitution circuit one arrives at inserting errors at the desired moment, and by the circuit (CRC) at detecting these errors. It is therefore possible by looping the port back onto itself via the link (1090) and the lctO3 command, to detect correct operation of the error detection circuits (CRC). When two ports (îOa, 10c) are connected as shown in FIG. 2B, these two ports being connected by integrated circuits (la, lu) to respective microprocessors (11a, 11c), it is possible to set up performs an internal self-test consisting in sending by the first processor (1a) a 64-bit write request of which the correct CRC is stored.

Le processeur (1 la) force le mécanisme d'injection d'erreurs du port (10a) et insère dans le message un caractère de contrôle CRC délibérément faux. Ce caractère est transmis par le port (lova) au port (1 Oc) du circuit intégré (lc) esclave et lui aussi couplé à un deuxième processeur (il). Ce port (10c) détecte une erreur de données par le calcul de CRC du message reçu qui ne correspond pas au CRC erroné inclus par le mécanisme d'insertion dans le message reçu. Cette détection d'erreurs génère l'envoi d'un message d'interruption au circuit d'émission (la), lequel est reçu par le processeur (lIa). Ce processeur (1 la) vient lire dans le circuit du deuxième port (10c) la valeur CRC calculée sur les données transmises et déduit si le circuit CRC a correctement fonctionné en vérifiant que la valeur CRC mémorisée correspond à la valeur CRC reçue. The processor (11a) forces the error injection mechanism of the port (10a) and inserts into the message a deliberately false CRC control character. This character is transmitted by the port (lova) to the port (1 Oc) of the slave integrated circuit (lc) and also coupled to a second processor (il). This port (10c) detects a data error by the CRC calculation of the received message which does not correspond to the erroneous CRC included by the insertion mechanism in the received message. This detection of errors generates the sending of an interrupt message to the transmission circuit (la), which is received by the processor (lIa). This processor (1a) comes to read in the circuit of the second port (10c) the CRC value calculated on the transmitted data and deduces if the CRC circuit has functioned correctly by checking that the memorized CRC value corresponds to the received CRC value.

Ainsi on comprend que par ces mécanismes simples à mettre en oeuvre dans le port d'entrée sortie d'un circuit intégré, on permet la détection d'erreurs, et le contrôle du fonctionnement correct du circuit de port d'entrée sortie dans une liaison série à haut débit assurant ainsi la correction des erreurs, même si le taux d'erreurs est très faible. Thus it is understood that by these simple mechanisms to be implemented in the input port output of an integrated circuit, it allows the detection of errors, and the control of the correct operation of the circuit of input port output in a link high-speed series thus ensuring error correction, even if the error rate is very low.

La trace des erreurs s'effectue par la lecture du tampon (buffer) d'historique des caractères qui ont généré l'interruption de détection d'erreurs. Cette occurrence d'erreurs génère également l'interruption de la liaison de communication vers le proc sont initialisé, c'est-à-dire aprés l'initialisation des cartes incorporant ces ports. L'état opérationnel, est l'état dans lequel la liaison série est effective, dans chaque direction, un flux continu de caractères nuls (idle) est émis, tandis qu'aucune donnée n'est transmise. Dans cet état opérationnel,
L'horloge de réception fonctionne.The trace of the errors is carried out by reading the buffer (buffer) of the history of the characters which generated the interruption of detection of errors. This occurrence of errors also generates the interruption of the communication link to the proc are initialized, that is to say after the initialization of the cards incorporating these ports. The operational state is the state in which the serial link is effective, in each direction, a continuous stream of idle characters is emitted, while no data is transmitted. In this operational state,
The reception clock is working.

L'étape d'initialisation des ports s'effectue de la manière suivante:
réinitialisation du port en chargeant un registre I-Contrôle 0 7.2 avec la valeur 1 ce qui a pour résultat d'isoler la logique CKR d'horloge de réception du circuit (109);
réinitialisation les logiques des horloges de transmission CKT,
et remise à zéro du lien série (120, 121).The port initialization step is carried out as follows:
port reset by loading an I-Control register 0 7.2 with the value 1, which results in isolating the reception clock logic CKR from the circuit (109);
reset the logic of the CKT transmission clocks,
and resetting the serial link (120, 121).

Ceci s'effectue par:
a- le microprocesseur (lia) de la carte maître EMA qui réinitialise la cellule (109), par l'envoi d'une suite de caractères nuls (idle), ce qui après environ 2400 cycles d'horloge de transmission CKT, calibre le système de sérialisation
bl- le microprocesseur (lIa) de la carte EMA déconnecte le circuit
SLC (10A) en n'envoyant aucune donnée sur le bus C2LB.This is done by:
a- the microprocessor (lia) of the EMA master card which resets the cell (109), by sending a series of null characters (idle), which after approximately 2400 cycles of CKT transmission clock, calibrates the serialization system
bl- the microprocessor (lIa) of the EMA card disconnects the circuit
SLC (10A) by not sending any data on the C2LB bus.

b2- le circuit intégré (la) de la carte EMA désactive la liaison série qui est en erreur et envoie donc 0 volt avec éventuellement du bruit sur la liaison série en erreur;
b3- le circuit intégré (la) de la carte EMA met son compteur de jetons à zéro ce qui l'empêche d'envoyer des messages
b4- la carte EMA réinitialise tous les pointeurs du circuit SLC.b2- the integrated circuit (la) of the EMA card deactivates the serial link which is in error and therefore sends 0 volts with possibly noise on the serial link in error;
b3- the integrated circuit (la) of the EMA card sets its token counter to zero which prevents it from sending messages
b4- the EMA card resets all pointers in the SLC circuit.

Ceux-ci réinitialisent également les status d'erreurs et les causes d'interruption, puis
b5- EMA transmet les caractères nuls I message neutre (idle).These also reset the error status and causes of interruption, then
b5- EMA transmits null characters I neutral message (idle).

De son côté, le processeur (11c) de la carte EMC effectue la même étape d'initialisation du port (10c) qui comporte les mêmes opérations (a, b1, b2, b3, b4, b5), et en plus une opération c' de validation du signal RECAL qui permet un réessai périodique de la recalibration de la cellule (109) lorsque la calibration n'a pas fonctionné pour des raisons telle que la réception sur la ligne de bruits qui ne permettent pas de calibrer l'horloge. For its part, the processor (11c) of the EMC card performs the same port initialization step (10c) which includes the same operations (a, b1, b2, b3, b4, b5), and in addition an operation c 'validation of the RECAL signal which allows a periodic retest of the cell recalibration (109) when the calibration has not worked for reasons such as reception on the noise line which does not allow the clock to be calibrated.

A ce moment les circuit transmetteurs de la carte maître EMA et de la carte esclave EMC sont calibrés. La carte esclave EMC est prête périodiquement pour la calibration en réception. Aucun signal n'est envoyé sur le lien série. La carte EMA est en attente pour une initialisation de lien (représenté à l'état 2 RDY de la figure 3). EMC est en état d'attente pour que son circuit de réception soit calibré, ce qui correspond à l'état WTCAL de la figure 3A. At this time, the transmitter circuits of the EMA master card and the EMC slave card are calibrated. The EMC slave card is periodically ready for reception calibration. No signal is sent on the serial link. The EMA card is waiting for a link initialization (shown in state 2 RDY in FIG. 3). EMC is in the waiting state for its reception circuit to be calibrated, which corresponds to the WTCAL state of FIG. 3A.

Ces étapes d'initialisation des ports se poursuivent par une procédure d'initialisation de la communication série elle même. These steps for initializing the ports are followed by an initialization procedure for the serial communication itself.

Cette procédure se poursuit par l'envoi d'une commande l-Contrôle 0 7:2=1 qui signifie pour le circuit intégré un ordre de démarrage de la phase suivante (Start next). This procedure is continued by sending an l-Control 0 7: 2 = 1 command which means for the integrated circuit an order to start the next phase (Start next).

L'initialisation de la liaison série comporte
une étape d (fig. 3B) dans laquelle le processeur (1 la) de la carte
EMA maître positionne l'entrée OE (Output Enable) du circuit (109) de la figure lb et transmet un flot continu de caractères nuls (idle)
une étape el dans laquelle le port (10c) de la carte esclave EMC après la réception d'un certain nombre de caractères nuls sur la ligne arrive à calibrer son horloge de réception CKR et positionne sa sortie CAL à "1"
une étape e2 dans laquelle le circuit SLC de la carte esclave EMC envoie une interruption au microprocesseur (lIc) et invalide le signal
RECAL puisque le circuit de réception du bloc SLC (1 0c) est déjà calibré;
une étape e3 dans laquelle le processeur (11c) relié à la carte EMC réinitialise la logique CKR d'horloge de réception et au cours de laquelle deux messages fictifs (dummy messages) sont chargés dans les buffers de réception RDBUF du circuit (10c) de la carte esclave;
une étape f1 au cours de laquelle le microprocesseur (11c) de la carte EMC envoie au circuit (lc) et au bloc port (10c) du circuit intégré (tic) une commande mettant l'entrée OE à la valeur 1 et transmet une série de caractères nuls pendant une durée suffisante de l'ordre de 3.500 signaux.The initialization of the serial link includes
a step d (fig. 3B) in which the processor (1a) of the card
EMA master positions the input OE (Output Enable) of the circuit (109) of figure lb and transmits a continuous stream of null characters (idle)
a step el in which the port (10c) of the EMC slave card after receiving a certain number of null characters on the line arrives to calibrate its reception clock CKR and sets its CAL output to "1"
a step e2 in which the SLC circuit of the EMC slave card sends an interrupt to the microprocessor (lIc) and invalidates the signal
RECAL since the reception circuit of the SLC block (1 0c) is already calibrated;
a step e3 in which the processor (11c) connected to the EMC card reinitializes the reception clock logic CKR and during which two dummy messages are loaded into the RDBUF reception buffers of the circuit (10c) the slave card;
a step f1 during which the microprocessor (11c) of the EMC card sends to the circuit (lc) and to the port block (10c) of the integrated circuit (tic) a command setting the input OE to the value 1 and transmits a series null characters for a sufficient duration of the order of 3,500 signals.

Le processus (fig. 38) passe ensuite à l'étape gi dans laquelle à la suite de la réception des caractères nuls, L'horloge CKR du port (10a) de la carte maître EMA est calibré et le signal de calibration CAL est positionné au niveau 1. Le port (10A) du circuit (la) de la carte maître EMA envoie à l'étape 92 une interruption au microprocesseur (1 la) de la carte EMA et celui-ci invalide le signal RECAL à l'étape 93 puisque le port de réception de
EMA est déjà calibré.The process (fig. 38) then goes to step gi in which following reception of null characters, The clock CKR of the port (10a) of the EMA master card is calibrated and the calibration signal CAL is positioned at level 1. The port (10A) of the circuit (la) of the EMA master card sends in step 92 an interruption to the microprocessor (1 la) of the EMA card and the latter invalidates the RECAL signal in step 93 since the receiving port of
EMA is already calibrated.

Le processus se poursuit par l'étape 94 au cours de laquelle la carte maître EMA réinitialise la logique d'horloge de réception CKR et charge deux messages fictifs dans les tampons de réception RCBUF du circuit (10a) de la carte EMA. The process continues with step 94 during which the EMA master card reinitializes the reception clock logic CKR and loads two fictitious messages into the reception buffers RCBUF of the circuit (10a) of the EMA card.

Le processus se poursuit par l'étape hl au cours de laquelle le microprocesseur (1 la) de la carte maître EMA connecte le bus L2C au circuit SLC comme représenté à l'étape 5 de l'organigramme de la figure 3a. The process continues with step hl during which the microprocessor (11a) of the master card EMA connects the bus L2C to the circuit SLC as shown in step 5 of the flow diagram of FIG. 3a.

Le microprocesseur (lita) lit les messages fictifs à l'étape h2 et envoie deux jetons au port de la carte EMC. Ces jetons sont générés par une opération de lecture des deux messages fictifs stockés dans les tampons RDBUF du port (10a).The microprocessor (lita) reads the fictitious messages in step h2 and sends two tokens to the port of the EMC card. These tokens are generated by an operation of reading the two fictitious messages stored in the RDBUF buffers of the port (10a).

Le processus se poursuit par l'étape il dans laquelle le circuit (10c) de la carte esclave EMC reçoit les deux jetons, puis à l'étape i2 le circuit
EMC envoie une interruption (IT1) au microprocesseur (10c).The process continues with step il in which the circuit (10c) of the EMC slave card receives the two tokens, then in step i2 the circuit
EMC sends an interrupt (IT1) to the microprocessor (10c).

Le processus se poursuit par l'étape jl au cours de laquelle le microprocesseur de la carte esclave EMC connecte les bus L2C et C2L comme représenté entre les étapes 7 et 8 de l'organigramme de la figure 3a. The process continues with step jl during which the microprocessor of the slave card EMC connects the buses L2C and C2L as shown between steps 7 and 8 of the flow diagram of FIG. 3a.

Puis la carte EMC lit à l'étape j2 les messages fictifs, et à l'étape j3 envoie deux jetons (token) à la carte EMA, ces jetons sont générés par la lecture des deux messages fictifs. Le microprocesseur (11c) à l'étape j4 positionne l'état du circuit (10c) de la carte esclave EMC à l'état opérationnel. Les deux jetons sont stockés dans son compteur de jeton et permettent à chaque fois au processeur d'associer au circuit intégré de connaître l'état des lignes de transmission et la disponibilité de l'un ou l'autre des tampons.Then the EMC card reads in step j2 the fictitious messages, and in step j3 sends two tokens to the EMA card, these tokens are generated by reading the two fictitious messages. The microprocessor (11c) in step j4 positions the state of the circuit (10c) of the slave card EMC in the operational state. The two tokens are stored in its token counter and each time allow the processor to associate with the integrated circuit to know the state of the transmission lines and the availability of one or the other of the buffers.

Le processus se poursuit encore par l'étape kl, au cours de laquelle la carte EMA reçoit les deux jetons dans son compteur de jeton et, cette carte envoie à l'étape k2 une interruption ITI au microprocesseur (11a) de la machine maître , puis à l'étape k3, le microprocesseur positionne l'état du circuit (10a) de la carte maître EMA à l'état opérationnel. The process still continues with step kl, during which the EMA card receives the two tokens in its token counter and, this card sends in step k2 an ITI interrupt to the microprocessor (11a) of the master machine, then in step k3, the microprocessor positions the state of the circuit (10a) of the EMA master card in the operational state.

Enfin dans le cas où après 15.000 cycles d'horloge de transmission
CKT, le microprocesseur n'a pas reçu l'interruption IT1 de l'étape k2, il en déduit que l'initialisation automatique de la liaison série a échoué.Finally in the event that after 15,000 transmission clock cycles
CKT, the microprocessor has not received the interruption IT1 of step k2, it deduces therefrom that the automatic initialization of the serial link has failed.

La machine d'état d'initialisation du port (1023) comporte un registre d'état I-Contrôle 0 6 . 3 de 3 bits, dans lequel 6 des valeurs possibles exprimables par les 3 bits signifient:
pour la première valeur, que le port SLC est déconnecté de L2CB;
pour la deuxième valeur, que le compteur de jetons de contrôle de flux (Flow Control token counter) est mis à zéro
pour la troisième valeur, que la cellule (109) de liaison série est réinitialisée et que sa sortie OE est invalidée;
pour la quatrième valeur, que la recalibration périodique est validée sur l'autre port de la carte esclave EMC
pour la cinquième valeur, que la logique d'horloge de réception CkR est isolée de la logique de l'horloge de transmission CKT de façon à éviter la perturbation des autres parties du circuit de commande des liaisons série (10a), lorsque l'horloge de réception ne fonctionne pas correctement;
pour la sixième valeur, la réinitialisation de la logique d'horloge de transmission et de tous les pointeurs de tampons, les erreurs de status et des causes d'interruption.The port initialization state machine (1023) includes an I-Control 0 6 status register. 3 of 3 bits, in which 6 of the possible values expressible by the 3 bits mean:
for the first value, that the SLC port is disconnected from L2CB;
for the second value, that the Flow Control token counter is set to zero
for the third value, that the serial link cell (109) is reset and that its OE output is disabled;
for the fourth value, that the periodic recalibration is validated on the other port of the EMC slave card
for the fifth value, that the reception clock logic CkR is isolated from the logic of the transmission clock CKT so as to avoid disturbance of the other parts of the control circuit of the serial links (10a), when the clock reception does not work properly;
for the sixth value, the reset of the transmission clock logic and all the buffer pointers, status errors and causes of interruption.

Ainsi, avec ce processus d'initialisation, on est sûr que par des mécanismes simples au niveau du circuit intégré et du microprocesseur, la liaison s'établit correctement. Au niveau de l'initialisation de la liaison, on peut détecter comme erreur, une erreur de calibration lorsque le signal CAL est égal à 0. Thus, with this initialization process, it is certain that by simple mechanisms at the level of the integrated circuit and of the microprocessor, the connection is established correctly. At the initialization of the link, a calibration error can be detected as an error when the CAL signal is equal to 0.

Une autre source de détection d'erreurs est la valeur des jetons, qui doivent être alternativement le jeton 0 du buffer 0, et le jeton 1 du buffer 1, de chaque côté de la liaison série. Si ce n'est pas le cas, cela montre qu'il y a un problème. Une autre source d'erreurs peut être détectée par le caractère de contrôle de trame, par exemple, dans le début de trame, il y a un caractère inconnu ou inattendu ou d'absence de fin de trame. Enfin une dernière cause d'erreur est une erreur détectée sur le caractère de contrôle
CRC comme représenté à la figure 3d.Another source of error detection is the value of the tokens, which must be alternately the token 0 of buffer 0, and the token 1 of buffer 1, on each side of the serial link. If not, it shows that there is a problem. Another source of errors can be detected by the frame check character, for example, in the start of the frame, there is an unknown or unexpected character or absence of end of frame. Finally a last cause of error is an error detected on the control character
CRC as shown in Figure 3d.

La perte de calibration ou une erreur fatale sur la communication série génère une interruption IT2 et provoque le déroulement du mécanisme de traitement ci-après. Une détection de perte de calibration sur l'un ou l'autre des ports (10a, vioc) ou une commande de réinitialisation de la liaison par le microprocesseur associé déclenche le mécanisme suivant soit sur la carte maître EMA soit sur le port de la carte esclave EMC. The loss of calibration or a fatal error on the serial communication generates an IT2 interrupt and causes the processing mechanism below to run. A detection of loss of calibration on either of the ports (10a, vioc) or a command to reinitialize the link by the associated microprocessor triggers the following mechanism either on the EMA master card or on the card port EMC slave.

Une première étape a" d'isolation de la logique d'horloge de réception. Dans ces cas là, la situation est la même qu'à l'étape a pour la carte maître EMA ou a' pour la carte esclave EMC, ceci signifie que pour la carte qui a détecté une perte de calibration ou une erreur fatale, le signal OE (Output Enable) est désactivé, et aucune donnée n'est transmise au circuit éloigné de réception respectif EMC ou EMA. Puisque aucune donnée n'est transmise, le receveur éloigné détecte lui même également une perte de calibration et son microprocesseur démarre la procédure symétrique en isolant également la logique d'horloge de réception. A first step a "of isolation of the reception clock logic. In these cases, the situation is the same as in step a for the master card EMA or a 'for the slave card EMC, this means that for the card which has detected a loss of calibration or a fatal error, the signal OE (Output Enable) is deactivated, and no data is transmitted to the respective remote receiving circuit EMC or EMA. Since no data is transmitted , the remote receiver also detects itself a loss of calibration and its microprocessor starts the symmetrical procedure by also isolating the reception clock logic.

A partir de cet état, les deux ports du circuit maître et esclave sont dans la même position et doivent être réinitialisé tous les deux en suivant la procédure prévue qui est résumée ci-après:
calibration du port de réception de la carte esclave EMC et envoie d'une interruption au microprocesseur (11c);
calibration du port de réception de la carte maître EMA et envoie d'une interruption au microprocesseur maître (1 la), et lit les deux messages fictifs. A la réception des deux caractères de contrôle de flux, le port de réception de la carte esclave EMC envoie une interruption à son microprocesseur (lIc), et lit les deux messages fictifs. A la réception des deux caractères de flux par le port de la carte maître, celle-ci envoie une interruption à son microprocesseur (1 la). From this state, the two ports of the master and slave circuits are in the same position and must both be reset by following the procedure provided which is summarized below:
calibration of the reception port of the EMC slave card and sends an interrupt to the microprocessor (11c);
calibration of the reception port of the EMA master card and sends an interrupt to the master microprocessor (1 la), and reads the two fictitious messages. On reception of the two flow control characters, the reception port of the EMC slave card sends an interrupt to its microprocessor (lIc), and reads the two fictitious messages. When the two flow characters are received by the port of the master card, the latter sends an interrupt to its microprocessor (1 la).

Ainsi par ce mécanisme simple, on assure la mise en état opérationnel de la liaison tout en sachant qu'en cas de perte de calibration suite à une réception défectueuse sur la liaison série, le système va propager cette erreur sur le port situé à l'autre bout de la liaison et repartir dans une procédure d'initialisation sur des bases saines. Thus by this simple mechanism, it ensures the operational status of the link while knowing that in case of loss of calibration following a faulty reception on the serial link, the system will propagate this error on the port located at the other end of the link and start again in an initialization procedure on healthy bases.

D'autres modifications à la portée de l'homme de métier font également partie de l'esprit de l'invention. Other modifications within the reach of the skilled person are also part of the spirit of the invention.

Claims

1. Method for initializing a serial link between two integrated circuits comprising an input-output port between a parallel bus and a serial link; said port using two clocks of different frequencies, a first of high frequency for the serial link and called transmission clock CKT / CKR (CKT recovered), a second, of lower frequency for the signals arriving from the parallel bus and called system clock ( CKS), and characterized in that it comprises the following stages:

port reset with isolation of the receiving clock logic;

reset the transmission clock logic (CKT)

reset the serial link between the two ports.

2. Method according to claim 1, characterized in that the port reinitialization step comprises:

a step in which the microprocessor associated with the port to be reset sends a succession of neutral messages which allow a reception delay line (LLR) to lock onto these neutral messages and to extract therefrom a reception clock signal (CKR) ), then send a signal (CAL) indicating that the reception clock is calibrated.

3. Method according to claim 1, characterized in that the microprocessor associated with the integrated circuit disconnects the port by sending no data on the parallel bus which connects it to this port,

the integrated circuit deactivates its serial output and sends a 0 volt signal possibly mixed with noise;

the integrated circuit sets its token counter to zero to avoid sending messages and resets all these pointers.

4. Method according to claims 2 and 3, characterized in that each of the preceding steps is reproduced on each of the ports of each of the circuits connected by the serial link.

5. Method according to claim 4, characterized in that the steps of initialization of the ports continue with a step of initialization of the serial communication.

6. Method according to claim 5, characterized in that this step of initializing the serial communication comprises:

a step of establishing the master / slave link,

a step of establishing the master I slave link,

a step of connecting the parallel bus to the port of the master circuit,

a step of connecting the parallel bus to the port of the slave circuit.

7. Method according to the preceding claim, characterized in that the step of establishing the master / slave connection comprises:

a step in which the processor of the master circuit card sets an input (OE) of the port to a value 1 and transmits a continuous stream of null characters;

a step of calibrating the reception clock (CKR) of the port of the slave circuit, and

a step of transmitting an interrupt to the microprocessor associated with the slave circuit;

a step of resetting the clock logic for receiving the slave circuit and for sending two fictitious messages in the reception buffers of the port of the slave circuit;

a step of positioning an input (OE) of the port of the slave circuit to the value 1, and

a step of transmitting neutral messages / null characters for a sufficient duration determined by a periodic sampling signal from the slave port.

8. Method according to claim 6, characterized in that the step of establishing the slave / master link comprises:

a step of calibrating the reception clock (CKR) of the port of the master circuit and positioning the calibration signal of this port at level 1;

a step of sending an interrupt to the microprocessor associated with this master circuit;

a step of resetting the reception clock logic (CKR) of the port of this master circuit and loading two fictitious messages into the reception buffers of the master circuit.

9. Method according to claim 6, characterized in that the step of connecting the parallel bus to the port comprises:

a step during which the microprocessor associated with the master circuit connects its parallel bus to the port of the master circuit;

a step of reading the fictitious messages previously transmitted and of sending two tokens to the port of the slave circuit,

a step of receiving the two tokens by the slave circuit; and

a step of transmission by the latter of an interruption to the associated microprocessor

a step of connecting the parallel buses of the microprocessor associated with the slave circuit;

a step of reading the fictitious messages; and

a step of sending two tokens to the master circuit.

10. Method according to the preceding claim, characterized in that the tokens are generated by an operation of reading the fictitious messages stored in the buffers (RCBUF) of the master port respectively slave.

He. Method according to one of the preceding claims, characterized in that the detection of a loss of calibration on either of the ports or a command to reset the link triggers the succession of the following steps:

a step of isolating the reception clock logic,

a step of deactivating the signal OE causing the circuit having detected the loss of calibration to interrupt the transmission of data to the remote reception circuit;

a step of detecting the loss of calibration by the port of the remote reception circuit; and

a step of starting the procedure for isolating the reception clock logic of this circuit.

12. Device allowing the implementation of the initialization process of a serial link between two integrated circuits comprising an input-output port between a parallel bus and a serial link, said port using two clocks of different frequencies, a first , of higher frequency for the serial link and called transmission clock I reception (CKT, CKR), a second, of lower frequency for the signals arriving from the parallel bus and called system clock (CKS) or low frequency is characterized in that that it includes:

means for resetting the port with isolation of the reception clock logic;

means for resetting the transmission clock logic

means for resetting the serial link between the two ports to zero.

13. Device according to claim 12, characterized in that it comprises means allowing the microprocessor associated with the port to be reset, to send a succession of neutral messages which allow a reception delay line (LLR) to stall on these neutral messages and extract a reception clock signal (CKR) therefrom, then send a signal (CAL) indicating that the reception clock is calibrated.

14. Device according to claim 12, characterized in that it comprises:

means allowing the microprocessor associated with the integrated circuit to disconnect the port by not sending any data on the parallel bus which connects it to this port;

means enabling the integrated circuit to deactivate these outputs and to send a 0 volt signal possibly mixed with noise;

means enabling the integrated circuit to set its token counter to zero to avoid sending messages and to reset all of its pointers.

15. Device according to claims 13 and 14, characterized in that it comprises means making it possible to reproduce each of the steps of the method on each of the ports of each of the circuits connected by the serial link.

16. Device according to claim 15, characterized in that it comprises means making it possible to continue the steps of initialization of the ports by a step of initialization of the serial communication.

17. Device according to claim 16, characterized in that it comprises:

means for establishing the master I slave link

means for establishing the master I slave link;

means for connecting the parallel bus to the port of the master circuit,

means for connecting the parallel bus to the port of the slave circuit.

18. Device according to the preceding claim, characterized in that it comprises:

means allowing the processor of the master circuit card to position an input of the port at a determined value and to transmit a continuous stream of null characters;

means for calibrating the reception clock of the port of the slave circuit;

means for transmitting an interrupt to the microprocessor associated with the slave circuit;

means for resetting the clock logic for receiving the slave circuit and for sending two fictitious messages in the reception buffers of the port of the slave circuit;

means for positioning an input of the port of the slave circuit to the value 1,, and

means for transmitting null characters for a sufficient duration and for validating a periodic recalibration signal from the slave port.

19 Device according to claim 16, characterized in that it comprises:

means for calibrating the reception clock (CKR) of the port of the master circuit and positioning the calibration signal of this port at level 1;

means for sending an interrupt to the microprocessor associated with this master circuit,

means for resetting the reception clock logic (CKR) of the port of this master circuit and loading two fictitious messages into the reception buffers of the master circuit.

20. Device according to claim 16, characterized in that it comprises:

means during which the microprocessor associated with the master circuit connects its parallel bus to the port of the master circuit;

means for reading the fictitious messages previously transmitted and for sending two tokens to the port of the slave circuit;

means for receiving the two tokens by the slave circuit; and

means for the latter to send an interrupt to the associated microprocessor;

means for connecting the parallel buses of the microprocessor associated with the slave circuit;

means for reading the fictitious messages; and

means for sending two tokens to the master circuit.

21. Device according to the preceding claim, characterized in that means generate tokens by an operation of reading the fictitious messages stored in the buffers of the respectively slave master port.

22. Device according to one of the preceding claims, characterized in that means for detecting a loss of calibration on one or the other of the ports or for command to reset the link triggers:

means for isolating the reception clock logic

signal deactivation means causing the circuit having detected the loss of calibration to interrupt the transmission of data to the remote reception circuit;

means for detecting the loss of calibration by the port of the remote reception circuit, and

means for starting the procedure for isolating the reception clock logic of this circuit.