FR2752652A1 - Recuperation sans a-coup de l'impulsion d'horloge sur les reseaux atm - Google Patents
Recuperation sans a-coup de l'impulsion d'horloge sur les reseaux atm Download PDFInfo
- Publication number
- FR2752652A1 FR2752652A1 FR9710733A FR9710733A FR2752652A1 FR 2752652 A1 FR2752652 A1 FR 2752652A1 FR 9710733 A FR9710733 A FR 9710733A FR 9710733 A FR9710733 A FR 9710733A FR 2752652 A1 FR2752652 A1 FR 2752652A1
- Authority
- FR
- France
- Prior art keywords
- synchronization
- source
- clock
- cells
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011084 recovery Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000012544 monitoring process Methods 0.000 claims abstract description 22
- 230000003044 adaptive effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 206010009944 Colon cancer Diseases 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006727 cell loss Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0697—Synchronisation in a packet node
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Méthode d'émission de signaux de synchronisation pour des données de débit binaire constant réceptionnées sur un réseau de données asynchrones qui comprend une étape de récupération des signaux d'horloge provenant d'au moins deux sources distinctes, une étape de sélection d'une des sources pour piloter une boucle à verrouillage de phase générant un signal de sortie à grand débit verrouillé sur la source sélectionnée, une étape de division du signal de sortie à grand débit pour fournir les signaux de synchronisation nécessaires aux données de débit binaire constant, et une étape de surveillance en continu de la source sélectionnée. En cas de défaillance de la source sélectionnée, la boucle à verrouillage de phase est mise en mode "maintien" tandis qu'elle est commutée sur l'autre source.
Description
RECUPERATION SANS A-COUP DE L'IMPULSION D'HORLOGE SUR
LES RESEAUX ATM
CONTEXTE DE L'INVENTION
L'invention concerne une méthode de récupération des signaux de synchronisation sur des réseaux de données asynchrones, tels que les réseaux ATM (Mode de Transfert Asynchrone), particulièrement pour l'utilisation avec un fond de panier TDM synchrone, tel qu'un bus série de télécommunications(BUS-ST). Les réseaux de données asynchrones peuvent fournir des services de débit binaire constant (CBR) permettant de transporter des données à durée de vie critique, telles que la vidéo et la voix. Dans ce but, les signaux d'horloge doivent être récupérés sur le réseau asynchrone de manière à assurer la bonne synchronisation des signaux reçus. Par exemple, dans le cas d'un standard d'abonnés (PBX) doté d'un BUS-ST connecté par un réseau asynchrone à un PBX distant doté également d'un BUS-ST, les deux BUS-ST des deux PBX doivent être synchronisés, l'un étant en mode
maître, l'autre en mode esclave.
L'UIT (Union Internationale des Télécommunications) définit deux types de transport de signaux de synchronisation sur les réseaux ATM: la méthode SRTS et la méthode adaptative. Ces deux méthodes figurent dans la disposition 1.363 de l'UIT
jointe ci-après pour référence.
Pour éviter la perte de signaux de synchronisation, il est généralement souhaitable -2- de disposer de deux sources de signaux de synchronisation dans le réseau asynchrone de sorte qu'en cas de défaillance de l'une des sources, le système puisse basculer sur l'autre source. Ce transfert provoque généralement un changement brusque de phase qui peut à son tour interrompre momentanément une conversation téléphonique ou, dans le cas d'une transmission de données, par exemple d'une transmission par fax, provoquer une perte de
données.
Ce problème est particulièrement prononcé dans le cas d'une connexion simultanée de plusieurs canaux 64 kb/s (kilobits/seconde) disponibles sur un fond de panier BUS-ST Mitel dans un réseau de données asynchrones de type ATM. Le fond de panier BUS-ST Mitel est un bus à train multi-sériel qui achemine une pluralité de canaux TDM 64 kb/s en fonction d'un signal de référence à 8 kHz (F0) et des horloges CKx2 et CKxl respectivement. Dans l'interface BUS-ST, le canal zéro sur tous les trains série est aligné sur l'impulsion de synchronisation F0. Trois débits de données différents sont fournis dans le BUS-ST, 2 048, 4 096 et 8 192 Mb/s (Mégabits/seconde). Pour les trois modes binaires, le signal d'horloge CKxl achemine le débit binaire du mode spécifié et le signal d'horloge CKx2 achemine un débit binaire deux fois supérieur. A titre d'exemple, si le fond de panier du BUS-ST fonctionne à 8 192
Mb/s, le signal CKx2 est alors à 16 384 MHz.
Le terme horloge binaire commune se réfère au
signal Ckxl.
-3- S'il y a transport simultané de canaux BUS-ST sur le réseau ATM, il est important que les signaux de synchronisation soient émis de manière précise et continue de façon à assurer la qualité de la transmission et à éviter les pertes de données. Pour obtenir la fonction attendue, le signal de l'horloge source 2 048 MHz du fond de panier BUS-ST doit être récupéré à l'autre extrémité avec la même précision
qu'à la source.
Un des objets de l'invention est d'atteindre
cet objectif.
La présente invention prévoit une méthode d'émission de signaux de synchronisation pour des données à débit binaire constant réceptionnées sur un réseau de données asynchrones, qui comprend une étape de récupération des signaux d'horloge provenant d'au moins deux sources distinctes; une étape de sélection de l'une desdites sources pour piloter une boucle à verrouillage de phase générant un signal de sortie à grand débit verrouillé sur ladite source sélectionnée; une étape de division dudit signal de sortie à grand débit pour fournir les signaux de synchronisation nécessaires aux données de débit binaire constant; et une étape de surveillance en continu de ladite source sélectionnée qui, en cas de défaillance de celle-ci, permet de basculer sur l'autre source tout en permettant à ladite boucle à verrouillage de phase de fonctionner librement en mode "maintien" au cours de la commutation de ladite
source sélectionnée sur l'autre.
En mode "maintien", la boucle à verrouillage de phase suit un oscillateur interne pour maintenir - 4 - les données de sortie en synchronisme avec le signal de référence tel qu'il était immédiatement avant la perte de synchronisation, jusqu'à ce qu'un nouveau
signal de référence soit disponible.
La boucle à verrouillage de phase fonctionne à une fréquence multiple des signaux de synchronisation effectifs. La PLL (boucle à verrouillage de phase) peut générer par exemple un signal stable à 16 MHz qui est divisé par 4, 8, et 2 048 pour en déduire les signaux respectifs CLKx2 (4 MHz), CLKxl (2 MHz) et F0
(8 kHz) du BUS-ST.
L'invention permet à l'utilisateur de récupérer une impulsion d'horloge binaire commune à partir du réseau asynchrone, qui pilote tous les trains série de l'interface synchrone d'un BUS-ST en fonction d'une référence primaire ou secondaire, chacune d'elles étant associée à un circuit virtuel ATM distinct. En cas de défaillance de la source primaire de signal d'horloge, l'invention assure une commutation d'horloge sur la référence secondaire
sans a-coup.
Cette invention permet ainsi l'émulation de tous canaux ou circuits à 64 ou n x 64 kb/s sur un réseau ATM. Les canaux à n x 64 kb/s peuvent se
situer n'importe o sur les lignes multiples du BUS-
ST, formant un canal "soigné". Pour la transmission et la récupération de l'impulsion d'horloge binaire commune du BUS-ST (CKxl) au poste distant, on peut utiliser, selon les suggestions de i'UIT (qui recommande 1.363), soit la méthode adaptative ATM AAL-1 soit la méthode SRTS (Découpage Synchrone de
Temps Résiduel).
-5- Grâce au mécanisme de commutation sans à-coup de l'impulsion d'horloge, l'utilisateur peut programmer ou modifier de façon dynamique le mécanisme de récupération des signaux d'horloge, pour passer du mode adaptatif au mode SRTS et vice versa,
sur la base d'un circuit virtuel(VC)ATM.
Un avantage important de l'invention est qu'à l'extrémité réceptrice, une fois l'impulsion d'horloge binaire commune récupérée, les canaux à 64 ou n x 64 kb/s sont émulés et placés sur le fond de panier du BUS-ST sans que leur intégrité ne soit altérée. La phase de référence F0 (8 kHz) du BUS-ST ne change pas durant la commutation d'impulsion
d'horloge.
L'invention permet l'utilisation d'une boucle à verrouillage de phase (PLL) standard et de la logique numérique pour régénérer l'impulsion d'horloge Ckxl du BUS-ST sans risquer de provoquer des changements brusques de phase. La logique de l'horloge TDM permet également à l'utilisateur de passer manuellement d'une référence de synchronisation à une autre sans altérer l'impulsion d'horloge du BUS-ST (c'est-à-dire un fonctionnement
sans à-coup).
L'invention permet ainsi une connexion du BUS-
ST par canaux de n x 64 kb/s sur un réseau ATM en émulant l'horloge de base du BUS-ST à 2 048 MHz (déduite du signal d'entrée Ckx2), de la source vers la destination. L'impulsion d'horloge binaire commune récupérée peut être dérivée d'une référence primaire ou secondaire. Chaque référence dispose d'un circuit virtuel ATM distinct. En cas de défaillance de la - 6 - source d'horloge primaire, l'invention permet de commuter l'impulsion d'horloge sans à-coup sur la
référence secondaire.
L'horloge de référence 8 kHz (REF8KCK) provient, soit d'une impulsion primaire d'horloge VC ATM récupérée, soit d'une source secondaire. Un circuit de surveillance permet de vérifier la validité des SRTS entrant ou d'une cellule de synchronisation dans le cas d'un système adaptatif dans ces circuits virtuels. Dès la détection d'un défaut de synchronisation ou d'une perte de
synchronisation, le circuit commute les références.
Lorsqu'un défaut est détecté au niveau de la source du circuit virtuel entrant, la PLL externe est automatiquement forcée en fonctionnement libre en mode "maintien". Dans ce mode, la PLL garde une fréquence de sortie fixe et plus aucune correction
n'est effectuée.
L'invention prévoit également un générateur de signal de synchronisation pour l'utilisation sur un réseau de données asynchrone transportant des données à débit binaire constant, comprenant un moyen de récupération des signaux d'horloge à partir d'au moins deux sources distinctes sur le réseau asynchrone; une boucle à verrouillage de phase générant un signal de sortie à grand débit; un moyen pour diviser ledit signal de sortie à grand débit de façon à fournir les signaux de synchronisation nécessaires auxdites données à débit binaire constant un moyen pour connecter au choix l'une quelconque desdites sources à ladite boucle à verrouillage de phase, de sorte que les signaux de synchronisation ainsi récupérés pilotent ladite boucle; et un moyen - 7 - pour surveiller en continu une desdites sources connectées à ladite boucle à verrouillage de phase, ledit moyen de surveillance devant connecter l'autre source à la boucle à verrouillage de phase en cas de défaillance de ladite première source, ledit moyen de surveillance émettant en outre un signal permettant à ladite boucle à verrouillage de phase de fonctionner librement en mode "maintien" lors de la commutation
de ladite première source à l'autre.
BREVE DESCRIPTION DES DESSINS
L'invention est décrite ci-dessous plus en détails, de façon non exhaustive, en se référant aux dessins ci-joints: la figure 1 est un schéma fonctionnel d'un générateur de signaux de synchronisation selon l'invention; la figure 2 est un schéma fonctionnel montrant plus en détails le circuit de surveillance; la figure 3 est un organigramme de niveau supérieur représentant la mise en oeuvre de l'invention; et la figure 4 illustre plus en détails une
partie de la figure 2.
DESCRIPTION DES FORMES DE REALISATION PREFEREES
Dans la figure 1, les signaux d'horloge primaire et secondaire 2, 3 extraits de circuits classiques de récupération de signaux d'horloge SRTS - 8 - 9, 10 reliés à un réseau ATM sont envoyés sur les entrées respectives d'une porte 1 dont la sortie est reliée à l'entrée d'une boucle à verrouillage de phase 4. Les signaux d'horloge sont récupérés dans les circuits de récupération d'horloge 9, 10 à partir des liaisons virtuelles (VC) établies par le réseau ATM (non représenté) à l'aide de techniques connues, par exemple, les méthodes de récupération d'impulsion d'horloge adaptative ou SRTS proposées par l'UIT
(I.363).
Le circuit de surveillance 5 contrôle en permanence l'intégrité des signaux d'horloge récupérés. En partant du principe que l'horloge primaire VC 2 fonctionne correctement, le circuit de surveillance sélectionne cette source dans la porte 1 et l'applique à l'entrée de la boucle à verrouillage de phase 4, par exemple une PLL Mitel Corporation réf. n MT9041 décrite dans la demande de brevet américain n 08/440 939, dont le contenu est intégré en référence au présent brevet. La PLL 4 émet un signal d'horloge 6 stable à 16 MHz vers le circuit
logique 7 générant l'impulsion d'horloge du BUS-ST.
Il est constitué d'un système diviseur 7 qui divise par 4, 8, et 2 048 pour en déduire respectivement les signaux CLKx2 (4 MHz), CLKxl (2 MHz) et F0 (8 kHz) destinés au fond de panier BUS-ST. Cette PLL comporte également une broche de "maintien" qui, lorsqu'elle est activée, provoque le fonctionnement libre de la
PLL en mode "maintien" de la manière décrite ci-
dessus. Lorsque le circuit de surveillance 5 détecte une défaillance de l'horloge primaire 2, il entraîne immédiatement le fonctionnement libre de la PLL 4 en - 9 - mode "maintien" via la ligne 8. Le circuit de
surveillance 5 valide alors l'horloge secondaire 3.
Lorsque l'horloge secondaire 3 a été jugée stable, le circuit de surveillance annule le signal de "maintien" 8 et applique l'horloge secondaire 3 par la porte 1, de telle sorte que la PLL 4 se trouve synchronisée sur la source secondaire 3. La commutation peut être réalisée automatiquement par le matériel ou, en variante, peut être réalisée par le
logiciel sous le contrôle de l'utilisateur.
Lorsque le circuit de surveillance 5 détecte la reprise de l'intégrité de synchronisation sur l'horloge primaire 2, si l'application le requiert, il commute à nouveau la PLL 4 sur la source primaire 2 à l'aide de la même technique, c'est à dire en
mettant d'abord la PLL 4 en mode "maintien".
De cette manière, il ne survient aucun changement brusque de phase lors de la commutation entre les sources d'impulsion d'horloge, pour le signal F0 du BUS-ST et le signal de synchronisation S. La PLL continue de fonctionner en mode "maintien" à une fréquence élevée, habituellement une horloge de BUS-ST à 8 ou 16 MHz. Tout léger changement de phase à cette fréquence n'a aucun impact significatif sur
le signal d'encadrement F0 du BUS-ST à 8 MHz.
La logique de génération de signaux d'horloge 7 reçoit, par exemple, un signal d'horloge à 16 MHz et génère tous les signaux d'horloge nécessaires, CLKx2, CLKxl, et F0. Ce circuit est un simple diviseur. Etant donné que le rapport de puissance est de 2, le circuit génère des signaux à 50 % de pourcentage d'utilisation, et sa réalisation est très simple.
- 10 -
En cas de commutation de la référence de synchronisation reçue d'un circuit virtuel ATM vers un autre, le circuit utilise une horloge programmable à fréquence élevée, par exemple à 16 MHz, pour générer tous les signaux d'horloge et c'est la raison pour laquelle la phase F0 du BUS-ST ne change pas au cours de la commutation. Ce mécanisme garantit l'absence de discontinuité des données sur le bus TDM lors de la commutation de la référence sur une autre
source.
Etant donné que les trains de données TDM sur le BUS-ST sont synchronisés sur une impulsion d'horloge et une impulsion de synchronisation de séquence, l'impulsion d'horloge récupérée pour tous les trains provient d'une seule source. Par exemple, un noeud peut recevoir plusieurs données à n x 64 kb/s provenant de différentes sources, ce noeud ne peut toutefois verrouiller toutes ses impulsions d'horloge et ses données qu'avec l'un des circuits
virtuels entrants.
La figure 3 est un organigramme décrivant la mise en oeuvre de cette méthode. L'unité 5 surveille les références de synchronisation. Lorsqu'une perte ou défaillance de synchronisation est détectée, le circuit de surveillance 5 active le signal de sortie sur la ligne 8 pour mettre la boucle à verrouillage de phase 4 en fonctionnement libre de mode "maintien". Simultanément, l'unité 5 vérifie la validité de l'horloge secondaire 3. Dans l'hypothèse o celle-ci est valide, l'unité 9 fait alors basculer la ligne de sélection de synchronisation via la porte 1. L'unité 5 désactive alors le signal de sortie de "maintien" sur la ligne 8, et la PLL 4 est alors
- 11 -
verrouillée sur la source de référence de synchronisation commutée. L'unité 5 revient alors en
mode surveillance.
Le forum ATM et les dispositions de l'UIT ne prévoient pas de messagerie indiquant que la commutation de cellule source AAL-1 doit intervenir en cas d'anomalie pour les deux méthodes de
récupération de signaux d'horloge SRTS et adaptative.
Ainsi, pour communiquer un défaut de synchronisation de source à l'unité 5, le dispositif émetteur, côté source de synchronisation, altère délibérément les numéros d'ordre d'un nombre prédéterminé de cellules
AAL-1 consécutives, soit trois dans ce cas précis.
Etant donné que les cellules AAL-1 de l'ATM peuvent sortir de la séquence au cours de la transmission, les cellules sont envoyées avec un numéro d'ordre et un contrôle d'erreur de redondance cyclique (CRC) associé. Le dispositif récepteur vérifie les cellules sur la base du numéro d'ordre afin de déterminer l'apparition d'une anomalie dans
le réseau ATM, par exemple une perte de cellule.
Il est très peu probable que dans une situation normale, plus d'une cellule séquentielle ait un CRC invalide. Dans la présente invention, les numéros d'ordre de trois cellules consécutives sont délibérément modifiés ou, en variante, les CRC sont délibérément altérés lorsque l'émetteur n'a pas de séquence de synchronisation valide. Lorsque l'unité 5 détecte une séquence de trois cellules AAL-1 ayant des numéros d'ordre invalides, elle sait qu'une erreur de synchronisation est survenue à la source et l'utilise comme déclencheur pour commuter les signaux
- 12 -
de référence de synchronisation de la manière décrite ci-dessus. De même, une erreur grave dans le réseau ATM pourrait provoquer une sortie hors de la séquence de trois cellules consécutives ou plus, et cet événement serait également interprété par l'unité 5,
à juste titre, comme une erreur de synchronisation.
La figure 4 décrit plus en détails ce processus. Le facteur d'antirebond k est tout d'abord
réglé à la valeur convenue, dans ce cas précis 3.
Puis le numéro d'ordre de la cellule est contrôlé, et si ce dernier est correct, aucune action n'est entreprise. L'unité 5 attend simplement la cellule suivante.
Si le numéro d'ordre est incorrect, c'est-à-
dire si son CRC est invalide, k est décrémenté de 1.
Le bloc suivant détermine alors si k = 0. Dans la négative, le programme attend la cellule suivante et réitère le processus. Si k = 0, cette valeur sert de déclencheur pour que l'unité 5 commute la référence
de synchronisation.
Le circuit de surveillance 5 est représenté plus en détails dans la figure 2. Les cellules AAL-1 entrantes sont appliquées de façon séquentielle au circuit de verrouillage 20 et cadencées à travers le circuit de verrouillage suivant 21 à l'arrivée de chaque cellule AAL-1. Le numéro d'ordre, représenté par un nombre codé sur trois digits, est appliqué au comparateur 22. L'additionneur 23 incrémente le numéro d'ordre de la cellule précédente stockée dans le circuit de verrouillage 21. Si les numéros d'ordre sont consécutifs, le comparateur va noter une concordance et mettre sa sortie à zéro, dans le cas
- 13 -
contraire, sa sortie est mise à 1. Un compteur binaire 24 compte les arrivées de cellules AAL-1 et se réinitialise à chaque fois que la sortie du comparateur 22 passe à zéro. Si trois mauvaises séquences se succèdent, le compteur atteint la valeur binaire 11, et la sortie de la porte ET 25 passe alors à 1 et la bascule bistable 26 émet alors un
signal de commutation de référence sur la ligne 9.
La présente invention prévoit donc une synchronisation continue sur un réseau ATM entre, par exemple, des PBX à bus série de télécommunication
(BUS-ST).
- 14 -
Claims (18)
1. Méthode d'émission de signaux de synchronisation pour des données à débit binaire constant réceptionnées sur un réseau de données asynchrones, qui comprend une étape de récupération des signaux d'horloge provenant d'au moins deux sources distinctes; une étape de sélection de l'une desdites sources pour piloter une boucle à verrouillage de phase générant un signal de sortie à grand débit verrouillé sur ladite source sélectionnée; une étape de division dudit signal de sortie à grand débit pour fournir les signaux de synchronisation nécessaires aux données de débit binaire constant; et une étape de surveillance en continu de ladite source
sélectionnée qui, en cas de défaillance de celle-
ci, permet de basculer sur l'autre source tout en permettant à ladite boucle à verrouillage de phase de fonctionner librement en mode "maintien" au cours de la commutation de ladite source
sélectionnée sur l'autre.
2. Méthode selon la revendication 1, caractérisée en ce que lesdits signaux d'horloge sont récupérés à partir de circuits virtuels distincts par l'intermédiaire du réseau suivant une technique adaptative de récupération de signal d'horloge.
3. Méthode selon la revendication 1, dans laquelle lesdits signaux d'horloge sont récupérés à partir de circuits virtuels distincts par l'intermédiaire du réseau suivant une technique
de récupération de signal d'horloge SRTS.
- 15 -
4. Méthode selon la revendication 1, dans laquelle lesdits signaux de synchronisation sont appliqués à un fond de panier de BUS-ST pour permettre le transfert de lignes interurbaines de BUS-ST sur ledit réseau de données asynchrones.
5. Méthode selon la revendication 2, dans laquelle ledit réseau de données asynchrones est un
réseau ATM.
6. Méthode selon la revendication 1, dans laquelle les cellules transmises sur le réseau de données asynchrones ont des numéros d'ordre, lesdits numéros d'ordre étant délibérément altérés à l'extrémité émettrice dans l'éventualité d'une erreur de synchronisation, et les sources sont commutées dès la détection d'un nombre prédéterminé de cellules avec des numéros d'ordre invalides.
7. Méthode selon la revendication 6, dans laquelle les numéros d'ordre sont altérés par la source génératrice de synchronisation et maintenus à la même valeur pour un nombre de cellules "spécifié
par l'utilisateur".
8. Méthode selon la revendication 7, dans laquelle lesdites cellules sont des cellules
AAL-1.
9. Méthode selon la revendication 6, dans
laquelle ledit nombre prédéterminé est trois.
10. Méthode selon la revendication 1, dans laquelle la validité de ladite autre source est
- 16 -
contrôlée avant la commutation sur la référence de
synchronisation de cette dernière.
11. Méthode selon la revendication 1, dans laquelle la défaillance est détectée à l'arrivée d'un nombre prédéterminé de cellules
consécutives ayant des numéros d'ordre invalides.
12. Générateur de signal de synchronisation utilisable avec un réseau de données asynchrones transmettant des données de débit binaire constant, comprenant: un moyen de récupération des signaux d'horloge à partir d'au moins deux sources distinctes sur le réseau asynchrone; une boucle à verrouillage de phase générant un signal de sortie à grand débit; un moyen pour diviser ledit signal de sortie à grand débit de façon à fournir les signaux de synchronisation nécessaires auxdites données à débit binaire constant; un moyen pour connecter au choix l'une quelconque desdites sources à ladite boucle à verrouillage de phase, de sorte que les signaux de synchronisation ainsi récupérés pilotent ladite boucle; et un moyen pour surveiller en continu une desdites sources connectées à ladite boucle à verrouillage de phase, ledit moyen de surveillance devant connecter l'autre source à la boucle à verrouillage de phase en cas de défaillance de ladite première source, ledit moyen de surveillance émettant en outre un signal permettant à ladite boucle à verrouillage de phase de fonctionner librement en mode "maintien" lors
- 17 -
de la commutation de ladite première source à l'autre.
13. Générateur de signal de synchronisation selon la revendication 12, dans lequel ledit moyen de récupération des signaux d'horloge comprend un dispositif de récupération d'impulsion d'horloge SRTS.
14. Générateur de signal de synchronisation selon la revendication 12, dans lequel ledit moyen de récupération des signaux d'horloge comprend un
dispositif de récupération adaptative d'horloge.
15. Générateur de signal de synchronisation selon la revendication 12, dans lequel ledit moyen de surveillance assure le contrôle des numéros d'ordre des cellules successives, à leur arrivée, afin de déterminer la présence d'une défaillance d'intégrité
de synchronisation de la source reliée.
16. Générateur de signal de synchronisation selon la revendication 12, dans lequel ledit moyen de surveillance commute la source dès la détection de trois cellules consécutives ayant trois numéros
d'ordre invalides.
17. Générateur de signal de synchronisation selon la revendication 12, dans lequel ledit moyen de surveillance vérifie la validité de la source secondaire avant de commuter les sources de référence
de synchronisation.
18. Générateur de signal de synchronisation selon la revendication 15, dans lequel ledit moyen de surveillance comprend deux circuits de verrouillage
- 18 -
pour stocker les numéros d'ordre des cellules successives, un additionneur pour incrémenter d'une unité le numéro d'ordre des cellules précédentes, et un comparateur pour comparer le numéro d'ordre incrémenté avec celui de la cellule arrivée en dernier, et un compteur modulo m, m étant un nombre entier, c'est-à-dire qui est incrémenté à l'arrivée d'une cellule ayant un numéro d'ordre invalide et qui est remis à zéro à l'arrivée d'une cellule ayant un
numéro d'ordre valide.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA002184013A CA2184013A1 (fr) | 1996-08-23 | 1996-08-23 | Restitution des signaux d'horloge dans les reseaux mta |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2752652A1 true FR2752652A1 (fr) | 1998-02-27 |
| FR2752652B1 FR2752652B1 (fr) | 1999-12-03 |
Family
ID=4158785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9710733A Expired - Fee Related FR2752652B1 (fr) | 1996-08-23 | 1997-08-22 | Recuperation sans a-coup de l'impulsion d'horloge sur les reseaux atm |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6144674A (fr) |
| CA (1) | CA2184013A1 (fr) |
| DE (1) | DE19736823A1 (fr) |
| FR (1) | FR2752652B1 (fr) |
| GB (1) | GB2316557B (fr) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2357382B (en) | 1999-12-17 | 2004-03-31 | Mitel Corp | Clock recovery PLL |
| DE19962320A1 (de) * | 1999-12-23 | 2001-07-26 | Daimler Chrysler Ag | Vorrichtung zur Übertragung von Telemetriedaten |
| US6937683B1 (en) | 2000-03-24 | 2005-08-30 | Cirronet Inc. | Compact digital timing recovery circuits, devices, systems and processes |
| GB0205350D0 (en) * | 2002-03-07 | 2002-04-24 | Zarlink Semiconductor Inc | Clock synchronisation over a packet network using SRTS without a common network clock |
| WO2004006478A1 (fr) * | 2002-07-08 | 2004-01-15 | Globespanvirata Incorporated | Systeme et procede de recuperation temporelle de reseau |
| US7356076B2 (en) * | 2002-11-01 | 2008-04-08 | Broadcom Corporation | System and method supporting auto-recovery in a transceiver system |
| US7636411B2 (en) * | 2003-06-30 | 2009-12-22 | Intel Corporation | I/O link with configurable forwarded and derived clocks |
| DE10357477B4 (de) * | 2003-12-09 | 2008-11-06 | Nokia Siemens Networks Gmbh & Co.Kg | Schaltungsanordnung und Verfahren zur Taktsynchronisation |
| US7573303B1 (en) | 2007-06-08 | 2009-08-11 | Integrated Device Technology, Inc | Digitally controlled system on-chip (SOC) clock generator |
| US10514720B1 (en) | 2018-06-19 | 2019-12-24 | Aura Semiconductor Pvt. Ltd | Hitless switching when generating an output clock derived from multiple redundant input clocks |
| US11588489B1 (en) | 2021-10-06 | 2023-02-21 | Shaoxing Yuanfang Semiconductor Co., Ltd. | Obtaining lock in a phase-locked loop (PLL) upon being out of phase-lock |
| US11923864B2 (en) | 2021-10-18 | 2024-03-05 | Shaoxing Yuanfang Semiconductor Co., Ltd. | Fast switching of output frequency of a phase locked loop (PLL) |
| US11967965B2 (en) | 2021-11-03 | 2024-04-23 | Shaoxing Yuanfang Semiconductor Co., Ltd. | Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0517431A1 (fr) * | 1991-05-28 | 1992-12-09 | Codex Corporation | Circuit et procédé de commutation entre horloges redondantes pour une boucle à verrouillage de phase |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972442A (en) * | 1989-04-27 | 1990-11-20 | Northern Telecom Limited | Phase-locked loop clock |
| US5249206A (en) * | 1989-08-11 | 1993-09-28 | International Business Machines Corporation | Fault-tolerant clock for multicomputer complex |
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| US5260978A (en) * | 1992-10-30 | 1993-11-09 | Bell Communications Research, Inc. | Synchronous residual time stamp for timing recovery in a broadband network |
| GB2282719B (en) * | 1993-09-13 | 1998-04-22 | Adc Telecommunications Inc | Digitally controlled phase locked loop |
| CA2130871C (fr) * | 1993-11-05 | 1999-09-28 | John M. Alder | Circuit a boucle a asservissement de phase a mode de retenue |
| GB9419611D0 (en) * | 1994-09-29 | 1994-11-16 | Plessey Telecomm | Constant bit rate synchronisation |
| DE4442306C2 (de) * | 1994-11-28 | 1997-12-18 | Siemens Ag | Verfahren und Anordnung zur Ermittlung von Phasenänderungen eines Referenz-Eingangssignals eines Phasenregelkreises |
| US5822383A (en) * | 1995-12-15 | 1998-10-13 | Cisco Technology, Inc. | System and method for maintaining network synchronization utilizing digital phase comparison techniques with synchronous residual time stamps |
-
1996
- 1996-08-23 CA CA002184013A patent/CA2184013A1/fr not_active Abandoned
-
1997
- 1997-08-19 GB GB9717422A patent/GB2316557B/en not_active Expired - Fee Related
- 1997-08-22 FR FR9710733A patent/FR2752652B1/fr not_active Expired - Fee Related
- 1997-08-23 DE DE19736823A patent/DE19736823A1/de not_active Withdrawn
- 1997-08-25 US US08/917,101 patent/US6144674A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0517431A1 (fr) * | 1991-05-28 | 1992-12-09 | Codex Corporation | Circuit et procédé de commutation entre horloges redondantes pour une boucle à verrouillage de phase |
Non-Patent Citations (2)
| Title |
|---|
| KAZUO YAMAGUCHI ET AL: "ASYNCHRONOUS TRANSFER MODE (ATM) TRANSPORT SYSTEMS BASED ON HIGH- SPEED OPTICAL TRANSMISSION TECHNOLOGIES", FUJITSU-SCIENTIFIC AND TECHNICAL JOURNAL, vol. 30, no. 2, 1 December 1994 (1994-12-01), pages 203 - 212, XP000504492 * |
| LAU R C ET AL: "SYNCHRONOUS TECHNIQUES FOR TIMING RECOVERY IN BISDN", IEEE TRANSACTIONS ON COMMUNICATIONS, vol. 43, no. 2/04, PART 03, 1 February 1995 (1995-02-01), pages 1810 - 1818, XP000505653 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2316557B (en) | 2000-12-20 |
| GB9717422D0 (en) | 1997-10-22 |
| US6144674A (en) | 2000-11-07 |
| CA2184013A1 (fr) | 1998-02-24 |
| DE19736823A1 (de) | 1998-02-26 |
| FR2752652B1 (fr) | 1999-12-03 |
| GB2316557A (en) | 1998-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2752652A1 (fr) | Recuperation sans a-coup de l'impulsion d'horloge sur les reseaux atm | |
| EP0487428A1 (fr) | Dispositif pour la transmission d'informations synchrones par un réseau asynchrone, notamment un réseau ATM | |
| FR2670974A1 (fr) | Dispositif pour la transmission par un reseau asynchrone, notamment un reseau de type atm, de donnees de signalisation voie par voie regroupees dans une multitrame emise de maniere synchrone en mode hors bande. | |
| EP1025742B1 (fr) | Procede de securisation de la transmission de cellules d'un systeme de telecommunication | |
| FR2467523A1 (fr) | Systeme de controle d'un reseau de connexion | |
| EP0009096A1 (fr) | Procédé et système de synchronisation d'un réseau de communication à accès multiple par répartition dans le temps et utilisant un satellite ayant plusieurs antennes à faisceau directif sur des fréquences différentes | |
| EP0411529B1 (fr) | Transmetteur numérique synchrone | |
| EP0368123A1 (fr) | Agencement de synchronisation pour autocommutateur numérique privé raccordé à un réseau RNIS | |
| EP1880494A1 (fr) | Synchronisation de vodsl pour dslam connecte seulement a ethernet | |
| EP0242915B1 (fr) | Dispositif pour la récupération de rythme convenant notamment pour un système de transmission d'informations utilisant dans un sens de transmission le principe dit d'A.M.R.T. | |
| EP0137563B1 (fr) | Procédé de commutation avec remise en phase automatique des données sur +/- 3,5 bits et dispositif de commutation réalisé suivant ce procédé | |
| EP0717575B1 (fr) | Système de radio-communication avec station radio deportée | |
| EP0161162B1 (fr) | Autocommutateur à matrice de commutation vidéo | |
| EP1992102A1 (fr) | Synchronisation cryptographique entrelacee | |
| EP1889388B1 (fr) | Procede et systeme de transmission d'un rythme de synchronisation sur un lien reseau de technologie ethernet et leur applications | |
| CA1324846C (fr) | Noeud regenerateur pour reseau de communication | |
| EP0605267B1 (fr) | Trame multidébit et dispositif de multiplexage de données à débits non multiples | |
| FR2570233A1 (fr) | Reseau numerique asynchrone | |
| FR2771238A1 (fr) | Procede et dispositif de mesure pour des reseaux de communication de donnees | |
| FR2693864A1 (fr) | Procédé et dispositif de synchronisation d'un décodeur connecté à un réseau de transmission asynchrone, notamment de type ATM. | |
| CN116112080A (zh) | 一种适用于400g光电网络的可配置结构无参考cdr | |
| JP3623664B2 (ja) | ポートユニットによって制御されるビットスライスデジタル交差接続交換システム | |
| EP0629100B1 (fr) | Procédé et agencement pour une transmission en mode cellule d'informations fournies et restituées en mode circuit à bande étroite | |
| FR2744864A1 (fr) | Dispositif de synchronisation de bornes radio | |
| FR2693333A1 (fr) | Dispositif de recalage d'informations multiplexées. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20100430 |